JP2004072078A

JP2004072078A - 多層構造の集積回路キャパシタ電極及びその製造方法

Info

Publication number: JP2004072078A
Application number: JP2003158436A
Authority: JP
Inventors: Je-Min Park; 朴　済民
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2002-06-05
Filing date: 2003-06-03
Publication date: 2004-03-04
Also published as: US6784479B2; US20030227044A1; US6991980B2; US20040235238A1

Abstract

【課題】多層構造の集積回路キャパシタ電極及びその製造方法を提供する。
【解決手段】電極が形成される領域及びモールド酸化膜２２０上に第１導電体膜２２５を整合的に形成する。第１導電体膜２２５上には第１バッファ絶縁膜２３０を蒸着する。第１バッファ絶縁膜２３０及び第１導電体膜２２５をエッチングし、第１導電体膜２２５のノードを分離する。第１導電体膜２２５をさらにエッチングしてリセス部２２７を形成する。リセス部２２７の傍に形成されているモールド酸化膜２２０及び第１バッファ絶縁膜２３０をエッチングして二重シリンダー型の上部ストレージノードが形成される領域を限定する。上部ストレージ電極が形成される領域とモールド酸化膜２２０及びバッファ絶縁膜２３０上とに第２導電体膜を整合的に蒸着する。
【選択図】　　図４

Description

【０００１】
【発明の属する技術分野】
本発明は集積回路素子及びその製造方法に係り、より具体的には集積回路キャパシタ素子及びその製造方法に関する。
【０００２】
【従来の技術】
集積回路キャパシタは集積回路素子に広範囲に使われている。例えば、ＤＲＡＭ素子においては集積回路キャパシタは電荷を貯蔵することによって情報を貯蔵するに使われている。ＤＲＡＭのような集積回路素子の集積度は持続的に増加するために、各キャパシタが占める集積回路基板の面積は狭くなるが、キャパシタは十分に大きい静電容量を引き続き維持することが望ましい。
【０００３】
集積回路基板の単位面積当りキャパシタンスを増加させるための方法の１つとして、その有効面積を増加させる３次元構造のキャパシタがよく知られている。３次元構造のキャパシタのなかの１つの形がシリンダー型キャパシタである。シリンダー型キャパシタは当業者に広く知られており、例えば、本出願人が所有している特許文献１、「シリンダー型キャパシタ及びその製造方法」にその一例が記述されている。
【０００４】
当業者に公知されたように、集積回路キャパシタは一般的に第１電極または下部電極（ストレージノードともいう）、前記下部電極上に形成された誘電膜、及び前記誘電膜上の下部電極の対向側に形成された第２電極または上部電極を含む。シリンダー型キャパシタで少なくとも下部電極だけはシリンダー形状である。
【０００５】
まず、従来技術によるシリンダー型キャパシタ下部電極を含む半導体メモリ素子及びその製造方法について、図１及び図２を参照して説明する。
図１及び図２に図示されているように、ＭＯＳトランジスタのような半導体素子（図示せず）が具備されている半導体基板１００の上部に層間絶縁膜１１０が蒸着されている。そして、この層間絶縁膜１１０の内部にはストレージノードコンタクトプラグ１１５（以下、コンタクトプラグという）が形成されている。
【０００６】
コンタクトプラグ１１５及び層間絶縁膜１１０上の所定部分にはシリンダー形状のキャパシタ下部電極１２０ａ、１２０ｂが備えられている。キャパシタ下部電極１２０ａ、１２０ｂはコンタクトプラグ１１５と電気的に連結される下面１２０ｂとこの下面１２０ｂの縁に一定の厚さで垂直に高く作られている側壁１２０ａとで構成される。このキャパシタ下部電極１２０ａ、１２０ｂの平面形態、すなわち側壁１２０ａによって取り囲まれている下面１２０ｂは円形または楕円形であっても、また矩形のような多角形であっても良い。側壁１２０ａ間の空間は空いており、また上方に開放されている。ここに誘電体膜とキャパシタの上部電極とが順に形成されればキャパシタが完成される。
【０００７】
このようなシリンダー形のキャパシタ下部電極１２０ａ、１２０ｂの製造方法を簡略に説明する。まず、コンタクトプラグ１１５をその内部に含んでいる層間絶縁膜１１０の上部にエッチング阻止膜（図示せず）とモールド酸化膜（図示せず）とを順次的に蒸着する。モールド酸化膜は、例えば約１５０００Åの厚さに形成する。そして、モールド酸化膜及びエッチング阻止膜をフォトリソグラフィ及びエッチング工程を利用して選択的にエッチングすれば、キャパシタ下部電極が形成される領域が限定される。キャパシタ下部電極が形成される領域にはコンタクトプラグ１１５が露出される。その次に、限定されたキャパシタ下部電極形成領域とモールド酸化膜との上部に所定の厚さで導電体膜（図示せず）を整合的に蒸着した後、その上にバッファ絶縁膜（図示せず）を蒸着する。
【０００８】
次いで、モールド酸化膜の表面が露出するまでバッファ絶縁膜及び導電体膜をエッチングして導電体膜のノードを分離する。エッチング工程には化学的機械的研磨（以下、ＣＭＰという）及び／またはドライエッチバックなどの方法が使われる。それから、残っているバッファ絶縁膜及びモールド酸化膜をウェットエッチングなどの方法を利用して除去すれば、シリンダー形のキャパシタ下部電極１２０ａ、１２０ｂが作られる。
【０００９】
しかし、前記したシリンダー形のキャパシタ下部電極１２０ａ、１２０ｂを含むキャパシタは次のような問題が現れている。素子の集積度が高くなるにつれて下面１２０ｂの面積は引き続き減るために、側壁１２０ａの高さを増加させないと十分な静電容量を有することができない。しかし、容量を増加させるために側壁１２０ａの高さを無制限に増加させることは、上、下部に形成される素子の全体的な配置に変更をもたらす。なお、側壁１２０ａが高すぎると下面１２０ｂの幅に対する高さ１２０ａの比が過度に大きくなり、このような縦横比によってキャパシタ下部電極が横に倒れ、半導体メモリ装置に不良が発生する可能性も増加する。
【００１０】
【特許文献１】
米国特許第６，２５８，６９１号明細書
【００１１】
【発明が解決しようとする課題】
本発明が解決しようとする技術的な課題は、十分な静電容量を有したキャパシタ及び／またはキャパシタ下部電極の倒れや、倒れによる不良の発生を防止できる集積回路キャパシタ及びその製造方法を提供するところにある。
【００１２】
本発明が解決しようとする他の技術的課題は、キャパシタ下部電極間に微細ピッチを維持しつつ、キャパシタ下部電極の倒れが防止でき、たとえ倒れが発生しても接着が起きてブリッジが発生することを防止できる半導体メモリ素子を提供するところにある。
【００１３】
【課題を解決するための手段】
前記した技術的課題を達成するための本発明の一実施例による集積回路キャパシタの製造方法は、まず、半導体基板上に第１物質膜を蒸着する。第１物質膜はモールド酸化膜でありうる。次いで、キャパシタ下部電極形成領域を限定するように第１物質膜をパターニングする。引続き、キャパシタ下部電極形成領域及びパターニングされた第１物質膜上に導電体膜を整合的に蒸着する。引続き、導電体膜上に第２物質膜を形成する。第２物質膜はバッファ絶縁膜でありうる。引続き、第２物質膜及び導電体膜をエッチングして導電体膜のノードを分離し、第１物質膜及び第２物質膜の間の導電体膜をさらにエッチングして導電体膜のリセス部を形成する。
【００１４】
本実施例の一側面によれば、前記した導電体膜のリセス部を形成する工程は、前記した導電体膜のノードを分離する工程と、インサイチュで遂行したり又は別途の工程で遂行したりすることができる。特定の実施例では、前記した導電体膜は第１物質膜及び第２物質膜に対してエッチング選択比に優れた物質で形成でき、リセス部を形成する工程とバッファ絶縁膜及び導電層をエッチングする工程とはドライエッチバッグ方法で実施できる。
【００１５】
本発明の他の実施例によれば、下部及び上部ストレージ電極を具備するキャパシタ下部電極を含む半導体メモリ素子を製造する方法を提供する。上部電極は下面と大きさが相互異なる第１側壁及び第２側壁を具備する二重シリンダー型構造であるが、この上部電極が下部ストレージ電極上に形成される。下部ストレージ電極のノードは分離され、リセスされる。下面は下部ストレージ電極の側壁上に位置するもので、第１側壁の下部エッジと第２側壁の下部エッジとの間には形成されているが、第２側壁の下部エッジの内部には形成されていない。
【００１６】
特定の実施例においては、下部ストレージ電極を形成する時、下部ストレージ電極を形成する領域及びモールド酸化膜上に第１導電体膜を整合的に形成する。引続き、第１バッファ絶縁膜を形成するための第１バッファ膜を第１導電体膜上に蒸着する。引続き、第１バッファ絶縁膜及び第１導電体膜をエッチングし、第１導電体膜のノードを分離する。そして、第１導電体膜をさらにエッチングすることによってリセス部を形成する。
【００１７】
特定の実施例においては、第１導電体膜をエッチングすることはドライエッチバックの方法を使用して遂行でき、第１導電体膜をエッチングする段階及びリセス部を形成する段階はインサイチュで実施する事もできる。そして、第１導電体膜は第１物質膜及び第１バッファ膜に対し、エッチング選択比に優れた物質で形成できる。
【００１８】
そして、特定の他の実施例においては、上部ストレージ電極を形成する時、まずリセス部の横に蒸着されている第１物質膜及び第１バッファ膜をエッチングし、二重シリンダータイプの上部ストレージ電極形成領域を限定する。そして、前記上部ストレージ電極形成領域内部と第１物質膜及び第１バッファ膜上とに第２導電体膜を整合的に蒸着する。引続き、前記第２導電体膜上に第２バッファ膜、例えば第２バッファ絶縁膜を蒸着する。次いで、前記第２バッファ膜及び第２導電体膜をエッチングして上部ストレージ電極を形成し、残留しているモールド酸化膜、第１バッファ膜及び第２バッファ膜を除去する。
【００１９】
前記した第１物質膜及び第１バッファ膜の厚さは各々１００Åないし５００Åの範囲内とすることもでき、前記した上部ストレージ電極の高さは前記キャパシタ下部電極の全体高さの１０％ないし９０％範囲内とすることもできる。
【００２０】
そして、上部ストレージ電極を形成した以後には、下部キャパシタ電極に隣接する誘電膜を形成し、引続き、前記誘電膜に隣接する上部キャパシタ電極を形成してキャパシタを完成させる工程をさらに実施できる。
【００２１】
本発明の他の実施例によれば、下部ストレージ電極と上部ストレージ電極との２層構造で構成されたキャパシタ下部電極を含む半導体メモリ素子を提供する。前記した下部ストレージ電極は第１下面と１つの側壁とを具備する単一シリンダータイプであり、前記した上部ストレージ電極は、第２下面と大きさの相互異なる第１側壁及び第２側壁とを具備した二重シリンダータイプであって、前記した第１側壁は下部ストレージ電極側壁の外側に位置し、前記した第２側壁は下部ストレージ電極側壁の内側に位置し、前記した第２下面は下部ストレージ電極の側壁上に位置し、そして前記した第２下面は第１側壁及び第２側壁の間には形成されているが、第２側壁の間には形成されず、開放されている。
【００２２】
前記したキャパシタ下部電極はポリシリコンまたは金属物質よりなる。そして、特定の実施例においては、前記した上部ストレージ電極の高さはキャパシタ下部電極の全体高さの１０％ないし９０％の範囲内でありうる。そして、下部ストレージ電極の厚さは約１００Åないし５００Åの間でも可能であって、上部ストレージ電極の厚さは約１００Åないし４００Åの間でありうる。
【００２３】
そして、前記した下部ストレージ電極及び前記上部ストレージ電極の外形は多角形、楕円または円形でありうる。そして、前記した半導体メモリ素子はキャパシタ下部電極上に形成された誘電膜及び前記誘電膜上に形成されたキャパシタ上部電極をさらに含むことができる。
【００２４】
本発明の他の実施例による集積回路キャパシタ電極は、集積回路基板の一面上に形成され、前記面に対して垂直に延びている第１リング軸線を含む第１導電性リングを含む。そして、前記第１導電性リング上の前記基板に対向する所に形成され、前記した面に対して垂直に延びている第２リング軸線を含む第２導電性リングも含む。そして、前記第１導電性リング上の前記基板に対向する所に形成され、前記第２導電性リング内部に位置し、そして前記面に対して垂直に延びている第３リング軸線を含む第３導電性リングも含み、前記した第１導電性リング、第２導電性リング及び第３導電性リングを電気的に連結する導電層を具備している。
【００２５】
特定の実施例においては、前記した第１導電性リング、第２導電性リング及び／または第３導電性リングの形は楕円形、円形または多角形（例えば、矩形か又は六角形）でありうる。さらに、また他の実施例においては、前記した第１導電性リング、第２導電性リング及び第３導電性リングは軸線を共有できる。
【００２６】
また他の実施例においては、前記した第２導電性リングの外周の長さは前記した第１導電性リングの外周の長さよりも長く、前記した第３導電性リングの外周の長さは前記した第１導電性リングの外周の長さよりも短い場合もある。そして、また他の実施例においては、前記した導電層は第２導電性リング及び第３導電性リングの間には延びているが、第３導電性リング内には延びていない第４リングをさらに含むこともできる。
【００２７】
集積回路キャパシタ電極に対する本発明のさらに他の実施例は、前記した製造方法で記述した中間段階の構造物に対することである。前記した実施例による集積回路キャパシタ電極は特定面を具備した集積回路基板と、前記した集積回路基板の前記した面上に形成された絶縁膜と、この絶縁膜に形成された導電性リングとを含む。ここで前記した導電性リングは前記面に対して垂直に延びているリング軸線、第１リング側壁及び第２リング側壁、前記面に隣接したリング下面、及び前記面に対して離れているリングルーフを含み、前記絶縁膜には前記リングルーフは露出させるが、前記リング側壁は露出させないトレンチが備えられている。
【００２８】
本発明の他の実施例による集積回路下部キャパシタ電極製造方法によれば、まず、半導体基板上に第１物質膜を形成する。第１物質膜はモールド酸化膜でありうる。そして、このモールド酸化膜をパターニングしてキャパシタ下部電極形成領域を限定する。次いで、キャパシタ下部電極形成領域及びモールド酸化膜上に整合的に導電体膜を蒸着した後、導電体膜上に第２物質膜を蒸着する。第２物質膜はバッファ絶縁膜でありうる。引続き、バッファ絶縁膜及び導電体膜をエッチングして導電体膜のノードを分離してキャパシタ下部電極を形成し、キャパシタ下部電極の側壁にリセスを形成した後、モールド酸化膜及びバッファ絶縁膜をリセスよりもさらに深くエッチングしてキャップが形成される領域を限定する。次いで、キャップ形成用膜を蒸着した後、モールド酸化膜、バッファ絶縁膜及びキャップ形成用膜を平坦化した後に、モールド酸化膜及びバッファ絶縁膜を除去する。
【００２９】
キャップ形成領域を限定する段階は、隣接したキャパシタ下部電極の側壁の間のモールド酸化膜を所定部分残すようにできる。また、隣接したキャパシタ下部電極の側壁の間にある一方向のモールド酸化膜は除去し、その他の方向のモールド酸化膜は残すようにできる。特定の実施例においては、キャパシタ下部電極の平面の形が楕円の場合にモールド酸化膜が除去される方向は、前記した楕円の短軸線方向でありうる。
【００３０】
前記した実施例で、キャップ形成用膜はシリコン窒化膜などのような絶縁物質で形成できる。そして、平坦化工程は化学的機械的研磨法またはドライエッチング法を利用して遂行できるものの、前記したキャップの高さがキャパシタ下部電極の高さと同じかまたはそれよりも高い位置まで進行できる。
【００３１】
本発明のさらに他の実施例による半導体メモリ素子は、半導体基板、前記した半導体基板上に規則的に形成されている多数のシリンダー形のキャパシタ下部電極、及びキャパシタ下部電極の側壁の上段を取り囲むように形成されたキャップを含む。相互隣接した前記キャップは分離されており、または一方向にだけ相互連結され得る。そして、キャパシタ下部電極の形は楕円形でも可能であって、この場合、キャップが連結されている方向は楕円の短軸線方向でありうる。また、前記したキャップはキャパシタ下部電極に交互に形成することもできる。そして、特定の実施例においては、キャップはシリコン窒化物のような絶縁物質で形成するのが望ましく、キャップの高さはキャパシタ下部電極の高さと同じか又は高い場合もある。
【００３２】
本発明のさらに他の実施例による集積回路キャパシタ電極は特定面を具備した集積回路基板、集積回路基板の前記面上に形成された導電性リングとして、前記面に対して垂直に延びているリング軸線、第１リング側壁及び第２リング側壁、前記面に隣接したリング下面及び前記面より離れているリングルーフを含む前記第２導電性リング、及びリングルーフ上に形成され、下面方向には第１リング側壁上の一部にだけ形成されている絶縁キャップを含む。そして、前記した導電性リングは楕円形または多角形でありうる。
【００３３】
【発明の実施の形態】
以下、添付した図面に基づき、本発明を詳細に説明する。しかし、本発明はここで説明される実施例に限定されず、他の形態で具体化できる。むしろ、ここで紹介される実施例は本発明の技術的思想が徹底で、完全に開示できるように、そして当業者に本発明の思想が十分に伝えられるように例示的に提供されることである。図面において、層領域等の厚さは明確性を期するために誇張されたものである。また、層の異なる層または基板「上」にあると言及される場合に、それは他の層または基板上に直接形成されたりまたはそれらの間に第３の層が介在されたりすることもある。明細書全体にかけて同一な参照番号は同一な構成要素を示す。
【００３４】
〈第１実施例〉
図３ないし図８は、本発明の第１実施例による半導体メモリ素子の製造方法を示すための図面であって、その結果物は図８に図示されている。そして、図８の半導体メモリ素子に対する平面図が図９に図示されており、図３ないし図８のＸＸ′及びＹＹ′は図９の平面図に示されているＸＸ′及びＹＹ′に沿って切断した断面図である。
【００３５】
まず、図３を参照すれば、集積回路基板、例えば、ＭＯＳトランジスタ（図示せず）などの素子が形成されている半導体基板２００上に層間絶縁膜２１０を蒸着し、ここにコンタクトプラグ２１５を形成する工程が従来の製造方法と同様に進められる。次に、層間絶縁膜２１０及びコンタクトプラグ２１５上にシリコン窒化膜などを使用し、エッチング防止膜（図示せず）を蒸着し、その上には第１物質膜、例えば、モールド酸化膜２２０を蒸着する。モールド酸化膜２２０はＰＥＴＥＯＳ等よりなる。そして、モールド酸化膜２２０は形成しようとするキャパシタ下部電極の全体高さを考慮して厚く蒸着するが、例えば約１００００Åないし２００００Å程度の厚さに形成する。しかし、他の実施例ではモールド酸化膜２２０の厚さが従来と比較して約３分の２程度までに薄く形成することも可能である。
【００３６】
その次に、フォトリソグラフィ及びエッチング工程を利用してモールド酸化膜２２０及びエッチング防止膜を順にエッチングし、キャパシタ下部電極が形成される領域を限定する。キャパシタ下部電極が形成される領域にはコンタクトプラグ２１５が露出される。次に、下部ストレージ電極に使われる第１導電体膜２２５を整合的に蒸着する。例えば、第１導電体膜２２５の厚さは約１００Åないし５００Å程度の厚さに蒸着できる。第１導電体膜２２５は、一般的にポリシリコンよりなるが、金属物質よりなりうる。金属物質を使用する場合には、ポリシリコンを使用する場合よりも薄く蒸着することが一般的である。
【００３７】
図４を参照すれば、第１導電体膜２２５上に第２物質膜、例えば、第１バッファ絶縁膜２３０を蒸着する。第１バッファ絶縁膜２３０としては、例えば、シリコン酸化膜などのように第１導電体膜２２５に対し、エッチング選択比に優れた物質が使用できる。次に、第１バッファ絶縁膜２３０及び第１導電体膜２２５をエッチングして、第１導電体膜２２５のノードを分離する。ノードを分離するためにＣＭＰまたはドライエッチバックなどの方法が使われる。
【００３８】
ＣＭＰ方法を使用する場合には、ノード分離された第１導電体膜２２５にはリセス（図示せず）がほとんど形成されない。しかし、ドライエッチバック法を使用し、ノード分離する場合には、第１導電体膜２２５がさらに深くエッチングされ、ある程度のリセスが形成できる。リセスの形成は第１導電体膜に使われる物質がバッファ絶縁膜及びモールド酸化膜に使われる物質に対し、エッチング選択比に優れた場合に可能である。
【００３９】
このように、物質間の高いエッチング選択比を利用すれば、第１導電体膜２２５のノードを分離する工程とインサイチュで２層構造のキャパシタ下部電極の下部ストレージ電極２２５ａ及び２２５ｂを形成する工程が進行できる。本実施例のように２層構造になっているキャパシタ下部電極を製造する場合には、上部ストレージ電極を作る空間を確保するために、第１導電体膜２２５をさらにエッチングする必要がある。
【００４０】
ＣＭＰ法を利用してノード分離をする場合には、エッチングされる部分を平坦化させるために第１導電体膜２２５だけがさらにエッチングされてリセスが形成できない。ＣＭＰ法でノード分離した後に、リセスを形成するためには、第１導電体膜２２５だけをエッチングするための工程が追加的にさらに必要である。
【００４１】
これとは違って、ドライエッチバック法を使用する場合には、物質間のエッチング選択比が優れた場合には、エッチング率及びエッチング量の差を利用できる。これを利用すれば、第１導電体膜２２５をさらにエッチングしてモールド酸化膜２２０及び第１バッファ絶縁膜２３０の間にリセスを形成するために追加工程を遂行する必要がない場合もある。しかし、ドライエッチバック法を使用する場合にも第１導電体膜２２５をより多くエッチングする必要があったりまたはより速くエッチングする必要があったりする場合には第１導電体膜２２５だけを選択的にエッチングする工程を追加する事もできる。
【００４２】
そして、本実施例の一側面によれば、エッチングされて除去される第１導電体膜の高さｈｔ、すなわち、リセスの高さは全体キャパシタ下部電極高さＨの１０％ないし９０％程度とすることができる。リセスの高さが上部ストレージ電極の高さとなる。
【００４３】
このように作られた下部ストレージ電極２２５ａ及び２２５ｂは、単一シリンダータイプである。すなわち、コンタクトプラグ２１５と接続している下面２２５ｂとこの下面の縁に垂直に立てられた１つの側壁２２５ａとで構成される。側壁２２５ａの内部にはバッファ絶縁膜２３０が、その外部にはモールド酸化膜２２０がまだ残っている。バッファ絶縁膜２３０及びモールド酸化膜２２０の高さは側壁２２５ａよりも高い。
【００４４】
図４に図示された構造物は、面２００ａを有する集積回路基板２００を含む集積回路キャパシタ電極でありうる。前記した面２００ａ上に絶縁膜２００／２３０が提供される。絶縁膜２００／２３０には導電性リング２２５ａが提供され、その中に位置するリングの軸線（図示せず）は面２００ａに垂直に延びている。導電性リング２２５ａは第１（内部）リング側壁、面２００ａに隣接したリングの下面、及び面２００ａより離れているリングルーフ２２５ｃを含む。絶縁膜２００／２３０はリングルーフ２２５ｃを露出させるが、リング側壁は露出させないトレンチ２２７を含む。
【００４５】
図５を参照すれば、除去された第１導電体膜のあった空間、すなわち、リセスのある空間の周囲に形成されているモールド酸化膜２２０及び第１バッファ絶縁膜２３０をエッチングする。エッチング後には、リセスが形成されている空間がより広くなる。モールド酸化膜２２０及び第１バッファ絶縁膜２３０は、例えば、各々約１００Åないし５００Å程度エッチングできる。前記したエッチング工程はドライエッチング及び／またはウェットエッチング等何れでも使用できる。ドライエッチング法を利用しようがウェットエッチング法を利用しようが下部ストレージ電極の側壁２２５ａはモールド酸化膜２２０及びバッファ絶縁膜２３０に対し、エッチング選択比に優れた物質であるゆえに、ほとんどエッチングされない。
【００４６】
また、下部ストレージ電極の側壁２２５ａ内部にも所定の厚さを有した第１バッファ絶縁膜２３０ａが残っている。残っている第１バッファ絶縁膜２３０ａは上部ストレージ電極の第２側壁２２０ｂが形成される領域を限定する。そして、下部ストレージ電極の側壁２２５ａの外側にもモールド酸化膜２２０ａが残っている。このモールド酸化膜２２０ａは上部ストレージ電極の第１側壁２３５ａが形成される領域を限定する。その結果、残っているモールド酸化膜２２０ａと第１バッファ絶縁膜２３０ａとによって上部ストレージ電極２３５ａ、２３５ｂ及び２３５ｃが形成される領域が限定される。
【００４７】
次いで、図６を参照すれば、前記した結果物、すなわち、モールド酸化膜２２０ａ、バッファ絶縁膜２３０ａの上部及び側壁、そして下部ストレージ電極側壁２２５ａの上部に第２導電体膜２３５を整合的に蒸着する。第２導電体膜２３５は第１導電体膜と同様にポリシリコンか又は金属物質よりなる。第２導電体膜２３５は、例えば、約１００Åないし４００Å程度の厚さで形成できる。その次に、第２導電体膜２３５上には第３物質膜、例えば、第２バッファ絶縁膜２４０を厚く蒸着する。第２バッファ絶縁膜２４０も第１バッファ絶縁膜のようなＰＥＴＥＯＳなどのシリコン酸化膜を使用する。
【００４８】
図７を参照すれば、第２バッファ絶縁膜２４０及び第２導電体膜２３５をエッチングし、第２導電体膜２３５のノードを分離する。ノード分離工程にはＣＭＰ法及び／またはドライエッチバックのような方法が使われる。ノードが分離されれば、図面でのような上部ストレージ電極２３５ａ、２３５ｂ及び２３５ｃが作られる。
【００４９】
この上部ストレージ電極２３５ａ、２３５ｂ及び２３５ｃは二重シリンダータイプである。すなわち、下面２３５ｃと二つの側壁、すなわち、第１側壁２３５ａと第２側壁２３５ｂとよりなる。この下面２３５ｃは下部ストレージ電極の側壁２２５ａ上に形成されるが、第１側壁２３５ａと第２側壁２３５ｂとの間の空間にだけ形成され、第２側壁間の空間には形成されない。なぜなら、その空間には前述したように、第１バッファ絶縁膜２３０ａが残っているためである。そして、下面２３５ｃの両縁には第１側壁２３５ａ及び第２側壁２３５ｂが垂直に形成されている。第１側壁２３５ａの外周の長さは下部ストレージ電極側壁２２５ａの外周の長さよりも長いけれど、第２側壁２３５ｂの外周の長さは下部ストレージ電極側壁２２５ａの外周の長さよりも短い。
【００５０】
次に、ウェットエッチング工程を利用して残っているモールド酸化膜２２０ａ、第１バッファ絶縁膜２３０ａ及び第２バッファ絶縁膜２４０ａを部分的にまたは完全に除去する。すると、図８に図示されたような下部ストレージ電極２２５ａ及び２２５ｂ及び上部ストレージ電極２３５ａ、２３５ｂ及び２３５ｃで構成された２層構造のキャパシタ下部電極を含む半導体メモリ素子が作られる。
【００５１】
本実施例によれば、キャパシタ下部電極の全体高さが従来と同じ場合には、従来よりもはるかに広い有効面積を有するキャパシタ下部電極を製造できる。これを製造するのに既存の検証された工程を利用するので、工程が安定している。特に、第１導電体膜をさらにエッチングし、リセスを形成する工程を第１導電体膜のノード分離工程とインサイチュに進行することも可能である。
【００５２】
次に、図８及び図９を参照し、本実施例によって製造された半導体メモリ素子について説明する。
図８及び図９を参照すれば、ＭＯＳトランジスタのような半導体素子（図示せず）が備えられた半導体基板２００の上部に層間絶縁膜２１０が形成されている。層間絶縁膜２１０の内部にはコンタクトプラグ２１５が形成されて配列されている。このコンタクトプラグ２１５はその下部に形成されているＭＯＳトランジスタのソース領域（図示せず）と後続工程で形成されるキャパシタ下部電極とを電気的に連結させる。そして、コンタクトプラグ２１５及び層間絶縁膜２１０上部にキャパシタ下部電極２２５ａ、２２５ｂ、２３５ａ、２３５ｂ及び２３５ｃが形成されている。ところが、キャパシタ下部電極２２５ａ、２２５ｂ、２３５ａ、２３５ｂ及び２３５ｃは下部ストレージ電極２２５ａ及び２２５ｂと上部ストレージ電極２３５ａ、２３５ｂ及び２３５ｃとで構成された２層構造になっている。
【００５３】
下部ストレージ電極２２５ａ及び２２５ｂは従来のキャパシタ下部電極１１８ａ及び１１８ｂと構造が同一でありうる。具体的に、下部ストレージ電極２２５ａ及び２２５ｂはコンタクトプラグ２１５と電気的に連結される下面２２５ｂと下面２２５ｂの縁に垂直に形成されている側壁２２５ａとで構成される。すなわち、側壁２２５ａが下面２２５ｂを取り囲んでいるシリンダータイプであるが、下部ストレージ電極の側壁２２５ａは１つである（上部ストレージ電極と区別するために、本明細書では、これを「単一シリンダータイプ」と呼ぶことにする）。そして、下部ストレージ電極２２５ａ及び２２５ｂの平面の形は円形または楕円形かあるいは矩形のような多角形でありうる。
【００５４】
本実施例の一側面によれば、側壁２２５ａの高さは従来の技術によるキャパシタ下部電極の側壁１２０ａの高さよりも低い。これはキャパシタ下部電極の全体高さを増加させずに、下部ストレージ電極の側壁２２５ａ上に上部ストレージ電極２３５ａ、２３５ｂ及び２３５ｃを形成する空間を確保するためである。下部ストレージ電極２２５ａ及び２２５ｂの厚さはデザインルール、工程変数、そして構造的な安定性などを考慮して決定されるが通常的に１００Åないし５００Åの範囲以内であるのが望ましい。下部ストレージ電極２２５ａ及び２２５ｂはポリシリコンまたは金属物質で形成される。
【００５５】
上部ストレージ電極２３５ａ、２３５ｂ及び２３５ｃは下面２３５ｃと二つの側壁２３５ａ及び２３５ｂ、すなわち、シリンダー形状の第１側壁２３５ａ及び第２側壁２３５ｂとで構成される。この上部ストレージ電極２３５ａ、２３５ｂ及び２３５ｃは下部ストレージ電極の側壁２２５ａの上部に形成されているが、より具体的には上部ストレージ電極の下面２３５ｃが側壁２２５ａの上に形成されている。下面２３５ｃは側壁２２５ａと電気的に連結される部分である。下面２３５ｃの形は所定の厚さ及び幅を有する帯状である。下面２３５ｃの平面の輪郭は円形または楕円形かあるいは矩形のような多角形でありうる。
【００５６】
そして、所定の厚さを有する側壁２３５ａ及び２３５ｂが下面２３５ｃの両縁に垂直に形成されている。第１側壁２３５ａと第２側壁２３５ｂとの間にだけ下面２３５ｃがある。言い換えれば、上部ストレージ電極２３５ａ、２３５ｂ及び２３５ｃはシリンダータイプの構造物が２つ（第１側壁の平面大きさは下部ストレージ電極の平面大きさよりもさらに大きく、第２側壁の場合にはより小さい）重なっている形態である（本明細書では、これを「二重シリンダータイプ」と呼ぶ）。ただし、第２側壁２３５ｂの間の空間には下面が形成されていない開放構造である。
【００５７】
第１及び第２側壁２３５ａ及び２３５ｂの高さは、従来技術によるキャパシタ下部電極の側壁１２０ａの高さから下部ストレージ電極の側壁２２５ａの高さを引いた分だけとすることができる。この場合に、キャパシタ下部電極の全体高さは従来のキャパシタ下部電極の高さと同一である。しかし、第１及び第２側壁２３５ａ及び２３５ｂの高さはこれよりもさらに低い場合もある。
【００５８】
上部ストレージ電極２３５ａ、２３５ｂ及び２３５ｃの厚さもデザインルール、工程変数そして構造的な安定性などを考慮して決定されるが、通常的に１００Åないし５００Åでありうる。上部ストレージ電極２３５ａ、２３５ｂ及び２３５ｃはポリシリコンまたは金属物質よりなる。
【００５９】
このようなキャパシタ下部電極２２５ａ、２２５ｂ、２３５ａ、２３５ｂ及び２３５ｃの断面構造は図８に概略的に図示されている。図８を参照すれば、コンタクトプラグ２１５と接続されている断面がＵ字状の下部ストレージ電極２２５ａ、２２５ｂが層間絶縁膜２１０上に形成されている。そして、下部ストレージ電極の側壁２２５ａ上にはＵ字状の上部ストレージ電極２３５ａ、２３５ｂ及び２３５ｃが１つずつ形成されている。たとえ断面構造では、下部ストレージ電極の側壁２２５ａ上に別個の構造物が形成されたように見られるが、前述したように、上部ストレージ電極の下面２３５ｃは帯状であり、第１側壁２３５ａと第２側壁２３５ｂとは各々相互連結されている。
【００６０】
図８に図示された実施例を参照して、本発明の実施例による集積回路キャパシタ電極に対して記述する。集積回路キャパシタ電極は集積回路基板２００の面２００ａ上に形成された第１導電性リング２２５ａを含むが、ここに含まれる第１導電性リングの軸線は面２００ａに対して垂直方向に延びている。基板２００に対して対向する第１導電性リング上には第２導電性リング２３５ａが提供されるが、第２導電性リングの軸線も前記面に対して垂直に延びている。基板に対して対向する第１導電性リング上には第３導電性リング２３５ｂもさらに提供されるが、第３導電性リングの軸線もまた前記面に対して垂直に延びている。第３導電性リング２３５ｂは第２導電性リング２３５ａ内に位置する。導電層２３５ｃは第１導電性リング２２５ａ、第２導電性リング２３５ａ及び第３導電性リング２３５ｂを電気的に連結する。第１導電性リング２２５ａ、第２導電性リング２３５ａ及び／または第３導電性リング２３５ｂは楕円形か又は多角形でありうる。第１導電性リング２２５ａ、第２導電性リング２３５ａ及び第３導電性リング２３５ｂは軸線を共有する事もできる。その上、図８に図示されたように、第２導電性リング２３５ａの周りの長さは第１導電性リング２２５ａの周りの長さよりも長いこともあり、第３導電性リング２３５ｂの周りの長さは第１導電性リング２２５ａの周りの長さよりも短いこともある。最後に、図８に図示されたように、導電層２３５ｃは第１導電性リング２２５ａに隣接した第２導電性リング２３５ａ及び第３導電性リング２３５ｂの間に延びているが、第３導電性リング２３５ｂの間には延びていない第４リングでありうる。
【００６１】
本実施例一側面によれば、全体キャパシタ下部電極の高さＨにおいて、上部ストレージ電極２３５ａ、２３５ｂ及び２３５ｃが占める高さｈｔは約１０％ないし９０％程度でありうる。このような上部ストレージ電極の高さｈｔは得ようとする静電容量、キャパシタの構造的な安定性及び製造工程などを考慮して決定される。本図面では上部ストレージ電極２３５ａ、２３５ｂ及び２３５ｃの高さｈｔが全体キャパシタ下部電極高さＨの約６０％程度になる場合を図示している。
【００６２】
次に、上部ストレージ電極の高さｈｔが全体キャパシタ下部電極の高さＨの約５０％程度を占める場合を例にあげ、静電容量の変化を説明する。全体キャパシタ下部電極の高さＨが相等しい場合に、図１及び図２に図示した一般的なシリンダー型キャパシタ下部電極に比べ、前記例では有効面積が約３５％以上増加すると計算される。これは上部ストレージ電極の側壁２３５ａ及び２３５ｂが花びらのようにばらばらに分けられ、全体的な表面積が増加するためである。したがって、前記例によれば、従来のキャパシタに比べて約３５％以上高い容量を有するキャパシタを製造することが可能である。
【００６３】
より大きい容量を有するキャパシタを製造するためには、上部ストレージ電極の高さｈｔの占める比率をさらに増加させればよい。しかし、ここには一定の限界がある。上部ストレージ電極の高さを制限する要素としては構造的な安定性とそれを製造する工程などがある。
【００６４】
また、本実施例によって、従来のキャパシタと同じの静電容量を有するキャパシタを製造することも可能である。この場合には全体高さＨを従来のものよりも小さく作ればよい。本実施例による有効面積の増加量を考慮した時、全体高さを従来の約３分の２程度に減少させることができる。このように全体高さＨを減少させると、容量の増加はないけれど、キャパシタ下部電極が横に倒れる現象の発生可能性を顕著に減らすことができる。
【００６５】
（実施例２）
図１０ないし図１５は本発明の第２実施例によって半導体メモリ素子を製造する方法及びそれによって製造された半導体メモリ素子を見せてくれる図面である。図１０ないし図１４は工程順によって図示した断面図であり、図１５は図１４の半導体メモリ素子に対する平面図である。図１０ないし図１４のＸＸ′及びＹＹ′は図１５に表示されているＸＸ′及びＹＹ′ラインに沿って切断した断面図である。
【００６６】
図１０を参照すれば、半導体基板３００上に層間絶縁膜３１０を蒸着した後、その内部にコンタクトプラグ３１５を形成する工程は既存工程と同一に進行される。次に、エッチング阻止用膜（図示せず）を結果物の全面に蒸着する。エッチング阻止用膜は窒化膜が使われるのが一般的である。その上に形成しようとするキャパシタ下部電極の高さほど第１物質膜、例えば、モールド酸化膜を蒸着した後、フォトリソグラフィ工程を利用してキャパシタ下部電極３２５ａ及び３２５ｂが形成される領域を限定するパターンを形成する。次に、露出されたエッチング阻止用膜を除去すればコンタクトプラグ３１５が露出される。前記結果物全面に導電体膜３２５を整合的に蒸着する。導電体膜３２５はポリシリコンまたは金属物質を使用して形成する。
【００６７】
図１１を参照すれば、導電体膜３２５上にバッファ絶縁膜（図示せず）を蒸着した後、バッファ絶縁膜及び導電体膜をＣＭＰまたはドライエッチバックなどの方法を利用して導電体膜３２５のノードを分離する。すると、キャパシタ下部電極３２５ａ及び３２５ｂが作られる。ノードを分離した以後にはキャパシタ下部電極の側壁３２５ａだけをさらにエッチングしてリセスを形成する。リセスが形成されれば、モールド酸化膜３２０及びバッファ絶縁膜３２０よりも高さを低くする。
【００６８】
前記したリセスの形成はドライエッチバック法を使用してノード分離をする場合には、物質間のエッチング選択比を利用し、インサイチュで進行できることは第１実施例と同様である。
【００６９】
図１２を参照すれば、キャパシタ下部電極３２５ａ及び３２５ｂの周囲のモールド酸化膜３２０及びバッファ絶縁膜３３０を若干エッチングする。エッチング方法では、ウェットエッチングなどを使うことができ、キャパシタ下部電極３２５ａ及び３２５ｂの長軸線方向だけでなく短軸線方向にもモールド酸化膜３２０をエッチングする。本実施例では、両方ともモールド酸化膜３２０がキャパシタ下部電極３２５ａ及び３２５ｂの間に残るようにエッチング工程を進める。その結果、キャパシタ下部電極３２５ａ及び３２５ｂの周囲には、残っているモールド酸化膜３２０及びバッファ絶縁膜３３０によってキャップが形成できる領域が限定される。
【００７０】
図１３を参照すれば、前記結果物の全面に絶縁膜３４０を蒸着する。絶縁膜３４０はキャップ３４０ａが形成される領域だけでなく、モールド酸化膜３２０ａ及びバッファ絶縁膜３３０ａ上にも形成する。絶縁膜３４０に使われる物質としては窒化膜などが使われる。
【００７１】
図面に水平方向に図示されている点線は、絶縁膜３４０、モールド酸化膜３２０ａ及びバッファ絶縁膜３３０ａをＣＭＰなどの方法でエッチングする深さを示す。前記点線の位置はキャパシタ下部電極の側壁３２５ａよりも高いのが望ましい。しかし、絶縁膜３４０を全て除去しなければ、側壁３２５ａよりも低くても関係ない。なぜなら、キャパシタ下部電極３２５ａ及び３２５ｂが倒れる場合に、隣接したキャパシタ下部電極３２５ａ及び３２５ｂが相互接触する部分は側壁３２５ａの上部であるためである。側壁３２５ａが接触してもその周りに絶縁膜のある場合には電気的な連結を防止できるためである。
【００７２】
点線の位置までエッチングをしてから、図１４に図示されているようなキャパシタ下部電極３２５ａ及び３２５ｂの上部にキャップ３４０ａが形成されている半導体メモリ素子が形成される。
【００７３】
図１４及び図１５を参照すれば分かるように、本実施例による半導体メモリ素子はキャパシタ下部電極３２５ａ及び３２５ｂの平面の形や配置は従来のものと異なる点がない。ただし、キャパシタ下部電極の側壁３２５ａ上部にこれを取り囲む絶縁物質よりなるキャップ３４０ａが形成されている。
【００７４】
本実施例で、キャップ３４０ａは各キャパシタ下部電極３２５ａ及び３２５ｂごとに分離形成されている。したがって、たとえ倒れが発生しても絶縁物質が相互にぶつかるようになるので、隣接したキャパシタ下部電極３２５ａ及び３２５ｂの間には電気的な絶縁状態を維持するようになる。
【００７５】
また、図面に図示していないが、キャップ３４０ａをあらゆるキャパシタ下部電極の側壁３２５ａに形成する必要もない。すなわち、マトリックス状に配列されたキャパシタ下部電極３２５ａ及び３２５ｂの中から交互にキャップ３４０ａを形成することもできる。前記のような場合にも、相互接触するキャパシタ下部電極の側壁３２５ａの１つはキャップ３４０ａで囲まれているので素子の不良を防止できる。
【００７６】
したがって、本発明の実施例による集積回路キャパシタ電極は面３００ａを含む集積回路基板３００を含む。導電性リング３２５ａが集積回路基板３００の面３００ａ上に提供される。導電性リング３２５ａは面３００ａに対して垂直に延びているリング軸線を含む。導電性リングは第１（内部）壁、第２（外部）壁、面３００ａに対して隣接したリング下面、及び面３００ａより離れているリングルーフ３２５ａを含む。均一厚さを有する絶縁キャップ３４０ａが前記ルーフ３２５ａ上に提供され、絶縁キャップ３４０ａは前記第１リング側壁及び／または第２リング側壁から前記下面３２５ｂ方向へ一部分にだけ形成されている。
【００７７】
（実施例３）
図１６ないし図１９は、本発明の第３実施例によって、半導体メモリ素子を製造する方法及びそれによって製造された半導体メモリ素子を示す図面である。
図１６ないし図１８は、工程順序によって図示した断面図であり、図１９は、図１８の半導体メモリ素子に対する平面図である。図１６ないし図１８のＸＸ′及びＹＹ′は図１９に示されているＸＸ′及びＹＹ′ラインに沿って切断した断面図である。
【００７８】
第２実施例の図１１及び図１２の工程は、本実施例においても同一に適用される。ただし、参照番号は第２実施例と区別するために本実施例では次のように変わる。例えば、半導体基板は３００から４００に、コンタクトプラグは３１５から４１５に、層間絶縁膜は３１０から４１０に変わる。図面に示されなかったほかの部分も同一である。図１６は図１２の工程の次に次ぐ。
【００７９】
図１６を参照すれば、キャパシタ下部電極４２５ａ及び４２５ｂの周囲のモールド酸化膜４２０及びバッファ絶縁膜４３０を若干エッチングする。エッチング方法ではウェットエッチングなどを使うことができ、キャパシタ下部電極４２５ａ及び４２５ｂの長軸線方向だけでなく短軸線方向にもモールド酸化膜４２０をエッチングする。しかし、この場合にある１つの方向、例えば図面でＹＹ′方向にはキャパシタ下部電極の側壁４２５ａの間にあるモールド酸化膜４２０は一定の深さで完全にエッチングする。
【００８０】
図面では楕円状のキャパシタ下部電極４２５ａ及び４２５ｂの短軸線方向にあるモールド酸化膜４２０を一定の高さまで完全にエッチングしたものが図示されている。その結果、キャパシタ下部電極４２５ａ及び４２５ｂの周囲には、残っている一方向のモールド酸化膜４２０ａ及びバッファ絶縁膜４３０ａによってキャップを形成できる領域が限定される。
【００８１】
図１７を参照すれば、図１３と同じように、前記結果物の全面にキャップ形成用絶縁膜４４０を蒸着する。その次に、ＣＭＰまたはドライエッチングなどの方法でキャップ形成用絶縁膜４４０、モールド酸化膜４２０ａ及びバッファ絶縁膜４３０ａを点線の高さまでエッチングする。そうすると、図１８に図示されたようなキャパシタ下部電極の側壁４２５ａ上部にキャップ４４０ａが形成されている半導体メモリ素子が作られる。
【００８２】
図１７及び図１８を参照すれば分かるように、キャパシタ下部電極の側壁４２５ａ上部にキャップ４４０ａが形成されている点は第２実施例と同じである。したがって、倒れが発生してもブリッジが発生することを防止できる。しかし、本実施例ではキャパシタ下部電極４２５ａ及び４２５ｂが配列されている一方向に、例えば図面でのように楕円の短軸線方向（ＹＹ′）には隣接したキャップ４４０ａが相互連結されている。これは図１６に図示した工程で、キャパシタ下部電極の側壁４２５ａの間にあるモールド酸化膜４２０を一定の高さまで全て除去したためである。
【００８３】
このようにすると、隣接したストレージ電極が相互電気的に短絡される現象を抑制または防止できる。その上、高いキャパシタ下部電極４２５ａ及び４２５ｂが相互共有しているキャップ４４０ａによって相互支持されるために、倒れる現象が予防できる。キャパシタ下部電極４２５ａ及び４２５ｂの平面の形が楕円か又は矩形の場合には短軸線方向または幅の狭い方向に倒れが発生しやすいので、このような方向にキャップ４４０ａを共有するように形成するのが望ましい。
【００８４】
また、第２実施例で記述したようにマトリックス状で規則的に配列されているキャパシタ下部電極４２５ａ及び４２５ｂに交互にキャップ４４０ａを形成することもできる。
【００８５】
【発明の効果】
本発明の第１実施例によれば、キャパシタ下部電極が下部ストレージ電極及び上部ストレージ電極よりなる２層構造になっており、下部ストレージ電極は単一シリンダータイプであるが、上部ストレージ電極は二重シリンダータイプである。二重シリンダータイプの上部ストレージ電極は二つの側壁を含んでいる。したがって、全体キャパシタ下部電極の有効面積が１階構造の単一シリンダータイプのものよりも広い。したがって、キャパシタ下部電極の全体高さを増加させずにキャパシタの静電容量を増加させることが可能である。のみならず、全体キャパシタ下部電極の高さを減少させても従来のような静電容量を確保することができる。この場合にはキャパシタ下部電極が横に倒れる現象も抑制または防止できる。
【００８６】
また、本発明の半導体メモリ素子の製造方法によれば、キャパシタ下部電極を形成する工程を既存の検証された工程に使用できるので、製造方法が安定的で単純である。
【００８７】
本発明の第２及び第３実施例によれば、キャパシタ下部電極の側壁上部にこれを取り囲むキャップが形成されている。したがって、キャパシタ下部電極が横に倒れる場合にも相互電気的に絶縁された状態が維持できる。また、隣接したキャパシタ下部電極がキャップを相互共有している半導体メモリ素子の場合にはキャパシタ下部電極が倒れる現象を減少させたり又は防止したりできる。
【００８８】
そして、第１実施例で記述した多層構造の集積回路キャパシタ電極は前記した第２実施例及び／または第３実施例で記述したようなキャップを具備しても、具備しなくても良い。したがって、第２実施例及び／または第３実施例は各々独立的に実施されても、第１実施例と結合して実施されても良い。
【００８９】
以上、本発明を望ましい実施例を上げて詳細に説明したが、本発明は前記実施例に限定されず、本発明の技術的思想の範囲内で当業者によって色々な変形が可能である。
【図面の簡単な説明】
【図１】一般的なシリンダー形のキャパシタ下部電極を含む半導体メモリ素子に対する概略的平面図である。
【図２】図１の半導体メモリ素子に対してＸＸ′線及びＹＹ′線に沿って切断した概略的断面図である。
【図３】本発明の一実施例による半導体メモリ素子の製造方法及びその結果物を示すための概略的断面図である。
【図４】本発明の一実施例による半導体メモリ素子の製造方法及びその結果物を示すための概略的断面図である。
【図５】本発明の一実施例による半導体メモリ素子の製造方法及びその結果物を示すための概略的断面図である。
【図６】本発明の一実施例による半導体メモリ素子の製造方法及びその結果物を示すための概略的断面図である。
【図７】本発明の一実施例による半導体メモリ素子の製造方法及びその結果物を示すための概略的断面図である。
【図８】本発明の一実施例による半導体メモリ素子の製造方法及びその結果物を示すための概略的断面図である。
【図９】図８の半導体メモリ素子に対する平面図である。
【図１０】本発明の他の実施例による半導体メモリ素子の製造方法及びその結果物を示すための概略的断面図である。
【図１１】本発明の他の実施例による半導体メモリ素子の製造方法及びその結果物を示すための概略的断面図である。
【図１２】本発明の他の実施例による半導体メモリ素子の製造方法及びその結果物を示すための概略的断面図である。
【図１３】本発明の他の実施例による半導体メモリ素子の製造方法及びその結果物を示すための概略的断面図である。
【図１４】本発明の他の実施例による半導体メモリ素子の製造方法及びその結果物を示すための概略的断面図である。
【図１５】図１４の半導体メモリ素子に対する平面図である。
【図１６】本発明のさらに他の実施例による半導体メモリ素子の製造方法及びその結果物を示すための概略的断面図である。
【図１７】本発明のさらに他の実施例による半導体メモリ素子の製造方法及びその結果物を示すための概略的断面図である。
【図１８】本発明のさらに他の実施例による半導体メモリ素子の製造方法及びその結果物を示すための概略的断面図である。
【図１９】図１８の半導体メモリ素子に対する平面図である。
【符号の説明】
２００　　　集積回路基板
２００ａ　　　面
２１０　　　層間絶縁膜
２１５　　　コンタクトプラグ
２２０　　　モールド酸化膜
２２５　　　第１導電膜
２２５ａ、２２５ｂ　　　下部ストレージ電極
２２５ｃ　　　リングルーフ
２２７　　　トレンチ
２３０　　　第１バッファ絶縁膜

Claims

集積回路キャパシタ電極を製造する方法において、
（ａ）半導体基板上に第１物質膜を蒸着する段階と、
（ｂ）キャパシタ下部電極形成領域を限定するように前記第１物質膜をパターニングする段階と、
（ｃ）前記キャパシタ下部電極形成領域及びパターニングされた第１物質膜上に導電体膜を整合的に蒸着する段階と、
（ｄ）前記導電体膜上に第２物質膜を形成する段階と、
（ｅ）前記第２物質膜及び導電体膜をエッチングして前記導電体膜のノードを分離する段階と、
（ｆ）前記第１物質膜及び前記第２物質膜の間の前記導電体膜をさらにエッチングし、前記導電体膜のリセスを形成する段階と、を含む集積回路キャパシタ電極製造方法。
前記（ｅ）段階工程をインサイチュでさらに遂行することにより、前記（ｆ）段階を遂行することを特徴とする請求項１に記載の集積回路キャパシタ電極製造方法。
前記導電体膜は前記第１物質膜及び前記第２物質膜に対し、エッチング選択比に優れた物質よりなることを特徴とする請求項１に記載の集積回路キャパシタ電極製造方法。
前記（ｅ）段階及び（ｆ）段階は、ドライエッチバック工程を使用して遂行することを特徴とする請求項１に記載の集積回路キャパシタ電極製造方法。
集積回路キャパシタ電極を製造する方法において、
（ａ）半導体基板上に第１物質膜を蒸着する段階と、
（ｂ）前記第１物質膜をパターニングし、下部ストレージ電極形成領域を限定する段階と、
（ｃ）前記下部ストレージ電極形成領域に第１下面と１つの側壁とを具備した下部ストレージ電極を形成する段階と、
（ｄ）前記下部ストレージ電極上に第２下面、第１側壁及び第２側壁を具備した上部ストレージ電極を形成する段階であって、前記第１側壁は前記下部ストレージ電極側壁の外側に位置し、前記第２側壁は前記下部ストレージ電極側壁の内側に位置し、前記第２下面は前記下部ストレージ電極の側壁上に位置し、前記第２下面は前記第１側壁及び第２側壁の間には形成されているが、前記第２側壁の間には形成されず、開放されている上部ストレージ電極を形成する段階と、を含むことを特徴とする集積回路キャパシタ電極製造方法。
前記（ｃ）段階は、
（ｃ１）前記ストレージ下部電極形成領域及び第１物質膜の上部に整合的に第１導電体膜を蒸着する段階と、
（ｃ２）前記第１導電体膜上に第１バッファ膜を蒸着する段階と、
（ｃ３）前記第１バッファ膜及び前記第１導電体膜をエッチングして、前記第１導電体膜のノードを分離する段階と、
（ｃ４）前記第１導電体膜をさらにエッチングしてリセスを形成し、第１下面と１つの側壁とで構成された下部ストレージ電極を形成する段階と、を含むことを特徴とする請求項５に記載の集積回路キャパシタ電極製造方法。
前記（ｃ３）段階及び前記（ｃ４）段階でのエッチングはドライエッチバック法を使用して遂行することを特徴とする請求項６に記載の集積回路キャパシタ電極製造方法。
前記（ｃ３）段階と前記（ｃ４）段階とはインサイチュ工程で連続的に遂行することを特徴とする請求項８に記載の集積回路キャパシタ電極製造方法。
前記第１導電体膜は前記第１物質膜及び第１バッファ膜に対し、エッチング選択比に優れた物質であることを特徴とする請求項６に記載の集積回路キャパシタ電極製造方法。
前記（ｄ）段階は、
（ｄ１）前記リセスの側に蒸着されている前記第１物質膜及び第１バッファ膜をエッチングし、二重シリンダータイプの上部ストレージ電極形成領域を限定する段階と、
（ｄ２）前記上部ストレージ電極形成領域の内部と前記第１物質膜及び前記第１バッファ膜上とに第２導電体膜を整合的に蒸着する段階と、
（ｄ３）前記第２導電体膜上に第２バッファ膜を蒸着する段階と、
（ｄ４）前記第２バッファ膜及び第２導電体膜をエッチングして、上部ストレージ電極を形成する段階と、
（ｄ５）残留している前記モールド酸化膜、前記第１バッファ膜及び前記第２バッファ膜を除去する段階と、を含むことを特徴とする請求項５に記載の集積回路キャパシタ電極製造方法。
前記（ｄ１）段階で、エッチングされる前記第１物質膜及び第１バッファ膜の厚さは各々１００Åないし５００Åの範囲内であることを特徴とする請求項１０に記載の集積回路キャパシタ電極製造方法。
前記上部ストレージ電極の高さは前記キャパシタ下部電極の全体高さの１０％ないし９０％範囲内であることを特徴とする請求項１０に記載の集積回路キャパシタ電極製造方法。
（ｅ）前記下部キャパシタ電極に隣接する誘電膜を形成する段階と、
（ｆ）前記誘電膜に隣接する上部キャパシタ電極を形成する段階と、をさらに含むことを特徴とする請求項１０に記載の集積回路キャパシタ電極製造方法。
下部ストレージ電極と上部ストレージ電極との２層構造よりなるキャパシタ下部電極を含む半導体メモリ素子において、
前記下部ストレージ電極は、第１下面及び１つの側壁を具備する単一シリンダータイプであり、前記上部ストレージ電極は第２下面と相異なる大きさの第１側壁及び第２側壁を具備した二重シリンダータイプであって、前記第１側壁は前記下部ストレージ電極側壁の外側に位置し、前記第２側壁は前記下部ストレージ電極側壁の内側に位置し、前記第２下面は前記下部ストレージ電極の側壁上に位置し、そして、前記第２下面は前記第１側壁及び第２側壁の間には形成されているが、前記第２側壁の間には形成されず、開放されていることを特徴とする半導体メモリ素子。
前記キャパシタ下部電極はポリシリコンまたは金属物質よりなることを特徴とする請求項１４に記載の半導体メモリ素子。
前記上部ストレージ電極の高さは、前記キャパシタ下部電極の全体高さの１０％ないし９０％範囲内であることを特徴とする請求項１４に記載の半導体メモリ素子。
前記下部ストレージ電極及び前記上部ストレージ電極の外形は多角形、楕円形または円形であることを特徴とする請求項１４に記載の半導体メモリ素子。
前記半導体メモリ素子は、
前記キャパシタ下部電極上に形成された誘電膜と、
前記誘電膜上に形成されたキャパシタ上部電極と、をさらに含むことを特徴とする請求項１４に記載の半導体メモリ素子。
集積回路キャパシタ電極を製造する方法において、
（ａ）半導体基板上に第１物質膜を形成する段階と、
（ｂ）前記第１物質膜をパターニングして、キャパシタ電極形成領域を限定する段階と、
（ｃ）前記キャパシタ電極形成領域内部及び前記パターニングされた第１物質膜上に導電体膜を形成する段階と、
（ｄ）前記導電体膜上にバッファ層を形成する段階と、
（ｅ）前記バッファ層及び前記導電体膜をエッチングして、前記導電体膜のノードを分離する段階と、
（ｆ）前記導電体膜をさらにエッチングすることによって前記第１物質膜及び前記バッファ層間にリセスを形成する段階と、
（ｇ）キャップが形成される領域を限定するように前記第１物質膜及び前記バッファ層を前記リセス部よりさらに深くエッチングする段階と、
（ｈ）前記キャップが形成される領域に誘電膜を形成する段階と、
（ｉ）前記第１物質膜、前記バッファ層及び前記誘電膜を平坦化して、キャップを形成する段階と、
（ｊ）前記第１物質膜の残留部及び前記バッファ層の残留部の少なくとも一部を除去する段階と、を含むことを特徴とする集積回路キャパシタ電極の製造方法。
集積回路キャパシタ電極において、
集積回路基板の一面上に形成され、前記面に対し、垂直に延びている第１リング軸線を含む第１導電性リングと、
前記基板と対向する前記第１導電性リング上に形成され、前記面に対して垂直に延びている第２リング軸線を含む第２導電性リングと、
前記基板と対向する前記第１導電性リング上に形成され、前記第２導電性リングの内部に位置し、前記面に対して垂直に延びている第３リング軸線を含む第３導電性リングと、
前記第１導電性リング、前記第２導電性リング及び前記第３導電性リングを電気的に連結する導電層と、を含む集積回路キャパシタ電極。
前記第１導電性リング、前記第２導電性リング及び／または前記第３導電性リングの形は楕円形か又は多角形であることを特徴とする請求項２０に記載の集積回路キャパシタ電極。
前記第１導電性リング、前記第２導電性リング及び前記第３導電性リングは軸線を共有することを特徴とする請求項２０に記載の集積回路キャパシタ電極。
前記第２導電性リングの外周の長さは前記第１導電性リングの外周よりも長く、前記第３導電性リングの外周の長さは前記第１導電性リングの外周よりも短いことを特徴とする請求項２０に記載の集積回路キャパシタ電極。
前記導電層は前記第２導電性リング及び前記第３導電性リングの間には延びているが、前記第３導電性リング内には延びていない第４リングをさらに含むことを特徴とする請求項２０に記載の集積回路キャパシタ電極。
前記第１導電性リングと対向する前記第２導電性リング及び／または前記第３導電性リング上に絶縁キャップをさらに含むことを特徴とする請求項２０に記載の集積回路キャパシタ電極。
集積回路キャパシタ電極において、
特定面を具備した集積回路基板と、
前記集積回路基板の前記面上に形成された絶縁膜と、
前記絶縁膜に形成された導電性リングと、を含む集積回路キャパシタ電極であって、
前記導電性リングは前記面に対して垂直に延びているリング軸線、第１リング側壁及び第２リング側壁、前記面に隣接したリング下面、及び前記面に対して離れているリングルーフを含み、前記絶縁膜には、前記リングルーフは露出させるが、前記リング側壁は露出させないトレンチが備えられている集積回路キャパシタ電極。
前記導電性リングは楕円形か又は多角形であることを特徴とする請求項２６に記載の集積回路キャパシタ電極。
集積回路キャパシタ電極において、
特定面を具備した集積回路基板と、
前記集積回路基板の前記面上に形成された導電性リングとして、前記面に対して垂直に延びているリング軸線、第１リング側壁及び第２リング側壁、前記面に隣接したリング下面、及び前記面より離れているリングルーフを含む第２導電性リングと、
前記リングルーフ上に形成され、前記下面方向には前記第１リング側壁上の一部にだけ形成されている絶縁キャップと、を含む集積回路キャパシタ電極。
前記導電性リングは楕円形または多角形であることを特徴とする請求項２８に記載の集積回路キャパシタ電極。
前記絶縁キャップは、
前記第２導電性リングの下面方向には前記第２リング側壁上の一部にだけ形成されている絶縁キャップを含むことを特徴とする請求項２８に記載の集積回路キャパシタ電極。