KR20050087176A - 반도체소자의 커패시터들 및 그 제조방법들 - Google Patents

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KR20050087176A
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김재훈
최용진
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삼성전자주식회사
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Abstract

반도체소자의 커패시터들 및 그 제조방법들을 제공한다. 상기 커패시터들은 반도체기판 상에 형성된 제1 플레이트 전극막 및 상기 제1 플레이트 전극막의 소정영역을 관통하는 스토리지 노드 홀을 구비한다. 상기 스토리지 노드 홀의 측벽 상에 제1 유전체막 패턴 및 제1 스토리지 노드이 차례로 적층된다. 상기 제1 스토리지 노드의 내측벽 및 상기 스토리지 노드 홀의 바닥면은 제2 스토리지 노드로 덮여진다. 상기 제2 스토리지 노드의 표면은 제2 유전체막으로 덮여지고, 상기 제2 유전체막은 연장되어 상기 제1 플레이트 전극막의 상부면을 덮는다. 상기 제2 유전체막 상에 제2 플레이트 전극이 제공된다. 상기 제2 플레이트 전극은 상기 제2 플레이트 전극 및 상기 제2 유전체막을 관통하는 플레이트 콘택 플러그를 통하여 상기 제1 플레이트 전극막에 전기적으로 연결된다. 상기 제1 플레이트 전극막 및 상기 제1 유전체막 패턴 사이의 제1 계면과 아울러서 상기 제2 유전체막 및 상기 제2 스토리지 노드 사이의 제2 계면중 적어도 하나의 계면에 반구형 결정립들이 제공된다.

Description

반도체소자의 커패시터들 및 그 제조방법들{Capacitors of a semiconductor device and methods of fabricating the same}
본 발명은 반도체소자들 및 그 제조방법들에 관한 것으로, 보다 상세하게는 반도체소자의 커패시터들 및 그 제조방법들에 관한 것이다.
반도체 기억소자들은 복수개의 기억 셀들 및 상기 기억 셀들을 구동시키기 위한 주변회로를 포함한다. 디램에 있어서, 상기 기억 셀들의 각각은 하나의 억세스 트랜지스터 및 상기 억세스 트랜지스트에 전기적으로 연결된 셀 커패시터로 구성된다.
상기 반도체 기억소자들의 집적도가 증가함에 따라, 상기 셀 커패시터가 차지하는 평면적은 점점 감소하고 있다. 상기 셀 커패시터는 디램의 성능에 직접적으로 영향을 끼친다. 예를 들면, 상기 셀 커패시터의 정전용량이 일정값보다 작은 경우에, 디램의 소프트 에러 발생율(soft error rate; SER)이 증가한다. 상기 소프트 에러 발생율을 감소시키기 위해서는 리프레쉬 주기를 감소시켜야 한다. 그러나, 상기 리프레쉬 주기를 감소시키면, 전력소모가 증가하는 문제점이 발생한다. 이에 더하여, 상기 셀 커패시터의 정전용량이 감소하면, 디램의 동작전압을 낮추기가 어렵다. 따라서, 고성능 디램(high performance DRAM)을 구현하기 위해서는 상기 셀 커패시터의 정전용량을 증가시키는 것이 요구된다.
최근에, 고집적 디램에 적합한 고성능 셀 커패시터를 구현하기 위하여 실린더형의 셀 커패시터(cylindrical cell capacitor)가 널리 사용되고 있다. 이러한 실린더형의 셀 커패시터의 제조방법은 스토리지 노드 콘택 플러그를 갖는 반도체기판 상에 희생막을 형성하고, 상기 희생막 내에 상기 스토리지 노드 콘택 플러그와 전기적으로 접속되는 실린더형의 스토리지 노드를 형성하는 것을 포함한다. 이 경우에, 상기 희생막은 상기 실린더형의 스토리지 노드의 외측벽을 덮는다. 따라서, 상기 실린더형의 스토리지 노드의 표면적을 극대화시키어 정전용량을 증가시키기 위해서는 상기 희생막을 제거하여 상기 스토리지 노드의 외측벽을 노출시켜야 한다. 그러나, 상기 희생막을 제거하면, 상기 스토리지 노드가 리프팅되거나 쓰러질 수 있다. 이 경우에, 상기 리프팅된 스토리지 노드는 파티클로서 작용하여 서로 이웃하는 스토리지 노드들을 전기적으로 연결시킨다. 또한, 상기 스토리지 노드가 쓰러지는 경우에도, 서로 이웃하는 스토리지 노드들 사이의 전기적인 단락이 유발된다. 결과적으로, 상기 희생막의 제거는 디램의 오동작을 초래할 수 있다.
상기 커패시터 및 그 제조방법이 미국특허 제6,479,343호에 "디램 셀 커패시터 및 제조방법(DRAM cell capacitor and manufacturing method thereof)"라는 제목으로 개시된 바 있다. 상기 미국특허 제6,479,343호는 희생 산화막의 리프트 오프 문제와 오정렬 및 브릿지 문제를 해결하기 위해 플레이트 실리콘층을 이용하여 저장노드 패턴을 콘택형으로 형성하고 이 콘택을 이용하여 저장노드를 형성한 후, 제2 유전체막을 형성하는 방법을 제시하고 있다.
본 발명이 이루고자 하는 기술적 과제는 스토리지 노드의 리프팅 또는 쓰러짐을 방지하기에 적합한 반도체소자의 커패시터를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 스토리지 노드의 리프팅 또는 쓰러짐을 방지할 수 있는 반도체소자의 커패시터 제조방법을 제공하는 데 있다.
본 발명의 실시예들은 극대화된 정전용량을 얻기에 적합한 반도체소자의 커패시터들을 제공한다. 이 커패시터들은 반도체기판 상에 형성된 제1 플레이트 전극막 및 상기 제1 플레이트 전극막의 소정영역을 관통하는 스토리지 노드 홀을 구비한다. 상기 스토리지 노드 홀의 측벽 상에 제1 유전체막 패턴 및 제1 스토리지 노드이 차례로 적층된다. 상기 제1 스토리지 노드의 내측벽은 제2 스토리지 노드로 덮여진다. 상기 제2 스토리지 노드는 연장되어 상기 스토리지 노드 홀의 바닥면을 덮는다. 상기 제2 스토리지 노드의 표면은 제2 유전체막으로 덮여진다. 상기 제2 유전체막은 연장되어 상기 제1 플레이트 전극막의 상부면을 덮는다. 상기 제2 유전체막은 제2 플레이트 전극으로 덮여진다. 제1 플레이트 전극막은 상기 제2 플레이트 전극 및 상기 제2 유전체막을 관통하는 플레이트 콘택 플러그를 통하여 상기 제2 플레이트 전극에 전기적으로 연결된다. 상기 제1 플레이트 전극막 및 상기 제1 유전체막 패턴 사이의 제1 계면과 아울러서 상기 제2 유전체막 및 상기 제2 스토리지 노드 사이의 제2 계면중 적어도 하나의 계면에 반구형 결정립들이 제공된다.
본 발명의 다른 실시예들은 리프팅 현상을 방지할 수 있는 반도체소자의 커패시터 제조방법들을 제공한다. 이 방법들은 반도체기판 상에 제1 플레이트 전극막을 형성하는 것과 상기 제1 플레이트 전극막을 패터닝하여 스토리지 노드 홀을 형성하는 것을 포함한다. 상기 스토리지 노드 홀의 측벽 상에 차례로 적층된 제1 유전체막 패턴 및 제1 스토리지 노드를 형성한다. 상기 제1 스토리지 노드의 내측벽 및 상기 스토리지 노드 홀의 바닥면을 덮는 제2 스토리지 노드를 형성한다. 상기 제2 스토리지 노드 상에 제2 유전체막을 형성한다. 상기 제2 유전체막은 연장되어 상기 제1 플레이트 전극막의 상부면을 덮도록 형성된다. 상기 제2 유전체막 상에 제2 플레이트 전극을 형성한다. 상기 제2 플레이트 전극 및 상기 제2 유전체막을 관통하는 플레이트 콘택 플러그를 형성한다. 상기 플레이트 콘택 플러그는 상기 제2 플레이트 전극을 상기 제1 플레이트 전극막에 전기적으로 연결시킨다. 상기 제1 유전체막 패턴과 중첩하는 상기 제1 플레이트 전극막의 표면 및 상기 제2 유전체막과 중첩하는 상기 제2 스토리지 노드의 표면중 적어도 하나의 표면에 반구형 결정립들을 형성한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1a 내지 도 1g는 본 발명의 실시예들에 따른 반도체소자의 커패시터 제조방법들 및 그에 의해 제조된 커패시터들을 설명하기 위한 단면도들이다.
먼저, 도 1g를 참조하여 본 발명에 따른 커패시터들을 설명하기로 한다.
도 1g를 참조하면, 반도체기판(도시하지 않음) 상에 층간절연막(10)이 적층된다. 상기 반도체기판의 소정영역들은 상기 층간절연막(10)을 관통하는 스토리지 노드 콘택 플러그들(11)에 전기적으로 접속된다. 상기 스토리지 노드 콘택 플러그들(11) 및 상기 층간절연막(10) 상에 제1 플레이트 전극막(30a)이 적층된다. 상기 제1 플레이트 전극막(30a) 내에 상기 스토리지 노드 콘택 플러그들(11)을 노출시키는 스토리지 노드 홀들이 제공된다. 상기 스토리지 노드 홀들의 각각의 측벽 상에 제1 유전체막 패턴(40a) 및 제1 스토리지 노드(50a)가 차례로 적층된다. 상기 제1 스토리지 노드들(50a)의 내측벽들 및 상기 스토리지 노드 홀들의 바닥면들은 실린더형태를 갖는 제2 스토리지 노드들(60a)로 덮여진다. 결과적으로, 상기 제2 스토리지 노드들(60a)은 각각 상기 스토리지 노드 콘택 플러그들(11)을 통하여 상기 반도체기판에 전기적으로 연결될 수 있다.
더 나아가서, 상기 층간절연막(10) 및 상기 제1 플레이트 전극막(30a) 사이에 버퍼 절연막(20a)이 추가로 개재될 수 있다. 이 경우에, 상기 제2 스토리지 노드들(60a)의 기저부들은 각각 상기 버퍼 절연막(20a)을 관통하여 상기 스토리지 노드 콘택 플러그들(11)에 전기적으로 접속된다. 결과적으로, 상기 버퍼 절연막(20a)은 상기 스토리지 노드 콘택 플러그들(11) 및 상기 제1 플레이트 전극막(30a) 사이의 전기적인 단락을 방지하는 데 기여할 수 있다.
상기 제2 스토리지 노드들(60a)은 콘포말한 제2 유전체막(80)으로 덮여진다. 상기 제2 유전체막(80)은 연장되어 상기 제1 스토리지 노드(50a), 상기 제1 유전체막 패턴(40a) 및 상기 제1 플레이트 전극막(30a)을 덮는다. 상기 제1 플레이트 전극막(30a) 및 상기 제1 유전체막 패턴(40a) 사이의 제1 계면과 아울러서 상기 제2 유전체막(80) 및 상기 제2 스토리지 노드(60a) 사이의 제2 계면중 적어도 하나의 계면에 반구형 결정립들이 제공된다. 상기 제1 플레이트 전극막(30a) 및 상기 제2 스토리지 노드들(60a)이 실리콘막인 경우에, 상기 반구형 결정립들은 상기 실리콘막의 표면에 제공된 실리콘 핵들이 성장된 그레인들에 해당한다. 그 결과, 상기 제1 유전체막 패턴들(40a) 및 상기 제1 플레이트 전극막(30a) 사이의 중첩면적 및/또는 상기 제2 유전체막(80) 및 상기 제2 스토리지 노드들(60a) 사이의 중첩면적을 극대화시킬 수 있다.
상기 제2 유전체막(80)은 제2 플레이트 전극(90)으로 덮여진다. 상기 제2 플레이트 전극(90) 상에 상부 층간절연막(100)이 적층될 수 있다. 상기 제1 플레이트 전극막(30a)은 상기 상부 층간절연막(100), 제2 플레이트 전극(90) 및 제2 유전체막(80)을 관통하는 적어도 하나의 플레이트 콘택 플러그(110)을 통하여 상기 제2 플레이트 전극(90)에 전기적으로 접속된다.
이제, 도 1a 내지 도 1g를 참조하여 본 발명의 실시예들에 따른 커패시터의 제조방법들을 설명하기로 한다.
도 1a를 참조하면, 반도체기판(도시하지 않음) 상에 층간절연막(10)을 형성한다. 상기 층간절연막(10)은 실리콘 산화막으로 형성할 수 있다. 상기 층간절연막(10)을 패터닝하여 상기 반도체기판의 소정영역들을 노출시키는 스토리지 노드 콘택홀들을 형성한다. 상기 스토리지 노드 콘택홀들 내에 스토리지 노드 콘택 플러그들(11)을 형성한다. 상기 스토리지 노드 콘택 플러그들(11)은 텅스텐막 또는 도우핑된 폴리실리콘막과 같은 도전막으로 형성할 수 있다.
상기 스토리지 노드 콘택 플러그들(11)을 갖는 반도체기판의 전면 상에 제1 플레이트 전극막(30)을 형성한다. 상기 제1 플레이트 전극막(30)은 도우핑된 폴리실리콘막으로 형성할 수 있다. 상기 제1 플레이트 전극막(30)을 형성하기 전에 버퍼 절연막(20)을 추가로 형성할 수도 있다. 상기 버퍼 절연막(20)은 실리콘 산화막 또는 실리콘 질화막으로 형성할 수 있다. 상기 제1 플레이트 전극막(30)을 패터닝하여 상기 스토리지 노드 콘택 플러그들(11)의 상부에 위치하는 스토리지 노드 홀들(1)을 형성한다. 상기 버퍼 절연막(20)을 형성하는 공정을 생략하는 경우에, 상기 스토리지 노드홀들(1)은 각각 상기 스토리지 노드 콘택 플러그들(11)을 노출시키도록 형성된다. 이어서, 상기 스토리지 노드홀들(1)을 갖는 상기 제1 플레이트 전극막(30)의 표면에 실리콘 핵들을 형성하고 상기 실리콘 핵들을 약 600℃ 내지 650℃ 사이의 온도에서 성장시키어 도 1a에 도시된 바와 같이 반구형 결정립들을 갖는 제1 플레이트 전극막(30a)을 형성할 수 있다. 상기 반구형 결정립들을 형성하는 경우에, 상기 제1 플레이트 전극막(30)의 표면적은 증가한다.
도 1b를 참조하면, 상기 제1 플레이트 전극막(30a)이 형성된 결과물의 전면 상에 제1 유전체막(40) 및 제1 스토리지 노드막(50)을 차례로 그리고 콘포말하게 형성한다. 상기 제1 스토리지 노드막(50)은 도우핑된 폴리실리콘막으로 형성할 수 있다.
도 1c를 참조하면, 상기 제1 스토리지 노드막(50) 및 상기 제1 유전체막(40)을 이방성 식각하여 상기 제1 플레이트 전극막(30a)의 상부면 및 상기 스토리지 노드 홀들 내의 상기 버퍼 절연막(20)을 노출시킨다. 그 결과, 상기 스토리지 노드홀들(1)의 측벽들 상의 반구형 결정립들 상에 차례로 적층된 제1 유전체막 패턴들(40a) 및 제1 스토리지 노드들(50a)이 형성된다. 이어서, 상기 노출된 버퍼 절연막(20)을 식각하여 상기 스토리지 노드 콘택 플러그들(11)을 노출시키는 최종 스토리지 노드 홀들(3)을 갖는 버퍼 절연막(20a)을 형성한다.
도 1d를 참조하면, 상기 최종 스토리지 노드 홀들(3)을 갖는 반도체기판의 전면 상에 제2 스토리지 노드막(60)을 콘포말하게 형성한다. 상기 제2 스토리지 노드막(60)은 도우핑된 폴리실리콘막으로 형성할 수 있다. 이 경우에, 상기 제2 스토리지 노드막(60)의 표면에 반구형 결정립들을 형성할 수 있다. 상기 반구형 결정립들은 상기 제1 플레이트 전극막(30a)의 표면 및 상기 제2 스토리지 노드막(60)의 표면중 적어도 하나의 표면에 형성한다. 상기 제2 스토리지 노드막(60) 상에 상기 최종 스토리지 노드홀들(3)을 채우는 희생절연막(70)을 형성한다. 상기 희생절연막(70)은 실리콘 산화막 또는 실리콘 질화막과 같은 절연막으로 형성할 수 있다.
도 1e를 참조하면, 상기 희생절연막(70) 및 제2 스토리지 노드막(60)을 평탄화시키어 상기 제1 스토리지 노드들(50a), 제1 유전체막 패턴들(40a) 및 제1 플레이트 전극막(30a)을 노출시킨다. 그 결과, 상기 최종 스토리지 노드홀들(3) 내에 각각 실린더형태를 갖는 제2 스토리지 노드들(60a)이 형성되고, 상기 제2 스토리지 노드들(60a) 내에 희생절연막 패턴들(도시하지 않음)이 잔존할 수 있다. 이어서, 상기 희생절연막 패턴들을 선택적으로 제거하여 상기 제2 스토리지 노드들(60a)의 내벽들을 노출시킨다. 상기 제1 플레이트 전극막(30a), 상기 제1 유전체막 패턴들(40a) 및 상기 제1 스토리지 노드들(50a)은 제1 커패시터들(57)을 구성한다.
도 1f를 참조하면, 상기 희생절연막 패턴들이 제거된 반도체기판의 전면 상에 제2 유전체막(80)을 콘포말하게 형성하고, 상기 제2 유전체막(80) 상에 제2 플레이트 전극막(90)을 형성한다. 상기 제2 플레이트 전극막(90)은 도우핑된 폴리실리콘막과 같은 도전막으로 형성한다. 상기 제2 플레이트 전극막(90), 상기 제2 유전체막(80) 및 상기 제2 스토리지 노드들(60a)은 제2 커패시터들(97)을 구성한다.
도 1g를 참조하면, 상기 제2 플레이트 전극막(90) 상에 상부 층간절연막(100)을 추가로 형성할 수 있다. 적어도 상기 상부 층간절연막(100), 제2 플레이트 전극막(90) 및 제2 유전체막(80)을 패터닝하여 상기 제1 플레이트 전극막(30a)을 노출시키는 적어도 하나의 플레이트 콘택홀을 형성한다. 상기 플레이트 콘택홀을 채우는 플레이트 콘택 플러그(110)을 형성한다. 그 결과, 상기 제1 플레이트 전극막(30a)은 상기 플레이트 콘택 플러그(110)를 통하여 상기 제2 플레이트 전극막(90)에 전기적으로 연결된다.
도 2a 내지 도 2d는 본 발명의 다른 실시예들에 따른 커패시터들을 제조하는 방법들 및 그에 의해 제조된 커패시터들을 설명하기 위한 단면도들이다.
도 2d를 참조하면, 반도체기판(도시하지 않음) 상에 층간절연막(15)이 적층된다. 상기 반도체기판의 소정영역들은 상기 층간절연막(15)을 관통하는 스토리지 노드 콘택 플러그들(16)에 전기적으로 접속된다. 상기 스토리지 노드 콘택 플러그들(16) 및 상기 층간절연막(15) 상에 제1 플레이트 전극막(35)이 적층된다. 상기 제1 플레이트 전극막(35) 내에 상기 스토리지 노드 콘택 플러그들(16)을 노출시키는 스토리지 노드 홀들이 제공된다. 상기 스토리지 노드 홀들의 각각의 측벽 상에 제1 유전체막 패턴(45) 및 제1 스토리지 노드(55)가 차례로 적층된다. 상기 제1 스토리지 노드(55)에 의해 둘러싸여진 노드 홀들은 박스형태를 갖는 제2 스토리지 노드(65)들로 채워진다. 결과적으로, 상기 제2 스토리지 노드들(65)은 각각 상기 스토리지 노드 콘택 플러그들(16)을 통하여 상기 반도체기판에 전기적으로 연결될 수 있다.
더 나아가서, 상기 층간절연막(15) 및 상기 제1 플레이트 전극막(35) 사이에 버퍼 절연막(25)이 추가로 개재될 수 있다. 이 경우에, 상기 제2 스토리지 노드들(65)의 기저부들은 각각 상기 버퍼 절연막(25)을 관통하여 상기 스토리지 노드 콘택 플러그들(16)에 전기적으로 접속된다. 결과적으로, 상기 버퍼 절연막(25)은 상기 스토리지 노드 콘택 플러그들(16) 및 상기 제1 플레이트 전극막(35) 사이의 전기적인 단락을 방지하는 데 기여할 수 있다.
상기 제2 스토리지 노드들(65), 제1 스토리지 노드들(55), 제1 유전체막 패턴들(45) 및 제1 플레이트 전극막들(35)은 제2 유전체막(75)으로 덮여진다. 상기 제1 플레이트 전극막(35) 및 상기 제1 유전체막 패턴(45) 사이의 제1 계면에 반구형 결정립들이 제공된다. 상기 제1 플레이트 전극막(35)이 실리콘막인 경우에, 상기 반구형 결정립들은 상기 실리콘막의 표면에 제공된 실리콘 핵들이 성장된 그레인들에 해당한다. 그 결과, 상기 제1 유전체막 패턴들(45) 및 상기 제1 플레이트 전극막(35) 사이의 중첩면적을 극대화시킬 수 있다.
상기 제2 유전체막(75)은 제2 플레이트 전극(85)으로 덮여진다. 상기 제2 플레이트 전극(85) 상에 상부 층간절연막(95)이 적층될 수 있다. 상기 제1 플레이트 전극막(35)은 상기 상부 층간절연막(95), 제2 플레이트 전극(85) 및 제2 유전체막(75)을 관통하는 적어도 하나의 플레이트 콘택 플러그(105)를 통하여 상기 제2 플레이트 전극(85)에 전기적으로 접속된다.
이제, 도 2a 내지 도 2d를 참조하여 본 발명의 상기 실시예들에 따른 커패시터의 제조방법들을 설명하기로 한다.
도 2a를 참조하면, 반도체기판(도시하지 않음) 상에 층간절연막(15)을 형성한다. 상기 층간절연막(15)은 실리콘 산화막으로 형성할 수 있다. 상기 층간절연막(15)을 패터닝하여 상기 반도체기판의 소정영역들을 노출시키는 스토리지 노드 콘택홀들을 형성한다. 상기 스토리지 노드 콘택홀들 내에 스토리지 노드 콘택 플러그들(16)을 형성한다. 상기 스토리지 노드 콘택 플러그들(16)은 텅스텐막 또는 도우핑된 폴리실리콘막과 같은 도전막으로 형성할 수 있다.
상기 스토리지 노드 콘택 플러그들(16)을 갖는 반도체기판의 전면 상에 제1 플레이트 전극막을 형성한다. 상기 제1 플레이트 전극막은 도우핑된 폴리실리콘막으로 형성할 수 있다. 상기 제1 플레이트 전극막을 형성하기 전에 버퍼 절연막을 추가로 형성할 수도 있다. 상기 버퍼 절연막은 실리콘 산화막 또는 실리콘 질화막으로 형성할 수 있다. 상기 제1 플레이트 전극막을 패터닝하여 상기 스토리지 노드 콘택 플러그들(16)의 상부에 위치하는 스토리지 노드 홀들을 형성한다. 상기 버퍼 절연막을 형성하는 공정을 생략하는 경우에, 상기 스토리지 노드홀들은 각각 상기 스토리지 노드 콘택 플러그들(16)을 노출시키도록 형성된다. 이어서, 상기 스토리지 노드홀들을 갖는 상기 제1 플레이트 전극막(35)의 표면에 실리콘 핵들을 형성하고 상기 실리콘 핵들을 약 600℃ 내지 650℃ 사이의 온도에서 성장시키어 도 2a에 도시된 바와 같이 반구형 결정립들을 갖는 제1 플레이트 전극막(35)을 형성할 수 있다. 상기 반구형 결정립들을 형성하는 경우에, 상기 제1 플레이트 전극막(35)의 표면적은 증가한다.
상기 제1 플레이트 전극막(35)이 형성된 결과물의 전면 상에 제1 유전체막 및 제1 스토리지 노드막을 차례로 그리고 콘포말하게 형성한다. 상기 제1 스토리지 노드막은 도우핑된 폴리실리콘막으로 형성할 수 있다.
상기 제1 스토리지 노드막 및 상기 제1 유전체막을 이방성 식각하여 상기 제1 플레이트 전극막(35)의 상부면 및 상기 스토리지 노드 홀들 내의 상기 버퍼 절연막을 노출시킨다. 그 결과, 상기 스토리지 노드홀들의 측벽들 상의 반구형 결정립들 상에 차례로 적층된 제1 유전체막 패턴들(45) 및 제1 스토리지 노드들(55)이 형성된다. 이어서, 상기 노출된 버퍼 절연막을 식각하여 상기 스토리지 노드 콘택 플러그들(16)을 노출시키는 최종 스토리지 노드 홀들(5)을 갖는 버퍼 절연막(25)을 형성한다.
상기 제1 플레이트 전극막(35), 상기 제1 유전체막 패턴들(45) 및 상기 제1 스토리지 노드들(55)은 제1 커패시터들을 구성한다.
도 2b를 참조하면, 상기 최종 스토리지 노드 홀들(5)을 갖는 반도체기판의 노드 홀들(5)을 채우면서 박스형태를 갖는 제2 스토리지 노드(65)를 형성한다. 상기 제2 스토리지 노드막(65)은 도우핑된 폴리실리콘막으로 형성할 수 있다.
도 2c를 참조하면, 반도체기판의 전면 상에 제2 유전체막(75)을 콘포말하게 형성한다.
도 2d를 참조하면, 상기 제2 유전체막(75) 상에 제2 플레이트 전극막(85)을 형성한다. 상기 제2 플레이트 전극막(85)은 도우핑된 폴리실리콘막과 같은 도전막으로 형성한다. 상기 제2 플레이트 전극막(85), 상기 제2 유전체막(75) 및 상기 제2 스토리지 노드들(65)은 제2 커패시터들을 구성한다.
또한 상기 제2 플레이트 전극막(85) 상에 상부 층간절연막(95)을 추가로 형성할 수 있다. 적어도 상기 상부 층간절연막(95), 제2 플레이트 전극막(85) 및 제2 유전체막(75)을 패터닝하여 상기 제1 플레이트 전극막(35)을 노출시키는 적어도 하나의 플레이트 콘택홀을 형성한다. 상기 플레이트 콘택홀을 채우는 플레이트 콘택 플러그(105)을 형성한다. 그 결과, 상기 제1 플레이트 전극막(35)은 상기 플레이트 콘택 플러그(105)를 통하여 상기 제2 플레이트 전극막(85)에 전기적으로 연결된다.
본 발명은 반도체 소자 커패시터의 노드 홀 내외부를 커패시터로 사용할 수 있으며, 플레이트 전극막 부분에 반구형 결정립(HSG)를 형성하여 기존의 커패시터 용량을 확대하여 커패시터의 특성을 개선할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1a 내지 도 1g는 본 발명의 실시예들에 따른 커패시터들을 제조하는 방법들 및 그에 의해 제조된 커패시터들을 설명하기 위한 단면도들이다.
도 2a 내지 도 2d는 본 발명의 다른 실시예들에 따른 커패시터들을 제조하는 방법들 및 그에 의해 제조된 커패시터들을 설명하기 위한 단면도들이다.

Claims (7)

  1. 반도체기판 상에 형성된 제1 플레이트 전극막;
    상기 제1 플레이트 전극막의 소정영역을 관통하는 스토리지 노드 홀;
    상기 스토리지 노드 홀의 측벽 상에 차례로 적층된 제1 유전체막 패턴 및 제1 스토리지 노드;
    상기 제1 스토리지 노드의 내측벽을 덮고 상기 스토리지 노드 홀의 바닥면을 덮도록 연장된 제2 스토리지 노드;
    상기 제2 스토리지 노드의 표면을 덮으면서 상기 제1 플레이트 전극막의 상부면을 덮도록 연장된 제2 유전체막;
    상기 제2 유전체막을 덮는 제2 플레이트 전극;
    상기 제2 플레이트 전극 및 상기 제2 유전체막을 관통하여 상기 제2 플레이트 전극을 상기 제1 플레이트 전극막에 전기적으로 연결시키는 플레이트 콘택 플러그; 및
    상기 제1 플레이트 전극막 및 상기 제1 유전체막 패턴 사이의 제1 계면과 아울러서 상기 제2 유전체막 및 상기 제2 스토리지 노드 사이의 제2 계면중 적어도 하나의 계면에 형성된 반구형 결정립들을 포함하는 반도체소자의 커패시터.
  2. 제 1 항에 있어서,
    상기 반도체기판 및 상기 제1 플레이트 전극막 사이에 개재된 버퍼 절연막을 더 포함하되, 상기 제2 스토리지 노드는 상기 버퍼 절연막을 관통하여 상기 반도체기판의 소정영역에 전기적으로 연결되는 것을 특징으로 하는 반도체소자의 커패시터.
  3. 제 1 항에 있어서,
    상기 제2 스토리지 노드는 실린더 형태 또는 상기 스토리지 노드 홀을 채우는 박스 형태를 갖는 것을 특징으로 하는 반도체소자의 커패시터.
  4. 반도체기판 상에 제1 플레이트 전극막을 형성하고,
    상기 제1 플레이트 전극막을 패터닝하여 스토리지 노드 홀을 형성하고,
    상기 스토리지 노드 홀의 측벽 상에 차례로 적층된 제1 유전체막 패턴 및 제1 스토리지 노드를 형성하고,
    상기 제1 스토리지 노드의 내측벽을 덮는 제2 스토리지 노드를 형성하되, 상기 제2 스토리지 노드는 연장되어 상기 스토리지 노드 홀의 바닥면을 덮고,
    상기 제2 스토리지 노드를 덮는 제2 유전체막을 형성하되, 상기 제2 유전체막은 연장되어 상기 제1 플레이트 전극막의 상부면을 덮고,
    상기 제2 유전체막 상에 제2 플레이트 전극을 형성하고,
    상기 제2 플레이트 전극 및 상기 제2 유전체막을 관통하여 상기 제2 플레이트 전극을 상기 제1 플레이트 전극막에 전기적으로 연결시키는 플레이트 콘택 플러그를 형성하고,
    상기 제1 유전체막 패턴과 중첩하는 상기 제1 플레이트 전극막의 표면 및 상기 제2 유전체막과 중첩하는 상기 제2 스토리지 노드의 표면중 적어도 하나의 표면에 반구형 결정립들을 형성하는 것을 포함하는 반도체소자의 커패시터 제조방법.
  5. 제 4 항에 있어서,
    상기 반도체기판 및 상기 제1 플레이트 전극막 사이에 버퍼 절연막을 형성하는 것을 더 포함하되, 상기 제2 스토리지 노드는 상기 버퍼 절연막을 관통하여 상기 반도체기판의 소정영역에 전기적으로 연결되도록 형성되는 것을 특징으로 하는 반도체소자의 커패시터 제조방법.
  6. 제 4 항에 있어서,
    상기 제2 스토리지 노드를 형성하는 것은
    상기 제1 스토리지 노드를 갖는 반도체기판의 전면 상에 콘포말한 제2 스토리지 노드막을 형성하고,
    상기 제2 스토리지 노드막 상에 상기 스토리지 노드 홀을 채우는 희생절연막을 형성하고,
    상기 희생절연막 및 상기 제2 스토리지 노드막을 평탄화시키어 상기 제1 유전체막 패턴을 노출시킴과 동시에 상기 스토리지 노드 홀 내에 실린더형태를 갖는 제2 스토리지 노드를 형성하고,
    상기 제2 스토리지 노드 내에 잔존하는 상기 희생절연막을 제거하는 것을 포함하는 것을 특징으로 하는 반도체소자의 커패시터 제조방법.
  7. 제 4 항에 있어서,
    상기 제2 스토리지 노드를 형성하는 것은
    상기 제1 스토리지 노드를 갖는 반도체기판의 전면 상에 상기 스토리지 노드 홀을 채우는 제2 스토리지 노드막을 형성하고,
    상기 제2 스토리지 노드막을 평탄화시키어 상기 제1 유전체막 패턴을 노출시킴과 동시에 상기 스토리지 노드 홀을 채우면서 박스형태를 갖는 제2 스토리지 노드를 형성하는 것을 포함하는 것을 특징으로 하는 반도체소자의 커패시터 제조방법.
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