KR20010014770A - 반도체 기억 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 반도체 장치는 반도체 기판 상의 절연막에 형성된 함몰부의 측면과 바닥면을 따라 형성되며,그 표면 상에 다수의 그레인으로 된 실리콘으로 형성된 주상 하부 전극을 갖는 복수의 커패시터로 구성되며, 그 반도체 장치 내에는 인접 하부 전극들 사이에 위치한 절연막의 상부 표면 상에 산화 실리콘막의 에칭에 대하여 내성을 가진 보호막이 적어도 형성된다.

Description

반도체 기억 장치 및 그 제조 방법{SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 기억 장치 및 제조 방법에 관한 것으로, 더욱 상세하게는, 반도체 기판 상에 커패시터를 주상으로 적층한, 즉 주상 적층형 커패시터를 가진 반도체 기억 장치 및 그 제조 방법에 관한 것이다.
최근, DRAM과 같은 반도체 장치의 경우, 고밀도 집적을 위해, 각 메모리 셀을 구성하는 단일 커패시터의 면적 당 정전 용량을 증가시키는 것이 요구된다. 그러므로, 이러한 요구에 부응하기 위해, 기판 상에 적층화를 행하여 형성한 적층형 커패시터와 같은 스테레오 구조를 가지는 커패시터, 또는 기판을 깊게 파서 형성한 트랜치형 커패시터를 주로 사용하고 있다. 이때, 각 커패시터를 구성하는 저장 전극(하부 전극)을 주상으로 형성함으로써 정전 용량을 증가시키는 수단을 채용하고 있다.
또한, 커패시터의 전극 물질로서, 폴리실리콘을 주로 사용하며, 또한 이 폴리실리콘 전극의 표면에 많은 반구형 실리콘(이하 HSG라 한다)을 형성하고, 전극 표면을 불규칙하게 함으로써 전극 표면적을 증가대켜, 정전 용량을 증가시키는 시도가 이루어지고 있다.
이런 타입의 커패시터 구조의 일 예로는, 일본 특허 공보 제 10-79478 호 등에 기판 상의 절연막에 제공된 함몰부에 커패시터를 형성한 구조를 개시하고 있다. 이런 타입의 종래의 DRAM 메모리 셀은 도 8a 내지 도 8c에 도시하고 있다. 도 8a 내지 도 8c는 특히 커패시터의 한 전극인 저장 전극의 형성 공정을 순차로 한 것이다. 도 8a에 도시된 바와 같이, 실리콘 기판 (100)상에 게이트 전극 (101) 및 소스와 드레인 영역의 n형 불순물 확산층 (102,103)을 형성한 후, 그 전 표면 상에 층간 절연막 (105)을 형성한다. 다음으로, 제 1 층간 절연막을 통과해서 n형 불순물 확산층 (102)에 도달하는 비트 콘택 홀 (106)을 형성하고, 비트 콘택 홀 (106)을 통해 n형 불순물 확산층 (102)에 전기접속된 비트 라인 (107)을 형성한다.
다음으로, 그 전체 표면 상에 제 2 층간 절연막 (108)을 형성하고, 제 2 층간 절연막 (108) 및 제 1 층간 절연막 (105)을 통과하여 n형 불순물 확산층 (103)에 도달하는 커패시터 콘택 홀 (109)을 형성한 후, 커패시터 콘택 홀 (109)을 폴리실리콘으로 채운다. 다음으로, 그 전체 표면 상에 제 3 층간 절연막 (110)을 형성한 후, 이를 패터닝하여 커패시터 형성 위치에 함몰부 (110a)를 형성한다. 그 후, 그 전체 표면 상에 폴리실리콘 막을 형성한 후, 제 3 절연막 (110)의 상부 표면 상의 폴리실리콘 막을 화학적 기계적 연마(이하 CMP라고 함)에 의해 제거하며, 한편 함몰부 (110a)의 바닥면과 측면 상에만 주상의 폴리실리콘 막을 잔존시켜, 이를 저장 전극 (111)으로 형성한다. 그런데, 제 1 층간 절연막 (105), 제 2 층간 절연막 (108), 또는 제 3 층간 절연막 (110)등의 층간 절연막으로는 보통 BPSG 또는 SiO2와 같은 산화 실리콘 막 등의 재료를 사용하고 있다.
상기 도 8a에 도시한 공정에서 저장 전극의 원형을 완성하고, 커패시터의 용량이 증가되도록 저장 전극의 표면적을 넓히기 위하여, HSG를 저장 전극의 폴리실리콘 막의 표면 상에 형성한다. HSG 형성의 반응시에, 폴리실리콘 막의 실리콘 원자들의 이동이 뒤따르며, 이때, 폴리실리콘 막 상에 산화막을 형성하면, 실리콘 원자들의 이동이 산화막때문에 방해받아, 충분한 입경을 가진 HSG가 형성되지 않을 경우가 있다.
한편, 제조 공정에서는, 폴리실리콘 막이 노출된 상태에서 일정한 시간이 경과할 때, 폴리실리콘 막 상에 수 nm 이하의 자연 산화막을 형성하고 있다. 그러나, 상술한 바와 같이, 이 자연 산화막은 HSG의 형성에 장애 요인이 되므로 HSG 형성 과정의 전처리로서, 폴리실리콘 막 상의 자연 산화막의 제거가 수행된다. 이 전처리 과정에서, 반도체 제조 공정 중 산화 실리콘 막을 제거하는데 주로 사용되는 불화수소산을 포함하는 에칭액에 웨이퍼를 담그어 자연 산화막의 제거를 행하는 것이 보통이다.
그러나, 이 HSG 전처리 공정을 거친 웨이퍼는, 폴리실리콘 막 표면 상의 자연 산화막 뿐만 아니라, 도 8b에 도시된 바와 같이 최상층 표면에 노출된 제 3 층간 절연막 (110)도 다소 에칭되므로, 주상 저장 전극 (111)의 상부 단부가 제 3 층간 절연막 (110)으로 부터 다소 돌출하게 된다. 이 상태에서, 도 8c에 도시된 바와 같이 실리콘을 포함한 가스 분위기 중에서 웨이퍼에 대한 열처리를 수행한다. 저장 전극 (111)의 폴리실리콘 막의 전체 노출된 표면 상에 HSG (112)를 형성한다.
하나의 메모리 셀 어레이에 서로 인접하게 2 개의 커패시터가 존재하는 경우, HSG 전처리 전에, 도 8a에 도시된 바와 같이, 2 개의 저장 전극 (111)은 제 3 층간 절연막 (110)에 의하여 완전히 분리되어 있으나, 도 8b에 도시된 바와 같이 HSG 전처리 후에는 제 3 층간 절연막 (110)이 후퇴함으로써, 2 개의 저장 전극 (111)의 이웃하는 상부 말단의 외측면(C라고 표시된 곳)이 서로 마주하게 된다. 여기서, HSG 처리를 수행하면, 도 8c에 도시된 바와 같이, 상기 외측면상에 HSG (112)가 형성되므로 이들 2 개의 인접 저장 전극들 (111)의 상부 말단 외측면의 HSG (112)는 서로 인접하게 된다. 어떤 경우에는, 이들 HSG들 즉 저장 전극들이 단락되어 수율을 떨어뜨릴 가능성이 있다.
장래, DRAM의 미세화가 발달함에 따라, 이웃 메모리 셀간의 공간이 협소해 지는 경우, 메모리 셀 내에서 큰 면적을 점유하던 커패시터들 간의 공간이 줄어들게 되므로, 설계 상, 2 개의 저장 전극을 매우 인접하여 배열하는 경우가 증가하게 된다. 일반적으로, HSG의 입경이 약 0.05 내지 0.1 ㎛ 이므로, 인접 저장 전극들의 HSG 쌍이 단락되지 않도록 하기 위해서는, 인접한 저장 전극들 간의 공간을 넓은 길이 예컨데, 약간의 마진을 가진 0.3㎛로 디자인하여야 하므로 메모리 셀의 미세화에 제한을 가하게 된다. 즉, 메모리 셀의 미세화를 수행하는 경우에 제한된 점유면적에 특정 커패시터를 확보하기 위해, 저장 전극에 HSG를 형성하는 방법을 채용하고 있지만, 역으로 HSG의 형성이 인접 저장 전극들 내에서의 메모리 셀의 미세화를 제한한다.
본 발명의 목적은 표면 상에 형성된 HSG를 가진 주상 하부 전극을 가진 커패시터에서 비록 인접한 하부 전극들이 서로 가까이 배열되더라도 이들 하부 전극들간에 단락이 일어나지 않도록하는 구조를 가진 반도체 메모리 장치 및 그 제조 방법을 제공하는데 있다.
도 1은 본 발명의 제 1 실시예인 DRAM의 메모리 셀을 도시한 평면도.
도 2는 도 1의 A-A'선을 따라 본 단면도.
도 3은 본 발명의 메모리 셀의 제조 공정을 도시한 공정 단면도.
도 4는 본 발명의 메모리 셀의 제조 공정을 도시한 공정 단면도.
도 5는 본 발명의 메모리 셀의 제조 공정을 도시한 공정 단면도.
도 6은 본 발명의 제 2 실시예인 DRAM의 메모리 셀을 도시한 평면도.
도 7은 도 6의 B-B'선을 따라 본 단면도.
도 8은 종래의 DRAM 메모리 셀의 제조 공정을 도시한 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1...확산층 패턴 2...게이트 선
3...트랜지스터 4...n형 불순물 확산층
6...커패시터 콘택 홀 7...저장 전극
8...비트 라인 9...비트 콘택 홀
10...기판 11...트랜치 소자 분리 산화막
12...제 1 층간 절연막 13...제 2 층간 절연막
14...제 3 층간 절연막 15...커패시터
16...보호막 17, 24...DOPOS 막
18...텅스텐 폴리사이드 막 19...게이트 전극
20...게이트 전극 측면의 측벽부 21...HSG
22...대향 전극 25...함몰부
26...비결정 실리콘막
본 발명의 반도체 장치는 반도체 기판 상의 절연막에 형성된 함몰부의 측면과 바닥면을 따라 형성되며,그 표면 상에 다수의 그레인으로 된 실리콘으로 형성된 주상 하부 전극을 갖는 복수의 커패시터로 구성되며, 그 반도체 장치 내에는 인접 하부 전극들 사이에 위치한 절연막의 상부 표면 상에 산화 실리콘막의 에칭에 대하여 내성을 가진 보호막이 적어도 형성된다.
또한, 상술한 보호막으로는, 질화 실리콘막(Si3N4), 산화 알루미늄막(Al2O3), 또는 실리콘 카바이드막(SiC) 중의 어느 하나를 사용할 수 있다. 또한, 상술한 커패시터는 반도체 기판 상에 형성된 트랜지스터와 함께 DRAM의 메모리 셀을 구성할 수도 있다. 그 경우, 본 발명은 소위 COB(capacitor over bit-line)구조로 불리는 커패시터를 비트 라인 상에 제공한 구조를 가진 메모리 셀 또는 소위 CUB(capacitor under bit-line)구조로 불리는 커패시터를 비트 라인 아래에 제공한 구조를 가진 메모리 셀 중의 어느 하나의 메모리 셀도 적용할 수 있다.
또한, 본 발명의 반도체 장치의 제조 방법은 반도체 기판 상에 절연막을 형성하는 단계; 절연막의 상부 표면 상의 산화 실리콘 막의 에칭에 내성을 갖는 보호막을 형성하는 단계; 보호막과 절연막을 패터닝함으로써, 그 바닥면이 절연막에 도달하는 함몰부를 형성하는 단계; 적어도 함몰부의 측면과 바닥면을 따라 커패시터의 하부 전극이 되는 실리콘 막을 형성하는 단계; 산화 실리콘막의 에칭액을 이용하여 실리콘 막의 표면 상에 형성된 산화 실리콘 막을 제거하는 단계; 및 실리콘 막 상에 많은 수의 그레인으로된 실리콘을 형성하고 주상 커패시터의 하부 전극을 형성하는 단계를 구비한다.
또한, 상술된 보호막 물질로는, Si3N4막 Al2O3막, 또는 SiC 중의 어느 하나를 사용할 수 있다. 또한, 실리콘 막을 형성하는 상술한 공정에서, 함몰부의 측면과 바닥면을 포함하는 기판의 전체 표면 상에 실리콘 막을 형성한 후에, CMP를 수행하여 보호막의 상부 표면 상의 실리콘 막을 제거하여 보호막을 노출시키고, 한편으로 함몰부의 바닥면과 측면에 실리콘 막을 잔존시키는 방법을 이용할 수 있다. 또한, CMP를 수행하는 경우, 함몰부의 측면과 바닥면 상의 실리콘 막을 보호하기 위한 보호막을 미리 함몰부에 매몰하고 CMP가 완료하면 그 보호막을 제거하는 것이 바람직하다.
종래에는, HSG 형성 공정의 전처리 과정으로서의 불화수소 에칭에 의하여 자연 산화막을 제거할 때, 산화 실리콘 막 계열의 절연막이 표면에 노출됨으로써, 이웃하는 하부 전극들 사이에 존재하는 절연막이 후퇴하여, 하부 전극의 상부 말단의 외측면에 형성된 HSG 쌍사이에 단락이 발생하였다. 반면에, 본 발명의 경우에는, 이웃하는 하부 전극들 사이에 존재하는 절연막의 상부 표면 상에 산화 실리콘 막의 에칭에 대해 내성을 가진 보호막, 예컨데, Si3N4막 Al2O3막, 또는 SiC막을 형성함으로써, HSG 전처리 공정인 불화 수소 산 에칭을 수행하더라도 이 부분이 후퇴하지 않고, 주상 하부 전극의 상부 말단이 보호막 위로 돌출하지 않는다. 따라서, 이웃하는 하부 전극들 쌍이 서로 마주하는 경우가 발생하지 않고, HSG가 상호 접근하는 방향으로 성장하지 않아, 단락 현상을 확실히 방지할 수 있다.
(실시예)
이하, 본 발명의 제 1 실시예를 도 1 내지 도 5를 참조하여 설명하기로 한다.
도 1은 이 실시예의 DRAM의 메모리 셀을 도시한 평면도이고, 도 2는 도 1의 A-A'선을 따라 본 단면도이고 도 3 내지 도 5는 상기 메모리 셀의 제조 공정을 도시한 흐름도이다. 이 실시예는 본 발명을 COB구조를 갖는 DRAM 메모리 셀에 적용한 예이다.
본 명세서에서는, 그레인으로 된 실리콘이라는 용어를 축약하여 "HSG" 라는 용어를 사용한다. 원래, HSG는 반구라는 의미를 포함하고 있으나, 실제 그레인으로 된 실리콘의 형상이 반구형에 제한되지 않으며 버섯 형일 수도 있으며, 또한 원하는 바에 따라 비정형의 형사을 포함할 수 있다. 그러나, 설명의 편의를 위해, 도면에는 반구형으로 도시하였다.
도 1에 도시된 바와 같이, 하나의 확산층 패턴 (1)을 가로지른 2 개의 게이트 선 (2), 및 2 개의 트랜지스터 (3)가 형성된다. 각 트랜지스터의 소스 영역( 또는 드레인 영역)을 구성하는 n형 불순물 확산층 (4) 상에 커패시터 콘택 홀 (6)을 형성하고, 저장 전극 (7)의 패터가 그 내부에 커패시터 콘택 홀 (6)을 포함한 채 형성된다. COB구조의 경우에는, 저장 전극과 비트 라인 사이의 커패시터 콘택 홀에서 단락이 일어나는 것을 방지하기 위하여, 커패시터 콘택 홀 상에 비트 라인을 배열할 수 없으므로, 비트 라인 (8)은 확산층 패턴 (1)과 이격된 채 평행하게 정열되고 , 게이트 선 (2)와는 직각을 이루고, 비트 라인 (8)에 연결하는 연결부 (1a)를 확산층 패턴 (1)의 중앙에 형성하고, 이 연결부 (1a)상에 비트 콘택 홀 (9)를 배치한다. 이 실시예의 경우, 도 (1)에 도시된 하나의 확산층 패턴 (1)상의 2 개의 좌 우 저장 전극사이의 위치는 전체 메모리 셀 어레이에서 저장 전극 쌍 (7)의 가장 근접한 위치이고, 그 간격은 예컨데, 약 0.15 ㎛이다.
이하, 상술한 메모리 셀의 단면 구조를 도 2를 사용하여 설명한다. 실리콘 기판 (10)의 표면 상에, 트랜치 소자 분리 산화막 (11)을 형성하고, 상기 소자 격리 영역을 제외한 액티브 영역에 2 개의 트랜지스터 (3)를 형성한다. 각 트랜지스터 (3) 상에, 제 3 층간 절연막 (14)이 내부에 매몰 형성된 주상 커패시터 (15)(이하 간단히 커패시터라 함)를 제 1 층간 절연막 (12) 및 제 2 층간 절연막 (13)을 통하여 형성하고, 제 3 층간 절연막 (14)상에, 보호막 (16)을 형성한다. 또한, 커패시터 (15) 아래의 제 1 층간 절연막 (12) 상에 비트 라인 (8)을 형성한다. 이 실시예에서는, 각 막의 재료로서, 제 1 층간 절연막 (12) 및 제 2 층간 절연막 (13)의 재료는 산화 실리콘 막 및 BPSG의 적층막 또는 플라즈마 산화 실리콘 막의 단일 막이고, 보호막 (16)의 재료는 플라즈마 질화 실리콘 막이다.
트랜지스터 (3)은 게이트 전극 (19) 및 소스 영역 및 드레인 영역인 n형 불순물 확산층 (4,5)를 갖는다. 게이트 전극 (19)는 인과 같은 불순물이 도핑된 폴리 실리콘 막 (17)(이하 DOPOS라고 함) 및 텅스텐 실리사이드 막 (18)의 텅스텐 폴리사이드 막으로 형성되고, 게이트 전극 (19)의 측면에 측벽부 (20)이 형성되고, n형 불순물 확산층 (4,5)는 LDD 구조를 갖는다. 트랜지스터 (3)의 하나의 n형 불순물 확산층 에, 커패시터 (15)의 저장 전극(하부 전극) (7)을 커패시터 콘택 홀 (6)을 통해 연결하고, 저장 전극 (7)의 실리콘 막 표면 상에, 많은 수의 HSG (21)을 형성한다. 그 후, 저장 전극 (7) 상에, 용량 절연막(도시 않됨) 및 대향 전극 (22)(상부 전극)을 차례로 형성하여, 커패시터 (15)를 구성한다. 저장 전극 (7) 및 대향 전극 (22)을 위해, 폴리실리콘 막을 사용하고, 용량 절연막을 위해 질화 실리콘 막을 사용한다.
이하, 상기한 구성을 가진 DRAM 메모리 셀의 제조 방법을 도 3 내지 도 5를 이용하여 설명한다.
먼저, 도 3a에 도시된 바와 같이, 실리콘 기판 (10) 상에, 깊이 약 400nm의 트렌치 소자 분리 산화막 (11)을 형성하고, 그후, 막 두께 8 nm의 게이트 산화막 (23)을 형성한다. 다음으로, 기판 전체 표면 상에 막 두께 100 nm의 DOPOS 막 (17) 및 게이트 전극 (19)을 구성하는 막 두께 100 nm의 게이트 산화막 (23)을 차례로 형성하고, 이들을 패터닝하여 약 0.23 ㎛의 게이트 길이를 가진 게이트 전극 (19)을 형성한다. 다음으로, LDD 구조를 가진 n형 불순물 확산층 (4,5)를 형성하기 위하여, 1 ×1013/㎠ 도즈량 및 가속 에너지 30k eV으로 인 이온을 주입하여, 저밀도 불순물 확산층을 형성하고 약 100 nm의 막 두께를 가진 질화 실리콘 막 또는 산화 실리콘 막에 의해 게이트 전극 (19)의 측벽에 측벽부 (20)을 형성하고, 그후 7 ×1013도즈량 /㎠ 및 가속 에너지 50k eV 으로 비소 이온을 주입하여, 고밀도 불순물 확산층을 형성하여 n형 불순물 확산층 (4,5)을 형성한다.
다음으로, 그 전체 표면 상에 트랜지스터 (3)를 덮도록 제 1 층간 절연막 (12)을 형성한다. 이 때, 막 두께 100 nm의 산화 실리콘 막 및 막 두께 400 nm의 BPSG 막이 형성되어, 전체 막 두께가 500 nm인 제 1 층간 절연막 (12)이 된다. 그 후, CMP를 수행하여 제 1 층간 절연막 (12)의 표면을 평탄화시킨다. CMP를 행한 후, 제 1 층간 절연막 (12)의 막 두께는 게이트 전극 (19) 부분에서 약 200 nm가 된다.
다음으로, 도 3b에 도시된 바와 같이, 제 1 층간 절연막을 관통하여 트랜지스터 (3)의 n형 불순물 확산층 (5)에 도달하는 비트 콘택 홀(9)을 형성한다. 도 3b에는 이 비트 콘택 홀 (9)이 도시되어있지 않으며, 홀 직경은 0.25㎛이다. 다음으로, 그 전체 표면에 비트 라인 (8)이 될 두께 150 nm의 텅스텐 실리사이드 막을 형성하고, 이를 라인 폭 0.2 ㎛로 대신하여 비트 라인 (8)으로 한다. 이때, 비트 콘택 홀 (9)의 내부에서는, 텅스텐 실리사이드가 또한 매몰되며, 비트 라인 (8)이 n형 불순물 확산층 (5)에 전기적으로 접속된다. 한편, 비트 라인 (8)의 재료로서, 텅스텐 실리사이드 뿐만 아니라,텅스텐, 텅스텐 폴리사이드, 등을 사용할 수 있다.
다음으로, 도 3c에 도시한 바와 같이, 그 전체 표면 상에 제 2 층간 절연막 (13)을 비트 라인 (8)을 덮도록 형성한다. 이 때, 두께 100 nm의 산화 실리콘 막 및 두께 600 nm의 BPSG 막이 형성되어 전체 두께가 700 nm인 제 2 층간 절연막 (13)이 된다. 그 후, CMP를 수행하여 제 2 층간 절연막 (13)의 표면을 평탄화한다. 다음으로, 제 2 층간 절연막 (13) 및 제 1 층간 절연막 (12)를 관통하여 n형 불순물 확산층 (5)에 이르는 커패시터 콘택 홀 (6)을 형성한다. 홀 직경이 비트 콘택 홀 (9)와 동일한 0.25 ㎛이다. 다음으로, 그 전체 표면 상에 저압 CVD 방법을 사용하여, 300 nm 두께의 DOPOS 막 (24)를 형성하고, 그 후, DOPOS 막 (24)을 에치 백하면 DOPOS 막 (24)이 커패시터 콘택 홀 (6)의 내부에만 매몰된 상태가 된다. 여기서, 잔존한 DOPOS 막을 제거하기 위해 에칭 백 대신에 CMP를 사용할 수도 있다.
다음으로, 그 전체 표면 상에 도 4a에 도시된 바와 같이, 제 3 층간 절연막 (14)을 형성한다. 이때, 제 2 층간 절연막 (13)과 유사하게, 두께 100 nm의 산화 실리콘 막 및 두께 600 nm의 BPSG 막을 형성하여 전체 두께 700 nm인 제 3 층간 절연막 (14)이 된다. 다음으로, 보호막 (16)으로 플라스마 CVD 방법을 사용하여, 100 nm 두께의 질화 실리콘 막을 형성한다. 이 절연막 형성 공정에서는, 제 3 층간 절연막 (14)로서, 산화 실리콘 막의 적층막 및 BPSG 막 대신에, 산화 실리콘 막을 사용할 수도 있으며, 산화 실리콘 막인 제 3 층간 절연막 (14) 및 질화 실리콘 막인 보호막은 플라즈마 CVD에 의해 연속적으로 형성한다.
다음으로, 도 4b에 도시된 바와 같이, 보호막 (16) 및 제 3 층간 절연막 (14)을 공지의 포토 리소그래피 에칭 방법을 사용하여 패터닝하여, 주상 저장 전극 (7)의 형성을 위한 함몰부 (25)를 형성한다. 이 때, 저장 전극 (7)의 실린더 부분과 커패시터 콘택 홀 (6)의 DOPOS 막 (24)를 접속하기 위해, 에칭 조건은 커패시터 콘택 홀 (6)의 DOPOS 막 (24)의 상부 말단이 함몰부 (25)로 다소 돌출되게, 제 2 층간 절연막 (13)이 약 200 nm 만큼 에칭되게 하는 에칭 조건을 설정한다. 그 결과, 실린더 부분의 높이 (h)는 약 1㎛가 된다. 또, 보호막 (16) 및 인접 함몰부들 (25)사이에 잔존하는 제 3 층간 절연막 (14)의 폭 (g)는 약 0.15㎛이다.
다음으로, 도 5a에 도시한 바와 같이, 전체 표면 상에 저압 CVD 방법을 사용하여 두께 200 nm의 비결정 실리콘 막 (26)을 형성하여 함몰부 (25)의 측면과 바닥면을 덮는다. 이 후, 이 비결정 실리콘 막 (26)은 저장 전극 (7)이 된다. 여기서, 비 결정 실리콘 막 (26) 대신에, 폴리 실리콘 막 및 비결정 실리콘 막의 적층막을 또한 사용할 수 있다.
여기서, 그 전체 표면 상에 포지티브 타입 레지스트(도시 않됨)를 코팅하고, 전 표면을 노출시킨 후, 현상을 수행한다. 따라서, 보호막 (16) 및 제 3 층간 절연막 (14) 상에 존재하는 레지스트는 제거되지만, 노출되지 않은 레지스트가 함몰부 (25)내에만 남아 있으며, 이 레지스트가 후속 CMP 공정에서 주상 비결정 실리콘 막 (26)을 보호하기 위한 보호 부재로 작용한다. 이 상태에서, 도 5b에서 도시된 바와 같이, 후속 CMP를 수행할 때, 보호막 (16) 및 제 3 층간 절연막 (14) 상에 존재하는 비결정 실리콘 막 (26)이 제거되고, 비결정 실리콘 막 (26)은 함몰부 (25)의 측면 및 바닥면을 따라서만 남겨지며, 저장 전극 (7)이 형성된다. 이 CMP 공정 후에, 불필요한 레지스트를 제거한다.
다음으로, 저장 전극 (7)의 비결정 실리콘 막 (26)의 HSG 형성 공정의 전처리로서 불화수소산 처리를 행함으로써, 비결정 실리콘 막 (26)의 표면 상에 수 nm이하 두께로 형성된 자연 산화막을 제거한다. 이 때, 1 대 200의 불화 수소산 에칭 용액을 사용하고, 이 에칭 용액에 웨이퍼를 8분간 담근다. 그 후, IPA 건조를 수행한다.
다음으로, 도 2에 도시된 바와 같이, 기상 모노실렌 또는 기상 디실렌과 같은 실리콘 원자를 포함하는 가스 분위기에서 약 550°C 내지 580°C의 온도,진공상태에서 열처리를 수행할 때, 비결정 실리콘 막 (26)의 표면 상에 HSG (21)이 성장하며, 넓은 표면적을 가진 저장 전극 (7)이 형성된다. 그 후, 그 저장 전극 (7) 상에, 질화 실리콘 막으로 된 용량 절연막을 형성하고, 다음으로, DOPOS 막으로 된 대향 전극 (22)을 형성한다. 상술한 공정에 의해, 도 2에 도시된 이 실시예의 DRAM 메모리 셀을 완성한다.
이 실시예의 DRAM 메모리 셀은, 보호막 (16)으로서 질화 실리콘 막을 제 3 층간 절연막 (14) 상에 형성하지만, 질화 실리콘 막은 불화수소산에 대해 에칭 내성을 갖고 있어, HSG 형성 공정의 전처리로서, 자연 산화막 제거를 위해 불화수소산 에칭을 수행하더라도, 보호막 (16) 및 제3 층간 절연막 (14)이 제거되지 않고 그대로 잔존한다. 따라서, 주상 저장 전극 (7)의 상부 단부가 비록 보호막을 형성하지 않는 종래의 제조 방법의 경우에는 돌출하지만 이 경우에는 절연막 상부로 돌출하지 않게 된다.
이 실시예에 적용한 공정은 게이트 길이가 0.23㎛인 미세화 공정이고, 인접 저장 전극 (7)사이의 공간이 0.15㎛이므로, 종래의 방법으로라면, 약 0.05 내지 0.1 ㎛의 입경을가진 HSG (21) 쌍이 서로 접촉하게 될 것임을 예상할 수 있다. 그러나, 이 실시예의 제조 방법에 의하면, 상술한 보호막 (16) 때문에 인접 저장 전극 (7)의 외부 면이 서로 접하는 일이 일어나지 않기 때문에, HSG가 상호 접근하는 방향으로 성장하지 않아 단락되는 경우를 확실히 방지할 수 있다. 그 결과, 수율을 저하시키지 않고도 DRAM 메모리 셀의 미세화를 달성할 수 있다.
또한, 이 실시예의 경우에는, 저장 전극 (7)의 실린더 부분을 형성할 때, 비결정 실리콘 막 (26)에 대하여 CMP 공정을 수행함으로써, 레지스트가 비결정 실리콘 (26)의 함몰부에 매몰되므로, 저장 전극 (7)이 되는 함몰부 내의 비결정 실리콘 (26)이 CMP의 연마제의 공격을 받을 가능성은 없으며, 특정 형상의 저장 전극을 형성할 수 있다.
이하, 본 발명의 제 2 실시예를 도 6 및 도 7을 참조하여 설명한다.
도 6은 이 실시예의 DRAM의 메모리 셀을 도시한 평면도이고, 도 7은 도 6의 B-B' 선을 따라 본 단면도이다. 이 실시예는 본 발명을 CUB 구조를 가진 DRAM 메모리 셀에 적용한 예이고, 이하, 그 구성만을 설명하고, 제조 방법은 생략한다.
도 6에 도시된 바와 같이, 하나의 확산층 패턴 (1)을 가로지른 2 개의 게이트 라인 및, 2 개의 트랜지스터 (3)를 형성한다. 도 6에는 2 쌍이 도시되어 있지만 1 쌍이라고 가정한다. 각 트랜지스터 (3)의 소스 영역(또는 드레인 영역)을 구성하는 n형 불순물 확산층(4) 상에 커패시터 콘택 홀 (6)이 형성되어 있으며, 그 내부에 커패시터 콘택 홀(6)을 포함하도록 저장 전극 (7)의 패턴이 형성된다. 제 1 실시예의 COB 구조의 경우와도 다른 이 실시예의 CUB 구조의 경우에, 비트 라인 (8)을 커패시터 콘택 홀 (6) 상을 통과하도록 배열할 수 있다. 따라서, 비트 라인 (8)은 확산층 패턴 (1) 상을 통과하고, 커패시터 콘택 홀 (6)와 비트 콘택 홀 (9)는 선형으로 배열된다. 이 실시예의 경우, 비트 콘택 홀 (9)의 위치 관계가 제 1 실시예의 위치관계는 다르므로, 다른 확산층 (1) 상에 위치된 저장 전극 (7) 사이의 위치는 전체 메모리 셀에서 저장 전극 (7) 쌍이 가장 근접한 위치이고, 공간 (g)는 예컨데, 약 0.15㎛이다.
도 7을 이용하여, 상기 메모리 셀의 단면 구조를 설명한다. 실리콘 기판 (10)의 표면 상에, 트렌치 소자 분리 산화막 (11)을 형성하고, 상기 소자 분리 영역외의 액티브 영역에서 트랜지스터 (3)를 각각 형성한다. 트랜지스터 (3) 상에, 제 2 층간 절연막 (13)의 내부에 매몰되도록 형상화된 커패시터 (15)가 제 1 층간 절연막 (12)를 통하여 형성되며, 제 2 층간 절연막 (13) 상에 보호막 (16)이 형성된다. 또한, 커패시터 (15) 상에도, 제 3 층간 절연막 (14)가 형성되며, 제 3 층간 절연막 (14) 상에 비트 라인 (8)이 형성된다. 이 실시예에서 각 막의 재료는 제 1 실시예의 재료와 동일하다. 한편, 도 7에서, 트렌치 소자 분리 산화막 (11)상에 배열된 게이트 전극(19)는 도 6에 도시된 메모리 셀의 전 후 스테이지에 있는 트랜지스터의 게이트 전극이다.
트랜지스터 (3)의 게이트 전극 (19)는 DOPOS 막(17)의 텅스텐 폴리사이드 막 및 텅스텐 실리사이드 막 (18)으로 이루어지며, 게이트 전극 (19)의 측벽에는, 측벽부 (20)이 형성되며, n형 불순물 확산층 (4,5)는 LDD 구조를 가진다. 커패시터 (15)의 저장 전극 (7)이 커패시터 콘택 홀 (6)을 통해 트랜지스터 (3)의 하나의 n형 불순물 확산층 (4)에 연결되며, 저장 전극 (7)의 실리콘 막 상에 많은 HSG (21)이 형성된다. 따라서, 저장 전극 (7) 상에, 용량 절연막(도시 않됨) 및 대향 전극 (22)가 차례로 형성되며, 커패시터 (15)가 구성된다. 또, 다른 n형 불순물 확산층 (5)에는 비트 라인 (8)을 비트 콘택 홀 (9)를 통해 접속한다.
이 실시예의 경우에, 제 2 층간 절연막 (13) 상의 보호막 (16)의 존재 때문에, HSG 형성 공정의 전처리인 불화수소산 에칭시에 제 2 층간 절연막 (13)이 후퇴하는 일은 일어나지 않으므로, 제 1 실시예와 유사한 효과를 얻을 수 있고, 이에 의해, HSG 형성 때문에 발생하는 저장 전극 (7) 쌍사이의 단락을 방지할 수 있다. 또, 이 실시예의 CUB 구조에서는, 비트 라인 (8)이 커패시터 (15) 상에 위치되므로, 커패시터 (15)의 높이가 제한되지만, 본 방법에 따르면, 단락은 일어나지 않으며, HSG (21)의 형성에 의해 커패시터 (15)의 표면적을 충분히 넓힐 수 있고, 제한된 점유 영역 내에 특정 용량치를 가진 커패시터를 형성할 수 있다.
한편, 본 발명의 기술 범위는 상술한 실시예들에 한정되지 않으며, 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 변형들이 가능하다. 예컨데, 상기 실시예에서는, 질화 실리콘 막을 보호막으로 사용한 예를 나타내었으나, 질화 실리콘 막 뿐만 아니라 산화 알루미늄 막, 탄화 실리콘 막 등과 같이 불화수소산 에칭에 대해 내성을 가진 막이라면 어떠한 막도 사용할 수 있다. 또, 상기 실시예에서는, 보호막을 제 3 층간 절연막 및 제 2 층간 절연막의 전체 표면에 걸쳐 형성하고, 이 보호막을 최종적으로 잔존시킨다. 이 방법은 가장 단순하지만, 저장 전극 사이의 단락을 방지하려는 본 발명의 목적에 비추어, HSG 형성 공정 후에 상기 보호막을 제거할 수도 있다. 또는, 적어도 인접 저장 전극들 사이에 위치한 절연막의 상부 표면 상에 보호막이 있다는 것으로 충분하며, 예컨대, 보호막이 이 위치에만 존재하면, 다른 저장 전극에 면하는 측면에는 형성하지 않거나 그 측면에서 제거하는 구성도 가능하다.
또한, 상기 실시예에 나타낸 막 두께, 크기 등의 구체적인 수치는 하나의 예로서, 물론 적당히 변경할 수 있다. 또, 상술한 실시예들에서는, 본 발명을 DRAM에 적용한 예를 취했으나, 본 발명은 유사한 주상 커패시터를 갖는 다른 반도체 장치에도 적용할 수 있다.
이상, 본 발명을 특정 실시예에 대하여 설명하였지만 이 설명은 제한하려는 것은 아니다. 당업자로서 개시된 실시예들을 다양하게 변형할 수 있음은 명백하다. 따라서, 첨부된 청구범위는 본 발명의 진정한 범위내의 어떠한 수정 또는 실시예들도 포함하는 것으로 간주되어야 한다.
이상, 본 발명에 따르면, 산화 실리콘 막의 에칭에 내성을 갖는 보호막을 이웃하는 하부 전극들 사이에 위치한 절연막의 상부 표면에 형성하므로, HSG 형성 공정의 전처리로서 산화막 에칭을 수행하더라도, 이 부분은 후퇴하지 않고, 실린더 하부 전극의 상부 말단이 보호막 위로 돌출하지 않는다. 따라서, HSG가 이웃하는 하부 전극들 쌍에 상호 접근하는 방향으로 성장하지는 않으며, 하부 전극들 쌍 사이에 발생하는 단락을 확실히 방지할 수 있다. 그 결과, 수율을 저하시키지 않고 반도체 장치의 미세화를 달성할 수 있다.

Claims (9)

  1. 반도체 기판 상의 절연막 내에 형성된 함몰부의 측면과 바닥면을 따라 형성되며, 표면 상에 다수의 그렌인으로 된 실리콘을 가진 실리콘을 포함하는 주상 하부 전극을 가진 복수의 커패시터; 및
    상기 인접 하부 전극들 사이에 위치하는 상기 절연막의 적어도 상부 표면상에 형성되며, 산화 실리콘막의 에칭에 대한 내성을 가지는 보호막을 구비하는 것을특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 보호막은 질화 실리콘막, 산화 알루미늄막, 또는 탄화 실리콘막 중의 어느 하나인 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 커패시터는 상기 반도체 기판 상에 형성된 트랜지스터와 함께 DRAM 메모리 셀을 구성하는 것을 특징으로 하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 커패시터 아래에 비트 라인이 제공되는 것을 특징으로 하는 반도체 장치.
  5. 제 3 항에 있어서,
    상기 커패시터 상부에 비트 라인이 제공되는 것을 특징으로 하는 반도체 장치.
  6. 반도체 기판 상에 절연막을 형성하는 단계;
    상기 절연막의 상부 표면 상에 산화 실리콘막의 에칭에 대해 내성을 갖는 보호막을 형성하는 단계;
    상기 보호막 및 상기 절연막을 패터닝하여, 바닥면이 상기 절연막에 도달하는 함몰부를 형성하는 단계;
    적어도 상기 함몰부의 측면 및 바닥면을 따라, 커패시터의 하부 전극이 되는 실리콘막을 형성하는 단계;
    산화 실리콘막의 에칭 용액을 사용하여, 상기 실리콘막의 표면 상에 형성된 산화 실리콘막을 제거하는 단계; 및
    상기 실리콘막의 표면 상에, 다수의 그레인으로 된 실리콘을 형성하고, 주상 커패시터의 하부 전극을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 6 항에 있어서,
    질화 실리콘막, 산화 알루미늄막, 또는 탄화 실리콘막 중의 어느 하나를 상기 보호막으로 사용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 6 항에 있어서,
    실리콘 막을 형성하는 상기 단계에서, 상기 함몰부의 측면과 바닥면을 포함하는 기판의 전체 표면 상에 실리콘 막을 형성한 후, 기계 화학적 연마를 수행함에 의해 상기 상부 표면 상의 상기 실리콘 막을 제거하여 상기 보호막을 노출시키고, 상기 실리콘 막을 상기 함몰부의 측면 밑 바닥면 상에 잔존시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 8 항에 있어서,
    상기 기계 화학적 연마를 수행할 때,상기 함몰부의 측면 및 바닥면 상의 실리콘막을 보호하기 위한 보호제가 미리 함몰부에 매몰하고, 기계적 화학적 연마가 끝난 후에 상기 보호제를 제거하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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