KR20040024444A - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR20040024444A
KR20040024444A KR1020030029705A KR20030029705A KR20040024444A KR 20040024444 A KR20040024444 A KR 20040024444A KR 1020030029705 A KR1020030029705 A KR 1020030029705A KR 20030029705 A KR20030029705 A KR 20030029705A KR 20040024444 A KR20040024444 A KR 20040024444A
Authority
KR
South Korea
Prior art keywords
film
forming
insulating film
interlayer
silicon oxide
Prior art date
Application number
KR1020030029705A
Other languages
English (en)
Other versions
KR100493794B1 (ko
Inventor
마츠무라아키라
Original Assignee
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰비시덴키 가부시키가이샤 filed Critical 미쓰비시덴키 가부시키가이샤
Publication of KR20040024444A publication Critical patent/KR20040024444A/ko
Application granted granted Critical
Publication of KR100493794B1 publication Critical patent/KR100493794B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

층간막(8)의 상면 상에 위치하는 조면(粗面) 폴리실리콘막(10)을 CMP 처리에 의해서 제거하는 것으로 저장 노드(10a, 10b) 및 매립 TEOS막이 형성된다. 매립 TEOS막은 에칭에 의해서 메모리 셀 영역 M에 위치하는 층간막과 동시에 제거된다. 홈부(8c)의 개구단, 매립 TEOS막(11c)의 상면 및 층간막(8)의 상면이 대략 동일 평면 상에 위치하게 된다. 메모리 셀 영역 M과 주변 회로 영역 P에서 층간 절연막(15)이 거의 평탄하게 된다. 이에 따라, 축전 소자를 구비한 반도체 장치에 있어서의 단차나 전도 등의 문제점이 해결된다.

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히, 커패시터를 구비한 반도체 장치의 제조 방법에 관한 것이다.
반도체 메모리 장치의 하나로 다이나믹 랜덤 액세스 메모리(이하,「DRAM」이라고 기재함)가 있다. 반도체 메모리 장치의 미세화에 따라, DRAM에서는, 정보로서의 전하가 축적되는 커패시터의 용량을 확보하기 위해서 원통형의 커패시터가 채용되어 있다.
그와 같은 원통형의 커패시터를 구비한 DRAM의 제조 방법의 일례에 대하여 설명한다. 우선, 도 29에 도시하는 바와 같이, 반도체 기판(102)은 메모리 셀 영역 M과 주변 회로 영역 P로 구획된다. 메모리 셀 영역 M에는 메모리 셀이 형성되고, 주변 회로 영역 P에는 메모리 셀을 제어하기 위한 회로가 형성되게 된다.
메모리 셀 영역 M의 반도체 기판(102)의 영역에는 소정의 메모리 셀 트랜지스터(도시하지 않음)가 형성된다. 그 메모리 셀 트랜지스터를 덮도록 반도체 기판(102) 상에 실리콘 산화막(104)이 형성된다.
그 실리콘 산화막(104) 상에 소정의 비트선(107a, 107b)이 형성된다. 그 비트선(107a, 107b)을 덮도록, 실리콘 산화막(104) 상에 실리콘 산화막(106)이 더 형성된다.
다음에, 그 실리콘 산화막(104, 106)에 소정의 저장 노드 콘택트 홀(105a, 105b)이 형성된다. 그 저장 노드 콘택트 홀(105a, 105b) 내에, 예컨대, 폴리실리콘막의 플러그(103a, 103b)가 각각 형성된다.
그 후, 실리콘 산화막(106) 상에 층간막(108)이 형성된다. 그 층간막(108)에 플러그(103a, 103b)를 노출하는 개구부(108a, 108b)가 각각 형성된다. 이 개구부(108a, 108b) 내의 각각에 커패시터가 형성되게 된다.
다음에, 도 30에 도시하는 바와 같이, 개구부(108a, 108b) 내를 포함하는 층간막(108) 상에 소정의 조면 폴리실리콘막(110)이 형성된다. 다음에, 도 31에 도시하는 바와 같이, 개구부(108a, 108b) 내를 메우도록, 조면 폴리실리콘막(110) 상에 포토레지스트(119a, 119b)가 형성된다.
그 포토레지스트(119a, 119b)를 마스크로 하여 노출되어 있는 조면 폴리실리콘막(110)의 전면에, 예컨대, 전자빔(EB) 등에 의해 에칭이 실시되고, 층간막(108)의 상면 상에 위치하는 조면 폴리실리콘막(110)이 제거된다.
그 후, 포토레지스트(119a, 119b)가 제거된다. 또한, 도 32에 도시하는 바와 같이, 예컨대, 습식 에칭법에 의해 층간막(108)이 제거되어 원통 형상의 저장 노드(110a, 110b)가 각각 형성된다.
다음에, 도 33에 도시하는 바와 같이, 저장 노드(110a, 110b)를 덮도록 커패시터 유전체막(113)이 형성된다. 그 커패시터 유전체막(113) 상에, 예컨대, 폴리실리콘막으로 이루어지는 셀 플레이트(114)가 형성된다. 저장 노드(110a, 110b), 커패시터 유전체막(113) 및 셀 플레이트(114)에 의해 커패시터 C가 구성된다.
다음에, 도 34에 도시하는 바와 같이, 그 커패시터 C를 덮도록, 실리콘 산화막(106) 상에 층간 절연막(115)이 형성된다. 그 층간 절연막(115)에, 셀플레이트(114)를 노출하는 콘택트 홀(115a)이 형성되고, 또한, 비트선(107b)을 노출하는 콘택트 홀(115b)이 형성된다.
그 콘택트 홀(115a, 115b) 내에 소정의 플러그(도시하지 않음)가 형성된다. 층간 절연막(115) 상에 그 플러그에 전기적으로 접속되는 소정의 배선(도시하지 않음)이 형성된다. 이렇게 하여, DRAM이 완성된다.
그러나, 종래의 DRAM에서는 다음과 같은 문제점이 있었다. 상술한 바와 같이, 종래의 DRAM에서는, 도 32에 도시하는 바와 같이, 커패시터 C의 저장 노드(110a, 110b)가 형성될 때는 습식 에칭에 의해 층간막(108)이 제거된다. 이 때, 주변 회로 영역 P에 위치하는 층간막(108)도 제거되게 된다.
그 후, 도 34에 도시하는 바와 같이, 메모리 셀 영역 M에서는 커패시터 C가 형성되고, 주변 회로 영역 P에 위치하는 층간막(108)이 제거된 상태에서 층간 절연막(115)이 형성된다.
이 때, 층간 절연막(115)이 커패시터 C를 덮는 것에 의해, 메모리 셀 영역 M과 주변 회로 영역 P 사이에는 비교적 큰 단차가 발생하게 된다. 층간 절연막(115)에 이러한 단차가 발생하는 것에 따라, 예컨대, 콘택트 홀(115a, 115b)을 형성할 때의 사진 제판의 정밀도가 악화하여, 개구 형상의 제어가 곤란하게 되는 일이 있었다. 또한, DRAM의 미세화와 동시에 커패시터 C의 용량을 확보하기 위해서, 커패시터 C의 높이를 보다 높게 하는 것이 요구된다. 커패시터 C의 높이가높아지면, 도 32에 나타내는 공정 이후에서 저장 노드(110a, 110b)를 포함하는 커패시터 C가 실리콘 산화막(106) 상에서 전도하기 쉽게 된다.
커패시터 C가 전도하면, 메모리 셀간(비트간)의 전기적인 단락이 유발되어, 제품 비율이 저하한다고 하는 문제가 있었다.
또한, 층간막(108)의 상면 상에 위치하는 조면 폴리실리콘막(110)을 제거할 때에, 개구부(108a, 108b) 내에 위치하는 조면 폴리실리콘막(110)을 보호하기 위해서, 도 31에 도시하는 바와 같이, 개구부(108a, 108b) 내를 메우도록 포토레지스트(119a, 119b)가 형성된다.
그런데, 이 방법에서는, 층간막(108)의 제거에 부가하여 개구부(108a, 108b) 내에 매립된 포토레지스트(119a, 119b)를 제거하기 위한 부가적인 공정이 필요하게 된다는 문제가 있었다. 또한, 조면 폴리실리콘막을 제거할 때에, 조면 폴리실리콘의 입자가 비산(飛散)한다고 하는 문제가 있었다.
본 발명은 상기 문제점을 해결하기 위해서 이루어진 것이며, 그 목적은 상술한 축전 소자를 구비한 반도체 장치에 있어서의 단차나 전도 등의 문제점을 해결하는 반도체 장치의 제조 방법을 제공하는 것이다.
도 1은 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법의 한 공정을 나타내는 단면도,
도 2는 동 실시예에 있어서, 도 1에 나타내는 공정의 후에 실행되는 공정을 나타내는 단면도,
도 3은 동 실시예에 있어서, 도 2에 나타내는 공정의 후에 실행되는 공정을 나타내는 단면도,
도 4는 동 실시예에 있어서, 도 3에 나타내는 공정의 후에 실행되는 공정을 나타내는 단면도,
도 5는 동 실시예에 있어서, 도 4에 나타내는 공정에서의 한 평면도,
도 6은 동 실시예에 있어서, 도 5에 나타내는 공정의 후에 실행되는 공정을 나타내는 단면도,
도 7은 동 실시예에 있어서, 도 6에 나타내는 공정의 후에 실행되는 공정을 나타내는 단면도,
도 8은 본 발명의 실시예 2에 따른 반도체 장치의 제조 방법의 한 공정을 나타내는 단면도,
도 9는 동 실시예에 있어서, 도 8에 나타내는 공정의 후에 실행되는 공정을 나타내는 단면도,
도 10은 동 실시예에 있어서, 도 9에 나타내는 공정의 후에 실행되는 공정을 나타내는 단면도,
도 11은 동 실시예에 있어서, 도 10에 나타내는 공정의 후에 실행되는 공정을 나타내는 단면도,
도 12는 동 실시예에 있어서, 도 11에 나타내는 공정의 후에 실행되는 공정을 나타내는 단면도,
도 13은 동 실시예에 있어서, 도 12에 나타내는 공정의 후에 실행되는 공정을 나타내는 단면도,
도 14는 동 실시예에 있어서, 도 13에 나타내는 공정의 후에 실행되는 공정을 나타내는 단면도,
도 15는 동 실시예에 있어서, 도 14에 나타내는 공정의 후에 실행되는 공정을 나타내는 단면도,
도 16은 본 발명의 실시예 3에 따른 반도체 장치의 제조 방법의 한 공정을 나타내는 단면도,
도 17은 동 실시예에 있어서, 도 16에 나타내는 공정의 후에 실행되는 공정을 나타내는 단면도,
도 18은 동 실시예에 있어서, 도 17에 나타내는 공정의 후에 실행되는 공정을 나타내는 단면도,
도 19는 동 실시예에 있어서, 도 18에 나타내는 공정의 후에 실행되는 공정을 나타내는 단면도,
도 20은 동 실시예에 있어서, 도 19에 나타내는 공정의 후에 실행되는 공정을 나타내는 단면도,
도 21은 동 실시예에 있어서, 도 20에 나타내는 공정의 후에 실행되는 공정을 나타내는 단면도,
도 22는 동 실시예에 있어서, 도 21에 나타내는 공정의 후에 실행되는 공정을 나타내는 단면도,
도 23은 본 발명의 실시예 4에 따른 반도체 장치의 제조 방법의 한 공정을 나타내는 단면도,
도 24는 동 실시예에 있어서, 도 23에 나타내는 공정의 후에 실행되는 공정을 나타내는 단면도,
도 25는 동 실시예에 있어서, 도 24에 나타내는 공정의 후에 실행되는 공정을 나타내는 단면도,
도 26은 동 실시예에 있어서, 도 25에 나타내는 공정의 후에 실행되는 공정을 나타내는 단면도,
도 27은 동 실시예에 있어서, 도 26에 나타내는 공정의 후에 실행되는 공정을 나타내는 단면도,
도 28은 동 실시예에 있어서, 도 27에 나타내는 공정의 후에 실행되는 공정을 나타내는 단면도,
도 29는 종래의 반도체 장치의 제조 방법의 한 공정을 나타내는 단면도,
도 30은 도 29에 나타내는 공정의 후에 실행되는 공정을 나타내는 단면도,
도 31은 도 30에 나타내는 공정의 후에 실행되는 공정을 나타내는 단면도,
도 32는 도 31에 나타내는 공정의 후에 실행되는 공정을 나타내는 단면도,
도 33은 도 32에 나타내는 공정의 후에 실행되는 공정을 나타내는 단면도,
도 34는 도 33에 나타내는 공정의 후에 실행되는 공정을 나타내는 단면도.
도면의 주요 부분에 대한 부호의 설명
2 : 반도체 기판3a, 3b : 폴리실리콘막
4, 6, 16, 18 : 실리콘 산화막5a, 5b : 저장 노드 콘택트 홀
7a, 7b : 비트선8 : 층간막
8a, 8b : 개구부8c : 홈부
10 : 조면(粗面) 폴리실리콘막10a, 10b : 저장 노드
11a, 11b, 11c, 20a, 20b, 20c : 매립 TEOS막
12a∼12d : 포토레지스트 패턴13 : 커패시터 유전체막
14 : 셀 플레이트15 : 층간 절연막
15a, 15b : 콘택트 홀17 : 실리콘 질화막
17a : 개구부19a, 19b, 19c : 매립 포토레지스트
본 발명에 따른 반도체 장치의 제조 방법은 이하의 공정을 구비하고 있다. 반도체 기판의 주 표면에 제 1 소자 형성 영역 및 제 2 소자 형성 영역을 각각 형성한다. 제 1 소자 형성 영역 및 상기 제 2 소자 형성 영역에 제 1 절연막을 형성한다. 제 1 소자 형성 영역에 위치하는 제 1 절연막 부분에 축전 소자를 형성하기 위한 소정의 개구부를 형성하고, 또한, 제 1 소자 형성 영역을 연속하여 둘러싸는 링 형상 홈부를 형성한다. 개구부 내 및 제 1 절연막 상에, 축전 소자의 제 1 전극으로 되는 층을 형성한다. 개구부 내에 위치하는 제 1 전극으로 되는 층을 보호하기 위한 보호막을 개구부 내에 형성한다. 제 1 절연막의 상면 상에 위치하는 제 1 전극으로 되는 층을 제거하여 개구부 내에 제 1 전극을 형성한다. 제 1 소자 형성 영역에 위치하는 제 1 절연막 부분 및 보호막을 노출하고, 링 형상 홈부 및 제 2 소자 형성 영역에 위치하는 제 1 절연막 부분을 덮는 마스크재를 형성하여, 제 1 절연막의 적어도 일부를 제거한다. 보호막을 제거한다. 보호막이 제거된 제 1 전극 상에 유전체막을 개재시켜 제 2 전극을 형성하여 축전 소자를 형성한다. 축전 소자를 덮도록 반도체 기판 상에 제 2 절연막을 형성한다. 제 1 전극을 형성하는 공정은 연마에 의해서 실행된다.
이 방법에 따르면, 연마에 의해서 제 1 절연막의 상면 상에 위치하는 제 1 전극으로 되는 층이 제거됨으로써 예컨대, 전자빔에 의해서 제거하는 경우에 비해 그 제 1 전극으로 되는 층이 비산하는 것을 방지할 수 있다. 또한, 제 1 소자 형성 영역의 제 1 절연막의 일부를 제거할 때에 마스크재에 의해 제 2 소자 형성 영역에 위치하는 제 1 절연막이 남겨져, 제 2 절연막의 제 1 소자 형성 영역에서의 부분과 제 2 소자 형성 영역에서의 부분의 단차가 대폭 저감된다.
(실시예 1)
본 발명의 실시예 1에 따른 반도체 장치의 제조 방법으로서 원통형의 커패시터를 구비한 DRAM의 제조 방법에 대하여 설명한다. 우선, 도 1에 도시하는 바와 같이, 반도체 기판(2)은 메모리 셀 영역 M과 주변 회로 영역 P로 구획된다. 메모리 셀 영역 M에는 메모리 셀이 형성되고, 주변 회로 영역 P에는 메모리 셀을 제어하기 위한 회로가 형성되게 된다.
메모리 셀 영역 M의 반도체 기판(2)의 영역에는 소정의 메모리 셀 트랜지스터(도시하지 않음)가 형성된다. 그 메모리 셀 트랜지스터를 덮도록 반도체 기판(2) 상에, 예컨대, CVD(Chemical Vapor Deposition)법에 의해 실리콘 산화막(4)이 형성된다.
그 실리콘 산화막(4) 상에 소정의 비트선(7a, 7b)이 각각 형성된다. 그 비트선(7a, 7b)을 덮도록 실리콘 산화막(4) 상에, 예컨대, CVD법에 의해 실리콘 산화막(6)이 더 형성된다. 그 실리콘 산화막(6, 4)에 저장 노드 콘택트 홀(5a, 5b)이 형성된다.
그 저장 노드 콘택트 홀(5a, 5b)에 폴리실리콘막으로 이루어지는 플러그(3a, 3b)가 각각 형성된다. 플러그(3a, 3b)는 메모리 셀 트랜지스터(도시하지 않음)와 전기적으로 접속되게 된다.
다음에, 실리콘 산화막(6) 상에, 예컨대, CVD법에 의해 막두께 대략 1700㎚의 BPTE0S(Boro Phospho Tetra Ethyl Ortho Silicate glass)막으로 이루어지는 층간막(8)이 형성된다. 그 층간막(8) 상에 소정의 포토레지스트 패턴(도시하지 않음)이 형성된다.
그 포토레지스트 패턴을 마스크로 하여, 예컨대, C5F8, O2, Ar 등을 포함하는 가스를 이용하여 층간막(8)에 이방성 에칭을 실시함으로써, 소정의 개구부(8a, 8b) 및 홈부(8c)가 각각 형성된다. 개구부(8a, 8b)에는 플러그(3a, 3b)의 표면이 노출되어, 커패시터가 형성되게 된다. 홈부(8c)는 메모리 셀 영역 M을 연속적으로 둘러싸도록 형성된다.
다음에, 개구부(8a, 8b) 내 및 홈부(8c) 내 및 층간막(8) 상에, 예컨대, CVD법에 의해 막두께 대략 40㎚의 도핑된 폴리실리콘막(도시하지 않음)이 형성된다. 그 도핑된 폴리실리콘막에 소정의 조면화 처리를 실시함으로써, 도 2에 도시하는 바와 같이, 조면 폴리실리콘막(10)이 형성된다.
그 후, 개구부(8a, 8b) 및 홈부(8c)를 메우도록, 예컨대, CVD법에 의해 TE0S(Tetra Ethyl Ortho Silicate Glass)막(도시하지 않음)이 형성된다. 그 TEOS막에 CMP(Chemical Mechanical Polishing) 처리를 실시함으로써, 도 3에 도시하는 바와 같이, 층간막(8)의 상면 상에 위치하는 TEOS막 및 조면 폴리실리콘막이 제거되어, 개구부(8a, 8b) 내에 매립 TEOS막(11a, 11b)이 각각 형성된다. 또한, 홈부(8c) 내에 매립 TEOS막(11c)이 형성된다.
이와 같이 CMP 처리가 실시됨으로써 홈부(8c)의 개구단, 매립 TEOS막(11c)의 상면 및 층간막(8)의 상면이 대략 동일 평면 상에 위치하게 된다.
다음에, 도 4에 도시하는 바와 같이, 매립 TEOS막(11c) 및 주변 회로 영역 P에 위치하는 층간막(8)을 덮도록 포토레지스트 패턴(12a)이 형성된다. 그 포토레지스트 패턴(12a)을 마스크로 하여, 예컨대, 버퍼 플루오르화 수소산에 의한 습식 에칭을 실시함으로써, 메모리 셀 영역 M에 위치하는 층간막(8) 및 매립 TEOS막(11a, 11b)이 제거된다. 이에 따라, 메모리 셀 영역 M에서는 원통 형상(통 형상)의 저장 노드(10a, 10b)가 형성된다.
그 후, 포토레지스트 패턴(12a)이 제거된다. 이 포토레지스트 패턴(12a)이 제거된 상태에서의 평면 구조를 도 5에 나타낸다. 도 4 및 도 5에 도시하는 바와 같이, 메모리 셀 영역 M에서는 통 형상의 저장 노드(10a, 10b)가 노출되어 있다. 주변 회로 영역 P는 층간막(8)에 의해서 덮여 있다.
다음에, 노출된 저장 노드(10a, 10b)를 덮도록 커패시터 유전체막으로 되는 소정의 유전체막(도시하지 않음)이 형성된다. 그 유전체막 상에, 셀 플레이트로 되는 예컨대, 폴리실리콘막(도시하지 않음)이 형성된다. 그 폴리실리콘막 상에 소정의 포토레지스트 패턴(도시하지 않음)이 형성된다.
그 포토레지스트 패턴을 마스크로 하여, 폴리실리콘막 및 유전체막에 이방성 에칭을 실시함으로써, 도 6에 도시하는 바와 같이, 커패시터 유전체막(13) 및 셀 플레이트(14)가 형성된다.
저장 노드(10a, 10b), 커패시터 유전체막(13) 및 셀 플레이트(14)에 의해서 커패시터 C가 구성된다. 다음에, 도 7에 도시하는 바와 같이, 커패시터 C를 덮도록 층간막(8) 상에 예컨대, CVD법에 의해 TEOS막으로 이루어지는 층간 절연막(15)이 형성된다. 그 후, 그 층간 절연막(15) 상에 소정의 포토레지스트 패턴(도시하지 않음)이 형성된다.
그 포토레지스트 패턴을 마스크로 하여 층간 절연막(15) 및 층간막(8)에 이방성 에칭을 실시함으로써, 셀 플레이트(14)의 표면을 노출하는 콘택트 홀(15a)과 비트선(7b)의 표면을 노출하는 콘택트 홀(15b)이 각각 형성된다.
그 후, 각 콘택트 홀(15a, 15b) 내에 소정의 플러그(도시하지 않음)가 형성된다. 다음에, 그 플러그에 전기적으로 접속되는 소정의 배선(도시하지 않음)이 층간 절연막(15) 상에 형성된다. 이상과 같이 하여 DRAM이 완성된다.
상술한 DRAM에서는, 층간막(8)의 상면 상에 위치하는 조면 폴리실리콘막(10)을 제거할 때에 개구부(8a, 8b)를 매립하도록 TEOS막이 형성되고, 그 후, 도 3에 도시하는 바와 같이, 그 TEOS막에 CMP 처리가 실시되어 TEOS막(11a, 11b)이 형성된다.
이 개구부(8a, 8b) 내에 남겨진 매립 TEOS막(11a, 11b)은, 도 4에 도시하는 바와 같이, 습식 에칭에 의해서 메모리 셀 영역 M에 위치하는 층간막(8)과 동시에 제거되어, 원통 형상의 저장 노드(10a, 10b)가 형성되게 된다.
이에 따라, 종래의 개구부(108a, 108b) 내에 매립 포토레지스트(119a, 119b)가 남겨진 경우에 비하면, 메모리 셀 영역 M에 위치하는 층간막(108)의 제거와는 별도로, 그와 같은 매립 포토레지스트(119a, 119b)를 제거하기 위한 공정을 마련하는 일없이 저장 노드(10a, 10b)를 형성할 수 있다.
또한, 층간막(8)의 상면 상에 위치하는 조면 폴리실리콘막(10)이 CMP 처리에 의해서 제거됨으로써 종래와 같이 전자빔을 이용한 건식 에칭에 의한 제거에 비해,조면 폴리실리콘막(110)의 폴리실리콘의 입자가 비산하는 것이 억제된다.
이에 따라, 폴리실리콘의 입자가 비산하는 것에 수반하여 발생하는 전기적인 단락이 억제되어 DRAM의 제품 비율 저하를 억제할 수 있다.
이와 같이, CMP 처리에 의해서 층간막(8)의 상면 상에 위치하는 조면 폴리실리콘막(10)이 제거됨으로써 홈부(8c)의 개구단, 매립 TEOS막(11c)의 상면 및 층간막(8)의 상면이 대략 동일 평면 상에 위치하게 된다.
또한, 저장 노드(10a, 10b)를 형성할 때에, 주변 회로 영역 P에 위치하는 층간막(8)은 포토레지스트 패턴(12a)에 의해서 덮여 있어 제거되는 경우는 없다. 그리고, 도 7에 도시하는 바와 같이, 메모리 셀 영역 M에서는 커패시터 C가 형성되고, 주변 회로 영역 P에서는 층간막(8)이 남겨진 상태에서 층간 절연막(15)이 형성되게 된다.
이 때, 커패시터 C의 상단과 층간 절연막(15)의 상면이 대략 같은 높이에 위치하는 것으로, 종래의 DRAM과 같이, 메모리 셀 영역 M과 주변 회로 영역 P 사이에 단차가 발생하는 경우는 없어, 층간 절연막(15)은 반도체 기판의 전면에 걸쳐 대략 평탄하게 된다.
이에 따라, 콘택트 홀(15a, 15b) 등을 형성할 때의 사진 제판의 정밀도가 확보되어, 보다 치수 정밀도가 높은 콘택트 홀(15a, 15b) 등을 형성할 수 있다. 또한, 마찬가지로, 층간 절연막(15) 상에 소정의 배선을 형성할 때의 사진 제판의 정밀도도 확보되어, 치수 정밀도가 높은 배선을 형성할 수 있다.
(실시예 2)
본 발명의 실시예 2에 따른 원통형 커패시터를 구비한 DRAM의 제조 방법에 대하여 설명한다. 우선, 상술한 도 1에 나타내는 공정에서 실리콘 산화막(6)이 형성된 후에, 도 8에 도시하는 바와 같이, 예컨대, CVD법에 의해 실리콘 산화막(16)이 형성된다.
그 실리콘 산화막(16) 상에 실리콘 산화막과는 에칭 특성이 다른 실리콘 질화막(17)이 형성된다. 그 실리콘 질화막(17)에 소정의 사진 제판 및 에칭을 실시함으로써, 주변 회로 영역 P에서 실리콘 산화막(16)의 표면을 노출하는 개구부(17a)가 형성된다.
다음에, 도 9에 도시하는 바와 같이, 실리콘 질화막(17) 상에 예컨대, CVD법에 의해 실리콘 산화막(18)이 형성된다. 그 실리콘 산화막(18) 상에 소정의 포토레지스트 패턴(도시하지 않음)이 형성된다.
그 포토레지스트 패턴을 마스크로 하여 실리콘 산화막(18, 16) 및 실리콘 질화막(17)에 이방성 에칭을 실시함으로써, 도 10에 도시하는 바와 같이, 플러그(3a, 3b)의 표면을 노출하는 개구부(8a, 8b)가 형성된다. 또한, 메모리 셀 영역 M을 둘러싸도록 홈부(8c)가 형성된다.
다음에, 상술한 도 2에 나타내는 공정과 마찬가지의 처리를 실시함으로써, 도 11에 도시하는 바와 같이, 개구부(8a, 8b) 내 및 홈부(8c) 내를 포함하는 실리콘 산화막(18) 상에 조면 폴리실리콘막(10)이 형성된다.
그 후, 개구부(8a, 8b) 및 홈부(8c) 내에 매립 포토레지스트(19a, 19b, 19c)가 각각 형성된다. 그 후, 도 12에 도시하는 바와 같이, CMP 처리를 실시함으로써 실리콘 산화막(18)의 상면 상에 위치하는 조면 폴리실리콘막(10)이 제거된다.
다음에, 도 13에 도시하는 바와 같이, 매립 포토레지스트(19c) 및 주변 회로 영역 P에 위치하는 실리콘 산화막(18)을 덮도록 포토레지스트 패턴(12b)이 형성된다.
그 포토레지스트 패턴(12b)을 마스크로 하여, 예컨대, 버퍼 플루오르화 수소산에 의한 습식 에칭을 실시함으로써, 메모리 셀 영역 M에 위치하는 실리콘 산화막(18)이 제거된다.
이 때, 실리콘 산화막(18)이 제거되어 실리콘 질화막(17)이 노출되면, 거기서 에칭은 저지되게 된다. 그 때문에, 저장 노드로 되는 부분의 측부의 대략 하반분의 부분이 실리콘 산화막(16)에 의해서 매립된 상태가 된다.
그 후, 포토레지스트 패턴(12b) 및 매립 포토레지스트(19a, 19b)가 제거된다. 이에 따라, 메모리 셀 영역 M에서는 원통 형상의 저장 노드(10a, 10b)가 형성된다.
다음에, 상술한 도 6에 나타내는 공정과 마찬가지의 처리를 실시함으로써, 도 14에 도시하는 바와 같이, 저장 노드(10a, 10b), 커패시터 유전체막(13) 및 셀 플레이트(14)를 포함하는 커패시터 C가 형성된다.
다음에, 상술한 도 7에 나타내는 공정과 마찬가지의 처리를 실시함으로써, 도 15에 도시하는 바와 같이, 커패시터 C를 덮는 층간 절연막(15)이 형성되고, 그 층간 절연막(15) 등에 셀 플레이트(14)의 표면을 노출하는 콘택트 홀(15a) 및 비트선(7b)의 표면을 노출하는 콘택트 홀(15b)이 각각 형성된다.
그 콘택트 홀(15a, 15b)에 소정의 플러그(도시하지 않음)가 형성되어, 그 플러그에 전기적으로 접속되는 소정의 배선(도시하지 않음)이 층간 절연막(15) 상에 형성되어 DRAM이 완성된다.
상술한 DRAM에 따르면 다음과 같은 효과가 얻어진다. 상술한 DRAM에서는, 우선, 실리콘 산화막(16)과 실리콘 산화막(18) 사이에 실리콘 산화막과는 에칭 특성이 다른 실리콘 질화막(17)이 형성된다.
그 때문에, 습식 에칭에 의해서 메모리 셀 영역 M에 위치하는 실리콘 산화막(18)을 제거할 때에, 실리콘 질화막(17)이 노출한 시점에서 습식 에칭이 저지되게 된다.
이에 따라, 커패시터(저장 노드) C의 측부의 대략 하반분의 부분이 실리콘 산화막(16)에 의해서 매립된 상태가 된다. 그 결과, 커패시터 C가 실리콘 산화막(6) 상에서 전도하는 것을 방지할 수 있어, 커패시터 C가 전도함으로써 발생하는 메모리 셀간(비트사이)의 전기적인 단락이 억제되어, 제품 비율의 저하를 막을 수 있다.
또한, 도 8에 도시하는 바와 같이, 주변 회로 영역 P에 위치하는 실리콘 질화막(17)에서는, 콘택트 홀(15b) 등이 형성되는 부분이 미리 제거된다. 이에 따라, 콘택트 홀(15b) 등을 형성할 때에 실리콘 산화막(16, 18)과는 에칭 특성이 다른 실리콘 질화막(17)에 에칭을 실시할 필요가 없어져 에칭이 용이하게 되어, 가공의 제어가 용이하게 된다.
이 밖에, 상술한 DRAM의 경우와 마찬가지로, 층간막(8)의 상면 상에 위치하는 조면 폴리실리콘막(10)이 CMP 처리에 의해서 제거됨으로써 폴리실리콘의 입자가 비산하는 것에 수반하여 발생하는 전기적인 단락이 억제되어 DRAM의 제품 비율 저하를 억제할 수 있다.
또한, 메모리 셀 영역 M과 주변 회로 영역 P 사이에 단차가 발생하는 일없이 반도체 기판의 전면에 걸쳐 층간 절연막(15)이 거의 평탄하게 되어, 그 후의 사진 제판의 정밀도가 향상한다.
(실시예 3)
본 발명의 실시예 3에 따른 원통형의 커패시터를 구비한 DRAM의 제조 방법에 대하여 설명한다. 우선, 상술한 도 1에 나타내는 공정에서 실리콘 산화막(6)이 형성된 후에, 도 16에 도시하는 바와 같이, 예컨대, CVD법에 의해 실리콘 산화막(16)이 형성된다.
그 실리콘 산화막(16) 상에 실리콘 산화막과는 에칭 특성이 다른 실리콘 질화막(17)이 형성된다. 실리콘 질화막(17) 상에 예컨대, CVD법에 의해 실리콘 산화막(18)이 형성된다. 그 실리콘 산화막(18) 상에 소정의 포토레지스트 패턴(도시하지 않음)이 형성된다.
그 포토레지스트 패턴을 마스크로 하여 실리콘 산화막(18, 16) 및 실리콘 질화막(17)에 이방성 에칭을 실시함으로써, 도 17에 도시하는 바와 같이, 플러그(3a, 3b)의 표면을 노출하는 개구부(8a, 8b)가 형성된다. 또한, 메모리 셀 영역 M을 둘러싸는 홈부(8c)가 형성된다.
다음에, 상술한 도 2에 나타내는 공정과 마찬가지의 처리를 실시함으로써, 도 18에 도시하는 바와 같이, 개구부(8a, 8b) 내 및 홈부(8c) 내를 포함하는 실리콘 산화막(18) 상에 조면 폴리실리콘막(10)이 형성된다.
다음에, 개구부(8a, 8b) 내 및 홈부(8c) 내를 포함하는 실리콘 산화막(18) 상에 TEOS막(도시하지 않음)이 형성된다. 그 TEOS막에 CMP 처리를 실시함으로써 실리콘 산화막(18)의 상면 상에 위치하는 TEOS막 및 조면 폴리실리콘막이 제거되어, 도 19에 도시하는 바와 같이, 개구부(8a, 8b) 내 및 홈부(8c) 내에 매립 TEOS막(11a, 11b, 11c)이 각각 형성된다.
다음에, 도 20에 도시하는 바와 같이, 매립 TEOS막(11c) 및 주변 회로 영역 P에 위치하는 실리콘 산화막(18)을 덮도록 포토레지스트 패턴(12c)이 형성된다.
그 포토레지스트 패턴(12c)을 마스크로 하여, 예컨대, 버퍼 플루오르화 수소산에 의한 습식 에칭을 실시함으로써, 메모리 셀 영역 M에 위치하는 실리콘 산화막(18) 및 매립 TEOS막(11a, 11b)이 제거된다. 그 후, 포토레지스트 패턴(12c)이 제거된다. 이에 따라, 통 형상의 저장 노드(10a, 10b)가 각각 형성된다.
다음에, 상술한 도 6에 나타내는 공정과 마찬가지의 처리를 실시함으로써, 도 21에 도시하는 바와 같이, 저장 노드(10a, 10b), 커패시터 유전체막(13) 및 셀 플레이트(14)를 포함하는 커패시터 C가 형성된다.
다음에, 상술한 도 7에 나타내는 공정과 마찬가지의 처리를 실시함으로써,도 22에 도시하는 바와 같이, 층간 절연막(15)이 형성되고, 그 층간 절연막(15) 등에 셀 플레이트(14)의 표면을 노출하는 콘택트 홀(15a) 및 비트선(7b)의 표면을 노출하는 콘택트 홀(15b)이 각각 형성된다.
그 콘택트 홀(15a, 15b)에 소정의 플러그(도시하지 않음)가 형성되고, 그 플러그에 전기적으로 접속되는 소정의 배선(도시하지 않음)이 층간 절연막(15) 상에 형성되어 DRAM이 완성된다.
상술한 DRAM에 따르면, 상술한 2개의 반도체 장치에 대하여 각각 얻어진 효과가 얻어진다. 즉, 상술한 DRAM에서는, 실리콘 산화막(16)과 실리콘 산화막(18) 사이에 실리콘 산화막과는 에칭 특성이 다른 실리콘 질화막(17)이 형성됨으로써 실리콘 산화막(18)을 제거할 때에 실리콘 질화막(17)이 노출된 시점에서 습식 에칭이 저지되어, 커패시터(저장 노드) C의 측부의 대략 하반분의 부분이 실리콘 산화막(16)에 의해서 매립된 상태가 된다. 그 결과, 커패시터 C가 실리콘 산화막(6) 상에서 전도하는 것을 방지할 수 있다.
또한, 층간막(8)의 상면 상에 위치하는 조면 폴리실리콘막(10)을 제거할 때에 개구부(8a, 8b)를 매립하도록 TEOS막이 형성됨으로써 종래의 개구부(108a, 108b) 내에 매립 포토레지스트(119a, 119b)가 남겨진 경우에 비하면, 메모리 셀 영역 M에 위치하는 층간막(108)의 제거와는 별도로, 그와 같은 매립 포토레지스트(119a, 119b)를 제거하기 위한 공정을 마련하는 일없이 저장 노드(10a, 10b)를 형성할 수 있다.
이 밖에, 층간막(8)의 상면 상에 위치하는 조면 폴리실리콘막(10)이 CMP 처리에 의해서 제거됨으로써 폴리실리콘의 입자가 비산하는 것에 수반하여 발생하는 전기적인 단락도 억제되어 DRAM의 제품 비율 저하를 억제할 수 있다.
또한, 메모리 셀 영역 M과 주변 회로 영역 P 사이에서 층간 절연막(15)에 단차가 발생하는 일없이 반도체 기판의 전면에 걸쳐 층간 절연막(15)이 거의 평탄하게 되고, 그 후의 사진 제판의 정밀도가 향상한다.
(실시예 4)
본 발명의 실시예 4에 따른 원통형의 커패시터를 구비한 DRAM의 제조 방법에 대하여 설명한다. 우선, 도 23에 나타내는 공정까지는 상술한 도 1에 나타내는 공정까지와 마찬가지다.
다음에, 상술한 도 2에 나타내는 공정과 마찬가지의 처리를 실시함으로써, 도 24에 도시하는 바와 같이, 개구부(8a, 8b) 내 및 홈부(8c) 내를 포함하는 층간막(8) 상에 조면 폴리실리콘막(10)이 형성된다.
다음에, 개구부(8a, 8b) 내 및 홈부(8c) 내를 포함하는 층간막(8) 상에 층간막(8)과는 에칭 특성이 다른 TEOS막(도시하지 않음)이 형성된다. 그 TEOS막에 CMP 처리를 실시함으로써, 층간막(8)의 상면 상에 위치하는 TEOS막 및 조면 폴리실리콘막(10)이 제거되어, 도 25에 도시하는 바와 같이, 개구부(8a, 8b) 내에 매립 TEOS막(20a, 20b)이 형성된다. 또한, 홈부(8c) 내에 매립 TEOS막(20c)이 형성된다.
다음에, 도 26에 도시하는 바와 같이, 매립 TEOS막(20c) 및 주변 회로 영역 P에 위치하는 층간막(8)을 덮도록 포토레지스트 패턴(12d)이 형성된다. 그 포토레지스트 패턴(12d)을 마스크로 하여, 메모리 셀 영역 M에 위치하는 층간막(8) 및 매립 TEOS막(20a, 20b)에, 예컨대, 버퍼 플루오르화 수소산에 의해 습식 에칭이 실시된다.
이 때, 층간막(8)과 매립 TEOS막(20a, 20b)의 에칭 특성이 다른 것에 의해 매립 TEOS막(20a, 20b)이 제거된 후에 에칭을 멈추면, 층간막(8)의 일부가 남겨진 상태로 된다. 이에 따라, 저장 노드로 되는 부분의 하부 부분이 층간막(8)에 의해서 매립된 상태가 된다.
그 후, 포토레지스트 패턴(12d)이 제거된다. 이에 따라, 메모리 셀 영역 M에서는 통 형상의 저장 노드(10a, 10b)가 형성된다.
다음에, 상술한 도 6에 나타내는 공정과 마찬가지의 처리를 실시함으로써, 도 27에 도시하는 바와 같이, 저장 노드(10a, 10b), 커패시터 유전체막(13) 및 셀 플레이트(14)를 포함하는 커패시터 C가 형성된다.
다음에, 상술한 도 7에 나타내는 공정과 마찬가지의 처리를 실시함으로써, 도 28에 도시하는 바와 같이, 커패시터 C를 덮는 층간 절연막(15)이 형성되고, 그 층간 절연막(15) 등에 셀 플레이트(14)의 표면을 노출하는 콘택트 홀(15a) 및 비트선(7b)의 표면을 노출하는 콘택트 홀(15b)이 각각 형성된다.
그 콘택트 홀(15a, 15b)에 소정의 플러그(도시하지 않음)가 형성되고, 그 플러그에 전기적으로 접속되는 소정의 배선(도시하지 않음)이 층간 절연막(15) 상에 형성되어 DRAM이 완성된다.
상술한 DRAM에 따르면 다음과 같은 효과가 얻어진다. 우선, 상술한 DRAM에서는, 층간막(8)과는 에칭 특성이 다른 매립 TEOS막(20a, 20b)이 개구부(8a, 8b) 내에 형성된다.
그 때문에, 습식 에칭에 의해서 메모리 셀 영역 M에 위치하는 층간막(8)을 제거할 때에, 매립 TEOS막(20a, 20b)이 제거된 후에 에칭을 멈추면, 층간막(8)의 일부가 남겨진 상태로 된다. 즉, 층간막(8)으로서 실리콘 질화막과 같은 에칭 특성이 다른 부가적인 막을 형성하는 일 없이 층간막(8)이 남겨지게 된다.
이에 따라, 저장 노드로 되는 부분의 하부 부분이 층간막(8)에 의해서 매립된 상태로 되어, 커패시터 C가 실리콘 산화막(6) 상에서 전도하는 것을 방지할 수 있다.
이 밖에, 층간막(8)의 상면 상에 위치하는 조면 폴리실리콘막(10)이 CMP 처리에 의해서 제거됨으로써 폴리실리콘의 입자가 비산하는 것에 수반하여 발생하는 전기적인 단락도 억제되어 DRAM의 제품 비율 저하를 억제할 수 있다.
또한, 메모리 셀 영역 M과 주변 회로 영역 P 사이에서 층간 절연막(15)의 단차가 발생하는 일없이 반도체 기판의 전면에 걸쳐 층간 절연막(15)이 거의 평탄하게 되고, 그 후의 사진 제판의 정밀도가 향상한다.
또, 상술한 실시예 2, 3에서는, 에칭 특성이 다른 막으로서 실리콘 산화막(16, 18)과 실리콘 질화막(17)과 조합을 예로 들어 설명했지만, 개구부(8a, 8b)가 형성되는 막에 있어서 도중의 층에 에칭레이트가 보다 낮은 막이 형성된 구조이면, 상기 막 종류에 한정되지 않는다.
또한, 실시예 4에서는, 개구부(8a, 8b)가 형성되는 막으로서 층간막(8)을 예로 들고, 개구부(8a, 8b)에 매립되는 막으로서 매립 TEOS막을 예로 들어 설명했지만, 개구부(8a, 8b)에 매립된 막을 에칭할 때에, 그 막이 제거된 후라도 개구부(8a, 8b)가 형성되는 막이 남아 있는 막이면, 상술한 막 종류에 한정되지 않는다.
이번 개시된 실시예는 모든 점에서 예시이고, 제한적인 것이 아니라고 생각되어야 한다. 본 발명은 상기 설명이 아니고 특허청구의 범위에 의해서 나타내어지고, 특허청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
본 발명에 따른 반도체 장치의 제조 방법에 의하면, 연마에 의해서 제 1 절연막의 상면 상에 위치하는 제 1 전극으로 되는 층이 제거됨으로써 예컨대, 전자빔에 의해서 제거하는 경우에 비해 그 제 1 전극으로 되는 층이 비산하는 것을 방지할 수 있다. 또한, 제 1 소자 형성 영역의 제 1 절연막의 일부를 제거할 때에, 마스크재에 의해 제 2 소자 형성 영역에 위치하는 제 1 절연막이 남겨져, 제 2 절연막의 제 1 소자 형성 영역에서의 부분과 제 2 소자 형성 영역에서의 부분의 단차가 대폭 저감된다.

Claims (3)

  1. 반도체 기판의 주 표면에 제 1 소자 형성 영역 및 제 2 소자 형성 영역을 각각 형성하는 공정과,
    상기 제 1 소자 형성 영역 및 상기 제 2 소자 형성 영역에 제 1 절연막을 형성하는 공정과,
    상기 제 1 소자 형성 영역에 위치하는 상기 제 1 절연막 부분에 축전 소자를 형성하기 위한 소정의 개구부를 형성하고, 또한, 상기 제 1 소자 형성 영역을 연속하여 둘러싸는 링 형상 홈부를 형성하는 공정과,
    상기 개구부 내 및 상기 제 1 절연막 상에, 축전 소자의 제 1 전극으로 되는 층을 형성하는 공정과,
    상기 개구부 내에 위치하는 상기 제 1 전극으로 되는 층을 보호하기 위한 보호막을 상기 개구부 내에 형성하는 공정과,
    상기 제 1 절연막의 상면 상에 위치하는 상기 제 1 전극으로 되는 층을 제거하여 상기 개구부 내에 제 1 전극을 형성하는 공정과,
    상기 제 1 소자 형성 영역에 위치하는 상기 제 1 절연막 부분 및 상기 보호막을 노출하고, 상기 링 형상 홈부 및 상기 제 2 소자 형성 영역에 위치하는 상기 제 1 절연막 부분을 덮는 마스크재를 형성하여, 상기 제 1 절연막의 적어도 일부를 제거하는 절연막 제거 공정과,
    상기 보호막을 제거하는 공정과,
    상기 보호막이 제거된 상기 제 1 전극 상에 유전체막을 사이에 두고 제 2 전극을 형성하여 축전 소자를 형성하는 공정과,
    상기 축전 소자를 덮도록 상기 반도체 기판 상에 제 2 절연막을 형성하는 공정을 구비하되,
    상기 제 1 전극을 형성하는 공정은 연마에 의해서 실행되는
    반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 보호막을 형성하는 공정은 상기 보호막으로서 제 3 절연막을 형성하는 공정을 포함하고,
    상기 보호막을 제거하는 공정은 상기 절연막 제거 공정과 동시에 실행되는
    반도체 장치의 제조 방법.
  3. 제 2 항에 있어서,
    상기 제 1 절연막을 형성하는 공정은,
    제 1 층을 형성하는 공정과,
    상기 제 1 층 위에 상기 제 1 층과는 에칭 특성이 다른 제 2 층을 형성하는 공정과,
    상기 제 2 층 위에 상기 제 2 층과는 에칭 특성이 다른 제 3 층을 형성하는 공정을 포함하는
    반도체 장치의 제조 방법.
KR10-2003-0029705A 2002-09-13 2003-05-12 반도체 장치의 제조 방법 KR100493794B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002267812A JP2004111414A (ja) 2002-09-13 2002-09-13 半導体装置の製造方法
JPJP-P-2002-00267812 2002-09-13

Publications (2)

Publication Number Publication Date
KR20040024444A true KR20040024444A (ko) 2004-03-20
KR100493794B1 KR100493794B1 (ko) 2005-06-08

Family

ID=31986725

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0029705A KR100493794B1 (ko) 2002-09-13 2003-05-12 반도체 장치의 제조 방법

Country Status (4)

Country Link
US (1) US6730563B2 (ko)
JP (1) JP2004111414A (ko)
KR (1) KR100493794B1 (ko)
TW (1) TW586188B (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6518117B2 (en) * 2001-03-29 2003-02-11 Micron Technology, Inc. Methods of forming nitrogen-containing masses, silicon nitride layers, and capacitor constructions
US6838339B2 (en) * 2003-06-05 2005-01-04 Infineon Technologies Ag Area-efficient stack capacitor
KR100533959B1 (ko) * 2004-06-30 2005-12-06 삼성전자주식회사 반도체 장치 제조 방법
KR100634251B1 (ko) * 2005-06-13 2006-10-13 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR101093562B1 (ko) * 2009-12-30 2011-12-14 주식회사 하이닉스반도체 반도체 장치
KR102028475B1 (ko) 2013-02-25 2019-10-04 삼성전자주식회사 절연막 구조물을 포함하는 반도체 소자 및 이의 제조 방법
US20230389296A1 (en) * 2022-05-26 2023-11-30 Nanya Technology Corporation Method of manufacturing semiconductor device with programmable feature

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1117144A (ja) 1997-06-26 1999-01-22 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP3686248B2 (ja) * 1998-01-26 2005-08-24 株式会社日立製作所 半導体集積回路装置およびその製造方法
JP3869128B2 (ja) * 1998-09-11 2007-01-17 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
JP4180716B2 (ja) 1998-12-28 2008-11-12 富士通株式会社 半導体装置の製造方法
US6077738A (en) * 1999-06-25 2000-06-20 Taiwan Semiconductor Manufacturing Company Inter-level dielectric planarization approach for a DRAM crown capacitor process
KR100331568B1 (ko) * 2000-05-26 2002-04-06 윤종용 반도체 메모리 소자 및 그 제조방법
KR100338826B1 (ko) * 2000-08-28 2002-05-31 박종섭 커패시터의 전하저장전극 형성방법
KR20020065795A (ko) * 2001-02-07 2002-08-14 삼성전자 주식회사 디램 장치 및 그 형성 방법

Also Published As

Publication number Publication date
TW200404351A (en) 2004-03-16
US20040053463A1 (en) 2004-03-18
TW586188B (en) 2004-05-01
KR100493794B1 (ko) 2005-06-08
US6730563B2 (en) 2004-05-04
JP2004111414A (ja) 2004-04-08

Similar Documents

Publication Publication Date Title
US6562679B2 (en) Method for forming a storage node of a capacitor
US6329684B1 (en) Capacitor structures, DRAM cells and integrated circuitry
US20050263814A1 (en) Bottom electrode of capacitor of semiconductor device and method of forming the same
KR100666387B1 (ko) 도전성 패턴의 제조 방법 및 반도체 소자의 제조 방법.
JP2005019988A (ja) 半導体装置及びその製造方法
KR100273987B1 (ko) 디램 장치 및 제조 방법
US5930621A (en) Methods for forming vertical electrode structures and related structures
KR19980020386A (ko) 반도체소자의 캐패시터 형성방법
US6403431B1 (en) Method of forming in an insulating layer a trench that exceeds the photolithographic resolution limits
JPH1050962A (ja) 半導体装置の製造方法
KR100493794B1 (ko) 반도체 장치의 제조 방법
US6844229B2 (en) Method of manufacturing semiconductor device having storage electrode of capacitor
KR100341654B1 (ko) 반도체 기억 장치 및 그 제조 방법
US6159786A (en) Well-controlled CMP process for DRAM technology
JP3486867B2 (ja) 半導体装置
KR100213210B1 (ko) 반도체 장치의 커패시터 제조방법
KR100268911B1 (ko) 반도체소자의 커패시터 및 이의 제조방법
KR100238250B1 (ko) 요철형 표면을 갖는 스토리지 전극을 구비하는 반도체 메모리장치의 제조방법
KR100955263B1 (ko) 반도체 소자의 제조방법
KR100257752B1 (ko) 반도체 장치 제조 방법
KR100929293B1 (ko) 반도체 소자의 커패시터 제조 방법
KR20060009995A (ko) 캐패시터 제조 방법
US20080044970A1 (en) Memory structure and method for preparing the same
KR20090008607A (ko) 콘택 형성 방법
KR20010018389A (ko) 반도체 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080522

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee