KR102028475B1 - 절연막 구조물을 포함하는 반도체 소자 및 이의 제조 방법 - Google Patents

절연막 구조물을 포함하는 반도체 소자 및 이의 제조 방법 Download PDF

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Abstract

절연막 구조물을 포함하는 반도체 소자 및 이의 제조 방법에서, 반도체 소자는 제1 영역 및 제2 영역이 구분되는 기판에서, 상기 제1 영역의 기판에는 제1 높이를 갖는 제1 패턴 구조물이 구비된다. 상기 제2 영역의 기판에는 상기 제1 높이보다 높은 제2 높이를 갖는 제2 패턴 구조물이 구비된다. 상기 기판 상에, 상기 제1 패턴 구조물의 상부면보다 높은 상부면을 갖고, 상기 제1 및 제2 패턴 구조물을 덮는 형상을 갖고, 상기 제1 및 제2 영역의 경계 부위 상에는 적어도 일측벽이 계단 형상을 갖는 돌출된 형상의 필러 패턴을 포함하는 절연막 구조물을 포함한다. 상기 절연막 구조물은 연마에 의한 평탄화가 용이한 구조를 갖는다.

Description

절연막 구조물을 포함하는 반도체 소자 및 이의 제조 방법{Semiconductor device having insulating layer structure and method for manufacturing the same}
본 발명은 절연막 구조물을 포함하는 반도체 소자 및 이의 제조 방법에 관한 것이다. 보다 상세하게는, 평탄화 공정을 수행하기에 적합한 절연막 구조물을 포함하는 반도체 소자 및 이의 제조 방법에 관한 것이다.
반도체 소자의 집적도가 높아짐에 따라 상기 반도체 소자를 구성하는 패턴 구조물들의 높이가 증가되고 있다. 따라서, 기판의 영역별로 각 패턴 구조물들 간의 높은 단차가 생기게 되며, 상기 단차를 감소시키기 위한 평탄화 공정이 요구되고 있다.
본 발명의 목적은 평탄화 공정을 수행하기에 적합한 절연막 구조물을 포함하는 반도체 소자를 제공하는데 있다.
본 발명의 다른 목적은 상기한 반도체 소자의 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 제1 영역 및 제2 영역이 구분되는 기판이 마련된다. 상기 제1 영역의 기판에는 제1 높이를 갖는 제1 패턴 구조물이 구비된다. 상기 제2 영역의 기판에는 상기 제1 높이보다 높은 제2 높이를 갖는 제2 패턴 구조물이 구비된다. 상기 기판 상에, 상기 제1 패턴 구조물의 상부면보다 높은 상부면을 갖고, 상기 제1 및 제2 패턴 구조물을 덮는 형상을 갖고, 상기 제1 및 제2 영역의 경계 부위 상에는 적어도 일측벽이 계단 형상을 갖는 돌출된 형상의 필러 패턴을 포함하는 절연막 구조물을 포함한다.
본 발명의 일 실시예에서, 상기 필러 패턴은 상기 제1 영역으로 향하는 제1 면 및 제2 영역으로 향하는 제2 면을 포함하고, 상기 제1 면의 저면 가장자리로부터 상부면까지의 수평 방향으로의 제1 거리는 상기 제2 면의 저면 가장자리로부터 상부면까지의 수평 방향으로의 제2 거리보다 짧을 수 있다.
상기 필러 패턴은 상기 제2 면이 계단 형상을 갖고, 상기 제2 면은 2층 이상의 계단층을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 필러 패턴의 높이 : 너비의 비는 1 : 2 내지 10일 수 있다.
본 발명의 일 실시예에서, 상기 필러 패턴 양측에 위치하는 상기 절연막 구조물의 상부면은 동일한 높이를 갖고 평탄면을 가질 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법으로, 제1 영역의 기판에 제1 높이를 갖는 제1 패턴 구조물을 형성한다. 상기 제2 영역의 기판에 상기 제1 높이보다 높은 제2 높이를 갖는 제2 패턴 구조물을 형성한다. 상기 제1 패턴 구조물의 상부면보다 높은 상부면을 가지면서 상기 제1 및 제2 패턴 구조물을 덮고, 상기 제1 및 제2 영역 사이에 단차부를 갖는 제1 절연막을 형성한다. 상기 제1 영역 및 상기 제1 영역과 인접하는 상기 제2 영역의 가장자리 일부에 위치하는 상기 제1 절연막을 덮는 제1 포토레지스트 패턴을 형성한다. 상기 제1 포토레지스트 패턴을 이용하여 노출된 상기 절연막의 일부를 식각하여 계단층을 포함하는 제2 절연막을 형성한다. 상기 제1 포토레지스트 패턴의 측벽 및 상부면이 일부 제거되도록 트리밍하여 제2 포토레지스트 패턴을 형성한다. 상기 제2 포토레지스트 패턴을 이용하여 노출된 제2 절연막을 일부를 식각하여, 상기 제1 및 제2 영역의 경계 부위 상에 적어도 일측벽이 계단 형상을 갖는 돌출된 형상의 필러 패턴을 포함하는 절연막 구조물을 형성한다.
본 발명의 일 실시예에서, 상기 절연막 구조물을 형성하기 위한 마지막 식각 공정에서, 상기 필러 패턴 일 측의 제1 영역 상에 위치하는 절연막 구조물과 상기 필러 패턴의 다른 일 측의 제2 영역 상에 위치하는 절연막 구조물의 상부면이 동일한 높이를 갖도록 상기 제2 절연막을 식각할 수 있다.
본 발명의 일 실시예에서, 상기 제1 절연막의 단차부의 높이와, 상기 제1 영역과 인접하는 상기 단차부의 가장자리로부터 상기 제1 포토레지스트 패턴의 일측 가장자리까지의 수평 거리의 비가 1 : 2 내지 10이 되도록 상기 제1 포토레지스트 패턴을 형성할 수 있다.
본 발명의 일 실시예에서, 상기 제2 포토레지스트 패턴을 형성하기 위한 트리밍 공정에서 상기 제1 포토레지스트 패턴의 제거 두께는 상기 필러 패턴에 포함되는 한 층의 계단 형상의 평탄면의 부위의 폭과 동일할 수 있다.
본 발명의 일 실시예에서, 상기 제2 포토레지스트 패턴은 가장자리 부위가 상기 제2 절연막에서 상대적으로 높은 단차부에 상에 위치하도록 형성되어, 상기 제2 절연막에서 상대적으로 낮은 단차부 부위를 모두 덮도록 형성될 수 있다.
본 발명의 일 실시예에서, 상기 제2 포토레지스트 패턴을 이용하여 노출된 제2 절연막을 일부를 식각하는 단계 이 후에, 상기 제2 포토레지스트 패턴의 측벽 및 상부면이 일부 제거되도록 트리밍하여 제3 포토레지스트 패턴을 형성한다. 상기 제3 포토레지스트 패턴을 이용하여 노출된 절연막 부위를 일부 식각한다. 상기 포토레지스트 패턴의 트리밍 공정 및 절연막을 일부 식각 하는 공정을 적어도 1회 반복 수행함으로써, 상기 절연막 구조물을 형성할 수 있다.
상기 절연막 구조물을 형성하기 위한 마지막 식각 공정에서, 식각 마스크로 사용되는 포토레지스트 패턴의 가장자리 부위는 상기 제1 절연막에서 상대적으로 높은 단차부 상에 위치하도록 형성되어, 상기 제1 절연막에서 상대적으로 낮은 단차부 부위를 모두 덮을 수 있다.
본 발명의 일 실시예에서, 상기 절연막 구조물은 실리콘 산화물을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 절연막 구조물을 형성한 다음에, 상기 절연막 구조물에 포함되는 필러 패턴이 제거되도록 화학 기계적 연마 공정을 수행할 수 있다.
본 발명의 일 실시예에서, 상기 절연막 구조물에 포함된 필러 패턴은 상기 제1 영역으로 향하는 제1 면 및 제2 영역으로 향하는 제2 면을 포함하고, 상기 제1 면의 저면 가장자리로부터 상부면까지의 수평 방향으로의 제1 거리는 상기 제2 면의 저면 가장자리로부터 상부면까지의 수평 방향으로의 제2 거리보다 짧게 되도록 형성될 수 있다.
설명한 것과 같이, 본 발명에 따른 반도체 소자의 절연막 구조물은 단차부 사이의 경계 부위에 필러 패턴이 구비된다. 상기 필러 패턴은 일 측벽에 계단 형상을 가지며, 상기 계단 형상을 갖는 부위는 완만한 경사를 갖는다. 따라서, 상기 필러 패턴의 절곡 부위에 생기게 되는 마이크로 트렌치의 크기가 감소된다. 그러므로, 상기 절연막 구조물을 평탄화하는 공정을 수행하면, 상기 마이크로 트렌치가 원인이 되어 발생되는 크랙 불량이 감소될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 2 내지 도 7은 도 1에 도시된 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 8은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 9 내지 도 11은 도 8에 도시된 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 12는 본 발명의 일 실시예에 따른 반도체 소자를 단면도이다.
도 13 및 도 14는 도 12에 도시된 반도체 소자의 절연막 구조물을 형성하는 방법을 나타내는 단면도들이다.
도 15는 본 발명의 일 실시예에 따른 반도체 소자의 절연막 구조물을 나타내는 단면도이다.
도 16 및 도 17은 도 15에 도시된 반도체 소자의 절연막 구조물을 형성하는 방법을 나타내는 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예 1
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 1을 참조하면, 제1 영역 및 제2 영역이 구분되는 기판(100)이 마련된다. 상기 기판(100)은 단결정 실리콘 기판일 수 있다.
상기 제1 영역의 기판(100) 상에는 적어도 하나의 제1 패턴 구조물(102)이 구비된다. 상기 제2 영역의 기판 상에는 적어도 하나의 제2 패턴 구조물(104)이 구비된다. 상기 제1 영역에 형성되는 제1 패턴 구조물(102)은 상대적으로 낮은 높이를 가질 수 있다. 반면에, 상기 제2 영역에 형성되는 제2 패턴 구조물(104)은 상기 제1 패턴 구조물들에 비해 높은 높이를 가질 수 있다. 따라서, 상기 제1 및 제2 영역에 형성되는 제1 및 제2 패턴 구조물(102, 104)은 단차를 가질 수 있다. 즉, 상기 제1 영역은 낮은 단차부이고, 상기 제2 영역은 높은 단차부일 수 있다. 반도체 소자의 경우, 상기 제1 영역은 페리 영역이고, 상기 제2 영역은 셀 영역일 수 있다.
상기 기판(100) 상에 상기 제1 및 제2 패턴 구조물(102, 104)을 덮는 절연막 구조물(110)이 구비된다. 상기 절연막 구조물(110)은 실리콘 산화물을 포함할 수 있다. 상기 절연막 구조물(110)은 상부면의 높이는 적어도 상기 제2 패턴 구조물(104)의 상부면 높이보다 더 높은 것이 바람직하다.
이하에서는, 상기 절연막 구조물(110)에서 제1 및 제2 영역의 경계 부위 상에 위치하는 부위를 제1 부위라고 한다. 상기 제1 부위(A)는 각각의 제1 및 제2 영역의 일 측 가장자리 부위 상에 위치할 수 있다. 또한, 상기 제1 부위(A)를 제외하고 상기 제1 영역 상에 위치하는 부위를 제2 부위(B)라 한다. 상기 제1 부위(A)를 제외하고 상기 제2 영역 상에 위치하는 부위를 제3 부위(C)라고 한다. 즉, 상기 제1 부위(A)는 상기 제2 및 제3 부위(B, C) 사이에 위치할 수 있다.
상기 절연막 구조물(110)에서 상기 제2 및 제3 부위(B, C)의 상부면은 평탄한 형상을 가질 수 있다. 또한, 상기 절연막 구조물(110)에서 상기 제2 및 제3 부위(B, C)의 상부면 높이는 실질적으로 동일한 것이 바람직하다.
상기 절연막 구조물(110)에서 상기 제1 부위(A)의 상부면은 상기 제2 및 제3 부위(B, C)의 상부면보다 돌출될 수 있다. 즉, 상기 절연막 구조물(110)의 제1 부위(A)에는 상기 제2 및 제3 부위(B, C)의 상부면보다 돌출된 필러 패턴(114)이 구비될 수 있다.
상기 필러 패턴(114)의 세로(b), 가로(a) 비, 즉 높이(b)와 너비(a)의 비는 1: 2 이상일 수 있다. 바람직하게는, 상기 필러 패턴의 높이와 너비의 비는 1 : 2 내지 10일 수 있다.
상기 범위를 벗어나도록 상기 필러 패턴(114)의 너비가 감소되면, 상기 필러 패턴(114)의 가장자리 절곡 부위에 마이크로 트렌치가 발생될 수 있고, 이로 인해 상기 절연막 구조물(110)을 연마하는 공정에서 크랙 등과 같은 불량이 발생될 수 있다. 반대로, 상기 범위를 벗어나도록 상기 필러 패턴(114)의 너비가 증가되면, 상기 절연막 구조물(110)을 연마하는 공정에서 연마 평탄도가 감소될 수 있다. 따라서, 후속 연마 공정에 적합한 절연막 구조물(110)이 되도록 하기 위하여, 상기 필러 패턴(114)의 너비는 상기 범위 내에서 적절히 조절될 수 있다. 상기 필러 패턴(114)의 높이는 상기 제1 및 제2 패턴 구조물(102, 104)의 높이의 차이에 따라 결정될 수 있다. 즉, 상기 제1 및 제2 패턴 구조물(102, 104)의 높이의 차이가 크면 상기 필러 패턴(114)의 높이도 증가하게 된다.
상기 필러 패턴(114)의 측면은 상기 제2 부위(B)로 향하는 제1 면과 상기 제3 부위(C)로 향하는 제2 면을 포함할 수 있다.
상기 필러 패턴(114)의 제1 면은 수직 경사보다는 완만한 경사를 가질 수 있다. 즉, 상기 필러 패턴(114)의 저면 가장자리부로부터 상기 필러 패턴(114)의 최상부면까지의 수평 방향으로의 거리는 0보다 크며 제1 거리(d1)를 가질 수 있다. 상기 필러 패턴(114)의 제1 면의 저면 가장자리부는 상기 제1 영역 상에 위치할 수 있다.
상기 필러 패턴(114)의 제2 면은 계단 형상을 가질 수 있다. 즉, 상기 필러 패턴(114)의 제2 면은 적어도 2층의 계단층(12a, 12b)을 포함한다. 이하에서, 상기 계단층(12a, 12b)은 측벽부 및 평탄면부를 포함하며, 한층의 계단층은 하나의 측벽부 및 평탄면부를 포함하는 것으로 설명한다. 일 예로, 도 1에 도시된 것과 같이, 상기 계단층(12a, 12b)은 2층일 수 있다. 상기 필러 패턴(114)의 제2 면의 저면 가장자리부는 상기 제2 영역에 위치할 수 있다.
상기 필러 패턴(114)의 최하부 계단층(12a)으로부터 상기 필러 패턴(114)의 최상부까지 수평 방향으로의 거리는 제2 거리(d2)를 가질 수 있다. 상기 제2 거리(d2)는 상기 제1 거리(d1)보다 더 길 수 있다. 따라서, 상기 필러 패턴(114)의 제2 면은 상기 제1 면보다 더 완만한 경사를 가질 수 있다.
상기 계단층(12a, 12b)의 평탄면부의 폭 및 상기 계단층(12a, 120b)의 측벽부의 높이는 상기 계단층(12a, 12b)의 적층 수에 따라 달라질 수 있다. 즉, 상기 계단층(12a, 12b)의 적층 수가 증가될수록 하나의 계단층의 평탄면부의 폭은 감소될 수 있다. 또한, 상기 계단층(12a, 12b)의 적층수가 증가될수록 하나의 계단층(12a, 12b)의 측벽부 높이는 감소될 수 있다.
일반적으로, 상기 필러 패턴(114)에서, 평탄한 부위와 측벽 부위가 절곡되는 가장자리 부위는 식각 가스들이 집중되어 다른 부위에 비해 더 깊게 패여져서 마이크로 트렌치가 발생하게 된다. 상기 마이크로 트렌치의 깊이 및 크기는 상기 필러 패턴의 높이가 높아질수록 더 증가하게 된다.
그런데, 본 실시예의 경우, 상기 필러 패턴(114)의 제2 면이 계단 형상을 갖고 있으므로, 계단층(12a, 12b) 각각의 측벽부의 높이는 상기 필러 패턴(114)의 전체 높이(b)에 비해 매우 낮다. 그러므로, 상기 각 계단층(12a, 120b)에서 상기 측벽부 및 평탄면부의 절곡 부위에는 마이크로 트렌치가 거의 없거나 마이크로 트렌치의 크기가 매우 작다. 이와같이, 상기 절연막 구조물은 후속의 연마 공정 시에 크랙 불량을 야기시키는 마이크로 트렌치가 거의 없기 때문에, 연마 공정을 수행하기에 매우 적합한 구조를 갖는다.
또한, 상기 절연막 구조물(110)에서 필러 패턴(114)의 제2 면은 상기 제1 면에 비해 매우 완만한 경사를 갖는다. 그러므로, 상기 절연막 구조물(110)은 연마 공정에서 강한 응력이 발생되더라도 상기 응력이 특정 부위에 집중되지 않고 분산될 수 있다. 따라서, 상기 절연막 구조물(110)을 연마 공정하는 공정에서 상기 응력 집중에 따라 필러 패턴이 깨지는 등의 문제를 감소시킬 수 있다.
이와같이, 본 실시예에 따른 반도체 소자에 포함되는 절연막 구조물은 평탄화를 위한 연마 공정을 수행하기에 매우 적합하다.
도 2 내지 도 7은 도 1에 도시된 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 2를 참조하면, 제1 영역 및 제2 영역이 구분되는 기판(100)을 마련한다. 상기 제1 영역의 기판(100) 상에는 하나 이상의 제1 패턴 구조물(102)을 형성한다. 상기 제2 영역의 기판 상에는 하나 이상의 제2 패턴 구조물(104)을 형성한다. 상기 제2 패턴 구조물(104)은 상기 제1 패턴 구조물(102)에 비해 높이가 더 높다. 따라서, 상기 제1 및 제2 패턴 구조물(102, 104)은 단차를 갖는다. 상기 제1 영역은 낮은 단차부이고, 상기 제2 영역은 높은 단차부일 수 있다.
상기 기판(100) 상에 상기 제1 및 제2 패턴 구조물(102, 104)을 덮는 제1 절연막(106)을 형성한다. 상기 제1 절연막(106)은 실리콘 산화물을 포함할 수 있다. 상기 제1 절연막(106)은 화학 기상 증착 방식을 사용하여 형성할 수 있다. 상기 제1 절연막(106)은 하부 구조의 토폴로지(topology)를 따라 형성될 수 있다. 그러므로, 상기 제1 및 제2 패턴 구조물(102, 104)의 단차에 의해, 상기 제1 절연막(106)도 단차가 생기게 된다. 즉, 상기 제1 영역에 위치하는 제1 절연막(106)은 상대적으로 높이가 낮고, 상기 제2 영역에 위치하는 제1 절연막(106)은 상대적으로 높이가 높다. 또한, 상기 제1 및 제2 영역 사이의 경계의 제1 절연막(106) 부위에서는 비교적 큰 단차부가 생기게 되며, 상기 단차부에는 일정 경사를 갖는 측면이 생기게 된다. 상기 단차부의 측면은 수직 경사보다는 완만한 경사를 가질 수 있다. 상기 제1 절연막(106)에서 상기 단차부의 높이는 후속 공정에서 형성되는 필러 패턴(114)의 높이가 된다.
상기 제1 및 제2 영역의 경계 부위를 제외하고, 상기 제1 및 제2 영역에 형성되는 제1 절연막(106)의 상부면은 평탄면을 가질 수 있다.
상기 제1 영역에 위치하는 제1 절연막(106)의 상부면은 상기 제2 패턴 구조물(104)의 상부면보다는 높게 위치하도록 한다. 즉, 상기 제1 영역에 위치하는 제1 절연막(106)의 상부면이 상기 제2 패턴 구조물(104)의 상부면보다는 높게 위치하도록 상기 제1 절연막(106)의 증착 두께가 조절되어야 한다.
도 3을 참조하면, 상기 제1 절연막(106) 상에 포토레지스트막(108)을 코팅한다.
상기 포토레지스트막(108)은 후속 공정에 의해 상기 포토레지스트막(108)이 트리밍되는 두께 및 상기 제1 절연막(106)의 식각 깊이 등에 따라 그 두께가 결정될 수 있다. 상기 포토레지스트막(108)이 트리밍되어 제거되는 두께가 증가될수록 최초에 형성되는 포토레지스트막(108)의 두께가 더 두꺼울 수 있다.
도 4를 참조하면, 상기 포토레지스트막(108)을 사진 공정에 의해 패터닝하여 제1 포토레지스트 패턴(108a)을 형성한다. 상기 제1 포토레지스트 패턴(108a)은 상기 제1 영역과 상기 제1 영역과 인접하는 상기 제2 영역의 가장자리 일부에 위치하는 상기 제1 절연막(106)을 덮는 형상을 갖는다. 상기 제1 포토레지스트 패턴(108a)은 상기 제1 영역의 상부 및 상기 필러 패턴이 형성될 부위의 제1 절연막(106)을 덮는 형상을 갖는다.
상기 제1 절연막(106)에서 생기는 단차는 후속 공정에서 형성되는 필러 패턴의 높이가 된다. 또한, 상기 제1 절연막(106)에서 낮은 단차부의 가장자리로부터 상기 제1 포토레지스트 패턴(108a)에 의해 노출되는 부위까지의 수평 거리는 상기 필러 패턴의 너비가 된다. 따라서, 상기 필러 패턴의 높이 : 너비가 1: 2 이상이 되도록 상기 제1 포토레지스트 패턴(108a)의 마스킹 영역을 조절할 수 있다. 바람직하게는, 상기 필러 패턴의 높이 : 너비가 1: 2 내지 10이 되도록 상기 제1 포토레지스트 패턴(108a)의 마스킹 영역을 조절할 수 있다.
도 5를 참조하면, 상기 제1 포토레지스트 패턴(108a)을 식각 마스크로 사용하여 상기 노출된 제1 절연막(106) 부위를 부분적으로 1차 식각한다. 상기 1차 식각 공정에 의해 제2 절연막(106a)이 형성된다. 상기 제2 절연막(106a)에는 1층의 예비 계단층(10)이 포함된다.
상기 1차 식각 공정에서 상기 제1 절연막(106)의 식각 깊이는 후속 공정에서 형성되는 필러 패턴에서 1층의 계단층의 측벽 높이일 수 있다. 따라서, 상기 1차 식각 공정에서의 식각 깊이는 상기 필러 패턴의 전체 높이보다 작다.
일반적으로, 1회의 식각 공정에 의해 필러 패턴을 완성하는 경우에는 상기 필러 패턴의 높이만큼 상기 제1 절연막을 식각하여야 한다. 그러므로, 상기 제1 절연막의 식각 깊이가 깊다. 그러나, 본 실시예의 경우, 상기 1차 식각 공정에서의 제1 절연막(106)의 식각 깊이가 감소되기 때문에, 상기 제2 절연막(106a)의 절곡된 부위에 식각 가스가 집중되는 시간이 감소된다. 따라서, 상기 절곡된 부위에 마이크로 트렌치가 생기는 것을 억제할 수 있다.
도 6을 참조하면, 상기 제1 포토레지스트 패턴(108a)을 트리밍하여 일부 제거함으로써 제2 포토레지스트 패턴(108b)을 형성한다. 즉, 상기 제1 포토레지스트 패턴(108a)의 측벽 및 상부면이 일부 두께만큼 제거되어 상기 제2 포토레지스트 패턴(108b)이 형성된다. 상기 제2 포토레지스트 패턴(108b)에 의해 상부면 부위의 상기 제2 절연막(106a)이 더 노출될 수 있다.
상기 제2 포토레지스트 패턴(108b)을 형성하기 위한 트리밍 공정에서 상기 제1 포토레지스트 패턴(108a)의 제거 두께는 형성하고자 하는 필러 패턴에 포함되는 한 층의 계단 형상의 평탄면의 부위의 폭과 실질적으로 동일할 수 있다. 즉, 상기 제2 포토레지스트 패턴(108b)에 의해 노출되는 제2 절연막(106a) 최상부 부위의 폭은 상기 필러 패턴의 평탄면 부위의 폭과 실질적으로 동일할 수 있다.
상기 제2 포토레지스트 패턴(108b)은 가장자리 부위가 상기 제2 절연막(106a)에서 상대적으로 높은 단차부에 상에 위치하도록 형성될 수 있다. 따라서, 상기 제2 포토레지스트 패턴(108b)은 상기 제2 절연막(106a)에서 상대적으로 낮은 단차부 부위를 모두 덮도록 형성될 수 있다.
도 7을 참조하면, 상기 제2 포토레지스트 패턴(108b)을 식각 마스크로 사용하여 상기 노출된 제2 절연막(106a) 부위를 부분적으로 2차 식각한다. 상기 2차 식각 공정에 의해 절연막 구조물(110)이 형성된다. 상기 절연막 구조물(110)의 상부에는 필러 패턴(114)이 포함된다. 상기 필러 패턴(114)의 일 측에는 2층의 계단층(12a, 12b)이 포함된다.
상기 2차 식각 공정에서의 식각 깊이는 완성되는 필러 패턴(114) 높이보다 작을 수 있다. 이와같이, 상기 2차 식각 공정에서의 식각 깊이가 작기 때문에, 상기 절연막 구조물(110)에서 식각에 의해 절곡된 부위에는 마이크로 트렌치가 거의 생기지 않는다.
상기 절연막 구조물(110)을 형성하기 위한 마지막 식각 공정에서, 상기 필러 패턴(114) 일 측의 제1 영역 상에 위치하는 절연막 구조물의 상부면과 상기 필러 패턴(114)의 다른 일 측의 제2 영역 상에 위치하는 절연막 구조물의 상부면이 동일한 높이를 갖도록 할 수 있다. 따라서, 상기 절연막 구조물(110)에서 상대적으로 돌출되는 필러 패턴(114)의 양 측으로는 거의 동일한 높이의 평탄한 상부면을 갖는다. 즉, 상기 절연막 구조물(110)은 필러 패턴(114)을 포함하는 제1 부위(도 1, A)와 상기 제1 부위(도 1, A) 양 측으로 평탄면을 갖는 제2 및 제3 부위(도 1, B, C)를 포함한다.
상기 필러 패턴(114)의 측면은 상기 제2 부위(A)로 향하는 제1 면과 상기 제3 부위(B)로 향하는 제2 면이 포함된다. 상기 필러 패턴(114)의 제1 면은 수직 경사보다는 완만한 경사를 갖도록 형성할 수 있다. 즉, 상기 필러 패턴(114)의 저면의 가장자리부로부터 상기 필러 패턴(114)의 최상부까지의 수평 방향으로의 거리는 0보다 크며 제1 거리(도 1, d1)를 가질 수 있다. 상기 필러 패턴(114)의 제2 면은 계단 형상을 가질 수 있다. 상기 필러 패턴(114)의 저면의 최하부 계단층(12a)으로부터 상기 필러 패턴(114)의 최상부까지 수평 방향으로의 거리는 제2 거리(도 1, d2)를 가질 수 있다. 상기 제2 거리(d2)는 상기 제1 거리(d1)보다 더 길 수 있다. 따라서, 상기 필러 패턴(114)의 제2 면은 상기 제1 면보다 더 완만한 경사를 가질 수 있다.
도 7에서는 상기 제2 면에는 2층의 계단층을 포함하는 것으로 도시하였으나, 상기 제2 면에 형성되는 계단층의 층수는 이에 한정되지 않으며, 2층 이상으로 형성될 수도 있다.
상기 절연막 구조물(110)이 형성되면, 식각 마스크로 사용한 상기 제2 포토레지스트 패턴(108b)을 제거한다. 따라서, 도 1에 도시된 구조물이 형성된다.
상기 절연막 구조물(110)은 제2 면이 계단 형상을 갖는 필러 패턴(114)을 포함하고 있다. 따라서, 상기 각 계단층에서 상기 측벽부 및 평탄면부의 절곡 부위에는 마이크로 트렌치가 거의 없거나 마이크로 트렌치의 크기가 매우 작다. 그러므로, 상기 절연막 구조물(110)은 연마 공정을 수행하기에 매우 적합한 구조를 갖는다.
또한, 상기 절연막 구조물(110)에서 필러 패턴(114)의 제2 면은 매우 완만한 경사를 갖는다. 그러므로, 상기 절연막 구조물(110)은 연마 공정에서 강한 응력이 발생되더라도 상기 응력이 특정 부위에 집중되지 않고 분산될 수 있다. 따라서, 상기 절연막 구조물(110)을 연마 공정하는 공정에서 상기 응력 집중에 따라 필러 패턴이 깨지는 등의 문제를 감소시킬 수 있다.
도시하지는 않았지만, 상기 절연막 구조물을 완성한 다음에, 화학 기계적 연마 공정을 이용하여 상기 절연막 구조물을 평탄화할 수 있다. 상기 화학 기계적 연마 공정을 이용하면, 상기 필러 패턴이 용이하게 제거되어 상부면이 평탄한 형상의 층간 절연막을 형성할 수 있다. 따라서, 상기 층간 절연막은 원하는 정도의 평탄도를 갖는 막을 가질 수 있다.
실시예 2
도 8은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 8에 도시된 반도체 소자는 절연막 구조물에 포함된 필러 패턴의 제2 면 부위의 계단 층수를 제외하고는 도 1에 도시된 반도체 소자의 동일하다.
도 8을 참조하면, 절연막 구조물(110)은 단차를 갖는 제1 및 제2 패턴 구조물(102, 104)을 덮는 형상을 갖는다. 상기 절연막 구조물(110)의 제1 부위(A)에는 상기 제2 및 제3 부위(B, C)의 상부면보다 돌출된 필러 패턴(114a)이 구비될 수 있다.
상기 절연막 구조물(110)에서, 상기 필러 패턴(114a)의 세로(b), 가로(a) 비, 즉 높이(b)와 너비(a)의 비는 1: 2 이상일 수 있다. 바람직하게는, 상기 필러 패턴(114a)의 높이와 너비의 비는 1 : 2 내지 10일 수 있다.
상기 필러 패턴(114a)의 측면은 상기 제2 부위(B)로 향하는 제1 면과 상기 제3 부위(C)로 향하는 제2 면을 포함할 수 있다.
상기 필러 패턴(114a)의 제1 면은 수직 경사보다는 완만한 경사를 가질 수 있다. 즉, 상기 필러 패턴(114a)의 저면 가장자리부로부터 상기 필러 패턴(114a)의 최상부면까지의 수평 방향으로의 거리는 0보다 크며 제1 거리(d1)를 가질 수 있다.
상기 필러 패턴(114a)의 제2 면은 계단 형상을 가질 수 있다. 즉, 상기 필러 패턴(114a)의 제2 면은 측벽부 및 평탄면부를 포함하는 계단층들(16a~16d)이 포함된다. 상기 계단층(16a~16d)의 층수는 한정되지 않으며, 개수는 2층 이상이면 가능하다. 일 예로, 도 8에 도시된 것과 같이, 상기 계단층(16a~16d)은 4층일 수 있다. 도시하지는 않았지만, 상기 계단층(16a~16d)의 층수가 증가되는 경우, 상기 필러 패턴(114a)의 최상부의 평탄면이 매우 좁은 폭을 갖거나 또는 최상부의 평탄면이 거의 없는 구조를 가질 수도 있다.
상기 필러 패턴(114a)의 최하부 계단층(16a)으로부터 상기 필러 패턴(114a)의 최상부까지 수평 방향으로의 거리는 제2 거리(d2)를 가질 수 있다. 상기 제2 거리(d2)는 상기 제1 거리(d1)보다 더 길 수 있다. 따라서, 상기 필러 패턴(114a)의 제2 면은 상기 제1 면보다 더 완만한 경사를 가질 수 있다.
상기 계단층(16a~16d)의 평탄면부의 폭 및 상기 계단층(16a~16d)의 측벽부의 높이는 상기 계단층(16a~16d)의 적층 수에 따라 달라질 수 있다. 즉, 상기 계단층(16a~16d)의 적층 수가 증가될수록 하나의 계단층의 평탄면부의 폭은 감소될 수 있다. 또한, 상기 계단층(16a~16d)의 적층수가 증가될수록 하나의 계단층(16a~16d)의 측벽부 높이는 감소될 수 있다.
예를들어, 상기 필러 패턴(114a)이 4층의 계단층을 포함하는 경우에 각 계단층의 측벽부의 높이는 상기 필러 패턴이 2층의 계단층을 포함하는 경우의 측벽부의 높이의 약 1/2이 될 수 있다. 또한, 상기 필러 패턴(1a4a)이 4층의 계단층을 포함하는 경우에 각 계단층의 평탄면부의 폭은 상기 필러 패턴이 2층의 계단층을 포함하는 경우의 평탄면부의 폭보다 더 작을 수 있다.
도 9 내지 도 11은 도 8에 도시된 반도체 소자의 제조 방법을 나타내는 단면도들이다.
먼저, 도 2 내지 도 4를 참조로 설명한 공정을 동일하게 수행하여, 도 4에 도시된 구조를 형성한다.
도 9를 참조하면, 상기 제1 포토레지스트 패턴(108a)을 식각 마스크로 사용하여 상기 노출된 제1 절연막(106) 부위를 부분적으로 1차 식각한다. 상기 1차 식각 공정에 의해 제2 절연막(106a)이 형성된다. 상기 제2 절연막(106a)에는 1층의 예비 계단층(11)이 포함된다.
상기 1차 식각 공정에서 상기 제1 절연막(106)의 식각 깊이는 후속 공정에서 형성되는 필러 패턴에서 1층의 계단층의 측벽 높이일 수 있다. 상기 필러 패턴에 포함되는 계단층의 층수가 증가될수록 상기 1층 계단층의 측벽 높이가 감소되므로, 상기 1차 식각 공정에서의 식각 깊이는 더 감소될 수 있다. 또한, 상기 식각 깊이가 감소됨에 따라 예비 계단층(11)의 절곡 부위에서 생기는 마이크로 트렌치의 깊이도 감소될 수 있다.
도 10을 참조하면, 상기 제1 포토레지스트 패턴(108a)을 트리밍하여 일부 제거함으로써 제2 포토레지스트 패턴(108b)을 형성한다. 상기 제2 포토레지스트 패턴(108b)에 의해 노출되는 상기 제2 절연막(106a)의 상부 폭은 한층의 계단층의 폭이 될 수 있다. 상기 필러 패턴에 포함되는 계단층의 층수가 증가될수록 상기 한층의 계단층의 폭이 감소된다. 그러므로, 상기 필러 패턴에 포함되는 계단층의 층수가 증가될수록 상기 제1 포토레지스트 패턴(108a)이 트리밍되어 제거되는 두께는 감소될 수 있다.
다음에, 상기 제2 포토레지스트 패턴(108b)을 식각 마스크로 사용하여 상기 노출된 제2 절연막(106a) 부위를 부분적으로 2차 식각한다. 상기 2차 식각 공정에 의해 2층의 예비 계단층(13a, 13b)을 포함하는 제3 절연막(106b)이 형성된다.
도 11을 참조하면, 상기 제2 포토레지스트 패턴(108b)을 트리밍하여 일부 제거함으로써 제3 포토레지스트 패턴(108c)을 형성한다. 다음에, 상기 제3 포토레지스트 패턴(108c)을 식각 마스크로 사용하여 상기 노출된 제3 절연막(106b) 부위를 부분적으로 3차 식각한다. 상기 3차 식각 공정에 의해 3층의 예비 계단층(15a, 15b, 15c)을 포함하는 제4 절연막(106c)이 형성된다.
이 후, 상기 설명한 것과 동일한 방법으로, 상기 제3 포토레지스트 패턴(108c)을 트리밍하여 제4 포토레지스트 패턴(도시안됨)을 형성한 다음 상기 제4 절연막(106c)을 식각한다. 상기 공정을 통해, 도 8에 도시된 구조의 필러 패턴(114a)을 포함하는 절연막 구조물(110)을 형성할 수 있다.
상기 절연막 구조물(110)을 형성하기 위한 마지막 식각 공정에서, 식각 마스크로 사용되는 포토레지스트 패턴의 가장자리 부위는 상기 제1 절연막에서 상대적으로 높은 단차부 상에 위치하도록 형성되어, 상기 제1 절연막에서 상대적으로 낮은 단차부 부위를 모두 덮을 수 있다.
또한, 상기 절연막 구조물(110)을 형성하기 위한 마지막 식각 공정에서, 상기 필러 패턴(114a) 일 측의 제1 영역 상에 위치하는 절연막 구조물(110)과 상기 필러 패턴(114a)의 다른 일 측의 제2 영역 상에 위치하는 절연막 구조물(110)의 상부면이 동일한 높이를 갖도록 할 수 있다.
이와같이, 포토레지스트 패턴의 트리밍 공정 및 절연막의 부분적인 식각 공정들을 반복하여 수행함으로써, 일 측벽에 다층의 계단층을 갖는 필러 패턴을 포함하는 절연막 구조물을 형성할 수 있다. 즉, 포토레지스트 패턴의 트리밍 공정 및 절연막의 부분적인 식각 공정으로 구성되는 공정 사이클을 1회 수행할 때마다 상기 필러 패턴의 일 측벽에는 1층의 계단층이 더 형성될 수 있다. 예를들어, 상기 공정 사이클을 n회 수행하는 경우, n+1층의 계단층이 형성될 수 있다. 따라서, 상기 공정 사이클을 반복 수행함으로써, 원하는 구조의 필러 패턴을 포함하는 절연막 구조물을 형성할 수 있다.
도시하지는 않았지만, 상기 절연막 구조물을 완성한 다음에, 화학 기계적 연마 공정을 이용하여 상기 절연막 구조물을 평탄화할 수 있다. 상기 화학 기계적 연마 공정을 이용하면, 상기 필러 패턴이 용이하게 제거되어 상부면이 평탄한 형상의 층간 절연막을 형성할 수 있다. 따라서, 상기 층간 절연막은 원하는 정도의 평탄도를 갖는 막을 가질 수 있다.
실시예 3
도 12는 본 발명의 일 실시예에 따른 반도체 소자를 단면도이다.
이하에서 설명하는 반도체 소자는 디램 소자일 수 있다.
도 12를 참조하면, 제1 영역 및 제2 영역이 구분되는 반도체 기판(200)이 마련된다. 상기 제1 영역은 페리 영역이고, 상기 제2 영역은 셀 영역일 수 있다.
상기 기판(200)의 제1 영역에는 페리 회로를 이루는 소자들이 구비될 수 있다. 상기 기판(100)의 제2 영역에는 각 단위 셀 어레이를 이루는 소자들 및 배선들이 구비될 수 있다.
예를들어, 상기 기판(200)의 제2 영역에는 셀 트랜지스터들(202)이 구비된다. 상기 기판(200)의 제1 영역에는 페리 회로를 이루는 페리용 트랜지스터들(204)이 구비된다.
상기 셀 트랜지스터들(202) 및 페리용 트랜지스터들(204)을 덮는 제1 층간 절연막(206)이 구비될 수 있다. 상기 제1 층간 절연막(206)을 관통하여 상기 셀 트랜지스터들(202)의 소오스/드레인과 각각 연결되는 콘택 플러그들(208)이 구비될 수 있다. 상기 제1 층간 절연막(206) 상에는 평탄화된 제2 층간 절연막(210)이 구비될 수 있다. 상기 제2 층간 절연막(210)에는 상기 콘택 플러그들(208) 중 일부와 연결되는 비트 라인 구조물(212)이 구비된다. 상기 비트 라인 구조물(212)은 비트 라인 콘택 및 비트 라인을 포함한다. 상기 제2 층간 절연막(210) 상에는 상기 비트 라인 구조물(212)을 덮는 제3 층간 절연막(214)이 구비될 수 있다. 상기 제2 및 제3 층간 절연막(210, 214)에는 상기 콘택 플러그들(208) 중 나머지 일부와 연결되는 스토리지 노드 콘택들(216)이 구비된다. 상기 스토리지 노드 콘택(216)들 상에는 각각 커패시터(218)들이 구비된다. 상기 커패시터(218)는 하부 전극, 유전막 및 상부 전극이 적층되는 형상을 갖는다.
상기 커패시터(218)는 높은 축적 용량을 가져야 하므로 하부 전극의 표면적이 매우 넓어야 한다. 이를 위하여, 상기 커패시터(218)는 높이가 매우 높은 형상을 갖는다. 상기 커패시터(218)는 셀 영역인 제2 영역에만 구비된다. 그러므로, 상기 커패시터(218)가 구비되지 않은 상기 제1 영역에 비해, 상기 제2 영역에 형성되는 패턴 구조물의 높이가 매우 높다.
상기 제3 절연막(214) 상에 상기 커패시터(218)를 덮는 절연막 구조물(222)이 구비된다. 상기 절연막 구조물(222)은 상부면의 높이는 적어도 상기 커패시터(218)의 상부면 높이보다 더 높은 것이 바람직하다.
상기 절연막 구조물(222)은 도 1을 참조로 설명한 것과 동일한 형상 및 구조를 가질 수 있다. 간단하게 설명하면, 상기 절연막 구조물(222)에서, 제1 부위(A)의 상부면은 상기 제2 및 제3 부위(B, C)의 상부면보다 돌출될 수 있다. 상기 절연막 구조물(222)에서 제1 부위(A)에는 돌출된 형상의 필러 패턴(224)이 포함되고, 상기 제2 및 제3 부위(B, C)의 상부면은 평탄한 형상을 갖는다. 또한, 상기 제2 및 제3 부위(B, C)의 상부면 높이는 실질적으로 동일할 수 있다.
상기 필러 패턴(224)의 측면은 상기 제2 부위로 향하는 제1 면과 상기 제3 부위로 향하는 제2 면을 포함할 수 있다. 상기 필러 패턴(224)의 제1 면은 수직 경사보다는 완만한 경사를 가질 수 있다. 상기 필러 패턴(224)의 제2 면은 계단 형상을 가질 수 있다. 상기 필러 패턴(224)의 제2 면은 상기 제1 면보다 더 완만한 경사를 가질 수 있다. 상기 필러 패턴(224)의 제2 면에 형성된 계단층은 2층 이상일 수 있다.
본 실시예에 따른 절연막 구조물은 평탄화를 위한 연마 공정을 수행하기에 매우 적합하다. 따라서, 상기 절연막 구조물을 사용하는 경우, 하부에 형성된 구조물의 손상없이 평탄한 층간 절연막을 제공할 수 있다.
도 13 및 도 14는 도 12에 도시된 반도체 소자의 절연막 구조물을 형성하는 방법을 나타내는 단면도들이다.
도 13을 참조하면, 제1 영역 및 제2 영역이 구분되는 기판(200)을 마련한다. 상기 제1 영역의 기판(200) 상에는 페리용 트랜지스터들(204)을 형성한다. 상기 제2 영역의 기판 (200)상에는 셀 트랜지스터들(202)을 형성한다. 도시하지는 않았지만, 상기 셀 트랜지스터들(202)은 매립형 트랜지스터로 형성할 수도 있다.
상기 기판(200) 상에 제1 층간 절연막(206)을 형성한다. 상기 제1 층간 절연막(206)을 관통하여 상기 셀 트랜지스터의 소오스 드레인과 각각 연결되는 콘택 플러그들(208)을 형성한다.
상기 제1 층간 절연막(206) 상에 평탄화된 제2 층간 절연막(210)을 형성한다. 상기 제2 층간 절연막(210)에 상기 콘택 플러그들(208) 중 일부와 연결되는 비트 라인 구조물(212)을 형성한다. 상기 제2 층간 절연막(210) 상에는 상기 비트 라인 구조물(212)을 덮는 평탄화된 제3 층간 절연막(214)을 형성한다. 상기 제2 및 제3 층간 절연막(214)에 상기 콘택 플러그들(208) 중 나머지 일부와 연결되는 스토리지 노드 콘택들(216)을 형성한다. 또한, 상기 스토리지 노드 콘택들(216) 상에 각각 커패시터들(218)을 형성한다.
상기 커패시터들(218)은 상기 제2 영역의 기판(200) 상에만 형성된다. 그러므로, 상기 제2 영역은 상기 제1 영역에 비해 높은 단차를 갖게 된다.
도 14를 참조하면, 상기 제3 층간 절연막(214) 상에 상기 커패시터들(218)을 덮는 제1 절연막(220)을 형성한다. 상기 제1 절연막(220)은 하부 구조의 토폴로지에 따른 프로파일을 갖는다. 그러므로, 상기 커패시터들(218)이 형성된 제2 영역과 상기 커패시터들(218)이 형성되지 않은 제1 영역 상에 각각 위치하는 제1 절연막(220)은 동일한 상부면 높이를 갖지 않게 되며 비교적 큰 단차가 생기게 된다.
이 후, 상기 제1 절연막에 대해 도 3 내지 도 7을 참조로 설명한 것과 동일한 공정을 수행한다. 따라서, 도 12에 도시된 것과 같이, 필러 패턴(224)을 포함하는 절연막 구조물(222)이 형성된다. 상기 절연막 구조물(222)에서 필러 패턴(224)의 제2 면은 계단 형상을 갖고 매우 완만한 경사를 갖는다. 상기 필러 패턴(224)의 제2 면의 계단층(20a, 20b)은 2층 이상일 수 있다. 그러므로, 상기 절연막 구조물(222)은 연마 공정을 수행하기에 매우 적합하다.
따라서, 후속의 화학 기계적 연마 공정을 이용하여 용이하게 필러 패턴을 제거함으로써 최종적으로 원하는 정도의 평탄도를 갖는 막을 수득할 수 있다.
실시예 4
도 15는 본 발명의 일 실시예에 따른 반도체 소자의 절연막 구조물을 나타내는 단면도이다.
이하에서 설명하는 반도체 소자는 수직형 비휘발성 메모리 소자일 수 있다.
도 15를 참조하면, 제1 영역 및 제2 영역이 구분되는 반도체 기판(300)이 마련된다. 상기 제1 영역은 페리 영역이고, 상기 제2 영역은 셀 영역일 수 있다.
상기 기판(300)의 제1 영역에는 페리 회로를 이루는 소자들이 구비될 수 있다. 상기 기판(300)의 제2 영역에는 셀 어레이를 이루는 소자들 및 배선들이 구비될 수 있다.
예를들어, 상기 기판(300)의 제2 영역에는 수직 방향으로 연장되는 채널 필러 구조물들(310)을 포함할 수 있다. 상기 채널 필러 구조물들(310)은 어레이 형상을 가지면서 배치될 수 있다. 상기 채널 필러 구조물들(310)을 둘러싸면서 수평 방향으로 연장되는 형상의 워드 라인 구조물들(308)이 구비된다. 상기 워드 라인 구조물들(308)은 상기 채널 필러 구조물들(310)의 연장 방향인 수직 방향으로 서로 일정 간격으로 이격되면서 적층되는 구조를 가질 수 있다. 상기 각각의 채널 필러 구조물들(310)에 수직하게 배치되는 워드 라인 구조물들(308)은 각각 셀 트랜지스터들의 게이트로 제공된다. 상기 워드 라인 구조물들(308) 사이에는 층간 절연막들(306)이 구비된다. 따라서, 상기 기판(300)의 제2 영역에는 상기 층간 절연막(306) 및 워드 라인 구조물들(308)이 번갈아 적층되고, 상기 채널 필러 구조물을 포함하는 셀 구조물(312)이 구비된다.
상기 적층된 워드 라인 구조물들(308)은 상부에서 하부로 갈수록 워드 라인 구조물(308)의 수평 방향 길이가 더 긴 형상을 가질 수 있다. 따라서, 상기 적층된 워드 라인 구조물(308)의 가장자리 부위는 계단 형상을 가질 수 있다.
상기 기판(300)의 제1 영역에는 페리용 트랜지스터들(302)이 구비된다. 상기 페리용 트랜지스터들(302)은 플레너 트랜지스터의 형상을 가질 수 있다. 즉, 상기 기판의 제1 영역에는 채널 필러 구조물들(310) 및 워드 라인 구조물들(308)이 구비되지 않는다.
이와같이, 상기 기판(300)의 제2 영역에만 상기 셀 구조물(312)이 구비된다. 그러므로, 상기 셀 구조물(312)이 구비되지 않은 상기 제1 영역에 비해, 상기 제2 영역에 형성되는 패턴 구조물들의 높이가 매우 높다.
상기 제1 및 제2 영역의 기판(300) 상에는 상기 채널 필러 구조물들(310)을 덮는 절연막 구조물(316)이 구비된다. 상기 절연막 구조물(316)의 상부면의 높이는 적어도 상기 셀 구조물(312)의 상부면 높이보다 더 높은 것이 바람직하다.
상기 절연막 구조물(316)은 도 1을 참조로 설명한 것과 동일한 형상 및 구조를 가질 수 있다. 간단하게 설명하면, 상기 절연막 구조물(316)의 제1 부위(A)에는 돌출된 필러 패턴(318)이 포함된다. 상기 절연막 구조물(316)의 제2 및 제3 부위(B, C)는 평탄한 상부면을 갖는다.
상기 필러 패턴(318)의 측면은 상기 제2 부위(B)로 향하는 제1 면과 상기 제3 부위(C)로 향하는 제2 면을 포함할 수 있다. 상기 필러 패턴(318)의 제1 면은 수직 경사보다는 완만한 경사를 가질 수 있다. 상기 필러 패턴(318)의 제2 면은 계단 형상을 가질 수 있다. 즉, 상기 필러 패턴의 제2 면에는 2층 이상의 계단층(30a, 30b)이 포함된다. 상기 필러 패턴(318)의 제2 면은 상기 제1 면보다 더 완만한 경사를 가질 수 있다.
본 실시예에 따른 절연막 구조물은 평탄화를 위한 연마 공정을 수행하기에 매우 적합하다. 따라서, 상기 절연막 구조물을 사용하는 경우, 하부에 형성된 구조물의 손상없이 평탄한 층간 절연막을 제공할 수 있다.
도 16 및 도 17은 도 15에 도시된 반도체 소자의 절연막 구조물을 형성하는 방법을 나타내는 단면도들이다.
도 16을 참조하면, 제1 영역 및 제2 영역이 구분되는 기판(300)을 마련한다. 상기 제1 영역의 기판(300) 상에는 페리용 트랜지스터들(302)을 형성한다.
상기 제2 영역의 기판(300) 상에는 수직 방향으로 연장되는 채널 필러 구조물들(310)을 형성한다. 상기 채널 필러 구조물들(310)을 둘러싸면서 수평 방향으로 연장되는 형상의 워드 라인 구조물들(308)을 형성한다. 상기 워드 라인 구조물들(308)은 상기 채널 필러 구조물들(310)의 연장 방향인 수직 방향으로 서로 일정 간격으로 이격되면서 적층되는 구조를 가질 수 있다. 상기 워드 라인 구조물들(308) 사이에는 층간 절연막들(306)을 형성한다. 이와같이, 상기 제2 영역의 기판(300)에, 상기 채널 필러 구조물들(310), 워드 라인 구조물들(308) 및 층간 절연막들(306)을 포함하는 셀 구조물(312)을 형성한다.
상기 적층된 워드 라인 구조물들(308)은 상부에서 하부로 갈수록 워드라인 구조물(308)의 수평 방향 길이가 더 긴 형상을 갖도록 형성될 수 있다. 따라서, 상기 적층된 워드 라인 구조물(308)의 가장자리 부위는 계단 형상을 가질 수 있다.
도 17을 참조하면, 상기 기판(300) 상에 상기 셀 구조물(312)을 덮는 제1 절연막(314)을 형성한다. 상기 제1 절연막(314)은 하부 구조의 토폴로지에 따른 프로파일을 갖는다. 그러므로, 상기 채널 필러 구조물들(310)이 형성된 제2 영역과 상기 채널 필러 구조물들(310)이 형성되지 않은 제1 영역 상에 각각 위치하는 제1 절연막(314)은 동일한 높이를 갖지 않게 되며 비교적 큰 단차가 생기게 된다.
이 후, 상기 제1 절연막(314)에 대해 도 3 내지 도 7을 참조로 설명한 것과 동일한 공정을 수행하여 도 15에 도시된 것과 같이 필러 패턴(318)을 포함하는 절연막 구조물(316)을 형성한다. 상기 절연막 구조물(316)에서 필러 패턴(318)의 제2 면은 계단 형상을 갖고 매우 완만한 경사를 갖는다. 그러므로, 상기 절연막 구조물(316)은 연마 공정을 수행하기에 매우 적합하다.
따라서, 후속의 화학 기계적 연마 공정을 이용하여 용이하게 필러 패턴(318)을 제거함으로써 최종적으로 원하는 정도의 평탄도를 갖는 막을 수득할 수 있다.
상기 설명한 것과 같이, 본 발명에 의하면 화학 기계적 연마 공정을 통해 용이하게 평탄화할 수 있는 절연막 구조물이 제시된다. 따라서, 본 발명은 패턴 구조물들이 고단차를 갖는 다양한 반도체 소자들에 사용될 수 있다.
100 : 반도체 기판 102 : 제1 패턴 구조물
104 : 제2 패턴 구조물 110 : 절연막 구조물
114, 114a : 필러 패턴

Claims (10)

  1. 제1 영역 및 제2 영역이 구분되는 기판;
    상기 제1 영역의 기판에 구비되고 제1 높이를 갖는 제1 패턴 구조물;
    상기 제2 영역의 기판에 구비되고 상기 제1 높이보다 높은 제2 높이를 갖는 제2 패턴 구조물; 및
    상기 기판 상에, 상기 제2 패턴 구조물의 상부면보다 높은 상부면을 갖고, 상기 제1 및 제2 패턴 구조물을 덮는 형상을 갖고, 상기 제1 및 제2 영역의 경계 부위 상에는 돌출된 형상의 필러 패턴을 포함하는 절연막 구조물을 포함하고,
    상기 필러 패턴은 상기 제1 영역으로 향하는 제1 면 및 제2 영역으로 향하는 제2 면을 포함하고 상기 필러 패턴의 상기 제2 면이 계단 형상을 갖고, 상기 제2 면은 2층 이상의 계단층을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서, 상기 필러 패턴의 높이 : 너비의 비는 1 : 2 내지 10인 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서, 상기 필러 패턴 양측에 위치하는 상기 절연막 구조물의 상부면은 동일한 높이를 갖고 평탄면을 갖는 것을 특징으로 하는 반도체 소자.
  6. 제1 영역의 기판에 제1 높이를 갖는 제1 패턴 구조물을 형성하는 단계;
    제2 영역의 기판에 상기 제1 높이보다 높은 제2 높이를 갖는 제2 패턴 구조물을 형성하는 단계;
    상기 제2 패턴 구조물의 상부면보다 높은 상부면을 가지면서 상기 제1 및 제2 패턴 구조물을 덮고, 상기 제1 및 제2 영역 사이에 단차부를 갖는 제1 절연막을 형성하는 단계;
    상기 제1 영역 및 상기 제1 영역과 인접하는 상기 제2 영역의 가장자리 일부에 위치하는 상기 제1 절연막을 덮는 제1 포토레지스트 패턴을 형성하는 단계;
    상기 제1 포토레지스트 패턴을 이용하여 노출된 상기 제1 절연막의 일부를 식각하여 계단층을 포함하는 제2 절연막을 형성하는 단계;
    상기 제1 포토레지스트 패턴의 측벽 및 상부면이 일부 제거되도록 트리밍하여 제2 포토레지스트 패턴을 형성하는 단계; 및
    상기 제2 포토레지스트 패턴을 이용하여 노출된 제2 절연막을 일부를 식각하여, 상기 제1 및 제2 영역의 경계 부위 상에 적어도 일측벽이 계단 형상을 갖는 돌출된 형상의 필러 패턴을 포함하는 절연막 구조물을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  7. 제6항에 있어서, 상기 절연막 구조물을 형성하기 위한 마지막 식각 공정에서, 상기 필러 패턴 일 측의 제1 영역 상에 위치하는 절연막 구조물과 상기 필러 패턴의 다른 일 측의 제2 영역 상에 위치하는 절연막 구조물의 상부면이 동일한 높이를 갖도록 상기 제2 절연막을 식각하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제6항에 있어서, 상기 제1 절연막의 단차부의 높이와, 상기 제1 영역과 인접하는 상기 단차부의 가장자리로부터 상기 제1 포토레지스트 패턴의 일측 가장자리까지의 수평 거리의 비가 1 : 2 내지 10이 되도록 상기 제1 포토레지스트 패턴을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제6항에 있어서, 상기 제2 포토레지스트 패턴을 이용하여 노출된 제2 절연막을 일부를 식각하는 단계 이 후에,
    i) 상기 제2 포토레지스트 패턴의 측벽 및 상부면이 일부 제거되도록 트리밍하여 제3 포토레지스트 패턴을 형성하는 단계;
    ii) 상기 제3 포토레지스트 패턴을 이용하여 노출된 절연막 부위를 일부 식각하는 단계; 및
    iii) 상기 i) 및 ii) 단계를 적어도 1회 반복 수행하는 단계를 더 포함하여 절연막 구조물을 형성하는 단계를 수행하는 반도체 소자의 제조 방법.
  10. 제9항에 있어서, 상기 절연막 구조물을 형성하기 위한 마지막 식각 공정에서 식각 마스크로 사용되는 포토레지스트 패턴의 가장자리 부위는 상기 제1 절연막에서 상대적으로 높은 단차부 상에 위치하도록 형성되어, 상기 제1 절연막에서 상대적으로 낮은 단차부 부위를 모두 덮는 것을 특징으로 하는 반도체 소자의 제조 방법.
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