TW201906089A - 動態隨機存取記憶體及其製造方法 - Google Patents
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Abstract
一種動態隨機存取記憶體。多個隔離結構位於基底中，定義出沿第一方向排列的多個主動區域。所述基底具有沿所述第一方向延伸且穿過所述多個隔離結構與所述多個主動區域的溝渠。埋入式字元線設置於所述溝渠中。多個閘介電層位於所述多個主動區域所述溝渠中，覆蓋部分所述溝渠的表面，且環繞包覆所述埋入式字元線。蓋層覆蓋所述埋入式字元線。穿過所述多個主動區域與所述多個隔離結構的所述埋入式字元線的第二側的頂面的高度低於所述埋入式字元線的第一側的頂面的高度。
Description
本發明是有關於一種動態隨機存取記憶體及其製造方法。
隨著動態隨機存取記憶體設計的尺寸不斷縮小，半導體裝置不斷的往高積集度發展，動態隨機存取記憶體的效能，尤其是刷新效能（refresh performance）會受到閘極引發汲極漏電流（gate Induce drain leakage, GIDL）的影響。因此，如何有效地降低閘極引發汲極漏電流成為本領域重要的研究課題。
本發明提供一種動態隨機存取記憶體及其製造方法，可降低閘極引發汲極漏電流，提高其刷新效能。
本發明實施例提出一種動態隨機存取記憶體，包括基底、多個隔離結構、埋入式字元線、多個閘介電層以及蓋層。所述多個隔離結構位於所述基底中，定義出沿第一方向排列的多個主動區域。所述基底具有沿所述第一方向延伸且穿過所述多個隔離結構與所述多個主動區域的溝渠。埋入式字元線，設置於所述基底的所述溝渠中。所述埋入式字元線沿所述第一方向延伸，穿過所述多個主動區域與所述多個隔離結構。所述多個閘介電層，位於所述多個主動區域中，覆蓋部分所述溝渠的表面，且環繞包覆所述埋入式字元線。蓋層覆蓋所述埋入式字元線。穿過所述多個主動區域與所述多個隔離結構的所述埋入式字元線的第二側的頂面的高度低於所述埋入式字元線的第一側的頂面的高度。
本發明實施例又提出一種動態隨機存取記憶體的製造方法，包括以下步驟。在基底中形成多個隔離結構，以定義出沿第一方向排列的多個主動區域。移除沿所述第一方向交替排列的部分所述多個隔離結構以及所述多個主動區域的部分基底，以形成沿所述第一方向延伸的溝渠。在所述多個主動區域中形成多個閘介電層，以覆蓋部分所述溝渠的表面。形成沿第一方向延伸的埋入式字元線於所述溝渠中，所述埋入式字元線穿過所述多個主動區域與所述多個隔離結構。形成所述埋入式字元線包括形成第一導體層與第二導體層。所述第一導體層環繞所述第二導體層，覆蓋所述第二導體層的底面與側壁。移除部分所述第一導體層，以在所述埋入式字元線與所述多個閘介電層之間形成第一凹陷，以及在所述埋入式字元線與所述多個隔離結構之間形成第二凹陷，所述第一凹陷與所述第二凹陷彼此連通且構成沿第一方向延伸的凹陷。形成蓋層，覆蓋所述埋入式字元線。
基於上述，本發明實施例之動態隨機存取記憶體及其製造方法，可降低閘極引發汲極漏電流，提高其刷新效能。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
現將參照圖式詳述本發明的實施例。在以下不同的實施例中，相同元件符號在圖式與描述中用來表示相同的組件，為簡要起見，不重複提及其材料、形成方法等。
請參照圖1A、圖1B及圖1C，提供基底10，基底10例如是半導體基底、半導體化合物或是半導體合金。
接著在基底10上形成隔離結構11，以定義出多個主動區域12。在第一方向D1上，隔離結構11與主動區域12交替排列。
請參照圖1A，在一些實施例中，主動區域12呈條狀且排列成一個陣列。相鄰兩行的主動區域12例如是彼此呈鏡像配置。舉例來說，圖1中R1與R2為基底10的兩個主動區行R1與R2。在主動區行R1中，主動區域12的長邊方向與第二方向D2呈現非正交而具有夾角θ。主動區行R2中的主動區域8的長邊方向與第二方向D2呈現非正交而具有夾角（180º-θ）。但本發明並不僅限於此，相鄰兩個主動區行R1和R2也可以是非鏡像配置。
請參照圖1A與圖1B，在基底10上形成圖案化的硬罩幕層13。圖案化的硬罩幕層13具有開口14。開口14沿第一方向D1延伸，裸露出交替排列的部分隔離結構11與部分主動區域12。
請繼續參照圖1A、圖1B及圖1C，以圖案化的硬罩幕層13為罩幕，移除開口14所裸露的部分隔離結構11以及主動區域12中的部分基底10，以形成溝渠15。請參照圖1C，溝渠15沿第一方向D1延伸，其包括位於主動區域12中的第一溝渠15a以及位於隔離結構11中的第二溝渠15b，且第一溝渠15a與第二溝渠15b彼此連通。在一些實施例中，位於主動區域12中的第一溝渠15a的底面為非平坦的表面，而呈凸起結構，例如是呈三角錐形。第二溝渠15b的底面例如為平坦的表面。但本發明並不以此為限，第一溝渠15a與第二溝渠15b的底面均可為平坦或非平坦的表面。
請繼續參照圖1A、圖1B及圖1C，接著於主動區域12中的第一溝渠15a所裸露的基底10的表面上形成閘介電層16。閘介電層16覆蓋第一溝渠15a的底面與側壁。在一些實施例中，閘介電層16還覆蓋圖案化的硬罩幕層13的表面（未繪示）。閘介電層16的材料包括絕緣材料。絕緣材料例如是氧化矽。其形成的方法例如是熱氧化法或化學氣相沉積法。
接著，在溝渠15中形成埋入式字元線17。埋入式字元線17可為單層或多層結構。在一些實施例中，埋入式字元線17為兩層結構，其包括第一導體層37與第二導體層47。第一導體層37環繞包覆第二導體層47的底面與側壁。第一導體層37可做為黏著層或阻障層。第一導體層37的材料例如是金屬氮化物，例如是氮化鈦或氮化鉭。第二導體層47的材料例如是金屬或金屬合金，例如是鎢、鋁、銅或其合金。埋入式字元線17形成的方法例如是利用化學氣相沉積法或物理氣相沉積法依序在基底10上形成第一導體材料層與第二導體材料層。所述第一導體材料層與第二導體材料層覆蓋基底10的表面且填入溝渠15中。之後，以例如是回蝕刻的方式，移除基底10表面以及部分溝渠15中的部分第一導體材料層與第二導體材料層，以形成第一導體層37與第二導體層47。
請參照圖1A至圖1C，埋入式字元線17位於基底10中，其沿第一方向D1延伸，穿過主動區域12與隔離結構11，並且沿第二方向D2排列。請參照圖1A，在一些實施例中，同一主動區行R1或R2有兩條埋入式字元線17穿過。所述兩條埋入式字元線17之彼此相鄰的兩側分別為第一側（或稱為內側）18a；而與第一側18a相對應的另一側為埋入式字元線17的第二側（或稱為外側）18b。在主動區域12中的埋入式字元線17的底面、第一側18a與第二側18b的側壁被閘介電層16環繞包覆。在隔離結構11中的埋入式字元線17的底面、第一側18a與第二側18b的側壁被隔離結構11環繞包覆。
請參照圖2A、圖2B及圖2C，在基底10上形成圖案化的罩幕層19。
請參照圖2A，圖案化的罩幕層19覆蓋埋入式字元線17的第一側18a，而裸露出埋入式字元線17的第二側18b。更詳細地說，圖案化的罩幕層19包括多個罩幕圖案19a。每個罩幕圖案19a沿著第一方向D1延伸，其覆蓋穿過同一主動區行R1或R2的兩條埋入式字元線17的第一側18a的第一導體層37以及第二導體層47的表面、其第一側18a的側壁上的閘介電層16，並且覆蓋所述兩條埋入式字元線17中間的主動區域12與隔離結構11上的圖案化的硬罩幕層13。罩幕圖案19a與相鄰的圖案化的硬罩幕層13之間的間隙G，裸露出埋入式字元線17的第二側18b的第一導體層37和第二導體層47表面，並且裸露出埋入式字元線17的第二側18b的側壁上的閘介電層16。在一些實施例中，每個罩幕圖案19a的寬度L與相鄰兩個罩幕圖案19a之間的距離S的比例在1:1.5~1:2.5之間。在一示範實施例中，每個罩幕圖案19a的寬度L例如是54nm。相鄰兩個罩幕圖案19a之間的距離S例如是106nm，但本發明並不以此為限。寬度L與距離S的值可依據不同技術節點（technology node）的字元線間距（pitch）來決定。
請參照圖2D，在另一些示範性實施例中，在形成圖案化的罩幕層19之前，還包括形成絕緣層30，以覆蓋基底10的表面並且填入於溝渠15之中。所述絕緣層30可為單層或多層結構，其材料與圖案化的硬罩幕層13的材料可相同或不同。
請參照圖3A、圖3B及圖3C，以圖案化的罩幕層19以及圖案化的硬罩幕層13為罩幕，移除間隙G所裸露的部分第一導體層37，以形成具有凹陷20的第一導體層37a。埋入式字元線17第二側18b的第一導體層37a上具有凹陷20，而埋入式字元線17第一側18a的第一導體層37a上不具有凹陷20。換言之，埋入式字元線17為不對稱結構。在埋入式字元線17的第一側18a，第一導體層37因被圖案化的罩幕層19覆蓋而未被移除，因此其高度較高；而在埋入式字元線17的第二側18b，第一導體層37因未被圖案化的罩幕層19覆蓋而被部分移除，因此其高度較低。移除的方式例如是蝕刻，蝕刻包括乾式蝕刻。乾式蝕刻的蝕刻劑（etchant）例如是選擇對於第一導體層37與第二導體層47之間具有高蝕刻選擇比且對於第一導體層37與閘介電層16之間具有高蝕刻選擇比者。乾式蝕刻例如是使用鹵素氣體與鈍氣的混合氣體。在一些實施例中，乾式蝕刻使用氟氣與氬氣的混合氣體。之後移除圖案化的罩幕層19，移除的方式例如是利用灰化製程（例如氧電漿灰化製程）、濕式移除製程或其組合。
在一些在圖案化的罩幕層19下方具有絕緣層30的實施例中（圖3D），圖案化的製程是以圖案化的罩幕層19為罩幕，蝕刻未被罩幕層19覆蓋的絕緣層30，使得圖案化的罩幕層13裸露出來。之後再以圖案化的罩幕層19以及圖案化的罩幕層13為罩幕，蝕刻圖案化的罩幕層19與圖案化的罩幕層13之間的間隙G1（即，埋入式字元線17的第二側18b）所裸露的部分第一導體層37，以形成具有凹陷20的第一導體層37a。之後移除圖案化的罩幕層19以及絕緣層30。
請繼續參照圖3B，在一些實施例中，凹陷20的剖面呈矩形、方形、圓形、橢圓形或其組合。請繼續參照圖3A，凹陷20沿第一方向D1延伸，穿過主動區域12與隔離結構11。凹陷20包括彼此連通的第一凹陷20a以及第二凹陷20b。第一凹陷20a位於主動區域12中；第二凹陷20b位於隔離結構11中。在主動區域12中，第一凹陷20a位於埋入式字元線17的第二導體層47與閘介電層16之間。具體地說，第一凹陷20a的底面為埋入式字元線17的第一導體層37a，其側壁為第二導體層47與閘介電層16。在隔離結構11中，第二凹陷20b位於埋入式字元線17的第二導體層47與隔離結構11之間。具體地說，第二凹陷20b的底面為埋入式字元線17的第一導體層37，第二凹陷20b的側壁為第二導體層47與隔離結構11。在主動區域12中的第一凹陷20a的一側的側壁為閘介電層16，而在隔離結構11中的第二凹陷20b的同一側的側壁為隔離結構11。由於閘介電層16與隔離結構11非共平面，因此，由第一凹陷20a與第二凹陷20b所組成的凹陷20，其上視圖為沿著第一方向D1延伸的非直線的溝渠，例如是蜿蜒的溝渠。
請參照圖4A、圖4B及圖4C，在基底10上形成蓋層21。在一些實施例中，蓋層21覆蓋圖案化的罩幕層13，並且填入於溝渠15之中，覆蓋埋入式字元線17的表面，並且填滿凹陷20。蓋層21的材料包括絕緣材料。絕緣材料例如是氧化矽、氮化矽、氮氧化矽或其組合。蓋層21的形成方法例如是選擇階梯覆蓋性佳的沉積法,例如是原子層化學氣相沉積法（ALD）。接著在蓋層21上形成介電層22，以覆蓋蓋層21並填滿溝渠15。
請參照圖5A、圖5B及圖5C，移除基底10表面上的介電層22、蓋層21以及圖案化的罩幕層13，留下介電層22a與蓋層21a。介電層22a沿著第一方向D1延伸，覆蓋蓋層21a。蓋層21a覆蓋埋入式字元線17的第二導體層47的頂面、第一導體層37a的頂面以及閘介電層16的部分側壁並與之接觸。在本實施例中，蓋層21a填入於凹陷20之中，因此，在埋入式字元線17的第二側18b的蓋層21a覆蓋第二導體層47的頂面、頂角、部分側壁、第一導體層37a的頂面以及閘介電層16的部分側壁並與之接觸。
接著在基底10上形成其他構件。例如是在埋入式字元線17兩側的主動區域12內的基底10中形成源極與汲極區23。接著形成介電層24、位元線接觸窗25、電容器接觸窗26、位元線27、電容器28以及介電層29。位於埋入式字元線17兩側的主動區域12中包括位元線接觸窗25與電容器接觸窗26。位元線27藉由位元線接觸窗25與主動區域12的源極與汲極區23其中之一電性連接。電容器28藉由電容器接觸窗26與主動區域12的源極與汲極區23之另一電性連接。
請參照圖5A，位元線27位於基底10上方，其沿第二方向D2延伸，穿過隔離結構11、主動區域12以及埋入式字元線17，且沿第一方向D1排列。在一些實施例中，埋入式字元線17及位元線27彼此垂直。
在本實施例中，每一個主動區域12被兩條埋入式字元線17穿過。電容器28位於埋入式字元線17第二側18b的主動區域12中。同一主動區行R1/R2的電容器28沿著第一方向D1排成兩行。而且，在一些實施例中，同一主動區行R1中相鄰兩個主動區域12的兩個沿第一方向D1相鄰的電容器28，會與相鄰主動區行R2中相鄰兩個主動區域12的兩個沿第一方向D1相鄰的電容器28排成一列。換言之，在主動區行R1或R2上的電容器28排列成一個陣列。從另一方面來說，在沿第一方向D1上，設置在埋入式字元線17的第二側18b的電容器28排列成一行，其與位元線27交替排列。在沿第二方向D2上，設置在位元線27同一側的電容器28排列成一列。在同一主動區行R1/R2中，同一列的兩個電容器28則是位於不同的主動區12上且在相鄰兩條位元線27的第二側18b。
請參照圖5B及圖5C，在本實施例的動態隨機存取記憶體中，埋入式字元線在其第二側的頂面高較低於第一側的頂面的高度。如此可降低閘極引發汲極漏電流（gate Induce drain leakage, GIDL），有助於提高刷新效能（refresh performance）。此外，由於凹陷僅是藉由移除埋入式字元線第二側的部分第一導體層而形成的，第二導體層並未移除，因此埋入式字元線的電阻值並不會受到太大的影響，從而也可維持其寫入恢復時間（tWR）方面的效能。
請參照圖6A至圖6C，為了簡要起見，圖6A中未繪示蓋層21/21a以及介電層22/22a。第二實施例與第一實施例的差異在於蓋層21並未填滿凹陷20，僅是覆蓋其上方，且在蓋層21與第一導體層37之間的凹陷20處形成氣隙（air gap）30。詳細說明如下。
請參照圖6A、圖6B及圖6C。在依照上述第一實施例中對應圖3、圖3B及圖3C在埋入式字元線17中形成凹陷20之後，在基底10上形成蓋層21。蓋層21覆蓋基底10的上方，且填入溝渠15中，覆蓋在溝渠15的側壁以及溝渠15的底部。在本實施例中，蓋層21未將凹陷20填滿，甚至完全未填入凹陷20之中，而在第一導體層37a上形成氣隙（air gap）30。在本實施例中，蓋層21的形成方法是選擇階梯覆蓋性較差的沉積法，其可以是化學氣相沉積法（CVD），例如是電漿增強化學氣相沉積法（PECVD）。接著在蓋層21上形成介電層22，以覆蓋基底10的上方並填入溝渠15中。介電層22的形成方法例如是化學氣相沉積法。
請參照圖6B，氣隙30包括第一氣隙30a與第二氣隙30b。第一氣隙30a形成在主動區域12中的第一凹陷20a內；第二氣隙30b形成在隔離結構11中的第二凹陷20b內。在一些實施例中，氣隙30中可填充氣體，如空氣或惰性氣體。但本發明並不以此為限，在另一些實施例中，氣隙30中也可以是真空，但並非高真空。
請參照圖6A，在一些實施例中，氣隙30位於埋入式字元線17的第二側18b，沿第一方向D1延伸，穿過主動區域12與隔離結構11。氣隙30沿B-B’線段的剖面呈矩形、方形、圓形、橢圓形或其組合。在一些實施例中，氣隙30與埋入式字元線17大致平行設置，且兩者的數量相同。
請繼續參照圖6A、圖6B及圖6C，氣隙30包括位於主動區域12中的第一氣隙30a以及位於隔離結構11中的第二氣隙30b。在主動區域12中，第一氣隙30a被埋入式字元線17、閘介電層16以及蓋層21環繞包覆。具體地說，在主動區域12中，第一氣隙30a的底面為第一導體層37a，其頂面為蓋層21，其兩側壁為第二導體層47以及閘介電層16。在隔離結構11中，第二氣隙30b被埋入式字元線17、隔離結構11以及蓋層21環繞包覆。更具體地說，在隔離結構11中，氣隙30的底面為第一導體層37，其頂面為蓋層21，其兩側壁為第二導體層47以及隔離結構11。
接著可進行與第一實施例中對應圖5A至圖5C大致相同的製程。
本實施例之動態隨機存取記憶體具有氣隙，且氣體形成於埋入式字元線的一側，如此可降低埋入式字元線與其側邊的源極與汲極區的之間的電場，可更佳地降低閘極引發汲極漏電流（gate Induce drain leakage, GIDL），提高其刷新效能（refresh performance）。
請參照圖7A至圖7C，為了簡要起見，圖7A中未繪示位於凹陷20之外的蓋層21/21a以及介電層22/22a。第三實施例與第一/第二實施例的差異在於在形成凹陷20時，埋入式字元線17第二側18b的部分第二導體層47也同時被移除。且所形成的氣隙30被蓋層21環繞包覆。詳細說明如下。
請參照圖7A、圖7B及圖7C，在依照上述第一實施例中對應圖2A、圖2B及圖2C在埋入式字元線17第一側18a上形成圖案化的罩幕層19的步驟之後，以圖案化的罩幕層19以及圖案化的硬罩幕層13為罩幕，移除埋入式字元線17第二側18b的部分第一導體層37以及部分第二導體層47，以形成具有凹陷20的第一導體層37a以及第二導體層47a。移除的方式例如是蝕刻，蝕刻包括乾式蝕刻。在一些實施例中，乾式蝕刻例如是選擇對於第一導體層37與第二導體層47的蝕刻選擇比較低的蝕刻氣體。第一導體層37對第二導體層47的蝕刻選擇比約為1，例如是1:1~3:1。在一些示範實施例中，蝕刻氣體例如是選用氯氣。
請參照圖7A、圖7B及圖7C，凹陷20包括位於主動區域12中的第一凹陷20a，以及位於隔離結構11中的第二凹陷20b。與第一及第二實施例不同的是，凹陷20的底面包括第一導體層37a與第二導體層47a。具體地說，在主動區域12中，第一凹陷20a的底面為第一導體層37a與第二導體層47a，其兩側壁為第二導體層47a與閘介電層16。在隔離結構11中，第二凹陷20b的底面為第一導體層37a與第二導體層47a，其兩側壁為第二導體層47a與隔離結構11。依據蝕刻劑對於第一導體層37與第二導體層47的蝕刻特性的不同，所形成的凹陷20可以是具有平坦的底面或是具有階梯的底面（未繪示）。
請參照圖7B，接著形成蓋層21。在一些實施例中，蓋層21覆蓋埋入式字元線17，且部分填入於凹陷20中，但未填滿凹陷20，僅覆蓋凹陷20的底部、側壁及上方，即環繞包覆凹陷20，以形成氣隙30。在另一些實施例中，蓋層21並未填入凹陷20中，與第二實施例類似，僅覆蓋凹陷20的上方。相對應地，氣隙30包括第一氣隙30a與第二氣隙30b。更詳言之，第一氣隙30a形成在主動區域12的第一凹陷20a中；第二氣隙30b形成在隔離結構11的第二凹陷20b中。蓋層21的形成方法與第二實施例相同，例如是採用階梯覆蓋性較差的沉積法。之後在蓋層21上形成介電層22。
請參照圖7A、圖7B及圖7C，氣隙30位於埋入式字元線17的第二側18b，被蓋層21環繞包覆，且沿第一方向D1延伸，穿過主動區域12與隔離結構11。換言之，氣隙30包括位於主動區域12中的第一氣隙30a以及位於隔離結構11中的第二氣隙30b。在主動區域12中，第一氣隙30a位於埋入式字元線17與閘介電層16之間。在隔離結構11中，第二氣隙30b位於埋入式字元線17與隔離結構11之間。由於氣隙30沿第一方向D1延伸，因此又可稱為氣隧道。
之後可進行與第一實施例中對應圖5A至圖5C大致相同的製程。
本實施例在形成凹陷時，同時移除部分第一導體層與部分第二導體層，因此後續形成的氣隙比第二實施例的氣隙更大，如此可進一步降低埋入式字元線與其側邊的源極與汲極區的之間的電場，以降低閘極引發汲極漏電流（gate Induce drain leakage, GIDL），提高其刷新效能（refresh performance）。
綜上所述，本發明之動態隨機存取記憶體的埋入式字元線具有不對稱結構，在埋入式字元線的第二側的部分導體層被移除，使其高度較低於第一側的導體層的高度，藉此可降低閘極引發汲極漏電流，提高其刷新效能。在一些實施例中，於埋入式字元線的第二側的高度較低的導體層上方形成氣隙，可降低埋入式字元線與其側邊的源極與汲極區的之間的電場，以進一步降低閘極引發汲極漏電流，提高其刷新效能。此外，由於僅去除埋入式字元線一側的部分的導體層，因此埋入式字元線的電阻值並不會受到太大的影響，進而也可維持其寫入恢復時間（tWR）方面的效能。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10‧‧‧基底
11‧‧‧隔離結構
12‧‧‧主動區域
13、19‧‧‧圖案化的罩幕層
14‧‧‧開口
15‧‧‧溝渠
15a‧‧‧第一溝渠
15b‧‧‧第二溝渠
16‧‧‧閘介電層
17‧‧‧埋入式字元線
18a‧‧‧第一側
18b‧‧‧第二側
19a‧‧‧罩幕圖案
20‧‧‧凹陷
20a‧‧‧第一凹陷
20b‧‧‧第二凹陷
21、21a‧‧‧蓋層
22、22a、24、29‧‧‧介電層
23‧‧‧源極與汲極區
25‧‧‧位元線接觸窗
26‧‧‧電容器接觸窗
27‧‧‧位元線
28‧‧‧電容器
30‧‧‧氣隙
30a‧‧‧第一氣隙
30b‧‧‧第二氣隙
37、37a‧‧‧第一導體層
47、47a‧‧‧第二導體層
圖1A至圖5A為根據本發明之動態隨機存取記憶體的製造方法之第一實施例的上視圖。 圖1B至圖5B分別為圖1A至圖5A中沿B-B’線段的剖面圖。 圖1C至圖5C分別為圖1A至圖5A中沿C-C’線段的剖面圖。 圖2D至圖3D分別為根據本發明一些示範實施例中圖2A至圖3A沿B-B’線段的剖面圖。 圖6A為根據本發明之動態隨機存取記憶體的製造方法之第二實施例的上視圖。 圖6B為圖6A中沿B-B’線段的剖面圖。 圖6C為圖6A中沿C-C’線段的剖面圖。 圖7A為根據本發明之動態隨機存取記憶體的製造方法之第三實施例的上視圖。 圖7B為圖7A中沿B-B’線段的剖面圖。 圖7C為圖7A中沿C-C’線段的剖面圖。
Claims (15)
- 一種動態隨機存取記憶體，包括： 基底； 多個隔離結構，位於所述基底中，定義出沿第一方向排列的多個主動區域，其中所述基底具有沿所述第一方向延伸且穿過所述多個隔離結構與所述多個主動區域的溝渠； 埋入式字元線，設置於所述溝渠中，其中所述埋入式字元線沿所述第一方向延伸，穿過所述多個主動區域與所述多個隔離結構； 多個閘介電層，位於所述多個主動區域中，其中所述多個閘介電層覆蓋部分所述溝渠的表面，且環繞包覆所述埋入式字元線；以及 蓋層，覆蓋所述埋入式字元線， 其中穿過所述多個主動區域與所述多個隔離結構的所述埋入式字元線的第二側的頂面的高度低於所述埋入式字元線的第一側的頂面的高度。
- 如申請專利範圍第1項所述的動態隨機存取記憶體，其中所述埋入式字元線包括第一導體層與第二導體層，且 所述第二導體層，位於所述溝渠中；以及 所述第一導體層，環繞包覆所述第二導體層的底面及部分側壁，且在所述埋入式字元線的所述第二側的所述第一導體層的頂面高度低於在所述埋入式字元線的所述第一側的所述第一導體層的頂面的高度。
- 如申請專利範圍第2項所述的動態隨機存取記憶體，其中所述蓋層與所述埋入式字元線的所述第一側的所述第一導體層的所述頂面接觸，且與所述埋入式字元線的所述第二側的所述第一導體層的所述頂面接觸。
- 如申請專利範圍第2項所述的動態隨機存取記憶體，其中所述蓋層未與所述埋入式字元線的所述第二側的所述第一導體層的所述頂面接觸，而在所述蓋層與所述埋入式字元線的所述第二側的所述第一導體層之間形成氣隙。
- 如申請專利範圍第2項所述的動態隨機存取記憶體，其中在所述埋入式字元線的所述第二側的所述第二導體層的頂面的高度低於在所述埋入式字元線的所述第一側的部分所述第二導體層的頂面的高度。
- 如申請專利範圍第2項所述的動態隨機存取記憶體，其中所述埋入式字元線的所述第二側的所述第一導體層以及所述第二導體層的上方具有氣隙，且所述氣隙被所述蓋層環繞包覆。
- 如申請專利範圍第2項所述的動態隨機存取記憶體，更包括多個電容器，位於所述埋入式字元線的所述第二側，與所述多個主動區域電性連接。
- 如申請專利範圍第2項所述的動態隨機存取記憶體，其中所述埋入式字元線的所述第二側的所述頂面上方具有凹陷，延伸穿過所述多個主動區域與所述多個隔離結構。
- 如申請專利範圍第8項所述的動態隨機存取記憶體，其中所述蓋層未填滿所述凹陷。
- 如申請專利範圍第8項所述的動態隨機存取記憶體，其中所述蓋層覆蓋所述凹陷的側壁與底面，而在其中形成氣隙。
- 一種動態隨機存取記憶體的製造方法，包括： 在基底中形成多個隔離結構，以定義出沿第一方向排列的多個主動區域； 移除沿所述第一方向交替排列的部分所述多個隔離結構以及所述多個主動區域的部分所述基底，以形成沿所述第一方向延伸的溝渠； 在所述多個主動區域中形成多個閘介電層，以覆蓋部分所述溝渠的表面； 形成沿所述第一方向延伸的埋入式字元線於所述溝渠中，所述埋入式字元線穿過所述多個主動區域與所述多個隔離結構，其中形成所述埋入式字元線包括形成第一導體層與第二導體層，所述第一導體層環繞所述第二導體層，覆蓋所述第二導體層的底面與側壁； 移除部分所述第一導體層，以在所述埋入式字元線與所述多個閘介電層之間形成第一凹陷，並在所述埋入式字元線與所述多個隔離結構之間形成第二凹陷，其中所述第一凹陷與所述第二凹陷彼此連通且構成沿所述第一方向延伸的凹陷；以及 形成蓋層，覆蓋所述埋入式字元線。
- 如申請專利範圍第11項之動態隨機存取記憶體的製造方法，其中所述蓋層更填滿所述凹陷。
- 如申請專利範圍第11項之動態隨機存取記憶體的製造方法，其中所述蓋層覆蓋在所述凹陷的上方，並在所述蓋層與所述第一導體層之間的所述凹陷處形成氣隙。
- 如申請專利範圍第11項之動態隨機存取記憶體的製造方法，其中在移除部分所述第一導體層時，更包括移除部分所述第二導體層，且所述蓋層部分填入所述凹陷，覆蓋所述凹陷的表面和上方，以形成被所述蓋層環繞包覆的氣隙。
- 如申請專利範圍第11至第14項中任一項所述之動態隨機存取記憶體的製造方法，更包括在所述埋入式字元線的所述第二側形成電容器，與所述基底電性連接。
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