WO2014115641A1 - 半導体装置の製造方法 - Google Patents

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前川　厚志
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ピーエスフォー ルクスコ エスエイアールエル
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    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches

Definitions

  • the present invention relates to a method for manufacturing a semiconductor device.
  • aspect holes As the density of semiconductor devices such as DRAM (Dynamic Random Access Memory) has increased, holes with higher aspect ratios in interlayer insulating films such as silicon oxide films that make up semiconductor devices (hereafter high (Referred to as aspect holes).
  • DRAM Dynamic Random Access Memory
  • the planar shape of the cylinder hole is preferably circular, but if the closest packing is difficult, an elliptical shape is used. Is desirable.
  • the high aspect hole is formed by a dry etching method using a hard mask, and the hard mask tends to be multilayered in order to obtain a required etching selectivity corresponding to the increasing aspect ratio.
  • an elliptical pattern is formed on the uppermost layer by photolithography using a reticle provided with an elliptical pattern, and then pattern transfer from the upper layer portion to the lower layer portion of the hard mask is repeated.
  • the ellipticity of the pattern gradually decreases due to a decrease in processing accuracy, and when the hard mask is completed, it becomes a nearly circular pattern and forms the necessary elliptical hole. There was a problem that could not be done.
  • Patent Document 1 discloses a method of forming a capacitor by using a double patterning method in order to avoid a decrease in pattern transfer accuracy due to lithography characteristics.
  • the above Patent Document 1 includes a step of forming an insulating film on a semiconductor substrate, a step of forming a first mask extending in the first direction on the insulating film and having a belt-like pattern, Etching the insulating film with the first mask as a mask to process the insulating film into a strip-like body, and extending the strip-like pattern on the strip in a second direction different from the first direction.
  • a columnar body capacitor using a double patterning method comprising: a step of forming a second mask including: a columnar body forming step of etching the strip body using the second mask as a mask to process the strip body into a columnar body
  • a method of forming is disclosed.
  • the columnar capacitor can only be a columnar side surface, it cannot be applied to a semiconductor device with a small capacitance value and miniaturization. Therefore, a crown structure using the inner and outer surfaces of the lower electrode as a capacitor is required as a capacitor applied to a miniaturized semiconductor device. In this case, it is necessary to form a cylinder hole in the insulating film for forming the lower electrode on the inner surface. Furthermore, it is desirable to form the cylinder hole in an elliptical shape.
  • the present invention solves the above-mentioned problems of the prior art and provides a method for manufacturing a semiconductor device capable of making an elliptical cylinder hole with high accuracy.
  • a method for manufacturing a semiconductor device includes: Sequentially forming an insulating film and a first material film on a semiconductor substrate; Forming a mask film having a rectangular first opening on the first material film; Dry etching the first material film using the mask film as a mask to form an elliptical second opening having a short side in a first direction in the first material film; Have The step of forming the mask film includes a second material film having a side surface facing the first direction of the first opening, and a third material having a side surface facing the second direction of the first opening. Forming a material film, and The thickness of the third material film is greater than the thickness of the second material film.
  • a method for manufacturing a semiconductor device includes: Sequentially forming an insulating film, a first mask film, a second mask film, and a third mask film on a semiconductor substrate; On the first mask film, two side surfaces made of the second mask film facing the first direction, and facing the second direction perpendicular to the first direction, the second mask film and Forming a first opening having a rectangular shape in plan view having two side surfaces made of the third mask film; Dry etching the first mask film exposed in the first opening to form a second opening having an elliptical shape in plan view in the first mask film; Dry etching the insulating film using the first mask film in which the second opening is formed as a mask, and forming an elliptical hole in plan view in the insulating film; It is characterized by having.
  • the cylinder hole can be made elliptical with high accuracy.
  • FIG. 2 is a cross-sectional view when a hard mask is formed above a silicon substrate in a step of forming a capacitor, and is a diagram in which a broken line portion in FIG. 1B is extracted. It is a figure for demonstrating the pattern formation method (2nd partial mask formation process) to a hard mask. It is a figure for demonstrating the pattern formation method (1st partial mask formation process) to a hard mask.
  • FIG. 1A is a plan view of the DRAM 100
  • FIG. 1B is a cross-sectional view taken along line A-A 'of FIG.
  • the description will mainly refer to FIG. 1 (b), and supplementary explanation will be given as appropriate in FIG. 1 (a).
  • a semiconductor substrate 1 (hereinafter referred to as a silicon substrate 1) is provided with a memory cell region in which memory cells are arranged and a peripheral circuit region for driving the memory cells.
  • a pair of impurity diffusion regions are arranged in the active region divided by the element isolation region above the silicon substrate 1 in the memory cell region, and a gate insulating film and a gate electrode are stacked on the upper surface of the silicon substrate 1.
  • MOS MetalMetaOxide Semiconductor
  • the MOS transistor is covered with an interlayer insulating film 2 provided on the upper surface of the silicon substrate 1, and a bit line (not shown) is provided on the upper surface of the interlayer insulating film 2. It is connected to one impurity diffusion region through a first contact plug (not shown) penetrating therethrough.
  • the interlayer insulating film 2 and the bit line are both covered with the interlayer insulating film 3, and the contact plug 4 (4a) penetrating the interlayer insulating film 3 is connected to the other via the first contact plug different from the above. Is connected to the impurity diffusion region.
  • a stopper film 5 and a lower electrode 7 are provided on the upper surface of the interlayer insulating film 3 so as to cover the contact plug 4. More specifically, the stopper film 5 in the memory cell region and the interlayer insulating film located on the upper surface of the stopper film 5 are provided with cylinder holes (high aspect holes) 11 penetrating each of them.
  • a lower electrode 7 having a crown shape is provided on the inner wall.
  • the position of the inner wall of the cylinder hole 11 corresponds to the outer wall surface of the lower electrode 7.
  • the planar shape of the cylinder hole 11 is an ellipse having a short side in the Y direction (first direction).
  • the bottom surface portion of the lower electrode 7 is connected to the upper surface of the contact plug 4 (4 a), and a part of the side surface is connected to the support film 18.
  • the support film 18 serves to support each other so that adjacent lower electrodes 7 do not contact each other.
  • the inner and outer surface portions and the upper surface portion of the lower electrode 7 are covered with the capacitive insulating film 8 and the upper electrode 9. As a result, the capacitance value is approximately twice as large as that of the columnar capacitor described in Patent Document 1.
  • the capacitor 10 is composed of the lower electrode 7, the capacitive insulating film 8, and the upper electrode 9 arranged as described above. Further, as shown in FIG. 1A, the capacitors 10 are arranged in the memory cell region so as to be aligned in the Y direction and the X direction (second direction) perpendicular to the Y direction, and are equally spaced in both directions. The pitch is equal. Further, a support film 18 extending in the Y direction is connected to a part of the side surface of the lower electrode 7 arranged in the Y direction. The inner side of the lower electrode 7 is covered with the upper electrode 9 as shown in the figure. An interlayer insulating film 12 is provided so as to cover the upper electrode 9, and a contact plug 13 penetrating the interlayer insulating film 12 is connected to the upper electrode 9.
  • a contact plug 15 is provided in a cylinder hole 14 penetrating the interlayer insulating film 12 and connected to the contact plug 4 (4b).
  • a wiring 16 is disposed and connected to the contact plug 15, and the wiring 16 in the memory cell region is connected to the contact plug 13.
  • the wiring 16 in each region is covered with an interlayer insulating film 17.
  • the capacitance value is increased by providing the capacitor 10 in the cylinder hole 11 having an oval area as much as possible by adopting an elliptical shape.
  • the method of manufacturing a semiconductor device according to the present invention is used in the manufacturing process of the cylinder hole 11. Next, referring to FIGS. 11 will be described.
  • FIG. 2 is a cross-sectional view when the hard mask 200 is formed above the silicon substrate 1 in the process of forming the capacitor 10, and shows the portion indicated by the broken line in FIG.
  • a MOS transistor having a gate insulating film, a gate electrode, and a pair of impurity diffusion layers serving as a source / drain is formed on the silicon substrate 1 by a well-known method. Furthermore, the interlayer insulating film 2 covering the MOS transistor, the first contact plug (not shown) penetrating the interlayer insulating film 2 and connected to the impurity diffusion layer, and the upper surface of some of the first contact plugs are disposed. A bit line (not shown), an interlayer insulating film 3 covering the bit line, and a contact plug 4 (4a) penetrating the interlayer insulating film 3 and connected to the upper surface of the first contact plug are respectively formed by known methods. Form.
  • a stopper film 5 which is a 30 nm thick silicon nitride film (SiN) is formed by ALD (Atomic Layer Deposition) method so as to cover the upper surfaces of the interlayer insulating film 3 and the contact plug 4.
  • ALD Atomic Layer Deposition
  • an interlayer insulating film 6 is formed so as to cover the upper surface of the stopper film 5.
  • the interlayer insulating film 6 may be a single layer, but here, after forming an interlayer insulating film 6A of BPSG (Boron Phospho Silicate Glass) having a thickness of 500 nm by a thermal CVD method as a multilayer structure, the thickness is similarly 550 nm.
  • An interlayer insulating film 6B made of NSG (Non-doped Silicate Glass) is laminated and formed.
  • a support film 18 which is a silicon nitride film having a thickness of 100 nm is formed by an ALD method so as to cover the upper surface of the interlayer insulating film 6B which is an upper layer of the interlayer insulating film 6.
  • an interlayer insulating film 19 that is a silicon oxide film (SiO 2 ) having a thickness of 60 nm is formed by plasma CVD so as to cover the upper surface of the support film 18.
  • the stopper film 5, the interlayer insulating film 6 (6 ⁇ / b> A, 6 ⁇ / b> B), the support film 18, and the interlayer insulating film 19 are the target films for forming the cylinder hole 11.
  • a first mask film which is an amorphous carbon film (amorphous carbon film: hereinafter referred to as an AC film) having a thickness of 500 nm is formed by plasma CVD so as to cover the upper surface of the interlayer insulating film 19.
  • a second mask film 21 which is a silicon nitride film 20 and 30 nm thick, and a third mask film 22 which is a silicon oxide film 50 nm thick are sequentially formed.
  • the second mask film 21 is a first partial mask for the first mask film 20, and the third mask film 22 is a second partial mask for the first mask film 20.
  • the first mask film 20 is a final mask for forming the high aspect hole 11 in the target film.
  • the first mask film 20, the second mask film 21, and the third mask film 22 may be collectively referred to as a hard mask 200.
  • FIGS. 3 to 8 a pattern forming method on the hard mask 200 will be described with reference to FIGS. 3 to 8 in which the broken line portion in FIG. 2 is extracted.
  • (a) is a plan view
  • (b) is a cross-sectional view of the BB 'portion in (a)
  • (c) is a cross-sectional view of the CC' portion in (a)
  • d) is a cross-sectional view of a DD ′ portion in (a)
  • (e) is a cross-sectional view of a EE ′ portion in (a).
  • the description is mainly given using (a), (b) or (a), (d), and supplements other sectional views as necessary.
  • the first opening 23 extending in the Y direction with a width X1 in the X direction of 40 nm is formed in the third mask film 22 by photolithography and dry etching.
  • a part of the second mask film 21 is exposed on the bottom surface of the first opening 23.
  • BARC Bottom Anti-Reflective Coating
  • a photoresist is applied so as to cover the second organic coating film 25 by photolithography, and then a second opening (not shown) extended in the X direction in the photoresist. Z).
  • the second opening is orthogonal to the first opening 23 extending in the Y direction, and a part of the second organic coating film 25 is exposed on the bottom surface thereof.
  • the exposed second organic coating film 25 and the first organic coating film 24 which was the base of the exposed second organic coating film 25 are removed by dry etching, respectively, and the width in the Y direction is removed.
  • a third opening 28 extending in the X direction with Y1 of 40 nm is formed.
  • the process gas for removing the second organic coating film 25 uses tetrafluoromethane (CF 4), and the process gas for removing the first organic coating film 24 is nitrogen (N 2 ) and hydrogen (H 2 ). ).
  • the etching selection ratio (hereinafter referred to as the selection ratio) of the third mask film 22 with respect to the first organic coating film 24 and the selection ratio of the second mask film 21 with respect to the first organic coating film 24 are 50 or more, respectively. Therefore, a part of the remaining third mask film 22 and a part of the second mask film 21 are exposed on the bottom surface of the third opening 28.
  • the third mask film 22 remains on the exposed end portion of the second mask film 21 in the X direction, and is similarly laminated on the end portion in the Y direction.
  • the second organic coating film 25 and the first organic coating film 24 remain.
  • the exposed second mask film 21 is removed by dry etching to form a first hole 29.
  • tetrafluoromethane CF 4
  • the organic coating film 25 is also removed, but the first organic coating film 24 remains although the film thickness decreases. Therefore, the side surface in the X direction of the first hole 29 has a laminated structure of the second mask film 21 and the third mask film 22, and similarly, the side surface in the Y direction has the second mask film 21 and the first organic coating.
  • a laminated structure of the film 24 is formed. A part of the first mask film 20 is exposed at the bottom of the first hole 29.
  • the remaining first organic coating film 24 is removed by dry etching.
  • oxygen (O 2 ) is used as the process gas for removing the first organic coating film 24
  • the second mask film 21 and the third mask film which are the bases of the removed first organic coating film 24 are used. 22 can remain and be exposed.
  • the first mask film 20 exposed on the bottom surface of the first hole 29 remains, although the thickness of about 20 nm is removed, so that the first hole 29 becomes a new second hole 30.
  • the side surface in the X direction of the second hole 30 has a laminated structure of a first mask film 20 having a thickness of 20 nm (depth), a second mask film 21 having a thickness of 30 nm, and a third mask film 22 having a thickness of 50 nm. Yes.
  • the height Z1 of the side surface in the X direction is the height of the side surface in the Y direction. It is 50 nm higher than Z2. A part of the remaining first mask film 20 is exposed at the bottom of the second hole 30.
  • FIG. 8 the process demonstrated in FIG. 8 is called a hard mask formation process.
  • the exposed first mask film 20 is removed by dry etching to form a third hole 31.
  • the third hole 31 is composed of the first mask film 20, the second mask film 21, and the third mask film 22, and in the future, a part of the third hole 31 in the first mask film 20 will be referred to as the third hole 31A. Called.
  • the process conditions in this dry etching are oxygen (O 2 ) and argon (Ar) as process gases, the flow rate is 100 sccm [Standard Cubic Centimeter per Minute] (O 2 ) and 200 sccm (Ar), the high frequency power is 500 W, and the pressure is The pressure was 1.3 Pa.
  • a charged reaction product is generated when the second mask film 21 is removed. Therefore, the reaction product is transferred from the upper side of the third hole 31 to the side surface by using a voltage applied to the silicon substrate 1. Electrically attracted and reattached. Since this reaction product functions as a protective film for the third hole 31A, the side etch amount of the third hole 31A can be reduced.
  • the width in the X direction of the third hole 31A is 50 nm at the top surface portion (X2), 40 nm at the bottom surface portion (X3), and 70 nm at the maximum portion (X4).
  • the width in the Y direction is the top surface portion (Y2). 40 nm, the bottom portion (Y3) is 30 nm, and the maximum portion (Y4) is 50 nm.
  • the mask film in the X direction in the third hole 31 is the second mask film 21 with a thickness of 30 nm and the third mask film 22 with a thickness of 50 nm, and the second mask with a thickness of 30 nm in the Y direction. Since only the film 21 is present, the height difference of the mask film in the X direction and the Y direction (hereinafter simply referred to as height difference) is 50 nm.
  • the mask film (the second mask film 21 and the third mask film 22) is thick and the distance from the hole opening (the upper surface of the third hole 31) is long. Since the object mainly reattaches to the mask film and does not reattach to the third hole 31A, the mask film (second mask film 21) is thin in the Y direction and the distance from the hole opening is short. Then, it reattaches to the inner wall of the third hole 31A.
  • the mask film thickness is thick and the protective film is hardly formed, side etching proceeds, whereas in the Y direction, the mask film thickness is small and reaches the lower part. Since it is covered with a protective film, side etching hardly occurs.
  • the side etch amount depends on the mask film thickness. As the mask film thickness increases, the maximum width increases. It is clear from this. As described above, the third hole 31A becomes elliptical because the arrival depth of the reattached reaction product is different between the X direction and the Y direction, and side etching proceeds in the X direction. Thus, the major axis is longer, and the side etch is less likely to occur in the Y direction.
  • the height difference is set to 50 nm. However, if the ellipticity is to be increased, the height difference may be further increased. If the ellipticity is to be reduced and approximated to a circle, the height difference may be decreased.
  • the depth Z3 at which the maximum portion occurs in the X direction is the same depth as the depth Z4 at which the maximum portion occurs in the Y direction. This is because in the third hole 31A, which is a narrow space, the side etch action decreases as the distance (depth) from the upper part that becomes the opening increases, so that the side surface in the Y direction is covered to the lower part. This is because the reaction product film gradually disappears from the upper part.
  • the hard mask 200 is completed, and a part of the interlayer insulating film 19 is exposed at the bottom of the third hole 31.
  • FIG. 10 and FIG. 11 are not partial views so far but are the same general views as FIG.
  • the remaining first mask film 20 is removed by an etch-back method, so that the side surfaces of the interlayer insulating film 19, the support film 18, and the interlayer insulating film 6 (6A, 6B) are The cylinder hole 11 constituted by the stopper film 5 is completed. Note that at least a part of the upper surface of the contact plug 4 is exposed on the bottom surface of the cylinder hole 11.
  • the hard mask used when forming the cylinder hole by the dry etching method has a height difference.
  • the reattachment area of reactive organisms generated by subsequent dry etching is controlled by the difference in height of the hard mask, and the cylinder hole is made accurate by creating a significant difference in the amount of side etching in the X and Y directions in the cylinder hole. It can be made oval well.
  • an insulating film (19, 18, 6) and a first material film (20) are sequentially formed on a semiconductor substrate, and the first material film is formed on the first material film.
  • a step of forming a mask film having a rectangular first opening; and a mask in which the first material film is dry-etched using the mask film as a mask to form an elliptical second opening in the first material film includes a second material film (21) having a side surface facing the first direction of the first opening and a second of the first opening. Forming a third material film (21 + 22) having side surfaces opposed to each other, wherein the thickness of the third material film is greater than the thickness of the second material film. It has become.
  • an insulating film (19, 18, 6), a first mask film (20), a second mask film (21), and a third mask film ( 22) sequentially, and on the first mask film, in two directions opposite to the first direction and made of the second mask film, and in a second direction perpendicular to the first direction.
  • a step of forming a first opening having a rectangular shape in plan view having two side faces made of the second mask film and the third mask film facing each other, and the first mask film exposed in the first opening Forming a second opening having a plan view elliptical shape in the first mask film, and dry etching the insulating film using the first mask film in which the second opening is formed as a mask. Forming a hole having an elliptical shape in plan view in the insulating film. It has become a method of manufacturing the body device.
  • the thickness of the mask film facing in the second direction is made thicker than the thickness of the mask film facing in the first direction.
  • the bowing is generated and widened in the first direction, and the bowing is suppressed in the first direction. That is, it is not widened in the first direction. Therefore, it is possible to form an elliptical hole having a long side in the second direction and a short side in the first direction.
  • the reason why the hole having an elliptical shape in plan view can be formed in this way is because the amount of bowing generated utilizes the characteristic of dry etching that depends on the thickness of the mask film.

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Abstract

半導体基板（1）上に絶縁膜（5，6，18，19），第１の材料膜（20）を順次形成する工程と，第１の材料膜上に矩形の第１の開口（31）を有するマスク膜（21，22）を形成する工程と，マスク膜をマスクとして第１の材料膜をドライエッチングし，第１の材料膜に第１の方向（Y）に短辺を有する楕円形の第２の開口（31A）を形成する工程とを有する。マスク膜を形成する工程は，第１の開口の第１の方向に対向する側面を有する第２の材料膜（21）と，第１の開口の第２方向に対向する側面を有する第３の材料膜（21，22）とを形成する工程を含み，第３の材料膜の厚さは第２の材料膜の厚さより厚い。

Description

半導体装置の製造方法
　本発明は、半導体装置の製造方法に関する。
　ＤＲＡＭ（Dynamic Random Access Memory）などに代表される半導体デバイスの高密度化に伴って、半導体デバイスを構成しているシリコン酸化膜などの層間絶縁膜中に高アスペクト比となったホール（以降、高アスペクトホールと称する）を形成することが求められている。
　ＤＲＡＭセルのレイアウトに基づいてキャパシタ用のシリンダホールを最密充填配置することが可能な場合にはシリンダホールの平面形状を円形とすることが好ましいが、最密充填が困難な場合には楕円形とすることが望ましい。
　しかし、高アスペクトホールは、ハードマスクを用いたドライエッチング法で形成しており、増加するアスペクト比に対応して所要のエッチング選択比を得るために、ハードマスクを多層化する傾向にある。このような多層化したハードマスクでは、楕円形パターンを設けたレチクルを用いて、最上層に楕円形パターンをホトリソグラフィで形成した後、ハードマスクの上層部から下層部へパターンの加工転写を繰り返すと、加工精度の低下に起因してパターンの楕円率（長径と短径の割合）が徐々に減少し、ハードマスクの完成時には、ほぼ円形のパターンとなってしまい、必要な楕円形ホールを形成できない問題があった。
　一方、特開２０１０－２７２７１４号公報（特許文献１）には、リソグラフィの特性に起因するパターン転写の精度低下を回避するためにダブルパターニング法を用いてキャパシタを形成する方法が開示されている。
　具体的には、上記特許文献１には、半導体基板上に絶縁膜を形成する工程と、絶縁膜上に第１方向に延在し、帯状のパターンを有する第１マスクを形成する工程と、第１マスクをマスクに絶縁膜をエッチングして、絶縁膜を帯状体に加工する帯状体形成工程と、帯状体の上に第１方向と異なる第２の方向に延在し、帯状のパターンを有する第２マスクを形成する工程と、第２マスクをマスクとして帯状体をエッチングして、帯状体を柱状体に加工する柱状体形成工程と、を含む、ダブルパターニング法を用いた柱状体のキャパシタを形成する方法が開示されている。
　しかし、柱状体キャパシタは柱状の側面しかキャパシタになり得ないので、容量値が小さく微細化された半導体装置に適用することができない。したがって、微細化された半導体装置に適用するキャパシタとして、下部電極の内外面をキャパシタとして利用する王冠構造が必要となる。この場合、絶縁膜には下部電極を内面に形成するためのシリンダホールを形成する必要がある。さらに、シリンダホールの平面形状を楕円形で形成することが望まれる。
特開２０１０－２７２７１４号公報
　本発明は、上記従来技術の問題点を解決するものであり、シリンダホールを精度良く楕円形にすることが可能な半導体装置の製造方法を提供する。
　本発明の一の態様に係る半導体装置の製造方法は、
　半導体基板上に絶縁膜、第１の材料膜を順次形成する工程と、
　前記第１の材料膜上に矩形の第１の開口を有するマスク膜を形成する工程と、
　前記マスク膜をマスクとして前記第１の材料膜をドライエッチングし、前記第１の材料膜に第１の方向に短辺を有する楕円形の第２の開口を形成する工程と、
を有し、
　前記マスク膜を形成する工程は、前記第１の開口の第１の方向に対向する側面を有する第２の材料膜と、前記第１の開口の第２方向に対向する側面を有する第３の材料膜と、を形成する工程を含み、
　前記第３の材料膜の厚さは前記第２の材料膜の厚さより厚いことを特徴とする。
　また、本発明の他の態様に係る半導体装置の製造方法は、
　半導体基板上に絶縁膜、第１のマスク膜、第２のマスク膜および第３のマスク膜を順次形成する工程と、
　前記第１のマスク膜上に、第１の方向に対向し前記第２のマスク膜からなる２つの側面と前記第１の方向に垂直な第２の方向に対向し前記第２のマスク膜および前記第３マスク膜からなる２つの側面とを有する平面視矩形の第１の開口を形成する工程と、
　前記第１の開口内に露出する前記第１のマスク膜をドライエッチングし平面視楕円形の第２の開口を第１のマスク膜に形成する工程と、
　前記第２の開口が形成された前記第１のマスク膜をマスクとして前記絶縁膜をドライエッチングし、前記絶縁膜に平面視楕円形のホールを形成する工程と、
　を有することを特徴とする。
　本発明によれば、シリンダホールを精度良く楕円形にすることができる。
本発明を適用する半導体装置（ＤＲＡＭ）を示す図であり、（ａ）は平面図であり、（ｂ）は（ａ）のＡ-Ａ’部の断面図である。 キャパシタを形成する工程において、シリコン基板の上方にハードマスクを形成した際の断面図であり、図１（ｂ）の破線部を抜粋した図である。 ハードマスクへのパターン形成方法（第２部分マスク形成工程）を説明するための図である。 ハードマスクへのパターン形成方法（第１部分マスク形成工程）を説明するための図である。 ハードマスクへのパターン形成方法（第１部分マスク形成工程）を説明するための図である。 ハードマスクへのパターン形成方法（第１部分マスク形成工程）を説明するための図である。 ハードマスクへのパターン形成方法（第１部分マスク形成工程）を説明するための図である。 ハードマスクへのパターン形成方法（ハードマスク形成工程）を説明するための図である。 第３ホールの最大幅とマスク膜厚との相関を示した図である。 シリンダホールの形成方法を説明するための図である。 シリンダホールの形成方法を説明するための図である。
　以下、図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
　本発明を適用する半導体装置（半導体デバイス）について、ＤＲＡＭを一例として、図１を参照しながら説明する。ここで、図１（ａ）はＤＲＡＭ１００の平面図であり、図１（ｂ）は図１（ａ）のＡ-Ａ’部の断面図である。なお、説明は主に図１（ｂ）を参照し、適宜図１（ａ）で補足を行う。
　図１に示すように、半導体基板１（以降、シリコン基板１と称する。）には、メモリセルが配置されたメモリセル領域とメモリセルを駆動するための周辺回路領域が設けられている。メモリセル領域のシリコン基板１の上部には、素子分離領域で区分された活性領域に一対の不純物拡散領域を配置しており、さらにシリコン基板1の上面には、ゲート絶縁膜とゲート電極が積層されて、ＭＯＳ(Metal Oxide Semiconductor)トランジスタ（図示せず）が構成されている。
　前記ＭＯＳトランジスタは、シリコン基板１の上面に設けられた層間絶縁膜２で覆われており、層間絶縁膜２の上面には、ビットライン（図示せず）が設けられて、層間絶縁膜２を貫通している第１コンタクトプラグ（図示せず）を介して一方の不純物拡散領域に接続されている。層間絶縁膜２とビットラインは、共に層間絶縁膜３で覆われており、層間絶縁膜３を貫通しているコンタクトプラグ４（４ａ）が、前記とは異なる第１コンタクトプラグを介して、他方の不純物拡散領域に接続されている。
　層間絶縁膜３の上面には、コンタクトプラグ４を覆うように、ストッパー膜５と下部電極７が設けられている。さらに詳細に説明すると、メモリセル領域のストッパー膜５と、ストッパー膜５の上面に位置していた層間絶縁膜には、夫々を貫通するシリンダホール（高アスペクトホール）１１が設けられており、その内壁には王冠形状となった下部電極７が設けられている。ここで、シリンダホール１１の内壁の位置は、下部電極７の外壁面に相当している。図１（ａ）に示すように、シリンダホール１１の平面形状はＹ方向（第１方向）に短辺を有する楕円形となっている。
　下部電極７の底面部は、コンタクトプラグ４(４ａ)の上面に接続されており、側面の一部はサポート膜１８に接続されている。なお、サポート膜１８は、隣接した下部電極７同士が接触しないように相互に支持する役割を果たしている。下部電極７の内外側面部並びに上面部は、容量絶縁膜８と上部電極９で覆われている。これにより、特許文献１に記載された柱状キャパシタに比べて約２倍も容量値が得られる構成となっている。
　以上のように配置した下部電極７と容量絶縁膜８と上部電極９で、キャパシタ１０が構成されている。また図１（ａ）に示したように、キャパシタ１０は、メモリセル領域において、Ｙ方向およびＹ方向に垂直なＸ方向（第２方向）に整列して配置され、いずれの方向にも等間隔、等ピッチ間隔となっている。さらに、Ｙ方向に配置されている下部電極７の一部側面には、Ｙ方向に延在しているサポート膜１８が接続されている。なお下部電極７の内側は、図示したように上部電極９で覆われている。上部電極９を覆うように層間絶縁膜１２が設けられており、層間絶縁膜１２を貫通したコンタクトプラグ１３が、上部電極９に接続されている。
　同様に、周辺回路領域のシリコン基板１の上方では、層間絶縁膜１２を貫通するシリンダホール１４に、コンタクトプラグ１５が設けられて、コンタクトプラグ４（４ｂ）に接続されている。層間絶縁膜１２の上面では、配線１６が配置されてコンタクトプラグ１５に接続されており、メモリセル領域における配線１６は、コンタクトプラグ１３に接続されている。また、各々の領域における配線１６は、層間絶縁膜１７で覆われている。
　上述したように、ＤＲＡＭ１００のメモリセルでは、楕円形とすることにより占有面積を可能な限り大きくしたシリンダホール１１内にキャパシタ１０を設けることで、容量値の増大を図っている。
　以上のように構成されているＤＲＡＭ１００において、本発明による半導体装置の製造方法は、シリンダホール１１の製造工程で用いられるものであるので、次に、図２から図１１を参照しながら、シリンダホール１１の製造方法について説明する。
　まず、図２を参照しながら、シリンダホール１１の形成に用いるハードマスク２００の製造方法について説明する。次に、図３乃至図９を参照しながら、ハードマスク２００へのパターン形成方法を説明する。最後に、図１０と図１１を参照しながら、シリンダホール１１の形成方法を説明する。
　まず、図２を参照する。図２は、キャパシタ１０を形成する工程において、シリコン基板１の上方にハードマスク２００を形成した際の断面図であり、図１（ｂ）の破線部を抜粋して示している。
　ここでは図示していないが、シリコン基板１にゲート絶縁膜とゲート電極並びに ソース・ドレインとなる一対の不純物拡散層を有するＭＯＳトランジスタを周知の方法により形成する。さらに、ＭＯＳトランジスタを覆う層間絶縁膜２と、層間絶縁膜２を貫通して不純物拡散層に接続させた第１コンタクトプラグ（図示せず）と、一部の第１コンタクトプラグの上面に配置させたビット線（図示せず）と、ビット線を覆う層間絶縁膜３と、層間絶縁膜３を貫通して第１コンタクトプラグの上面に接続させたコンタクトプラグ４（４ａ）を夫々周知の方法により形成する。
　次に、層間絶縁膜３とコンタクトプラグ４の上面を覆うように、ＡＬＤ（Atomic Layer Deposition）法によって、３０ｎｍ厚のシリコン窒化膜（ＳｉＮ）であるストッパー膜５を成膜する。
　次に、ストッパー膜５の上面を覆うように、層間絶縁膜６を形成する。層間絶縁膜６は単層としてもよいが、ここでは多層構造として、熱ＣＶＤ法によって、５００ｎｍ厚のＢＰＳＧ（Boron Phospho Silicate Glass）である層間絶縁膜６Ａを成膜してから、同様に５５０ｎｍ厚のＮＳＧ（Non-doped Silicate Glass）である層間絶縁膜６Ｂを積層させて成膜する。
　次に、層間絶縁膜６の上層となっている層間絶縁膜６Ｂの上面を覆うように、ＡＬＤ法によって、１００ｎｍ厚のシリコン窒化膜であるサポート膜１８を成膜する。
　次に、サポート膜１８の上面を覆うように、プラズマＣＶＤ法によって、６０ｎｍ厚のシリコン酸化膜（ＳｉＯ２）である層間絶縁膜１９を成膜する。
　以上のストッパー膜５と層間絶縁膜６（６Ａ、６Ｂ）とサポート膜１８と層間絶縁膜１９が、シリンダホール１１を形成する対象膜となる。
　次に、層間絶縁膜１９の上面を覆うように、プラズマＣＶＤ法によって、５００ｎｍ厚の非晶質炭素膜（アモルファスカーボン膜［Amorphous Carbon］：以降、AC膜と称する。）である第１マスク膜２０と、３０ｎｍ厚のシリコン窒化膜である第２マスク膜２１と、５０ｎｍ厚のシリコン酸化膜である第３マスク膜２２を順次成膜する。
　第２マスク膜２１は、第１マスク膜２０への第１部分マスクとなっており、第３マスク膜２２は、第１マスク膜２０への第２部分マスクとなっている。また、第１マスク膜２０は、対象膜へ高アスペクトホール１１を形成する最終マスクとなっている。これ以降、第１マスク膜２０と第２マスク膜２１と第３マスク膜２２を合わせて、ハードマスク２００と称することがある。
　以下、図２中の破線部を抜粋した図３乃至図８を用いて、ハードマスク２００へのパターン形成方法を説明する。なお、図３乃至図８において（ａ）は平面図、（ｂ）は（ａ）におけるＢ-Ｂ’部の断面図、（ｃ）は（ａ）におけるＣ-Ｃ’部の断面図、（ｄ）は（ａ）におけるＤ-Ｄ’部の断面図、（ｅ）は（ａ）におけるＥ-Ｅ’部の断面図である。なお説明は、主に（ａ）、（ｂ）あるいは（ａ）、（ｄ）を用いて行い、必要に応じて他の断面図を補足している。
　まず、図３を参照する。なお、図３で説明する工程を第２部分マスク形成工程と称する。
　フォトリソグラフィ法とドライエッチング法によって、第３マスク膜２２にＸ方向の幅Ｘ１を４０ｎｍとしてＹ方向へ延在させた第１開口部２３を形成する。ここで第１開口部２３の底面には、第２マスク膜２１の一部が露出している。
　次に、図４を参照する。なお、図４乃至図７で説明する工程を第１部分マスク形成工程と称する。
　第１開口部２３を埋め込むように、スピン塗布法によって、反射防止膜(BARC：Bottom Anti Reflective Coating)である第１有機塗布膜２４を成膜する。第１有機塗布膜２４は、流動性があって拡がるので、凹部となっている第１開口部２３を埋め込んでも、第１有機塗布膜２４の上面は平坦となっている。さらに、第１有機塗布膜２４の上面を覆うように、スピン塗布法によって、シリコン（Ｓｉ）を含有させた反射防止膜(BARC)である第2有機塗布膜２５を成膜する。
　次に、図５を参照すると、フォトリソグラフィ法によって、第２有機塗布膜２５を覆うように、フォトレジストを塗布してから、フォトレジストにＸ方向へ延在させた第２開口部（図示せず）を形成する。ここで第２開口部は、Ｙ方向へ延在させた第１開口部２３と直交しており、その底面には第２有機塗布膜２５の一部が露出している。
　次に、ドライエッチング法によって、露出させた第２有機塗布膜２５と、露出させた第２有機塗布膜２５の下地になっていた第１有機塗布膜２４を夫々除去して、Ｙ方向の幅Ｙ１を４０ｎｍとしてＸ方向へ延在させた第３開口部２８を形成する。ここで、第２有機塗布膜２５を除去するプロセスガスは、テトラフルオロメタン（ＣＦ4）を用いており、第１有機塗布膜２４を除去するプロセスガスは、窒素（Ｎ２）と水素（Ｈ２）の混合ガスを用いる。
　なお、第１有機塗布膜２４に対する第３マスク膜２２のエッチング選択比（以降、選択比と称する。）並びに第１有機塗布膜２４に対する第２マスク膜２１の選択比は、夫々５０以上となるので、第３開口部２８の底面には、残留した第３マスク膜２２の一部と第２マスク膜２１の一部が露出している。
　さらに詳細に説明すると、平面視において、露出した第２マスク膜２１のＸ方向における端部には、第３マスク膜２２が残留しており、同様にＹ方向における端部には、積層された第２有機塗布膜２５と第１有機塗布膜２４が残留している。
　次に、図６を参照すると、ドライエッチング法によって、露出させた第２マスク膜２１を除去して、第１ホール２９を形成する。ここで、シリコン窒化膜である第２マスク膜２１を除去するプロセスガスは、テトラフルオロメタン（ＣＦ4）を用いたので、第１有機塗布膜２４の上面に残留していたシリコン含有ＢＡＲＣである第２有機塗布膜２５も除去されるが、第１有機塗布膜２４は、膜厚が減少するものの残留している。従って、第１ホール２９のＸ方向における側面は、第２マスク膜２１と第３マスク膜２２の積層構造となっており、同様にＹ方向における側面は、第２マスク膜２１と第１有機塗布膜２４の積層構造となっている。また、第１ホール２９の底部には、第１マスク膜２０の一部が露出している。
　次に、図７を参照すると、ドライエッチング法によって、残留している第１有機塗布膜２４を除去する。ここで、第１有機塗布膜２４を除去するプロセスガスは、酸素（Ｏ２）を用いたので、除去した第１有機塗布膜２４の下地となっていた第２マスク膜２１と第３マスク膜２２を残留させて、露出させることができる。
　また、第１ホール２９の底面に露出していた第１マスク膜２０も、２０ｎｍ厚程度が除去されるものの残留するので、第１ホール２９は新たな第２ホール３０となる。ここで、第２ホール３０のＸ方向における側面は、２０ｎｍ厚（深さ）の第１マスク膜２０と３０nm厚の第２マスク膜２１と５０nm厚の第３マスク膜２２の積層構造となっている。しかし、Ｙ方向における側面は、２０ｎｍ厚の第１マスク膜２０と３０nm厚の第２マスク膜２１の積層構造となっているので、Ｘ方向の側面の高さZ１は、Y方向の側面の高さＺ２よりも、５０nm高くなっている。また、第２ホール３０の底部には、残留した第１マスク膜２０の一部が露出している。
　次に、図８を参照する。なお、図８で説明する工程をハードマスク形成工程と称する。
　ドライエッチング法によって、露出している第１マスク膜２０を除去して、第３ホール３１を形成する。第３ホール３１は、第１マスク膜２０と第２マスク膜２１と第３マスク膜２２で構成されており、今後、第１マスク膜２０における第３ホール３１の一部を第３ホール３１Ａと称する。
　このドライエッチングにおけるプロセス条件は、酸素（Ｏ２）とアルゴン（Ａｒ）をプロセスガスとし、流量を１００ｓｃｃｍ[Standard Cubic Centimeter per Minute]（Ｏ2）と２００ｓｃｃｍ（Ａｒ）、高周波パワーを５００Ｗ、圧力を１．３Ｐａとした。このドライエッチングでは、第２マスク膜２１を除去した際に、帯電した反応生成物が生じるので、シリコン基板１へ印加した電圧を利用して、反応生成物を第３ホール３１の上方から側面へ電気的に引き寄せて、再付着させている。この反応生成物は、第３ホール３１Ａの保護膜として機能するので、第３ホール３１Ａのサイドエッチ量を低減させることができる。
　第３ホール３１ＡのＸ方向における幅は、上面部（Ｘ２）で５０ｎｍ、底面部(Ｘ３)で４０ｎｍ、最大部（Ｘ４）で７０ｎｍであり、同様にＹ方向における幅は、上面部（Ｙ２）で４０ｎｍ、底面部(Ｙ３)で３０ｎｍ、最大部（Ｙ４）で５０ｎｍとなっている。第３ホール３１Ａを平面視にすると、図８（ｆ）に示したように楕円形となっており、楕円のＸ方向が長径で、Ｙ方向が短径となっている。ここで、第３ホール３１におけるＸ方向のマスク膜は、前述したように、３０nm厚の第２マスク膜２１と５０nm厚の第３マスク膜２２であり、Ｙ方向では、３０nm厚の第２マスク膜２１だけであるので、Ｘ方向とＹ方向におけるマスク膜の高低差（以降、単に高低差と称する。）は５０nmとなっている。
　このため、第３ホール３１ＡのＸ方向では、マスク膜（第２マスク膜２１と第３マスク膜２２）が厚くホール開口部（第３ホール３１の上面）からの距離が長いために、反応生成物が主にマスク膜に再付着して第３ホール３１Ａ内には再付着しないのに対して、Ｙ方向ではマスク膜（第２マスク膜２１）が薄くホール開口部からの距離が短いために、第３ホール３１Ａの内壁まで再付着することになる。
　このように、第３ホール３１ＡのＸ方向では、マスク膜厚が厚くて保護膜がほとんど形成されないために、サイドエッチが進行するのに対して、Ｙ方向では、マスク膜厚が薄くて下部まで保護膜で覆われるので、サイドエッチが生じ難くなる。
　サイドエッチ量がマスク膜厚に依存していることは、第３ホール３１Ａの最大幅とマスク膜厚との相関を示した図９を参照すると、マスク膜厚を厚くするとともに最大幅が大きくなることから、明らかである。以上のように、第３ホール３１Ａが楕円形になるのは、再付着する反応生成物の到達深さが、Ｘ方向とＹ方向で異なることに起因しており、Ｘ方向ではサイドエッチが進行して長径となり、Ｙ方向ではサイドエッチが生じ難いので短径となっている。
　ここでは高低差を５０ｎｍとしたが、楕円率を大きくしたい場合は、さらに高低差を大きくすればよく、楕円率を小さくして円形に近づけたい場合は、高低差を小さくすればよい。なお、Ｘ方向で最大部が生じている深さＺ３は、Ｙ方向で最大部が生じている深さＺ４と同じ深さとなっている。これは、狭小空間となっている第３ホール３１Ａでは、開口部となる上部からの距離（深さ）が長くなるにつれて、サイドエッチ作用が低減するので、Ｙ方向の側面を下部まで覆っている反応生成膜が上部から徐々に消失してしまうためである。
　以上で、ハードマスク２００が完成して、第３ホール３１の底部には、層間絶縁膜１９の一部が露出している。
　以降の説明では、これまでの部分図ではなく、図２と同様な全体図となる図１０と図１１を参照しながら説明する。
　次に、図１０を参照する。ハードマスク２００を用いたドライエッチング法によって、第３ホール３１の底面に露出させた層間絶縁膜１９と、その下地となっているサポート膜１８と層間絶縁膜６(６A、６B)とストッパー膜５を除去して、高アスペクトホール１１を形成する。このとき、エッチングマスクとなっていたハードマスク２００のうち、第３マスク２２と第２マスク膜２１は同時に除去される。
　次に、図１１に示すように、残留した第１マスク膜２０をエッチバック法で除去することで、側面が層間絶縁膜１９と、サポート膜１８と、層間絶縁膜６（６Ａ、６Ｂ）と、ストッパー膜５で構成されたシリンダホール１１が完成する。なお、シリンダホール１１の底面には、少なくともコンタクトプラグ４の上面の一部が露出している。
　本実施形態による半導体装置の製造方法によれば、ドライエッチング法でシリンダホールを形成する際に用いられるハードマスクにおいて、高低差をつけている。さらに、その後のドライエッングで生じる反応性生物の再付着エリアをハードマスクの高低差で制御し、シリンダホール内のＸ方向とＹ方向におけるサイドエッチ量に有意差を生じさせることで、シリンダホールを精度良く楕円形にすることができる。
　上述のように、本発明の一実施形態は、半導体基板上に絶縁膜（１９、１８、６）、第１の材料膜（２０）を順次形成する工程と、前記第１の材料膜上に矩形の第１の開口を有するマスク膜を形成する工程と、前記マスク膜をマスクとして前記第１の材料膜をドライエッチングし前記第１の材料膜に楕円の第２の開口が形成されたマスクを形成する工程と、を有し、前記マスク膜を形成する工程は前記第１の開口の第１方向に対向する側面を有する第２の材料膜（２１）と前記第１の開口の第２方向に対向する側面を有する第３材料膜（２１+２２）を形成する工程を含み、前記第３の材料膜の厚さは前記第２材料膜の厚さより厚く形成される半導体装置の製造方法となっている。
　また、本発明の他の一実施形態は、半導体基板上に絶縁膜（１９、１８、６）、第１のマスク膜（２０）、第２のマスク膜（２１）および第３のマスク膜（２２）を順次形成する工程と、前記第１のマスク膜上に、第１の方向に対向し前記第２のマスク膜からなる２つの側面と前記第１の方向に垂直な第２の方向に対向し前記第２マスク膜および前記第３マスク膜からなる２つの側面とを有する平面視矩形の第１の開口を形成する工程と、前記第１の開口内に露出する前記第１のマスク膜をドライエッチングし平面視楕円形の第２の開口を第１のマスク膜に形成する工程と、前記第２の開口が形成された前記第１のマスク膜をマスクとして前記絶縁膜をドライエッチングし前記絶縁膜に平面視楕円形のホールを形成する工程と、を有する半導体装置の製造方法となっている。
　本発明の半導体装置の製造方法によれば、第２方向に対向するマスク膜の厚さを第１方向に対向するマスク膜の厚さより厚く形成しているので、絶縁膜の加工断面は第２の方向にボーイングが発生して拡幅され、第１の方向にはボーイングの発生が抑制される。すなわち、第１の方向には拡幅されない。したがって、第２の方向に長辺を有し、第１の方向に短辺を有する平面視楕円形のホールを形成することができる。このように、平面視楕円形のホールを形成することができるのは、発生するボーイング量がマスク膜の厚さに依存するドライエッチングの特性を利用しているからである。
　以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
１　シリコン基板
２　層間絶縁膜
３　層間絶縁膜
４　コンタクトプラグ
５　ストッパー膜
６　層間絶縁膜
７　下部電極
８　容量絶縁膜
９　上部電極
１０　キャパシタ
１１　シリンダホール
１２　層間絶縁膜
１３　コンタクトプラグ
１４　シリンダホール
１５　コンタクトプラグ
１６　配線
１７　層間絶縁膜
１８　サポート膜
１９　層間絶縁膜
２０　第１マスク膜
２１　第２マスク膜
２２　第３マスク膜
２３　第１開口部
２４　第１有機塗布膜
２５　第２有機塗布膜
２８　第３開口部
２９　第１ホール
３０　第２ホール
３１　第３ホール
２００　ハードマスク

Claims (22)

  1. 　半導体基板上に絶縁膜、第１の材料膜を順次形成する工程と、
    　前記第１の材料膜上に矩形の第１の開口を有するマスク膜を形成する工程と、
    　前記マスク膜をマスクとして前記第１の材料膜をドライエッチングし、前記第１の材料膜に第１の方向に短辺を有する楕円形の第２の開口を形成する工程と、
    を有し、
    　前記マスク膜を形成する工程は、前記第１の開口の第１の方向に対向する側面を有する第２の材料膜と、前記第１の開口の第２方向に対向する側面を有する第３の材料膜と、を形成する工程を含み、
    　前記第３の材料膜の厚さは前記第２の材料膜の厚さより厚いことを特徴とする半導体装置の製造方法。
  2. 　前記第１の材料膜のドライエッチングで生じる反応生成物を前記第２の開口の側面に再付着させることにより、前記反応生成物を前記第２の開口の保護膜として機能させることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 　前記反応生成物を前記第２の開口の保護膜として機能させることにより、前記第２の開口に対するサイドエッチのサイドエッチ量を低減させることを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 　前記反応生成物は、前記半導体基板に印加した電圧を利用して、前記第２の開口の上方から側面へ電気的に引き寄せられて前記第２の開口の側面に再付着することを特徴とする請求項２又は３に記載の半導体装置の製造方法。
  5. 　前記第２の開口は、前記第２の方向では前記サイドエッチが進行して長径となり、前記第１の方向では前記サイドエッチが進行し難く短径となることにより、前記楕円形として形成されることを特徴とする請求項３又は４に記載の半導体装置の製造方法。
  6. 　前記第３の材料膜の厚さと前記第２の材料膜の厚さの差を大きくすることにより前記第２の開口の楕円率が大きくなり、前記厚さの差を小さくすることにより前記第２の開口の楕円率が小さくなることを特徴とする請求項１から５のいずれか１項に記載の半導体装置の製造方法。
  7. 　前記絶縁膜は、少なくとも、ストッパー膜と、前記ストッパー膜上に形成された第１の層間絶縁膜と、前記第１の層間絶縁膜上に形成されたサポート膜と、前記サポート膜上に形成された第２の層間絶縁膜を有することを特徴とする請求項１から６のいずれか１項に記載の半導体装置の製造方法。
  8. 　前記第１の材料膜は、前記第２の層間絶縁膜の上面を覆うように、プラズマＣＶＤ法によって形成された非晶質炭素膜であることを特徴とする請求項７に記載の半導体装置の製造方法。
  9. 　前記第２の材料膜は、前記第１材料膜上に、プラズマＣＶＤ法によって形成されたシリコン窒化膜であることを特徴とする請求項８に記載の半導体装置の製造方法。
  10. 　前記第３の材料膜は、前記第１の材料膜上に、プラズマＣＶＤ法によって形成されたシリコン酸化膜を少なくとも有することを特徴とする請求項８又は９に記載の半導体装置の製造方法。
  11. 　前記第３の材料膜は、前記シリコン窒化膜と前記シリコン酸化膜の積層構造で形成されることを特徴とする請求項１０に記載の半導体装置の製造方法。
  12. 　半導体基板上に絶縁膜、第１のマスク膜、第２のマスク膜および第３のマスク膜を順次形成する工程と、
    　前記第１のマスク膜上に、第１の方向に対向し前記第２のマスク膜からなる２つの側面と前記第１の方向に垂直な第２の方向に対向し前記第２のマスク膜および前記第３マスク膜からなる２つの側面とを有する平面視矩形の第１の開口を形成する工程と、
    　前記第１の開口内に露出する前記第１のマスク膜をドライエッチングし平面視楕円形の第２の開口を第１のマスク膜に形成する工程と、
    　前記第２の開口が形成された前記第１のマスク膜をマスクとして前記絶縁膜をドライエッチングし、前記絶縁膜に平面視楕円形のホールを形成する工程と、
    　を有することを特徴とする半導体装置の製造方法。
  13. 　前記第１のマスク膜のドライエッチングで生じる反応生成物を前記第２の開口の側面に再付着させることにより、前記反応生成物を前記第２の開口の保護膜として機能させることを特徴とする請求項１２に記載の半導体装置の製造方法。
  14. 　前記反応生成物を前記第２の開口の保護膜として機能させることにより、前記第２の開口に対するサイドエッチのサイドエッチ量を低減させることを特徴とする請求項１３に記載の半導体装置の製造方法。
  15. 　前記反応生成物は、前記半導体基板に印加した電圧を利用して、前記第２の開口の上方から側面へ電気的に引き寄せられて前記第２の開口の側面に再付着することを特徴とする請求項１３又は１４に記載の半導体装置の製造方法。
  16. 　前記第２の開口は、前記第２の方向では前記サイドエッチが進行して長径となり、前記第１の方向では前記サイドエッチが進行し難く短径となることにより、前記平面視楕円形として形成されることを特徴とする請求項１４又は１５に記載の半導体装置の製造方法。
  17. 　前記第２の方向に対向し前記第２のマスク膜および前記第３マスク膜からなる２つの側面の高さは、前記第１の方向に対向し前記第２のマスク膜からなる２つの側面の高さよりも高いことを特徴とする請求項１２から１６のいずれか１項に記載の半導体装置の製造方法。
  18. 　前記第２のマスク膜および前記第３マスク膜からなる２つの側面の高さと、前記第２のマスク膜からなる２つの側面の高さの高低差を大きくすることにより前記第２の開口の楕円率が大きくなり、前記高低差を小さくすることにより前記第２の開口の楕円率が小さくなることを特徴とする請求項１７に記載の半導体装置の製造方法。
  19. 　前記絶縁膜は、少なくとも、ストッパー膜と、前記ストッパー膜上に形成された第１の層間絶縁膜と、前記第１の層間絶縁膜上に形成されたサポート膜と、前記サポート膜上に形成された第２の層間絶縁膜を有することを特徴とする請求項１２から１８のいずれか１項に記載の半導体装置の製造方法。
  20. 　前記第１のマスク膜は、前記第２の層間絶縁膜の上面を覆うように、プラズマＣＶＤ法によって形成された非晶質炭素膜であることを特徴とする請求項１９に記載の半導体装置の製造方法。
  21. 　前記第２のマスク膜は、前記第１のマスク膜上に、プラズマＣＶＤ法によって形成されたシリコン窒化膜であることを特徴とする請求項２０に記載の半導体装置の製造方法。
  22. 　前記第３のマスク膜は、前記第２のマスク膜上に、プラズマＣＶＤ法によって形成されたシリコン酸化膜であることを特徴とする請求項２０又は２１に記載の半導体装置の製造方法。
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