JP2013026599A - 半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】炭素成分を含まない原料を用いた成膜方法により、半導体基板の表面に犠牲絶縁膜を形成する工程と、犠牲絶縁膜を貫通する孔を形成する工程と、犠牲絶縁膜のうち、前記孔の側壁部分を覆う導体膜を形成する工程と、犠牲絶縁膜を除去する工程と、を有する。
【選択図】なし
Description
犠牲酸化膜の形成方法としては、炭素成分を含む原料を用いて形成する方法が知られている。例えば、BPSG膜は、TEB(Triethyl Boron)やTEPO(Triethyl Phosphate)、TEOS(Tetra Ethoxy Silane)のような炭素成分を含む原料により形成される。
図1〜図3、図4A、図5、図6A、図7、及び図8は、本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図である。図4Bは、図4Aに示す製造途中の半導体装置の平面図であり、図6Bは、図6Aに示す製造途中の半導体装置の平面図である。
また、図4Aは、図4Bに示す製造途中の半導体装置のC−C線断面に対応する図であり、図6Aは、図6Bに示す製造途中の半導体装置のD−D線断面に対応する図である。
始めに、図1に示す工程では、半導体基板11を準備する。具体的には、半導体基板11として、例えば、p型の単結晶シリコン基板を準備する。
なお、第1の実施の形態では、半導体基板11として、p型の単結晶シリコン基板を用いた場合を例に挙げて、以下の説明を行う。
ここで、図1を参照して、回路素子層11の形成工程について説明する。
始めに、半導体基板11に、素子分離領域13を形成する。このとき、素子分離領域13の上面13aが、半導体基板11の表面11aに対して略面一となるように、素子分離領域13を形成する。具体的には、素子分離領域13は、例えば、STI(Shallow Trench Isolation)法により形成することができる。
絶縁膜18としては、例えば、単層のシリコン酸化膜(SiO2膜)、シリコン酸化膜を窒化した膜(SiON膜)、積層されたシリコン酸化膜(SiO2膜)、シリコン酸化膜(SiO2膜)上にシリコン窒化膜(SiN膜)を積層させた積層膜等を用いることができる。
キャップ形成用絶縁膜21としては、シリコン窒化膜(SiN膜)を用いることができる。
次いで、該フォトレジストをエッチングマスクとする異方性エッチング(具体的には、ドライエッチング)により、キャップ形成用絶縁膜21をエッチングすることで、メモリセル領域A及び周辺回路領域Bにキャップ絶縁膜23を形成する。その後、フォトレジストを除去する。
これにより、メモリセル領域Aでは、活性領域15上に、第1のゲート絶縁膜25、第1のゲート電極26、及びキャップ絶縁膜23が順次積層された構造体が対向するように2つ形成される。また、活性領域15間に配置された素子分離領域13の上面13aに、ダミーゲート用絶縁膜28、ダミーゲート電極29、及びキャップ絶縁膜23が順次積層された構造体が1つ形成される。
さらに、周辺回路領域Bでは、活性領域16上に、第2のゲート絶縁膜32、第2のゲート電極33、及びキャップ絶縁膜23が順次積層された1つの構造体が形成される。
また、周辺回路領域Bでは、第2のゲート電極33と素子分離領域13との間に位置する活性領域16のうち、一方に第3の不純物拡散領域37が形成され、他方に第4の不純物拡散領域38が形成される。
なお、第2の不純物拡散領域36は、隣り合う位置に配置された2つのセルトランジスタ41の共通のソース/ドレイン領域として機能する。
このとき、第1ないし第4のコンタクトプラグ54〜57の上面54a,55a,56a,57aが、第1の層間絶縁膜45の上面45aに対して略面一となるように、第1ないし第4のコンタクトプラグ54〜57を形成する。
なお、ビット線59、第1の配線61、及び第2の配線62の母材となる導電膜は、上記説明した窒化タングステン膜(WN膜)と、タングステン膜(W膜)との積層膜に限定されない。
具体的には、第2の層間絶縁膜65の母材となるシリコン酸化膜(SiO2膜)をCVD法で形成し、その後、CMP法により、シリコン酸化膜(SiO2膜)の上面側を研磨することで、上面65aが平坦な面とされた第2の層間絶縁膜65を形成する。
具体的には、容量コンタクトプラグ68は、例えば、以下の方法により形成する。始めに、CVD法により、容量コンタクト孔67の内面を覆うチタン膜(Ti膜)を形成し、次いで、CVD法により、チタン膜(Ti膜)の表面を覆う窒化チタン膜(TiN膜)を形成する。
このとき、チタン膜(Ti膜)と窒化チタン膜(TiN膜)との合計の厚さが容量コンタクト孔67を埋め込まない厚さとなるように、チタン膜(Ti膜)及び窒化チタン膜(TiN膜)を形成する。
次いで、CMP法により、チタン膜(Ti膜)、窒化チタン膜(TiN膜)、及びタングステン膜(W膜)のうち、第2の層間絶縁膜65の上面65aよりも上方に形成された部分を研磨除去することで、容量コンタクト孔67内に、チタン膜(Ti膜)、窒化チタン膜(TiN膜)、及びタングステン膜(W膜)よりなる容量コンタクトプラグ68を形成する。
容量コンタクトプラグ68は、第1のコンタクトプラグ54の上面54aと接触することで、第1のコンタクトプラグ54を介して、第1の不純物拡散領域35と電気的に接続される。
次いで、フォトリソグラフィ技術及びドライエッチング技術を用いて、窒化タングステン膜(WN膜)及びタングステン膜(W膜)をパターニングすることで、窒化タングステン膜(WN膜)及びタングステン膜(W膜)よりなる容量コンタクトパッド71を形成する。
容量コンタクトパッド71は、各容量コンタクトプラグ68の上面68aに対して形成する。
具体的には、エッチングストッパ膜73として、シリコン窒素膜(SiN膜)を成膜する。エッチングストッパ膜73は、後述する図7に示す工程において、ウエットエッチングにより犠牲絶縁膜75を除去する際、犠牲絶縁膜75の下層に形成された回路素子層12を構成する第1及び第2の層間絶縁膜45,65がエッチングされることを防止するための膜(つまり、回路素子層12を保護するための膜)である。
この場合、犠牲絶縁膜75の成膜条件として、例えば、半導体基板11の温度が350〜400℃、モノシラン(SiH4)の流量が500〜600sccm、N2Oの流量が8000〜10000sccm、成膜チャンバー内の圧力が360Paの条件を用いることができる。
この場合、犠牲絶縁膜75の成膜条件として、例えば、半導体基板11の温度が80〜150℃、モノシラン(SiH4)の流量が200〜210sccm、O2の流量が350〜360sccm、成膜チャンバー内の圧力が0.4Paの条件を用いることができる。
以下、犠牲絶縁膜75としてシリコン酸化膜(SiO2膜)を形成した場合を例に挙げて説明する。
具体的には、犠牲絶縁膜75の上面75aに、シリコン窒素膜(SiN膜)を成膜することで、シリコン窒素膜(SiN膜)よりなるサポート膜形成用絶縁膜77を形成する。
このとき、サポート膜形成用絶縁膜77の上面77aにも導電膜81が形成される。第1の実施の形態では、導電膜81は、後述する図6Aに示す下部電極83の母材となる膜である。
次いで、フォトレジスト技術及びドライエッチング技術により、サポート膜形成用絶縁膜77をパターニングすることで、サポート膜形成用絶縁膜77を母材とし、かつ複数の下部電極83の上端を連結するサポート膜84を形成する。
これにより、周辺回路領域Bに形成された犠牲絶縁膜75の上面75aが露出されると共に、サポート膜84に複数の下部電極83間に位置する犠牲絶縁膜75の上面75aの一部を露出する開口部84Aが複数形成される。サポート膜84は、複数の下部電極83の上端を連結している。
具体的には、サポート膜84及びエッチングストッパ膜73が犠牲酸化膜75よりもエッチングされにくい条件を用いたウエットエッチングにより、図6A及び図6Bに示すメモリセル領域A及び周辺回路領域Bに残存する犠牲絶縁膜75を除去することで、エッチングストッパ膜73の上面73a及び下部電極83の外壁面83aを露出させる。
これにより、下部電極83、容量絶縁膜86、及び上部電極92よりなるキャパシタ95(後述する図8参照)の特性が向上するため、半導体装置10の歩留まりを向上できる。
このとき、図8には図示してはいないが、周辺回路領域Bにも容量絶縁膜86が形成される。
また、第1及び第2の導電膜87,88は、周辺回路領域Bに形成された容量絶縁膜86(図示せず)の表面にも形成される。
次いで、B(ボロン)を含んだポリシリコン膜(B−DOPOS)と、タングステン膜(W膜)とを、順次成膜することで、積層膜とされた第2の導電膜88を形成する。
これにより、メモリセル領域Aに、下部電極83と、容量絶縁膜86と、第1の導電膜87よりなる上部電極本体89及び第2の導電膜88よりなるプレート電極91により構成されたキャパシタ95が複数形成される。
その後、エッチングマスクとして使用した図示していないシリコン酸化膜(SiO2膜)を除去する。
このような場合にも、第1の実施の形態の半導体装置10の製造方法を適用することが可能であり、第1の実施の形態の半導体装置10と同様な効果を得ることができる。
これにより、後に除去する犠牲絶縁膜の成膜方法として、炭素成分を含まない原料を用いた成膜方法を適用することに想到した。
従って、当業者であれば、後に除去する犠牲絶縁膜のようなシリコン酸化膜として、特開2003−297952号公報のようにTEOS膜やBPSG膜を選択すると考えるのが自然である。
図9〜図14は、本発明の第2の実施の形態に係る半導体装置の製造工程を示す断面図である。なお、図9〜図14では、第2の実施の形態の半導体装置100(図14参照)の一例として、DRAM(Dynamic Random Access Memory)を図示して、以下の説明を行う。また、図9〜図14において、先に説明した第1の実施の形態の半導体装置10と同一構成部分には同一符号を付す。
始めに、図9に示す工程では、第1の実施の形態の図2で説明した方法と同様な手法により、半導体基板11の表面11aに、回路素子層12、容量コンタクトパッド71、及びエッチングストッパ膜73を順次形成する。
この場合、第1の犠牲絶縁膜101の成膜条件として、例えば、半導体基板11の温度が350〜400℃、モノシラン(SiH4)の流量が500〜600sccm、N2Oの流量が8000〜10000sccm、成膜チャンバー内の圧力が360Paの条件を用いることができる。
これにより、第1の犠牲絶縁膜101と、第2の犠牲絶縁膜102と、が順次積層された犠牲絶縁膜103が形成される。
次いで、フォトレジスト技術及び異方性エッチング(ドライエッチング)技術により、犠牲絶縁膜103及びサポート膜形成用絶縁膜77のうち、容量コンタクトパッド71上に位置する部分を貫通し、かつ容量コンタクトパッド71の上面71aを露出する孔105を形成する。孔105は、複数の容量コンタクトパッド71上に対してそれぞれ形成する。
また、導体(例えば、容量コンタクトパッド)の上面を露出するように、絶縁膜をドライエッチングしてアスペクト比の高い孔を形成する場合、導体(例えば、容量コンタクトパッド)の上面まで到達しない深さとされた孔が形成される虞がある。これは、マイクロローディング効果によるもので、孔の開口径が小さくなると発生しやすい。
これにより、孔105のアスペクト比が高い場合でも、第2の犠牲絶縁膜102により孔105の上部の開口径が横方向に広がることを抑制することが可能となる。
言い換えれば、隣接する孔105に形成された下部電極83同士が接触することを抑制できる。つまり、半導体装置10の歩留まりを向上させることができる。
これにより、孔105に形成される下部電極83の下端と容量コンタクトパッド71との間の電気的接続信頼性を向上させることが可能となるので、半導体装置100の歩留まりを向上させることができる。
その後、サポート膜形成用絶縁膜77を母材とし、かつ複数の下部電極83の上端を連結し、複数の下部電極83間に位置する犠牲絶縁膜75の上面75aの一部を露出する開口部84Aを有したサポート膜84を形成する。この段階において、周辺回路領域Bに形成された第2の犠牲絶縁膜102の上面102a全体がサポート膜84から露出されている。
具体的には、サポート膜84及びエッチングストッパ膜73が犠牲酸化膜103よりもエッチングされにくい条件を用いたウエットエッチングにより、図12に示すメモリセル領域A及び周辺回路領域Bに残存する犠牲絶縁膜103を除去することで、エッチングストッパ膜73の上面73a及び複数の下部電極83の外壁面83aを露出させる。
これにより、下部電極83、容量絶縁膜86、及び上部電極92よりなるキャパシタ95(後述する図14参照)の特性が向上するため、半導体装置100の歩留まりを向上できる。
また、第1及び第2の導電膜87,88は、周辺回路領域Bに形成された容量絶縁膜86(図示せず)の表面にも形成される。
これにより、メモリセル領域Aに、下部電極83と、容量絶縁膜86と、第1の導電膜87を母材とする上部電極本体89及び第2の導電膜88を母材とするプレート電極91よりなる上部電極92と、を有するキャパシタ95が複数形成される。
これにより、下部電極83、容量絶縁膜86、及び上部電極92よりなるキャパシタ95(後述する図14参照)の特性が向上するため、半導体装置100の歩留まりを向上できる。
この場合、犠牲絶縁膜103の除去後において、導電膜81に炭素成分に起因する残渣が付着することがなくなるので、半導体装置100の歩留まりを向上させることができる。
このような場合にも、第2の実施の形態の半導体装置100の製造方法を適用することが可能であり、第2の実施の形態の半導体装置10と同様な効果を得ることができる。
図15〜図19は、本発明の第3の実施の形態に係る半導体装置の製造工程を示す断面図である。なお、図15〜図19では、第3の実施の形態の半導体装置110(図19参照)の一例として、DRAM(Dynamic Random Access Memory)を図示して、以下の説明を行う。また、図15〜図19において、先に説明した第1の実施の形態の半導体装置10と同一構成部分には同一符号を付す。
始めに、図15に示す工程では、第1の実施の形態の図2で説明した方法と同様な手法により、半導体基板11の表面11aに、回路素子層12、容量コンタクトパッド71、及びエッチングストッパ膜73を順次形成する。
この場合、第2の犠牲絶縁膜112の成膜条件として、例えば、半導体基板11の温度が350〜400℃、モノシラン(SiH4)の流量が500〜600sccm、N2Oの流量が8000〜10000sccm、成膜チャンバー内の圧力が360Paの条件を用いることができる。
つまり、第3の実施の形態の犠牲絶縁膜113は、炭素を含む原料のみで形成した場合と比較して、膜中に含まれる炭素の量が少ない。
次いで、フォトレジスト技術及び異方性エッチング(ドライエッチング)技術により、犠牲絶縁膜113及びサポート膜形成用絶縁膜77のうち、容量コンタクトパッド71上に位置する部分を貫通し、かつ容量コンタクトパッド71の上面71aを露出する孔115を形成する。孔115は、複数の容量コンタクトパッド71上に対してそれぞれ形成する。
このため、第1及び第2の犠牲絶縁膜111,112よりなる犠牲絶縁膜113をドライエッチングして、容量コンタクトパッド71の上面71aを露出する孔115を形成することで、第2の犠牲絶縁膜112により孔115の上部の開口径が横方向に広がることを抑制することが可能になると共に、孔115の下部を形成する際のエッチング速度を向上させて、ドライエッチングを容易に行うことが可能となる。
この段階では、周辺回路領域Bに形成された第2の犠牲絶縁膜112の上面112a全体がサポート膜84から露出されている。
具体的には、サポート膜84及びエッチングストッパ膜73が犠牲酸化膜113よりもエッチングされにくい条件を用いたウエットエッチングにより、図17に示すメモリセル領域A及び周辺回路領域Bに残存する犠牲絶縁膜113を除去することで、エッチングストッパ膜73の上面73a及び下部電極83の外壁面83aを露出させる。
したがって、下部電極83、容量絶縁膜86、及び上部電極92よりなるキャパシタ95(後述する図19参照)の特性の低下を抑制可能となるので、第3の実施の形態の半導体装置110の歩留まりを向上させることができる。
また、第1及び第2の導電膜87,88は、周辺回路領域Bに形成された容量絶縁膜86(図示せず)の表面にも形成される。
これにより、メモリセル領域Aに、下部電極83と、容量絶縁膜86と、第1の導電膜87を母材とする上部電極本体89及び第2の導電膜88を母材とするプレート電極91よりなる上部電極92と、を有するキャパシタ95が複数形成される。
図19に示す構造体の上面側から第3の層間絶縁膜(例えば、シリコン酸化膜(SiO2膜))を成膜し、その後、CMP法により第3の層間絶縁膜の上面側を研磨することで、第2の導電膜88の上面88aよりも上方に配置され、かつ平坦化された上面を第3の層間絶縁膜に形成する。
これにより、下部電極83、容量絶縁膜86、及び上部電極92よりなるキャパシタ95(後述する図8参照)の特性が向上するため、半導体装置110の歩留まりを向上できる。
また、炭素を含まない原料による成膜方法は、上記説明したBPSG膜を形成する際の方法に限定されない。例えば、炭素を含まない原料を用いて、TEOS膜を形成してもよい。
Claims (17)
- 炭素成分を含まない原料を用いた成膜方法により、半導体基板の表面に犠牲絶縁膜を形成する工程と、
前記犠牲絶縁膜を貫通する孔を形成する工程と、
前記犠牲絶縁膜のうち、前記孔の側壁部分を覆う導体膜を形成する工程と、
前記犠牲絶縁膜を除去する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記犠牲絶縁膜を形成する工程では、モノシラン及び酸素を含む原料を用いたプラズマCVD法により前記犠牲絶縁膜を形成することを特徴とする請求項1記載の半導体装置の製造方法。
- 前記犠牲絶縁膜を形成する工程では、モノシラン及び酸素を含む原料を用いた高密度プラズマCVD法により前記犠牲絶縁膜を形成することを特徴とする請求項1記載の半導体装置の製造方法。
- 前記犠牲絶縁膜を形成する工程は、第1の犠牲絶縁膜を形成する第1の犠牲絶縁膜形成工程と、
前記第1の犠牲絶縁膜上に第2の犠牲絶縁膜を形成する第2の犠牲絶縁膜形成工程と、を有し、
前記第1の犠牲絶縁膜形成工程、及び前記第2の犠牲絶縁膜形成工程のうち、いずれか一方の工程では、モノシラン及び酸化窒素を含む原料を用いたプラズマCVD法を用いて成膜処理を行い、他方の工程では、モノシラン及び酸素を含む原料を用いた高密度プラズマCVD法により成膜処理を行うことを特徴とする請求項1記載の半導体装置の製造方法。 - 前記孔は、前記犠牲絶縁膜を異方性エッチングすることで形成し、
前記第2の犠牲絶縁膜形成工程では、前記第1の犠牲絶縁膜よりも前記第2の犠牲絶縁膜のエッチング速度が遅くなるように、前記第2の犠牲絶縁膜を形成することを特徴とする請求項4記載の半導体装置の製造方法。 - 半導体基板の表面に、第1の犠牲絶縁膜と、第2の犠牲絶縁膜とを順次積層することで、前記第1及び第2の犠牲絶縁膜よりなる犠牲絶縁膜を形成する工程と、
前記犠牲絶縁膜を貫通する孔を形成する工程と、
前記犠牲絶縁膜のうち、前記孔の側壁部分を覆う導体膜を形成する工程と、
前記犠牲絶縁膜を除去する工程と、を有し、
前記犠牲絶縁膜を形成する工程では、前記第1及び第2の犠牲絶縁膜のうち、いずれか一方を炭素成分を含まない原料により形成し、他方を炭素成分を含む原料により形成することを特徴とする半導体装置の製造方法。 - 前記犠牲絶縁膜を除去する工程では、前記導体膜の外壁を覆う前記犠牲絶縁膜を除去し、前記導体膜を露出させることを特徴とする請求項1ないし6のうち、いずれか1項記載の半導体装置の製造方法。
- 前記犠牲絶縁膜を除去する工程を、前記導体膜を形成する工程の後に行うことを特徴とする請求項1ないし7のうち、いずれか1項記載の半導体装置の製造方法。
- 前記犠牲絶縁膜を形成する前に、前記半導体基板上に、セルトランジスタ及び周辺トランジスタを含んだ回路素子層を形成する工程と、
前記回路素子層の上面のうち、前記セルトランジスタが形成されたメモリセル領域に、前記セルトランジスタと電気的に接続された複数の容量コンタクトパッドを形成する工程と、
複数の前記容量コンタクトパッドを覆うと共に、前記犠牲絶縁膜よりもエッチング速度の遅いエッチングストッパ膜を形成する工程と、
前記エッチングストッパ膜上に前記犠牲絶縁膜を形成した後、前記犠牲酸化膜上に、該犠牲酸化膜よりもエッチング速度の遅いサポート膜形成用絶縁膜を形成する工程と、
を有することを特徴とする請求項1ないし8記載のうち、いずれか1項記載の半導体装置の製造方法。 - 前記孔を形成する工程では、前記犠牲絶縁膜及び前記サポート膜形成用絶縁膜のうち、前記容量コンタクトパッド上に位置する部分を貫通し、かつ前記容量コンタクトパッドの上面を露出するように、前記孔を形成することを特徴とする請求項9記載の半導体装置の製造方法。
- 前記導体膜を形成する工程では、前記サポート膜形成用絶縁膜のうち、前記孔の側壁に対応する部分、及び前記容量コンタクトパッドの上面のうち、前記孔の底面に対応する部分に前記導体膜を形成することを特徴とする請求項10記載の半導体装置の製造方法。
- 前記孔内に形成された前記導電膜は、キャパシタの下部電極となり、
前記下部電極は、複数の前記容量コンタクトパッドのそれぞれに対して形成することを特徴とする請求項11記載の半導体装置の製造方法。 - 前記導体膜を形成する工程と前記犠牲酸化膜を除去する工程との間に、前記サポート膜形成用絶縁膜をパターニングすることで、前記サポート膜形成用絶縁膜を母材とし、かつ複数の前記下部電極を連結するサポート膜を形成する工程を有することを特徴とする請求項12記載の半導体装置の製造方法。
- 前記サポート膜を形成する工程では、前記周辺回路領域に形成された前記サポート膜形成用絶縁膜を全て除去すると共に、前記メモリセル領域に形成された前記サポート膜形成用絶縁膜の一部を除去することで、前記周辺回路領域に形成された前記犠牲絶縁膜の上面を露出させると共に、複数の前記下部電極間に位置する前記犠牲絶縁膜の上面の一部を露出させることを特徴とする請求項13記載の半導体装置の製造方法。
- 前記犠牲酸化膜を除去する工程では、前記サポート膜及び前記エッチングストッパ膜が前記犠牲酸化膜よりもエッチングされにくい条件を用いたウエットエッチングにより、前記メモリセル領域及び前記周辺回路領域に残存する前記犠牲絶縁膜を除去することで、前記エッチングストッパ膜の上面及び前記下部電極の外壁を露出させることを特徴とする請求項14記載の半導体装置の製造方法。
- 前記犠牲酸化膜を除去後、前記メモリセル領域に形成された前記エッチングストッパ膜の上面、前記下部電極の表面、及び前記サポート膜の表面を覆うように、前記キャパシタの一部となる容量絶縁膜を形成する工程と、
前記容量絶縁膜の表面を覆うように、前記キャパシタの一部となる上部電極を形成する工程と、
を有することを特徴とする請求項15記載の半導体装置の製造方法。 - 前記上部電極を形成する工程では、前記容量絶縁膜が形成された前記下部電極内の空間、及び前記容量絶縁膜が形成された前記下部電極間の空間を埋め込むと共に、上面が平坦な面となるように、前記上部電極を形成することを特徴とする請求項16記載の半導体装置の製造方法。
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