KR20140112773A - 배선 구조물, 배선 구조물의 제조 방법 및 배선 구조물을 포함하는 반도체 장치의 제조 방법 - Google Patents

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Abstract

배선 구조물의 제조 방법에 있어서, 기판 상에 제1 도전 패턴을 형성한다. 상기 제1 도전 패턴 상에 하드 마스크를 형성한다. 상기 제1 도전 패턴 및 상기 하드 마스크의 측벽 상에, 적어도 상기 제1 도전 패턴의 상면보다 높은 상면을 갖는 제1 스페이서를 형성한다. 상기 제1 스페이서의 측벽 상에 제1 희생막 패턴을 형성한다. 상기 제1 희생막 패턴의 측벽 상에, 상기 제1 스페이서의 상면보다 낮은 상면을 갖는 제2 스페이서를 형성한다. 상기 제1 희생막 패턴을 제거하여 에어 갭을 형성한다. 상기 제1 스페이서의 측벽과 직접 접촉하며, 상기 에어 갭을 덮는 제3 스페이서를 형성한다. 상기 제3 스페이서는 충분한 높이를 가질 수 있으므로, 이후 공정에서 손상되지 않을 수 있다.

Description

배선 구조물, 배선 구조물의 제조 방법 및 배선 구조물을 포함하는 반도체 장치의 제조 방법{WIRING STRUCTURE, METHODS OF MANUFACTURING THE SAME AND METHODS OF MANUFATURING SEMICONDUCTOR DEVICES HAVING THE SAME}
본 발명은 배선 구조물, 배선 구조물의 제조 방법 및 배선 구조물을 포함하는 반도체 장치의 제조 방법에 관한 것이다.
최근, 반도체 장치가 고집적화됨에 따라 비트라인과 같은 배선들 사이의 간격이 짧아지는 추세이다. 이에 따라, 상기 배선들 사이에 기생 커패시턴스가 발행하여, 각각의 반도체 장치의 동작 특성이 달라지는 문제점이 발생한다. 이에 따라, 상기 기생 커패시턴스를 감소시킬 수 있는 배선 구조물 및 반도체 장치의 제조 방법이 요구되고 있다.
본 발명의 일 목적은 감소된 기생 커패시턴스를 갖는 배선 구조물을 제공하는 것이다.
본 발명의 다른 일 목적은 감소된 기생 커패시턴스를 갖는 배선 구조물의 제조 방법을 제공하는 것이다.
본 발명의 또 다른 일 목적은 감소된 기생 커패시턴스를 갖는 배선 구조물을 포함하는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 배선 구조물의 제조 방법에 있어서, 기판 상에 제1 도전 패턴을 형성한다. 상기 제1 도전 패턴 상에 하드 마스크를 형성한다. 상기 제1 도전 패턴 및 상기 하드 마스크의 측벽 상에, 적어도 상기 제1 도전 패턴의 상면보다 높은 상면을 갖는 제1 스페이서를 형성한다. 상기 제1 스페이서의 측벽 상에 제1 희생막 패턴을 형성한다. 상기 제1 희생막 패턴의 측벽 상에, 상기 제1 스페이서의 상면보다 낮은 상면을 갖는 제2 스페이서를 형성한다. 상기 제1 희생막 패턴을 제거하여 에어 갭을 형성한다. 상기 제1 스페이서의 측벽과 직접 접촉하며, 상기 에어 갭을 덮는 제3 스페이서를 형성한다.
예시적인 실시예들에 있어서, 상기 제1 희생막 패턴을 형성하는 단계는, 상기 제1 스페이서의 측벽 상에 예비 제1 희생막 패턴을 형성하는 단계; 상기 예비 제1 희생막 패턴의 하부 측벽을 감싸는 제2 희생막 패턴을 형성하는 단계; 및 상기 제2 희생막 패턴에 의해 커버되지 않은 상기 예비 제1 희생막 패턴 부분을 제거하는 단계를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 희생막 패턴을 형성하는 단계는 상기 제1 스페이서 및 상기 제1 희생막 패턴과 식각 선택비를 갖는 물질을 사용할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 스페이서를 형성하는 단계는, 상기 제1 희생막 패턴의 상면 및 측벽 상에 제2 스페이서막을 형성하는 단계; 및 상기 제1 희생막 패턴의 상면에 배치된 상기 제2 스페이서막 부분을 제거하는 단계를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 스페이서를 형성하는 단계는, 상기 제1 희생막 패턴의 측벽 상에 제2 스페이서막을 형성하는 단계; 상기 제2 스페이서막의 하부 측벽을 감싸는 제2 도전 패턴을 형성하는 단계; 및 상기 제2 도전 패턴에 의해 커버되지 않은 상기 제2 스페이서막 부분을 제거하는 단계를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 도전 패턴에 의해 커버되지 않은 상기 제2 스페이서막 부분을 제거하는 단계와 상기 제1 희생막 패턴을 제거하는 단계는 동시에 수행될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 희생막 패턴을 형성하는 단계는 상기 제1 스페이서 및 상기 제2 스페이서와 식각 선택비를 갖는 물질을 사용할 수 있다.
예시적인 실시예들에 있어서, 상기 제3 스페이서의 상면은 상기 제1 스페이서의 상면과 동일한 높이에 위치하고, 상기 제3 스페이서의 저면은 상기 제2 스페이서의 상면과 동일한 높이에 위치할 수 있다.
본 발명의 다른 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 배선 구조물은 도전 패턴, 하드 마스크, 제1 스페이서, 제2 스페이서 및 제3 스페이서를 포함한다. 상기 도전 패턴은 기판 상에 배치된다. 상기 하드 마스크는 상기 도전 패턴 상에 배치된다. 상기 제1 스페이서는 상기 도전 패턴 및 상기 하드 마스크의 측벽 상에 배치되며, 상기 도전 패턴의 상면보다 높은 상면을 갖는다. 상기 제2 스페이서는 상기 제1 스페이서와 이격되어 배치되며, 상기 제1 스페이서의 상면보다 낮은 높이의 상면을 갖는다. 상기 제3 스페이서는 상기 제1 스페이서의 측벽 및 상기 제2 스페이서의 상면에 접촉하여 이들 사이에 에어 갭을 정의한다.
예시적인 실시예들에 있어서, 상기 제3 스페이서의 상면은 상기 제1 스페이서의 상면과 동일한 높이에 위치하고, 상기 제3 스페이서의 저면은 상기 제2 스페이서의 상면과 동일한 높이에 위치할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 스페이서의 상면은 상기 도전 패턴의 상면과 동일한 높이에 위치하고, 상기 에어 갭의 상면은 상기 제2 스페이서의 상면과 동일한 높이에 위치할 수 있다.
본 발명의 또 다른 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 장치의 제조 방법에 있어서, 기판 상부에 매립되며, 제2 방향을 따라 연장되는 게이트 절연막 패턴 및 게이트 전극을 형성한다. 상기 기판 상에 상기 제2 방향에 직교하는 제1 방향을 따라 연장되는 제1 도전 패턴을 형성한다. 상기 제1 도전 패턴 상에 하드 마스크를 형성한다. 상기 제1 도전 패턴 및 상기 하드 마스크의 측벽 상에, 적어도 상기 제1 도전 패턴의 상면보다 높은 상면을 갖는 제1 스페이서를 형성한다. 상기 제1 스페이서의 측벽 상에 제1 희생막 패턴을 형성한다. 상기 제1 희생막 패턴의 측벽 상에, 상기 제1 스페이서의 상면보다 낮은 상면을 갖는 제2 스페이서를 형성한다. 상기 제1 희생막 패턴을 제거하여 에어 갭을 형성한다. 상기 제1 스페이서의 측벽과 직접 접촉하며, 상기 에어 갭을 덮는 제3 스페이서를 형성한다.
예시적인 실시예들에 있어서, 상기 제1 희생막 패턴을 형성하는 단계는, 상기 제1 스페이서의 측벽 상에 예비 제1 희생막 패턴을 형성하는 단계; 상기 예비 제1 희생막 패턴의 하부 측벽을 감싸는 제2 희생막 패턴을 형성하는 단계; 및 상기 제2 희생막 패턴에 의해서 커버되지 않은 상기 예비 제1 희생막 패턴 부분을 제거하는 단계를 포함하고, 상기 제2 스페이서를 형성하는 단계는, 상기 제1 희생막 패턴의 상면 및 측벽 상에 제2 스페이서막을 형성하는 단계; 및 상기 제1 희생막 패턴의 상면에 배치된 제2 스페이서막 부분을 제거하는 단계를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 스페이서를 형성하는 단계는, 상기 제1 희생막 패턴의 측벽 상에 제2 스페이서막을 형성하는 단계; 상기 제2 스페이서막의 하부 측벽을 감싸는 제2 도전 패턴을 형성하는 단계; 및 상기 제2 도전 패턴에 의해서 커버되지 않은 상기 제2 스페이서막 부분을 제거하는 단계를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 에어 갭을 형성하기 전에, 상기 제2 스페이서들 사이의 공간을 매립하는 제2 도전 패턴을 형성하는 단계를 더 포함하고, 상기 제3 스페이서를 형성한 후에, 상기 제2 도전 패턴과 전기적으로 연결되는 커패시터를 형성하는 단계를 더 포함할 수 있다.
본 발명의 실시예들에 따르면, 제1 스페이서의 측벽, 제2 스페이서의 측벽 및 제3 스페이서의 저면은 에어 갭을 정의할 수 있다. 상기 제1 스페이서와 상기 제2 스페이서는 서로 상이한 높이의 상면을 가질 수 있으며, 상기 제3 스페이서는 상기 제1 스페이서와 상기 제2 스페이서의 높이 차이에 대응하는 높이를 가질 수 있다. 이에 따라, 상기 제3 스페이서는 충분한 높이를 가질 수 있으며, 상기 에어 갭 상에 위치하는 상기 제3 스페이서 부분이 파괴되는 것을 방지할 수 있다.
도 1은 예시적인 실시예들에 따른 배선 구조물을 나타내는 단면도이다.
도 2 내지 도 12는 예시적인 실시예들에 따른 배선 구조물의 제조 방법을 설명하기 위한 단면도들이다.
도 13 내지 도 17은 예시적인 실시예들에 따른 배선 구조물의 제조 방법을 설명하기 위한 단면도들이다.
도 18 내지 도 20은 예시적인 실시예들에 따른 배선 구조물의 제조 방법을 설명하기 위한 단면도들이다.
도 21 내지 도 34는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 35는 예시적인 실시예들에 따른 반도체 장치를 포함하는 시스템을 설명하기 위한 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1은 예시적인 실시예들에 따른 배선 구조물을 나타내는 단면도이다.
도 1을 참조하면, 상기 배선 구조물은 기판(100) 상에 배치된 제1 도전 패턴(110), 하드 마스크(115), 제1 스페이서(125), 제2 스페이서(155) 및 제3 스페이서(175)를 포함할 수 있다. 특히, 제1 스페이서(125), 제2 스페이서(155) 및 제3 스페이서(175) 사이의 공간을 에어 갭(165)으로 정의할 수 있다.
기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판, 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등 반도체 기판을 포함할 수 있다.
제1 도전 패턴(110)은 기판(100) 상에 배치될 수 있다. 예를 들어, 제1 도전 패턴(110)은 도핑된 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 등을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 도전 패턴(110)은 제1 방향을 따라 연장할 수 있으며, 상기 제1 방향에 수직한 제2 방향을 따라 복수 개로 형성될 수 있다.
하드 마스크(115)는 제1 도전 패턴(110) 상에 배치될 수 있다. 예를 들어, 하드 마스크(115)는 실리콘 질화물과 같은 절연 물질을 포함할 수 있다. 하드 마스크(115)는 제1 도전 패턴(110)과 실질적으로 동일한 폭을 가질 수 있으며, 제1 도전 패턴(110)에 대응하도록 배치될 수 있다.
이 때, 기판(100)의 상면으로부터 하드 마스크(115)의 상면까지의 높이를 제1 높이(H1)로 정의할 수 있다. 즉, 제1 도전 패턴(110)과 하드 마스크(115)의 높이의 합은 제1 높이(H1)일 수 있다.
제1 스페이서(125)는 하드 마스크(115)와 제1 도전 패턴(110)의 측벽 상에 배치될 수 있다. 예를 들어, 제1 스페이서(125)는 실리콘 질화물과 같은 절연 물질을 포함할 수 있다.
제1 스페이서(125)는 제1 도전 패턴(110)의 상면보다 높고, 하드 마스크(115)의 상면과 실질적으로 동일하거나 낮은 상면을 가질 수 있다. 예시적인 실시예들에 있어서, 제1 스페이서(125)은 제1 도전 패턴(110)의 높이와 하드 마스크(115)의 높이의 합에 대응하는 높이를 가질 수 있다. 예를 들어, 제1 스페이서(125)는 기판(100)의 상면으로부터 제1 높이(H1)를 가질 수 있다.
제2 스페이서(155)는 제1 스페이서(125)로부터 상기 제2 방향으로 이격되어 배치될 수 있다. 또한, 제2 스페이서(155)는 제1 스페이서(125)와 실질적으로 동일하거나 유사한 물질을 포함할 수 있다.
제2 스페이서(155)은 제1 스페이서(125)의 상면보다 낮고, 상기 제1 도전 패턴(110)의 상면보다 높은 상면을 가질 수 있다. 예시적인 실시예들에 있어서, 제2 스페이서(125)는 기판(100)의 상면으로부터 제2 높이(H2)를 가질 수 있다.
제3 스페이서(175)는 제1 스페이서(125)의 측벽과 직접 접촉할 수 있으며, 제2 스페이서(155)의 상면 상에 배치될 수 있다. 예시적인 실시예들에 있어서, 제3 스페이서(175)는 제3 높이(H3)를 가질 수 있으며, 제3 스페이서(175)의 상면은 제1 스페이서(125) 또는 하드 마스크(115)의 상면과 동일한 높이를 가질 수 있다. 이에 따라, 제3 스페이서(175)의 제3 높이(H3)는 제1 스페이서(125)의 제1 높이(H1)와 제2 스페이서(155)의 제2 높이(H2)의 차이에 실질적으로 대응할 수 있다. 즉, 제1 스페이서(125)와 제2 스페이서(155)가 서로 상이한 높이를 가지므로, 이들의 높이 차이에 의해서 제3 스페이서(175)도 충분한 높이를 가질 수 있다. 따라서 에어 갭(165) 상에 위치하는 제3 스페이서(175) 부분이 파괴되는 것을 방지할 수 있다.
예시적인 실시예들에 있어서, 제3 스페이서(175)는 제1 및 제2 스페이서들(125, 155)과 실질적으로 동일하거나 유사한 물질을 포함할 수 있다.
이 때, 제1 스페이서(125), 제2 스페이서(155) 및 제3 스페이서(175) 사이의 공간은 비어있을 수 있으며, 상기 공간을 에어 갭(165)으로 정의할 수 있다. 또한, 에어 갭(165)은 기판(100) 또는 기판(100)과 접촉하는 제1 스페이서(125) 부분 상에 위치할 수 있다. 즉, 에어 갭(165)은 제1 스페이서(125)의 측벽, 제2 스페이서(155)의 측벽 및 제3 스페이서(175)의 저면으로 정의될 수 있다. 제1 스페이서(125)와 제2 스페이서(155)는 제1 도전 패턴(110)보다 높을 상면을 가질 수 있으므로, 이들 사이에 위치하는 에어 갭(165)도 제1 도전 패턴(110)보다 큰 높이를 가질 수 있다.
에어 갭(165)은 낮은 유전율을 갖는 공기를 포함하므로, 이들 사이에 배치된 도전 패턴들(110)의 기생 커패시턴스가 감소될 수 있다. 즉, 에어 갭(165)이 제1 도전 패턴(110)의 측벽을 둘러싸도록 배치됨에 따라, 제1 도전 패턴(110)들 사이에 커플링 현상이 일어나는 것을 방지할 수 있다.
예시적인 실시예들에 있어서, 에어 갭(165)은 제1 도전 패턴(110)을 측벽을 전체적으로 감싸며, 상기 제1 방향으로 연장하며 배치될 수 있다. 다른 예시적인 실시예들에 있어서, 에어 갭(165)은 제1 도전 패턴(110)을 측벽을 부분적으로만 감쌀 수 있다.
제2 도전 패턴(160)은 기판(100) 상에서 제2 스페이서(155)들 사이에 배치될 수 있다. 예를 들어, 제2 도전 패턴(160)은 도핑된 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 등을 포함할 수 있다. 제2 도전 패턴(160)은 기판(100)의 상면과 직접적으로 접촉할 수 있으며, 이에 따라, 콘택으로 역할을 할 수 있다.
예시적인 실시예들에 있어서, 제1 스페이서(125)의 측벽, 제2 스페이서(155)의 측벽 및 제3 스페이서(175)의 하면은 에어 갭(165)을 정의할 수 있다. 제1 스페이서(125)와 제2 스페이서(155)는 서로 상이한 높이를 가질 수 있으며, 제3 스페이서(175)는 제1 스페이서(125)와 제2 스페이서(155)의 높이 차이에 대응하는 높이를 가질 수 있다. 이에 따라, 제3 스페이서(175)는 충분한 높이를 가질 수 있으며, 에어 갭(165) 상에 위치하는 제3 스페이서(175) 부분이 파괴되는 것을 방지할 수 있다.
도 2 내지 도 12는 예시적인 실시예들에 따른 배선 구조물의 제조 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 기판(100) 상에 순차적으로 적층된 제1 도전 패턴(110) 및 하드 마스크(115)를 형성할 수 있다.
제1 도전 패턴(110) 및 하드 마스크(115)는 기판(100) 상에 제1 도전막 및 하드 마스크막을 순차적으로 적층한 후, 포토레지스트 패턴을 이용하는 사진 식각 공정을 수행하여 상기 제1 도전막 및 상기 하드 마스크막을 식각하여 형성할 수 있다.
기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판, 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등 반도체 기판을 포함할 수 있다. 한편, 도시하지는 않았으나, 기판(100)은 p형 혹은 n형 불순물을 포함하는 웰(well) 또는 소자 분리막을 더 포함할 수도 있다.
상기 제1 도전막은 도핑된 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 등을 사용하여 형성할 수 있다. 예시적인 실시예들에 따르면, 제1 도전 패턴(110)은 도핑된 폴리실리콘 또는 텅스텐을 포함할 수 있다. 다른 예시적인 실시예들에 따르면, 제1 도전 패턴(110)은 순차적으로 적층된 도핑된 폴리실리콘 및 텅스텐을 포함할 수 있다.
상기 하드 마스크막은 절연성을 가지며, 산화물과 식각 선택비를 갖는 물질을 사용하여 형성할 수 있다. 예를 들어, 상기 하드 마스크막은 실리콘 질화물과 같은 질화물을 사용하여 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 도전 패턴(110) 및 하드 마스크(115)는 제1 방향을 따라 연장되며, 상기 제1 방향과 실질적으로 수직한 제2 방향으로 복수 개로 이격되어 형성될 수 있다. 또한, 순차적으로 적층된 제1 도전 패턴(110)과 하드 마스크(115)의 높이의 합을 제1 높이(H1)로 정의할 수 있다.
도 3을 참조하면, 기판(100) 상에 제1 도전 패턴(110) 및 하드 마스크(115)를 덮는 제1 스페이서막(120) 및 제1 희생막(130)을 순차적으로 적층할 수 있다.
제1 스페이서막(120)은 하드 마스크(115)와 실질적으로 동일하거나 유사한 물질을 사용하여, 화학 기상 증착(Chemical Vapor Deposition; CVD) 공정 또는 원자층 증착(Atomic Layer Deposition; ALD) 공정을 수행하여 형성할 수 있다. 예를 들어, 제1 스페이서막(120)은 실리콘 질화물을 포함할 수 있다. 이에 따라, 제1 스페이서막(120)은 기판(100)의 상면, 제1 도전 패턴(110)의 측벽 및 하드 마스크(115)의 상면과 측벽에 균일한 두께로 형성될 수 있다.
제1 희생막(130)은 제1 스페이서막(120)과 식각 선택비를 갖는 물질을 사용하여 CVD 또는 ALD 공정을 수행하여 형성할 수 있다. 예를 들어, 제1 희생막(130)은 BPSG(Boro-Phospho-Silicate Glass), TOSZ(Tonen Silazene), USG(Undoped Silicate Glass), SOG(Spin On Glass), FOX(Flowable Oxide), TEOS(Tetra-Ethyl-Ortho-Silicate) 또는 HDP-CVD(High Density Plasma Chemical Vapor Deposition) 산화물 등과 같은 실리콘 산화물을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 희생막(130)은 제1 스페이서막(120)보다 큰 두께를 가질 수 있다.
도 4를 참조하면, 제1 스페이서막(120) 및 제1 희생막(130)을 부분적으로 제거하여 예비 제1 희생막 패턴(133) 및 제1 스페이서(125)를 형성할 수 있다.
식각 공정을 수행하여, 기판(100) 및 하드 마스크(115)의 상면에 배치되는 제1 스페이서막(120) 및 제1 희생막(130) 부분을 제거할 수 있다. 상기 식각 공정은 이방성 식각 공정이므로, 제1 도전 패턴(110) 및 하드 마스크(115)의 측벽들 상에 위치하는 제1 스페이서막(120) 및 제1 희생막(130) 부분은 식각되지 않고 남을 수 있으며, 이들을 각기 제1 스페이서(125) 및 예비 제1 희생막 패턴(133)으로 정의할 수 있다.
이 때, 제1 스페이서(125)는 제1 도전 패턴(110)의 상면보다 높고, 하드 마스크(115)의 상면과 실질적으로 동일하거나 낮은 상면을 가질 수 있다. 예시적인 실시예들에 있어서, 제1 스페이서(125)은 제1 도전 패턴(110)의 높이와 하드 마스크(115)의 높이의 합에 대응하는 높이를 가질 수 있다. 예를 들어, 제1 스페이서(125)는 기판(100)의 상면으로부터 제1 높이(H1)를 가질 수 있다. 또한, 예비 제1 희생막 패턴(133)은 제1 스페이서(125)에 대응하는 높이를 가질 수 있다.
예시적인 실시예들에 있어서, 예비 제1 희생막 패턴(133) 및 제1 스페이서(125)은 상기 제1 방향을 따라 연장되도록 형성될 수 있다.
제1 스페이서막(120)의 부분을 제거하는 공정과 제1 희생막(130)의 부분을 제거하는 공정은 동시에 진행되거나 별도의 식각 공정으로 진행될 수도 있다.
도 5를 참조하면, 기판(100) 상에, 하드 마스크(115), 예비 제1 희생막 패턴(133) 및 제1 스페이서(125)를 덮는 제2 희생막(140)을 형성할 수 있다.
제2 희생막(140)은 예비 제1 희생막 패턴(133) 및 제1 스페이서(125)와 식각 선택비를 갖는 물질을 사용하여 형성될 수 있다. 예시적인 실시예들에 있어서, 제2 희생막(140)은 고분자 물질(polymer)을 사용하여 형성될 수 있다. 예를 들어, 상기 고분자 물질은 C-SOH(carbon based spin-on hardmask) 또는 ACL(amorphous carbon layer) 등을 포함할 수 있으나, 이에 의해서 제한되지 않는다.
도 6을 참조하면, 제2 희생막(140) 및 예비 제1 희생막 패턴(133)의 상부를 제거하여 제2 희생막 패턴(145) 및 제1 희생막 패턴(135)을 각기 형성할 수 있다.
예시적인 실시예들에 있어서, 하드 마스크(115)가 제2 희생막(140) 상으로 돌출되도록 에치-백 및/또는 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정을 수행하여 제2 희생막(140)의 상부를 제거할 수 있다. 이에 따라, 제2 희생막 패턴(145)은 제1 스페이서(125)의 제1 높이(H1)보다 작은 제2 높이(H2)를 가질 수 있다.
이후, 예비 제1 희생막 패턴(133)에 대해서 높은 식각률을 갖는 식각 가스를 사용하여 식각 공정을 수행할 수 있다. 이에 따라, 제2 희생막 패턴(145)에 의해서 커버되지 않은 예비 제1 희생막 패턴(133) 상부가 제거될 수 있으며, 제1 희생막 패턴(135)은 제2 희생막 패턴(145)의 높이와 실질적으로 동일한 제2 높이(H2)를 가질 수 있다.
다른 예시적인 실시예들에 있어서, 에치-백 및 또는 CMP 공정을 수행하여, 제2 희생막(140)의 상부 및 예비 제1 희생막 패턴(133)의 상부를 동시에 제거하여, 제2 높이(H1)를 갖는 제2 희생막 패턴(145) 및 제1 희생막 패턴(135)을 동시에 형성할 수 있다.
도 7을 참조하면, 제2 희생막 패턴(145)을 제거한 후, 기판(100) 상에 하드 마스크(115), 제1 스페이서(125) 및 제1 희생막 패턴(135)을 덮는 제2 스페이서막(150)을 형성할 수 있다.
제2 희생막 패턴(145)은 반응성 이온 식각(reactive ion etching; RIE) 또는 플라즈마 식각 공정을 수행하여 충분히 제거할 수 있다. 이때, 제1 스페이서(125) 및 하드 마스크(115)는 제1 도전 패턴(110)이 식각되거나 손상되는 것을 방지할 수 있다.
이후, 제2 스페이서막(150)은 제1 스페이서막(120)과 실질적으로 동일한 물질을 사용하여, 기판(100)의 상면, 제1 희생막 패턴(135)의 상면과 측벽, 제1 스페이서(125)의 상면과 측벽, 하드 마스크(115)의 상면에 균일한 두께로 형성할 수 있다. 예를 들어, 제2 스페이서막(150)은 실리콘 질화물을 포함할 수 있다.
도 8을 참조하면, 제2 스페이서막(150)을 부분적으로 제거하여 제2 스페이서(155)를 형성할 수 있다.
예시적인 실시예들에 있어서, 식각 공정을 수행하여, 기판(100) 및 하드 마스크(115)의 상면에 배치되는 제2 스페이서막(150) 부분을 제거할 수 있다. 상기 식각 공정은 이방성 식각 공정이므로, 제1 스페이서(125) 및 제1 희생막 패턴(135)의 측벽들 상에 위치하는 제2 스페이서막(150) 부분은 식각되지 않고 남을 수 있으며, 이를 제2 스페이서(155)로 정의할 수 있다. 이에 따라, 제2 스페이서(155)는 제1 희생막 패턴(135)의 높이에 대응하는 높이를 가질 수 있으며, 제2 스페이서(155)의 높이는 제1 스페이서(125)의 높이보다 작을 수 있다. 즉, 제2 스페이서(155)는 제2 높이(H2)를 가질 수 있다.
도 9를 참조하면, 제2 스페이서(155)들 사이의 공간을 매립하는 제2 도전 패턴(160)을 형성할 수 있다.
기판(100) 상에 하드 마스크(115), 제1 스페이서(125), 제1 희생막 패턴(135) 및 제2 스페이서(155)를 덮는 제2 도전막을 형성한 후, 제1 희생막 패턴(135)의 상면이 노출될 때까지, 에치-백 및/또는 CMP 공정을 수행하여 상기 제2 도전막을 상부를 제거하여 제2 도전 패턴(160)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 도전막은 도핑된 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 등을 사용하여 형성할 수 있다.
도 10을 참조하면, 식각 공정을 수행하여 제1 희생막 패턴(135)을 제거하고 제1 스페이서(125)와 제2 스페이서(155) 사이에 에어 갭(165)을 형성할 수 있다.
상기 식각 공정은 제1 희생막 패턴(135)에 대해서 상대적으로 높은 식각률을 갖는 식각 가스를 사용하여 수행할 수 있다. 이때, 제1 희생막 패턴(135)과 식각 선택비를 갖는 제1 스페이서(125) 및 제2 스페이서(155)는 식각되지 않을 수 있다. 이때, 제1 스페이서(125) 및 하드 마스크(115)는 제1 도전 패턴(110)이 식각되거나 손상되는 것을 방지할 수 있다.
제1 희생막 패턴(135)이 제거됨에 따라, 제1 스페이서(125)와 제2 스페이서(155) 사이에는 에어 갭(165)이 형성될 수 있다. 에어 갭(165)은 상대적으로 낮은 유전 상수를 가지므로, 에어 갭(165) 사이에 위치하는 도전 패턴들(110, 160) 사이의 기생 커패시턴스가 감소할 수 있다.
도 11을 참조하면, 제2 도전 패턴(160) 및 제2 스페이서(155) 상에 에어 갭(165), 하드 마스크(115) 및 제1 스페이서(125)를 덮는 제3 스페이서막(170)을 형성할 수 있다.
제3 스페이서막(170)은 하드 마스크(115)의 상면, 제1 스페이서(125)의 상면과 측벽, 제2 스페이서(155)의 상면 및 제2 도전 패턴(160)의 상면 상에 형성될 수 있으며, 에어 갭(165)을 덮을 수 있다. 이에 따라, 에어 갭(165)은 제1 스페이서(125)의 측벽, 제2 스페이서(155)의 측벽 및 제3 스페이서막(170)의 저면으로 정의될 수 있다.
제3 스페이서막(170)은 갭필(gap-fill) 특성이 상대적으로 낮은 공정을 사용하여 형성할 수 있다. 예를 들어, 제3 스페이서막(170)은 PECVD(Plasma-enhanced CVD) 또는 스퍼터링 공정을 수행하여 형성될 수 있다. 이에 따라, 제3 스페이서막(170)이 에어 갭(165)을 매립하는 것을 방지할 수 있다.
예시적인 실시예들에 있어서, 제3 스페이서막(170)은 제1 스페이서막(120) 및 제2 스페이서막(150)과 실질적으로 동일한 물질을 사용하여 형성할 수 있다. 즉, 제3 스페이서막(170)은 실리콘 질화물을 사용하여 형성할 수 있다.
도 12를 참조하면, 이방성 식각 공정을 수행하여, 제3 스페이서막(170)을 부분적으로 제거하여 제3 스페이서(175)를 형성할 수 있다.
이방성 식각 공정을 수행하여, 하드 마스크(115) 및 제2 도전 패턴(160)의 상면 상에 배치되는 제3 스페이서막(170)을 제거할 수 있으며, 남은 제3 스페이서막(170) 부분을 제3 스페이서(175)로 정의할 수 있다. 이에 따라, 제3 스페이서(175)는 제1 스페이서(125)의 측벽 및 제2 스페이서(155)의 상면과 직접 접촉하며, 에어 갭(165)을 커버할 수 있다.
예시적인 실시예들에 있어서, 제3 스페이서(175)의 저면은 제2 스페이서(155)의 상면과 직접 접촉하며, 제3 스페이서(175)의 상면은 제1 스페이서(125) 또는 하드 마스크(115)의 상면과 동일한 높이를 가질 수 있다. 이에 따라, 제3 스페이서(175)의 제3 높이(H3)는 제1 스페이서(125)의 제1 높이(H1)와 제2 스페이서(155)의 제2 높이(H2)의 차이에 실질적으로 대응할 수 있다. 즉, 제1 스페이서(125)와 제2 스페이서(155)가 서로 상이한 높이를 가지므로, 이들의 높이 차이에 의해서 제3 스페이서(175)도 충분한 높이를 가질 수 있다. 따라서 에어 갭(165) 상에 위치하는 제3 스페이서(175) 부분이 파괴되는 것을 방지할 수 있다.
예시적인 실시예들에 있어서, 제1 스페이서(125)의 측벽, 제2 스페이서(155)의 측벽 및 제3 스페이서(175)의 하면은 에어 갭(165)을 정의할 수 있다. 제1 스페이서(125)와 제2 스페이서(155)는 서로 상이한 높이를 가질 수 있으며, 제3 스페이서(175)는 제1 스페이서(125)와 제2 스페이서(155)의 높이 차이에 대응하는 높이를 가질 수 있다. 이에 따라, 제3 스페이서(175)는 충분한 높이를 가질 수 있으며, 에어 갭(165) 상에 위치하는 제3 스페이서(175) 부분이 파괴되는 것을 방지할 수 있다.
도 13 내지 도 18은 다른 예시적인 실시예들에 따른 배선 구조물의 제조 방법을 설명하기 위한 단면도들이다. 상기 배선 구조물의 제조 방법은 도 2 내지 도 12를 참조하여 설명한 배선 구조물의 제조 방법이 포함하는 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 유사한 구성 요소에는 유사한 참조 부호를 부여하여, 이에 대한 자세한 설명은 생략한다.
도 13을 참조하면, 도 2 내지 도 4를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정을 수행하여, 기판(100) 상에 제1 도전 패턴(110) 및 하드 마스크(115)를 형성하고, 기판(100) 상에 제1 도전 패턴(110) 및 하드 마스크(115)를 덮는 제1 스페이서막 및 제1 희생막을 순차적으로 형성한 후, 상기 제1 스페이서막 및 상기 제1 희생막을 부분적으로 제거하여 제1 스페이서(125) 및 예비 제1 희생막 패턴(133)을 형성할 수 있다. 이후, 기판(100) 상에 하드 마스크(115), 제1 스페이서(125) 및 예비 제1 희생막 패턴(133)을 덮는 제2 스페이서막(151)을 형성할 수 있다.
도 14를 참조하면, 제2 스페이서막(151)을 부분적으로 제거할 수 있다.
즉, 이방성 식각 공정을 통해서, 기판(100)의 상면, 하드 마스크(115)의 상면, 제1 스페이서(125)의 상면, 예비 제1 희생막 패턴(133)의 상면에 배치된 제2 스페이서막(151) 부분을 제거할 수 있다. 이에 따라, 제1 희생막 패턴(135)의 측벽에 제2 스페이서막(151) 부분이 남을 수 있다.
도 15를 참조하면, 기판(100) 상에서 제2 스페이서막(151) 사이의 배치되는 제2 도전 패턴(160)을 형성할 수 있다.
기판(100) 상에 하드 마스크(115), 제1 스페이서(125), 제1 희생막 패턴(135) 및 제2 스페이서막(151)을 덮는 제2 도전막을 형성한 후, 에치-백 및/또는 CMP 공정을 수행하여 상기 제2 도전막을 상부를 제거하여 제2 도전 패턴(160)을 형성할 수 있다. 제2 도전 패턴(160)은 제2 스페이서막(151)의 높이보다 작은 높이를 가질 수 있으며, 이에 따라, 제2 도전 패턴(160)은 제2 스페이서막(151)을 부분적으로 커버할 수 있다.
도 16을 참조하면, 제2 도전 패턴(160)에 의해서 커버되지 않은 제2 스페이서막(151)을 제거하여 제2 스페이서(156)를 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 스페이서막(151)에 대해서 상대적으로 높은 식각률을 갖는 식각 가스를 사용하여 식각 공정을 수행할 수 있다. 이에 따라, 제2 도전 패턴(160)에 의해서 커버되지 않은 제2 스페이서막(151) 부분은 제거될 수 있으며, 제2 도전 패턴(160)에 의해서 커버된 제2 스페이서막(151) 부분은 제거되지 않고 남아서, 제2 스페이서(156)를 형성할 수 있다.
도 17을 참조하면, 예비 제1 희생막 패턴(133)을 제거하여, 에어 갭(165)을 형성할 수 있다.
예비 제1 희생막 패턴(133)을 제거하는 공정은 도 10을 참조로 설명한 공정과 실질적으로 동일하거나 유사할 수 있다.
이후, 도 11 및 도 12를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다. 이에 따라, 에어 갭(165)을 덮는 제3 스페이서(175)를 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 스페이서(125)의 측벽, 제2 스페이서(156)의 측벽 및 제3 스페이서(175)의 하면은 에어 갭(165)을 정의할 수 있다.
서로 상이한 높이를 가지는 제1 스페이서(125)와 제2 스페이서(156), 그리고 제3 스페이서(175)는 에어 갭(165)을 정의할 수 있다. 제3 스페이서(175)는 제1 스페이서(125)와 제2 스페이서(156)의 높이 차이에 대응하는 높이를 가질 수 있으며, 에어 갭(165) 상에 위치하는 제3 스페이서(175) 부분이 파괴되는 것을 방지할 수 있다.
도 18 내지 도 20은 예시적인 실시예들에 따른 배선 구조물의 제조 방법을 설명하기 위한 단면도들이다. 상기 배선 구조물의 제조 방법은 도 13 내지 도 17을 참조하여 설명한 배선 구조물의 제조 방법이 포함하는 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 유사한 구성 요소에는 유사한 참조 부호를 부여하여, 이에 대한 자세한 설명은 생략한다.
도 18을 참조하면, 도 13 내지 도 15를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정을 수행하여, 기판(100) 상에 제1 도전 패턴(110) 및 하드 마스크(115)를 형성하고, 제1 도전 패턴(110) 및 하드 마스크(115)의 측벽들 상에 제1 스페이서(125), 제1 희생막 패턴(136) 및 제2 스페이서막(151)을 형성한 후, 기판(100) 상에 제2 스페이서(155) 사이에 제2 도전 패턴(160)을 형성할 수 있다.
도 19를 참조하면, 예비 제1 희생막 패턴(133)을 제거하여, 에어 갭(165)을 형성할 수 있다.
예비 제1 희생막 패턴(133)을 제거하는 공정은 도 10을 참조로 설명한 공정과 실질적으로 동일하거나 유사할 수 있다.
도 20을 참조하면, 제2 스페이서막(151)을 부분적으로 제거하여 제2 스페이서(156)를 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 스페이서막(151)에 대해서 상대적으로 높은 식각률을 갖는 식각 가스를 사용하여 식각 공정을 수행할 수 있다. 이에 따라, 제2 도전 패턴(160)에 의해서 커버되지 않은 제2 스페이서막(151) 부분은 제거될 수 있으며, 제2 도전 패턴(160)에 의해서 커버된 제2 스페이서막(151) 부분은 제거되지 않고 남아서, 제2 스페이서(156)를 형성할 수 있다.
다른 예시적인 실시예들에 있어서, 도 19 및 도 20에 도시된 것과 달리, 제1 희생막 패턴(136)을 제거하는 공정과 제2 스페이서막(151)을 제거하는 공정을 동시에 수행될 수 있다. 즉, 제1 희생막 패턴(136) 및 제2 스페이서막(151)을 동시에 식각할 수 있는 식각 가스를 사용하여, 식각 공정을 수행할 수 있다. 이때, 식각 시간 등을 조절하여 제2 스페이서막(151)은 제2 도전 패턴(160)에 의해서 커버되지 않은 부분만을 식각할 수 있다.
이후, 도 11 및 도 12를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다. 이에 따라, 에어 갭(165)을 덮는 제3 스페이서(175)를 형성할 수 있다.
예시적인 실시예들에 있어서, 제3 스페이서(175)는 충분한 높이(H3)를 가질 수 있으므로, 후속되는 공정에서 에어 갭(165) 상부에 위치하는 제3 스페이서(175)부분이 파괴되는 것을 방지할 수 있다.
도 21 내지 도 34는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 21, 도 23, 도 26, 도 28은 반도체 장치의 제조 방법을 설명하기 위한 평면도들이고, 도 22, 도 24, 도 27, 도 29 내지 도 34는 각기 평면도들의 I-I'라인을 따라 자른 단면도들이며, 도 25은 평면도인 도 23의 II-II' 라인을 따라 자른 단면도이다.
도 21 및 도 22를 참조하면, 기판(200) 상부에 소자 분리막(210)을 형성하고 액티브 영역(220)을 정의할 수 있다.
기판(200)으로서 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판, 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등과 같은 반도체 기판을 사용할 수 있다.
소자 분리막(210)은 실리콘 산화물을 사용하여 얕은 트렌치 소자 분리(Shallow Trench Isolation: STI) 공정을 통해 형성될 수 있다. 이에 따라, 기판(200)은 소자 분리막(210)이 형성된 필드 영역과 소자 분리막(210)이 형성되지 않은 액티브 영역(220)으로 구분될 수 있다. 예시적인 실시예들에 있어서, 액티브 영역(220)은 제1 방향 및 상기 제1 방향과 직각을 이루는 제2 방향을 따라 복수 개로 형성될 수 있으며, 각각의 액티브 영역(220)은 상기 제1 방향과 예각을 이루는 제3 방향을 따라 연장될 수 있다.
도시되지 않았으나, 액티브 영역(220)에는 n형 또는 p형 불순물이 주입되어 불순물 영역이 형성될 수 있다.
도 23 내지 도 25를 참조하면, 액티브 영역(220)과 겹치는 트렌치(225)를 형성한 후, 트렌치(225)를 매립하는 게이트 절연막 패턴(230), 게이트 전극(240) 및 게이트 마스크(250)를 형성할 수 있다.
트렌치(225)는 기판(200) 및 소자 분리막(210) 상에 마스크를 형성한 후, 상기 마스크를 식각 마스크로 이용하는 식각 공정을 수행하여 기판(200) 및 소자 분리막(210)을 부분적으로 제거하여 트렌치(225)를 형성할 수 있다.
예시적인 실시예들에 있어서, 트렌치(225)는 상기 제2 방향을 따라 연장하며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다. 기판(200)의 액티브 영역(220)은 적어도 하나 이상의 트렌치(225)와 겹칠 수 있다. 도 23에 도시된 바와 같이, 한 쌍의 트렌치(225)들이 하나의 액티브 영역(220)과 겹칠 수 있으며, 이에 따라, 기판(200)의 액티브 영역(220)은 한 쌍의 트렌치(225)들 사이에 위치하는 제1 액티브 영역(222)과 단부에 위치하는 제2 액티브 영역(224)으로 분리될 수 있다.
이후, 트렌치(225)를 매립하는 게이트 절연막 패턴(230), 게이트 전극(240) 및 게이트 마스크(250)를 순차적으로 형성할 수 있으며, 이에 대한 상세한 설명은 생략한다. 게이트 절연막 패턴(230), 게이트 전극(240) 및 게이트 마스크(250)는 상기 제2 방향을 따라 연장될 수 있다.
게이트 절연막 패턴(230), 게이트 전극(240) 및 게이트 마스크(250)는 액티브 영역(220)에 위치하는 상기 불순물 영역과 함께 트랜지스터를 구성할 수 있다. 예를 들어, 상기 트랜지스터는 기판(200) 상부에 매립된 게이트 전극(240)을 갖는 매립 채널 어레이 트랜지스터(BCAT: buried channel array transistor)일 수 있다.
도 26 및 도 27을 참조하면, 기판(200), 소자 분리막(210), 게이트 절연막 패턴(230) 및 게이트 마스크(250) 상에 제1 층간 절연막(260)을 형성한 후에, 식각 공정을 통해서 제1 액티브 영역(222)을 노출시키는 제1 리세스(265)를 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 층간 절연막(260)은 실리콘 산화물과 같은 절연 물질을 사용하여 형성할 수 있다.
이후, 식각 공정을 통해서, 제1 층간 절연막(260), 기판(200) 및 소자 분리막(210)을 부분적으로 제거하여 제1 리세스(265)을 형성할 수 있다. 예시적인 실시예들에 있어서, 제1 리세스(265)는 제1 액티브 영역(222)과 겹치도록 배치될 수 있다. 즉, 제1 리세스(265)는 제1 액티브 영역(222)을 전체적으로 노출시키도록 형성될 수 있다.
도 28 및 도 29를 참조하면, 기판(200) 및 제1 층간 절연막(260) 상에 순차적으로 적층된 제1 콘택(305), 제1 도전 패턴(310) 및 하드 마스크(315)를 형성할 수 있다.
기판(200) 및 제1 층간 절연막(260) 상에 제1 리세스(265)를 매립하는 제1 도전막, 제2 도전막 및 하드 마스크막을 형성한 후, 이들을 패터닝하여, 제1 콘택(305), 제1 도전 패턴(310) 및 하드 마스크(315)를 형성할 수 있다.
제1 콘택(305) 및 제1 도전 패턴(310)은 도핑된 폴리실리콘, 금속 또는 금속 질화물을 사용하여 형성할 수 있다. 예를 들어, 제1 콘택(305)은 도핑된 폴리실리콘을 사용하여 형성할 수 있으며, 제1 도전 패턴(310)은 텅스텐과 같은 금속을 사용하여 형성할 수 있다. 또한, 하드 마스크(315)는 실리콘 질화물과 같은 질화물을 사용하여 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 도전 패턴(310) 및 하드 마스크(315)는 상기 제1 방향을 따라 연장하며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 또한, 제1 콘택(305)는 상기 제1 도전 패턴(310)과 제1 액티브 영역(222)을 전기적으로 연결할 수 있다. 제1 도전 패턴(310)은 상기 반도체 장치의 비트 라인으로 역할을 할 수 있다.
도 30을 참조하면, 도 3 내지 도 6을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정을 수행할 수 있다.
즉, 제1 스페이서막 및 제1 희생막을 형성한 후, 상기 제1 스페이서막 및 상기 제1 희생막을 부분적으로 제거하여 제1 스페이서(325) 및 예비 제1 희생막 패턴을 형성하고, 제2 희생막 패턴(345)을 형성한 후에, 제2 희생막 패턴(345)에 의해서 노출된 상기 예비 제1 희생막 패턴을 부분적으로 제거하여 제1 희생막 패턴(335)을 형성할 수 있다.
상술한 공정을 통해서, 제1 희생막 패턴(335)의 상면은 제1 도전 패턴(310)의 상면보다 높고, 제1 스페이서(325)의 상면보다 낮은 상면을 가질 수 있다.
도 31을 참조하면, 기판(200) 및 소자 분리막(210) 상에 하드 마스크(315), 제1 스페이서(325), 제1 희생막 패턴(335)을 덮는 제2 스페이서막(350)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 스페이서막(350)은 기판(200)의 상면, 소자 분리막(210)의 상면, 하드 마스크(315)의 상면, 제1 스페이서(325)의 측벽, 제1 희생막 패턴(335)의 상면 및 측벽에 형성될 수 있다. 제2 스페이서막(350)은 제1 희생막 패턴(335)과 식각 선택비를 갖는 물질을 사용하여 형성될 수 있다. 예를 들어, 제2 스페이서막(350)은 실리콘 질화물과 같은 질화물을 사용하여 형성될 수 있다.
도 32를 참조하면, 제2 스페이서막(350)을 부분적으로 제거하여 제2 스페이서(355)를 형성한 후, 제2 액티브 영역(224)을 노출시키는 제2 리세스(363)를 형성한 후, 제2 리세스(363)를 매립하는 제2 도전 패턴(360)을 형성할 수 있다.
이방성 식각 공정을 수행하여, 기판(200) 및 소자 분리막(210)의 상면, 하드 마스크(315)의 상면, 제1 스페이서(325) 상에 배치된 제2 스페이서막(350) 부분을 제거할 수 있다. 이에 따라, 제1 희생막 패턴(335)의 측벽 상에 배치된 제2 스페이서막(350) 부분이 남을 수 있으며, 이를 제2 스페이서(355)로 정의할 수 있다.
이에 따라, 제2 스페이서(355)는 제1 스페이서(325)보다 작은 높이를 가질 수 있다.
이후, 기판(200) 및 소자 분리막(210)을 부분적으로 제거하여, 제2 액티브 영역(224)을 노출시키는 제2 리세스(363)를 형성한 후, 제2 리세스(363)를 매립하는 제3 도전막을 형성하고, 상기 제3 도전막의 상부를 제거하여 제2 도전 패턴(360)을 형성할 수 있다.
도 33을 참조하면, 도 10 내지 도 12를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정을 수행할 수 있다.
즉, 제1 희생막 패턴(335)을 제거하여, 제1 스페이서(325)와 제2 스페이서(355) 사이에 에어 갭(365)을 형성하고, 에어 갭(365)을 커버하는 제3 스페이서(375)를 형성할 수 있다. 이때, 제3 스페이서(375)들 사이에 위치하는 제3 리세스(377)를 통해서 제2 도전 패턴(360)이 노출될 수 있다.
도 34를 참조하면, 제3 리세스(377)를 매립하는 제3 도전 패턴(380)을 형성한 후, 제3 도전 패턴(380) 상에 커패시터를 형성할 수 있다.
하드 마스크(315), 제1 스페이서(325) 및 제3 스페이서(375) 상에 제3 리세스(377)를 매립하는 제4 도전막을 형성한 후, 하드 마스크(315)의 상면이 노출될 때까지 에치-백 및/또는 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정을 수행하여 상기 제4 도전막의 상부를 제거하여 제3 도전 패턴(380)을 형성할 수 있다. 제2 도전 패턴(360) 및 제3 도전 패턴(380)은 제2 액티브 영역(224)와 이후 형성될 커패시터를 연결하는 커패시터 콘택으로 역할을 할 수 있다.
도시되지는 않았으나, 제3 스페이서(375) 상에는 제2 층간 절연막이 배치될 수 있으며, 제3 도전 패턴(380)은 상기 제2 층간 절연막을 관통할 수 있다.
이후, 하부 전극(390), 유전막(395) 및 상부 전극(400)을 포함하는 커패시터를 형성할 수 있다.
하부 전극(390)은 상기 제2 층간 절연막 및 제3 도전 패턴(380) 상에 식각 저지막(385) 및 제3 층간 절연막을 형성하고, 식각 저지막(385) 및 상기 제3 층간 절연막을 부분적으로 제거하여 제3 도전 패턴(380)이 노출시키는 개구를 형성한 후, 상기 개구의 내벽 및 상기 제3 층간 절연막 상에 하부 전극막을 형성하고, 상기 하부 전극막 상부를 평탄화함으로써 형성할 수 있다. 이후, 식각 공정을 통해서, 상기 제3 층간 절연막을 제거할 수 있다.
유전막(395)은 하부 전극(390) 및 식각 저지막(385) 상에 실리콘 질화물 또는 실리콘 질화물보다 높은 유전 상수를 갖는 고유전율 물질을 사용하여 형성할 수 있다. 예를 들어, 상기 고유전율 물질은 탄탈륨 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물 등을 포함할 수 있으며, 이들은 단독으로 또는 조합의 형태로 사용될 수 있다.
이후, 상부 전극(400)은 금속, 금속 질화물 혹은 도핑된 폴리실리콘을 사용하여 CVD 공정, PVD 공정, ALD 공정 등을 수행함으로써 형성할 수 있다. 도시된 도면과 달리, 상부 전극(400)은 박막 형태로 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 스페이서(325), 제2 스페이서(355) 및 제3 스페이서(375)는 도 2 내지 도 12를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정을 통해서 형성될 수 있으나, 본 발명은 이에 의해서 제한되지 않는다. 즉, 제1 스페이서(325), 제2 스페이서(355) 및 제3 스페이서(375)는 도 13 내지 도 17 또는 도 18 내지 도 20을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정을 통해서 형성될 수도 있다.
예시적인 실시예들에 있어서, 에어 갭(365)은 제1 스페이서(325)의 측벽, 제2 스페이서(355)의 측벽 및 제3 스페이서(375)의 하면으로 정의될 수 있으며, 제3 스페이서(375)는 제1 스페이서(325)와 제2 스페이서(355)의 높이 차이에 대응하는 높이를 가질 수 있다. 이에 따라, 제3 스페이서(375)는 충분한 높이를 가질 수 있으며, 에어 갭(365) 상에 위치하는 제3 스페이서(375) 부분이 파괴되는 것을 방지할 수 있다.
도 35은 예시적인 실시예들에 따른 반도체 장치를 포함하는 시스템을 설명하기 위한 블록도이다.
도 35를 참조하면, 시스템(400)은 메모리(410), 메모리(410)의 동작을 제어하는 메모리 컨트롤러(420), 정보를 출력하는 표시부재(430), 정보를 입력받는 인터페이스(440) 및 이들을 제어하기 위한 메인 프로세서(450)를 포함한다. 메모리(410)는 본 발명의 실시예들에 따른 반도체 장치일 수 있다. 메모리(410)는 메인 프로세서(450)에 바로 연결되거나 또는 버스(BUS) 등을 통해 연결될 수 있다. 시스템(400)은 컴퓨터, 휴대용 컴퓨터, 랩톱 컴퓨터, 개인휴대 단말기, 태블릿, 휴대폰, 디지털 음악 재생기 등에 적용될 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 200: 기판 110: 제1 도전 패턴
115, 315: 하드 마스크 120: 제1 스페이서막
125, 325: 제1 스페이서 130: 제1 희생막
135, 136, 335: 제1 희생막 패턴 140: 제2 희생막
145, 345: 제2 희생막 패턴 150, 151, 350: 제2 스페이서막
155, 156, 355: 제2 스페이서 160: 제2 도전 패턴
165, 365: 에어 갭 170: 제3 스페이서막
175, 375: 제3 스페이서 210: 소자 분리막
220: 액티브 영역 222: 제1 액티브 영역
224: 제2 액티브 영역 230: 게이트 절연막 패턴
240: 게이트 전극 250: 게이트 마스크
260: 제1 층간 절연막 265: 제1 리세스
305: 제1 콘택 310: 제1 도전 라인
360: 제2 콘택 380: 제3 콘택
400: 시스템 410: 메모리
420: 메모리 컨트롤러 430: 표시 부재
440: 인터페이스 450: 메인 프로세서

Claims (10)

  1. 기판 상에 제1 도전 패턴을 형성하는 단계;
    상기 제1 도전 패턴 상에 하드 마스크를 형성하는 단계;
    상기 제1 도전 패턴 및 상기 하드 마스크의 측벽 상에, 적어도 상기 제1 도전 패턴의 상면보다 높은 상면을 갖는 제1 스페이서를 형성하는 단계;
    상기 제1 스페이서의 측벽 상에 제1 희생막 패턴을 형성하는 단계;
    상기 제1 희생막 패턴의 측벽 상에, 상기 제1 스페이서의 상면보다 낮은 상면을 갖는 제2 스페이서를 형성하는 단계;
    상기 제1 희생막 패턴을 제거하여 에어 갭을 형성하는 단계; 및
    상기 제1 스페이서의 측벽과 직접 접촉하며, 상기 에어 갭을 덮는 제3 스페이서를 형성하는 단계를 포함하는 배선 구조물의 제조 방법.
  2. 제1 항에 있어서, 상기 제1 희생막 패턴을 형성하는 단계는,
    상기 제1 스페이서의 측벽 상에 예비 제1 희생막 패턴을 형성하는 단계;
    상기 예비 제1 희생막 패턴의 하부 측벽을 감싸는 제2 희생막 패턴을 형성하는 단계; 및
    상기 제2 희생막 패턴에 의해 커버되지 않은 상기 예비 제1 희생막 패턴 부분을 제거하는 단계를 포함하는 것을 특징으로 하는 배선 구조물의 제조 방법.
  3. 제2 항에 있어서, 상기 제2 희생막 패턴을 형성하는 단계는 상기 제1 스페이서 및 상기 제1 희생막 패턴과 식각 선택비를 갖는 물질을 사용하는 것을 특징으로 하는 배선 구조물의 제조 방법.
  4. 제1 항에 있어서, 상기 제2 스페이서를 형성하는 단계는,
    상기 제1 희생막 패턴의 상면 및 측벽 상에 제2 스페이서막을 형성하는 단계; 및
    상기 제1 희생막 패턴의 상면에 배치된 상기 제2 스페이서막 부분을 제거하는 단계를 포함하는 것을 특징으로 하는 배선 구조물의 제조 방법.
  5. 제1 항에 있어서, 상기 제2 스페이서를 형성하는 단계는,
    상기 제1 희생막 패턴의 측벽 상에 제2 스페이서막을 형성하는 단계;
    상기 제2 스페이서막의 하부 측벽을 감싸는 제2 도전 패턴을 형성하는 단계; 및
    상기 제2 도전 패턴에 의해 커버되지 않은 상기 제2 스페이서막 부분을 제거하는 단계를 포함하는 것을 특징으로 하는 배선 구조물의 제조 방법.
  6. 제5 항에 있어서, 상기 제2 도전 패턴에 의해 커버되지 않은 상기 제2 스페이서막 부분을 제거하는 단계와 상기 제1 희생막 패턴을 제거하는 단계는 동시에 수행되는 것을 특징으로 하는 배선 구조물의 제조 방법.
  7. 제1 항에 있어서, 상기 제1 희생막 패턴을 형성하는 단계는 상기 제1 스페이서 및 상기 제2 스페이서와 식각 선택비를 갖는 물질을 사용하는 것을 특징으로 하는 배선 구조물의 제조 방법.
  8. 제1 항에 있어서, 상기 제3 스페이서의 상면은 상기 제1 스페이서의 상면과 동일한 높이에 위치하고, 상기 제3 스페이서의 저면은 상기 제2 스페이서의 상면과 동일한 높이에 위치하는 것을 특징으로 하는 배선 구조물의 제조 방법.
  9. 기판 상의 도전 패턴;
    상기 도전 패턴 상의 하드 마스크;
    상기 도전 패턴 및 상기 하드 마스크의 측벽 상에 배치되며, 상기 도전 패턴의 상면보다 높은 상면을 갖는 제1 스페이서;
    상기 제1 스페이서와 이격되어 배치되며, 상기 제1 스페이서의 상면보다 낮은 높이의 상면을 갖는 제2 스페이서; 및
    상기 제1 스페이서의 측벽 및 상기 제2 스페이서의 상면에 접촉하여 이들 사이에 에어 갭을 정의하는 제3 스페이서를 포함하는 배선 구조물.
  10. 기판 상부에 매립되며, 제2 방향을 따라 연장되는 게이트 절연막 패턴 및 게이트 전극을 형성하는 단계;
    상기 기판 상에 상기 제2 방향에 직교하는 제1 방향을 따라 연장되는 제1 도전 패턴을 형성하는 단계;
    상기 제1 도전 패턴 상에 하드 마스크를 형성하는 단계;
    상기 제1 도전 패턴 및 상기 하드 마스크의 측벽 상에, 적어도 상기 제1 도전 패턴의 상면보다 높은 상면을 갖는 제1 스페이서를 형성하는 단계;
    상기 제1 스페이서의 측벽 상에 제1 희생막 패턴을 형성하는 단계;
    상기 제1 희생막 패턴의 측벽 상에, 상기 제1 스페이서의 상면보다 낮은 상면을 갖는 제2 스페이서를 형성하는 단계;
    상기 제1 희생막 패턴을 제거하여 에어 갭을 형성하는 단계; 및
    상기 제1 스페이서의 측벽과 직접 접촉하며, 상기 에어 갭을 덮는 제3 스페이서를 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
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