JP2012099775A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】本発明は、トランジスタを容易にＯｎ（オン）させることが可能で、かつ良好なデータ保持特性を実現することの可能な半導体装置及びその製造方法を提供することを課題とする。
【解決手段】半導体基板１２に形成され、第１の方向に延在する第１の素子分離用５１、及び第１の素子分離用溝５１を埋め込む第１の素子分離用絶縁膜５３よりなり、複数の素子形成領域Ｒを有した活性領域１６を区画する第１の素子分離領域１４と、半導体基板１２に、第１の方向と交差する第２の方向（Ｙ方向）に延在するように形成され、第１の素子分離領域１４の一部を分断する第２の素子分離用溝５４、及び第２の素子分離用溝５４を埋め込む第２の素子分離用絶縁膜５６よりなり、複数の素子形成領域Ｒを区画する第２の素子分離領域１７と、を有する。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関する。
近年、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の半導体装置の微細化（具体的には、半導体素子の微細化）の進展により、ホトリソグラフィ及びドライエッチングを用いて、半導体基板に島状（アイランド状）の微細化された活性領域（素子分離領域（ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）領域）に囲まれた素子形成領域）を形成することが困難になってきている。
ＤＲＡＭの場合、上記活性領域（素子形成領域）には、選択トランジスタを構成する埋め込みゲート電極や一対の不純物拡散領域（ソース／ドレイン領域）等が形成される。
上記ホトリソグラフィ及びドライエッチングを用いて、島状（アイランド状）の微細化された活性領域を形成した場合、ホトリソグラフィ及びドライエッチングが良好に行なわれないことにより、活性領域の両端が丸みを帯びた形状となり、活性領域の上面の面積が所望の値よりも小さくなってしまう。
このような形状とされた活性領域の端に、不純物拡散領域を形成した場合、該不純物活性領域の上面の面積が所望の値よりも小さくなる。
これにより、不純物拡散領域の上面と接触するコンタクトプラグと不純物拡散領域との接触面積も小さくなるため、不純物拡散領域とコンタクトプラグとの間のコンタクト抵抗が大きくなってしまうという問題があった。
このような問題を解決する１つの手段として、特許文献１には、半導体基板に形成された溝を埋め込む絶縁膜により構成され、第１の方向に延在する活性領域を区画する素子分離領域（ＳＴＩ領域）と、第１の方向と交差する第２の方向に延在するダミーゲート溝（半導体基板に形成された溝）内に絶縁膜を介して配置され、逆バイアスが印加されることで活性領域を複数の素子形成領域に区画する素子分離領域として機能するダミーゲート電極と、を設けることが開示されている。
特開２０１０−１４１１０７号公報
しかしながら、特許文献１に記載の構成では、逆バイアスを印加することでダミーゲート電極を素子分離領域として機能させているため、逆バイアスの影響により、隣接する選択トランジスタのＯｎ（オン）電流を十分に確保することができないという問題や、接合リーク電流が増加して、ＤＲＡＭのデータの保持特性が低下してしまうという問題があった。
本発明の一観点によれば、半導体基板に形成され、第１の方向に延在する第１の素子分離用溝、及び該第１の素子分離用溝を埋め込む第１の素子分離用絶縁膜よりなり、複数の素子形成領域を有した活性領域を区画する第１の素子分離領域と、前記半導体基板に、前記第１の方向と交差する第２の方向に延在するように形成され、前記第１の素子分離領域の一部を分断する第２の素子分離用溝、及び該第２の素子分離用溝を埋め込む第２の素子分離用絶縁膜よりなり、複数の前記素子形成領域を区画する第２の素子分離領域と、前記素子形成領域に、前記第２の方向に延在するように形成され、かつ底面及び対向する第１及び第２の側面を有するゲート電極用溝と、ゲート絶縁膜を介して、前記ゲート電極用溝の下部に設けられたゲート電極と、前記ゲート電極用溝を埋め込むように配置され、前記ゲート電極の上面を覆う埋め込み絶縁膜と、前記第１の側面側に位置する前記素子形成領域に設けられた第１の不純物拡散領域と、前記第２の側面側に位置する前記素子形成領域に設けられた第２の不純物拡散領域と、を有することを特徴とする半導体装置が提供される。
本発明の半導体装置によれば、半導体基板に形成され、第１の方向に延在する第１の素子分離用溝、及び第１の素子分離用溝を埋め込む第１の素子分離用絶縁膜よりなり、複数の素子形成領域を有した活性領域を区画する第１の素子分離領域と、半導体基板に、第１の方向と交差する第２の方向に延在するように形成され、第１の素子分離領域の一部を分断する第２の素子分離用溝、及び第２の素子分離用溝を埋め込む第２の素子分離用絶縁膜よりなり、複数の素子形成領域を区画する第２の素子分離領域と、を有することにより、第２の素子分離用溝内に、ゲート絶縁膜を介して、逆バイアスが印加されるダミーゲート電極を設けて素子形成領域を区画した場合と比較して、トランジスタを容易にＯｎ（オン）させることができると共に、接合リーク電流を抑制可能となるので、半導体装置のデータの保持特性を向上させることができる。
本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの概略平面図である。 図１に示すメモリセルアレイのＡ−Ａ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１）であり、メモリセルアレイが形成される領域の平面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１）であり、図３Ａに示す構造体のＡ−Ａ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１）であり、図３Ａに示す構造体のＢ−Ｂ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１）であり、図３Ａに示す構造体のＣ−Ｃ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１）であり、図３Ａに示す構造体のＤ−Ｄ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その２）であり、メモリセルアレイが形成される領域の平面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その２）であり、図４Ａに示す構造体のＡ−Ａ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その２）であり、図４Ａに示す構造体のＢ−Ｂ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その２）であり、図４Ａに示す構造体のＣ−Ｃ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その２）であり、図４Ａに示す構造体のＤ−Ｄ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その３）であり、メモリセルアレイが形成される領域の平面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その３）であり、図５Ａに示す構造体のＡ−Ａ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その３）であり、図５Ａに示す構造体のＢ−Ｂ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その３）であり、図５Ａに示す構造体のＣ−Ｃ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その３）であり、図５Ａに示す構造体のＤ−Ｄ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その４）であり、メモリセルアレイが形成される領域の平面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その４）であり、図６Ａに示す構造体のＡ−Ａ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その４）であり、図６Ａに示す構造体のＢ−Ｂ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その４）であり、図６Ａに示す構造体のＣ−Ｃ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その４）であり、図６Ａに示す構造体のＤ−Ｄ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その５）であり、メモリセルアレイが形成される領域の平面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その５）であり、図７Ａに示す構造体のＡ−Ａ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その５）であり、図７Ａに示す構造体のＢ−Ｂ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その５）であり、図７Ａに示す構造体のＣ−Ｃ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その５）であり、図７Ａに示す構造体のＤ−Ｄ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その６）であり、メモリセルアレイが形成される領域の平面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その６）であり、図８Ａに示す構造体のＡ−Ａ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その６）であり、図８Ａに示す構造体のＢ−Ｂ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その６）であり、図８Ａに示す構造体のＣ−Ｃ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その６）であり、図８Ａに示す構造体のＤ−Ｄ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その７）であり、メモリセルアレイが形成される領域の平面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その７）であり、図９Ａに示す構造体のＡ−Ａ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その７）であり、図９Ａに示す構造体のＢ−Ｂ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その７）であり、図９Ａに示す構造体のＣ−Ｃ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その７）であり、図９Ａに示す構造体のＤ−Ｄ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その８）であり、メモリセルアレイが形成される領域の平面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その８）であり、図１０Ａに示す構造体のＡ−Ａ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その８）であり、図１０Ａに示す構造体のＢ−Ｂ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その８）であり、図１０Ａに示す構造体のＣ−Ｃ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その８）であり、図１０Ａに示す構造体のＤ−Ｄ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その９）であり、メモリセルアレイが形成される領域の平面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その９）であり、図１１Ａに示す構造体のＡ−Ａ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その９）であり、図１１Ａに示す構造体のＢ−Ｂ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その９）であり、図１１Ａに示す構造体のＣ−Ｃ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その９）であり、図１１Ａに示す構造体のＤ−Ｄ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１０）であり、メモリセルアレイが形成される領域の平面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１０）であり、図１２Ａに示す構造体のＡ−Ａ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１０）であり、図１２Ａに示す構造体のＢ−Ｂ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１０）であり、図１２Ａに示す構造体のＣ−Ｃ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１０）であり、図１２Ａに示す構造体のＤ−Ｄ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１１）であり、メモリセルアレイが形成される領域の平面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１１）であり、図１３Ａに示す構造体のＡ−Ａ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１１）であり、図１３Ａに示す構造体のＢ−Ｂ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１１）であり、図１３Ａに示す構造体のＣ−Ｃ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１１）であり、図１３Ａに示す構造体のＤ−Ｄ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１２）であり、メモリセルアレイが形成される領域の平面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１２）であり、図１４Ａに示す構造体のＡ−Ａ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１２）であり、図１４Ａに示す構造体のＢ−Ｂ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１２）であり、図１４Ａに示す構造体のＣ−Ｃ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１２）であり、図１４Ａに示す構造体のＤ−Ｄ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１３）であり、メモリセルアレイが形成される領域の平面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１３）であり、図１５Ａに示す構造体のＡ−Ａ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１３）であり、図１５Ａに示す構造体のＢ−Ｂ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１３）であり、図１５Ａに示す構造体のＣ−Ｃ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１３）であり、図１５Ａに示す構造体のＤ−Ｄ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１４）であり、メモリセルアレイが形成される領域の平面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１４）であり、図１６Ａに示す構造体のＡ−Ａ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１４）であり、図１６Ａに示す構造体のＢ−Ｂ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１４）であり、図１６Ａに示す構造体のＣ−Ｃ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１４）であり、図１６Ａに示す構造体のＤ−Ｄ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１５）であり、メモリセルアレイが形成される領域の平面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１５）であり、図１７Ａに示す構造体のＡ−Ａ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１５）であり、図１７Ａに示す構造体のＢ−Ｂ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１５）であり、図１７Ａに示す構造体のＣ−Ｃ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１５）であり、図１７Ａに示す構造体のＤ−Ｄ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１６）である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１７）である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１８）である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１９）である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの第１変形例の製造工程を示す図（その１）であり、メモリセルアレイが形成される領域の平面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの第１変形例の製造工程を示す図（その１）であり、図２２Ａに示す構造体のＡ−Ａ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの第１変形例の製造工程を示す図（その１）であり、図２２Ａに示す構造体のＢ−Ｂ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの第１変形例の製造工程を示す図（その１）であり、図２２Ａに示す構造体のＣ−Ｃ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの第１変形例の製造工程を示す図（その１）であり、図２２Ａに示す構造体のＤ−Ｄ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの第１変形例の製造工程を示す図（その２）であり、メモリセルアレイが形成される領域の平面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの第１変形例の製造工程を示す図（その２）であり、図２３Ａに示す構造体のＡ−Ａ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの第１変形例の製造工程を示す図（その２）であり、図２３Ａに示す構造体のＢ−Ｂ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの第１変形例の製造工程を示す図（その２）であり、図２３Ａに示す構造体のＣ−Ｃ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの第１変形例の製造工程を示す図（その２）であり、図２３Ａに示す構造体のＤ−Ｄ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの第２変形例の製造工程を示す図（その１）であり、メモリセルアレイが形成される領域の平面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの第２変形例の製造工程を示す図（その１）であり、図２４Ａに示す構造体のＡ−Ａ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの第２変形例の製造工程を示す図（その１）であり、図２４Ａに示す構造体のＢ−Ｂ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの第２変形例の製造工程を示す図（その１）であり、図２４Ａに示す構造体のＣ−Ｃ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの第２変形例の製造工程を示す図（その１）であり、図２４Ａに示す構造体のＤ−Ｄ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの第２変形例の製造工程を示す図（その２）であり、メモリセルアレイが形成される領域の平面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの第２変形例の製造工程を示す図（その２）であり、図２５Ａに示す構造体のＡ−Ａ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの第２変形例の製造工程を示す図（その２）であり、図２５Ａに示す構造体のＢ−Ｂ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの第２変形例の製造工程を示す図（その２）であり、図２５Ａに示す構造体のＣ−Ｃ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの第２変形例の製造工程を示す図（その２）であり、図２５Ａに示す構造体のＤ−Ｄ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの第２変形例の製造工程を示す図（その３）であり、メモリセルアレイが形成される領域の平面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの第２変形例の製造工程を示す図（その３）であり、図２６Ａに示す構造体のＡ−Ａ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの第２変形例の製造工程を示す図（その３）であり、図２６Ａに示す構造体のＢ−Ｂ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの第２変形例の製造工程を示す図（その３）であり、図２６Ａに示す構造体のＣ−Ｃ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの第２変形例の製造工程を示す図（その３）であり、図２６Ａに示す構造体のＤ−Ｄ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの第２変形例の製造工程を示す図（その４）であり、メモリセルアレイが形成される領域の平面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの第２変形例の製造工程を示す図（その４）であり、図２７Ａに示す構造体のＡ−Ａ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの第２変形例の製造工程を示す図（その４）であり、図２７Ａに示す構造体のＢ−Ｂ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの第２変形例の製造工程を示す図（その４）であり、図２７Ａに示す構造体のＣ−Ｃ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの第２変形例の製造工程を示す図（その４）であり、図２７Ａに示す構造体のＤ−Ｄ線方向の断面図である。 本発明の第２の実施の形態に係る半導体装置に設けられたメモリセルアレイの概略構成を示す断面図である。 本発明の第２の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１）であり、メモリセルアレイが形成される領域の平面図である。 本発明の第２の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１）であり、図２９Ａに示す構造体のＡ−Ａ線方向の断面図である。 本発明の第２の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１）であり、図２９Ａに示す構造体のＢ−Ｂ線方向の断面図である。 本発明の第２の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１）であり、図２９Ａに示す構造体のＣ−Ｃ線方向の断面図である。 本発明の第２の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１）であり、図２９Ａに示す構造体のＤ−Ｄ線方向の断面図である。 本発明の第２の実施の形態に係る半導体装置に設けられたメモリセルアレイの変形例の製造工程を示す図（その１）であり、メモリセルアレイが形成される領域の平面図である。 本発明の第２の実施の形態に係る半導体装置に設けられたメモリセルアレイの変形例の製造工程を示す図（その１）であり、図３０Ａに示す構造体のＡ−Ａ線方向の断面図である。 本発明の第２の実施の形態に係る半導体装置に設けられたメモリセルアレイの変形例の製造工程を示す図（その１）であり、図３０Ａに示す構造体のＢ−Ｂ線方向の断面図である。 本発明の第２の実施の形態に係る半導体装置に設けられたメモリセルアレイの変形例の製造工程を示す図（その１）であり、図３０Ａに示す構造体のＣ−Ｃ線方向の断面図である。 本発明の第２の実施の形態に係る半導体装置に設けられたメモリセルアレイの変形例の製造工程を示す図（その１）であり、図３０Ａに示す構造体のＤ−Ｄ線方向の断面図である。 本発明の第２の実施の形態に係る半導体装置に設けられたメモリセルアレイの変形例の製造工程を示す図（その２）であり、メモリセルアレイが形成される領域の平面図である。 本発明の第２の実施の形態に係る半導体装置に設けられたメモリセルアレイの変形例の製造工程を示す図（その２）であり、図３１Ａに示す構造体のＡ−Ａ線方向の断面図である。 本発明の第２の実施の形態に係る半導体装置に設けられたメモリセルアレイの変形例の製造工程を示す図（その２）であり、図３１Ａに示す構造体のＢ−Ｂ線方向の断面図である。 本発明の第２の実施の形態に係る半導体装置に設けられたメモリセルアレイの変形例の製造工程を示す図（その２）であり、図３１Ａに示す構造体のＣ−Ｃ線方向の断面図である。 本発明の第２の実施の形態に係る半導体装置に設けられたメモリセルアレイの変形例の製造工程を示す図（その２）であり、図３１Ａに示す構造体のＤ−Ｄ線方向の断面図である。 本発明の第３の実施の形態に係る半導体装置に設けられたメモリセルアレイの概略構成を示す断面図である。 本発明の第３の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１）であり、メモリセルアレイが形成される領域の平面図である。 本発明の第３の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１）であり、図３３Ａに示す構造体のＡ−Ａ線方向の断面図である。 本発明の第３の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１）であり、図３３Ａに示す構造体のＢ−Ｂ線方向の断面図である。 本発明の第３の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１）であり、図３３Ａに示す構造体のＣ−Ｃ線方向の断面図である。 本発明の第３の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１）であり、図３３Ａに示す構造体のＤ−Ｄ線方向の断面図である。 本発明の第４の実施の形態に係る半導体装置に設けられたメモリセルアレイの概略構成を示す断面図である。 本発明の第４の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１）であり、メモリセルアレイが形成される領域の平面図である。 本発明の第４の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１）であり、図３５Ａに示す構造体のＡ−Ａ線方向の断面図である。 本発明の第４の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１）であり、図３５Ａに示す構造体のＢ−Ｂ線方向の断面図である。 本発明の第４の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１）であり、図３５Ａに示す構造体のＣ−Ｃ線方向の断面図である。 本発明の第４の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１）であり、図３５Ａに示す構造体のＤ−Ｄ線方向の断面図である。 本発明の第４の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その２）であり、メモリセルアレイが形成される領域の平面図である。 本発明の第４の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その２）であり、図３６Ａに示す構造体のＡ−Ａ線方向の断面図である。 本発明の第４の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その２）であり、図３６Ａに示す構造体のＢ−Ｂ線方向の断面図である。 本発明の第４の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その２）であり、図３６Ａに示す構造体のＣ−Ｃ線方向の断面図である。 本発明の第４の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その２）であり、図３６Ａに示す構造体のＤ−Ｄ線方向の断面図である。 本発明の第４の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その３）であり、メモリセルアレイが形成される領域の平面図である。 本発明の第４の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その３）であり、図３７Ａに示す構造体のＡ−Ａ線方向の断面図である。 本発明の第４の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その３）であり、図３７Ａに示す構造体のＢ−Ｂ線方向の断面図である。 本発明の第４の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その３）であり、図３７Ａに示す構造体のＣ−Ｃ線方向の断面図である。 本発明の第４の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その３）であり、図３７Ａに示す構造体のＤ−Ｄ線方向の断面図である。
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの概略平面図であり、図２は、図１に示すメモリセルアレイのＡ−Ａ線方向の断面図である。
図１及び図２では、第１の実施の形態の半導体装置１０の一例としてＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を挙げる。また、図１では、ＤＲＡＭのメモリセルアレイのレイアウトの一例を図示する。
図１において、Ｘ方向は、ビット線３４の延在方向を示しており、Ｙ方向は、Ｘ方向に対して交差するゲート電極２２、及び第２の素子分離領域１７の延在方向（第２の方向）を示している。
また、図１では、説明の便宜上、メモリセルアレイ１１の構成要素のうち、半導体基板１２、第１の素子分離領域１４、活性領域１６、第２の素子分離領域１７、ゲート電極用溝１８、ゲート電極２２、ビット線３４、コンタクトプラグ４２、容量コンタクトパッド４４、及び複数の素子形成領域Ｒのみを同一平面上に図示し、これら以外のメモリセルアレイ１１の構成要素の図示を省略する。
また、図２では、実際には、図１に示すＸ方向に延在するビット線３４を模式的に図示する。また、図２において、図１に示す半導体装置１０と同一構成部分には同一符号を付す。
第１の実施の形態の半導体装置１０は、図１及び図２に示すメモリセルアレイ１１が形成されるメモリセル領域と、メモリセル領域の周囲に配置された図示していない周辺回路領域（周辺回路が形成される領域）と、を有する。
図１及び図２を参照するに、第１の実施の形態の半導体装置１０に設けられたメモリセルアレイ１１は、半導体基板１２と、パッド酸化膜１３と、第１の素子分離領域１４と、複数の素子形成領域Ｒを有した活性領域１６と、第２の素子分離領域１７と、ゲート電極用溝１８と、トランジスタ１９−１，１９−２と、ゲート絶縁膜２１と、埋め込み型ゲート電極であるゲート電極２２と、埋め込み絶縁膜２４と、第１の不純物拡散領域２８と、第２の不純物拡散領域２９と、開口部３２と、ビット線３４と、キャップ絶縁膜３６と、サイドウォール膜３７と、層間絶縁膜３８と、コンタクト孔４１と、コンタクトプラグ４２と、容量コンタクトパッド４４と、シリコン窒化膜４６と、キャパシタ４８と、を有する。
図１及び図２を参照するに、半導体基板１２は、板状とされた基板である。半導体基板１２としては、例えば、ｐ型シリコン基板を用いることができる。この場合、半導体基板１２のｐ型不純物濃度は、例えば、１Ｅ１４ｃｍ−３〜１Ｅ１５ｃｍ−３とすることができる。なお、以下、半導基板１２としてｐ型シリコン基板を用いた場合を例に挙げて説明する。
図２を参照するに、パッド酸化膜１３は、第１の不純物拡散領域２８の上面２８ａを覆うように設けられている。パッド酸化膜１３の厚さは、例えば、５ｎｍとすることができる。
図１を参照するに、第１の素子分離領域１４は、第１の素子分離用溝５１と、第１の素子分離用絶縁膜５３とを有する。
第１の素子分離用溝５１は、図１に示すＸ方向に対して所定角度傾斜した方向（第１の方向）に延在するように、半導体基板１２に形成されている。第１の素子分離用溝５１は、図１に示すＹ方向に対して所定の間隔で複数形成されている。第１の素子分離用溝５１の深さは、例えば、１５０ｎｍとすることができる。
第１の素子分離用絶縁膜５３は、第１の絶縁膜５３−１と、第１の埋め込み絶縁膜５３−２とを有する（後述する図５Ｃ参照）。第１の絶縁膜５３−１は、第１の素子分離用溝５１の内面を覆うように設けられている（図５Ｃ参照）。第１の絶縁膜５３−１は、熱酸化法により形成された熱酸化膜（シリコン酸化膜（ＳｉＯ２膜））であり、その厚さは、例えば、５ｎｍとすることができる。
第１の埋め込み絶縁膜５３−２は、第１の絶縁膜５３−１を介して、第１の素子分離用溝５１を埋め込むように配置されている。図示してはいないが、第１の素子分離用絶縁膜５３の上面は、パッド絶縁膜１３の上面１３ａに対して面一とされている（図５Ｃ参照）。第１の素子分離用絶縁膜５３としては、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
上記構成とされた第１の素子分離領域１４は、第１の方向に対して帯状に延在し、かつ複数の素子形成領域Ｒを有した活性領域１６を区画している。
図１及び図２を参照するに、第２の素子分離領域１７は、第２の素子分離用溝５４と、第２の素子分離用絶縁膜５６と、を有する。第２の素子分離用溝５４は、図１に示すＹ方向（第２の方向）に延在するように、半導体基板１２に形成されている。
これにより、第２の素子分離用溝５４は、第１の素子分離領域１４の一部を分断している。第２の素子分離用溝５４は、隣り合うように配置された２つのゲート電極２２を挟み込むように形成されている。第２の素子分離用溝５４の深さは、ゲート電極用溝１８の深さと略等しい。第２の素子分離用溝５４の深さは、例えば、１５０ｎｍとすることができる。
第２の素子分離用絶縁膜５６は、第２の絶縁膜５６−１と、第２の埋め込み絶縁膜５６−２とを有する。第２の絶縁膜５６−１は、第２の素子分離用溝５４の内面を覆うように設けられている。第２の絶縁膜５６−１は、熱酸化法により形成された熱酸化膜（シリコン酸化膜（ＳｉＯ２膜））であり、その厚さは、例えば、５ｎｍとすることができる。
第２の絶縁膜５６−１は、ゲート絶縁膜２１を形成する際に、ゲート絶縁膜２１と共に形成される膜である。つまり、第２の絶縁膜５６−１は、ゲート絶縁膜２１と同じ構成（具体的には、同じ膜種及び厚さ）とされている。
第２の埋め込み絶縁膜５６−２は、第２の絶縁膜５６−１を介して、第２の素子分離用溝５４を埋め込むように配置されている。第２の埋め込み絶縁膜５６−２の上端は、少し突出しており、この突出した部分の外周側面は、パッド酸化膜１３により覆われている。第２の埋め込み絶縁膜５６−２の上面５６−２ａは、パッド酸化膜１３の上面１３ａに対して面一とされている。
第２の埋め込み絶縁膜５６−２は、埋め込み絶縁膜２４を形成する際に、埋め込み絶縁膜２４と同時に形成される膜である。第２の埋め込み絶縁膜５６−２としては、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
上記構成とされた第２の素子分離領域１７は、活性領域１６を複数の素子形成領域Ｒに区画している（図１参照）。
このように、半導体基板１２に形成された第１の素子分離用溝５１に第１の絶縁膜５３−１及び第１の埋め込み絶縁膜５３−２を埋め込むことで構成された第１の素子分離領域１４と、半導体基板１２に形成された第２の素子分離用溝５４に第２の絶縁膜５６−１及び第２の埋め込み絶縁膜５６−２を埋め込むことで構成された第２の素子分離領域１７と、を設けて、活性領域１６を複数の素子形成領域Ｒに区画することにより、第２の素子分離用溝５４内に、ゲート絶縁膜２１を介して、逆バイアスが印加されるダミーゲート電極（図示せず）を設けて複数の素子形成領域Ｒを区画した場合と比較して、トランジスタ１９−１，１９−２を容易にＯｎ（オン）させることができると共に、接合リーク電流を抑制可能となるので、半導体装置１０のデータの保持特性を向上させることができる。
また、ダミーゲート電極（図示せず）を設けた場合に必要なダミーゲート電極に逆バイアスを印加するための配線（図示せず）を設ける必要がないため、半導体装置１０の小型化を図ることができる。
図１及び図２を参照するに、ゲート電極用溝１８は、２つの第２の素子分離領域１７間に位置する素子形成領域Ｒに、Ｙ方向に延在するように２つ設けられている。ゲート電極用溝１８は、底面１８ｃ及び対向する第１及び第２の側面１８ａ，１８ｂよりなる内面により区画されている。上記２つのゲート電極用溝１８は、第２の側面１８ｂが対向するように配置されている。
ゲート電極用溝１８の深さは、第１の素子分離用溝５１の深さよりも浅く、かつ第２の素子分離用溝５４の深さと略等しくなるように構成されている。第２の素子分離用溝５４の深さが１５０ｎｍの場合、ゲート電極用溝１８の深さは、例えば、１５０ｎｍとすることができる。
図２を参照するに、トランジスタ１９−１，１９−２は、トレンチゲート型トランジスタであり、ゲート絶縁膜２１と、ゲート電極２２と、埋め込み絶縁膜２４と、第１の不純物拡散領域２８と、第２の不純物拡散領域２９と、を有する。
図２に示すように、トランジスタ１９−１，１９−２は、隣り合うように配置されている。第２の不純物拡散領域２９は、トランジスタ１９−１，１９−２の共通の不純物拡散領域（図２に示す構造の場合、ドレイン領域）として機能する。
図２を参照するに、ゲート絶縁膜２１は、ゲート電極用溝１８の第１及び第２の側面１８ａ，１８ｂ、及びゲート電極用溝１８の底面１８ｃを覆うように設けられている。ゲート絶縁膜２１としては、例えば、単層のシリコン酸化膜（ＳｉＯ２膜）、シリコン酸化膜を窒化した膜（ＳｉＯＮ膜）、積層されたシリコン酸化膜（ＳｉＯ２膜）、シリコン酸化膜（ＳｉＯ２膜）上にシリコン窒化膜（ＳｉＮ膜）を積層させた積層膜等を用いることができる。
ゲート絶縁膜２１として単層のシリコン酸化膜（ＳｉＯ２膜）を用いる場合、ゲート絶縁膜２１の厚さは、例えば、５ｎｍとすることができる。
図２を参照するに、ゲート電極２２は、ゲート絶縁膜２１を介して、ゲート電極用溝１８の下部を埋め込むように配置されている。これにより、ゲート電極２２の上面２２ａは、半導体基板１２の主面１２ａよりも低い位置に配置されている。ゲート電極２２は、第１の導電膜５７と、第２の導電膜５８とを順次積層した構成とされている。第１の導電膜５７としては、窒化チタン膜を用いることができる。この場合、第２の導電膜５８としては、タングステン膜を用いることができる。
図２を参照するに、埋め込み絶縁膜２４は、ゲート絶縁膜２１及びゲート電極２２が形成されたゲート電極用溝１８を埋め込むように設けられている。これにより、埋め込み絶縁膜２４は、ゲート電極２２の上面２２ａを覆っている。
また、埋め込み絶縁膜２４の上端は、半導体基板１２の主面１２ａよりも少し突出している。埋め込み絶縁膜２４の上面２４ａは、パッド酸化膜１３の上面１３ａに対して面一とされている。埋め込み絶縁膜２４としては、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
図２を参照するに、第１の不純物拡散領域２８は、ゲート電極用溝１８の第１の側面１８ａ側に位置する素子形成領域Ｒ（具体的には、半導体基板１２）に設けられている。具体的には、第１の不純物拡散領域２８は、ゲート電極用溝１８と第２の素子分離領用溝５４との間に位置する素子形成領域Ｒに形成されている。第１の不純物拡散領域２８の上面２８ａは、半導体基板１２の主面１２ａに対して略面一とされている。
第１の不純物拡散領域２８は、トランジスタ１９−１，１９−２を構成する各ゲート電極２２に対してそれぞれ設けられている。第１の不純物拡散領域２８は、トランジスタ１９−１，１９−２のソース／ドレイン領域（図２に示す構造の場合は、ソース領域）として機能する不純物拡散領域である。半導体基板１２がｐ型シリコン基板の場合、第１の不純物拡散領域２８は、半導体基板１２にｎ型不純物をイオン注入することで形成する。
図２を参照するに、第２の不純物拡散領域２９は、２つのゲート電極用溝１８の間に配置された素子形成領域Ｒに設けられている。
第２の不純物拡散領域２９は、トランジスタ１９−１，１９−２に対して共通のソース／ドレイン領域（図２に示す構造の場合は、ドレイン領域）として機能する不純物拡散領域である。半導体基板１２がｐ型シリコン基板の場合、第２の不純物拡散領域２９は、半導体基板１２にｎ型不純物をイオン注入することで形成する。
図２を参照するに、開口部３２は、２つのゲート電極用溝１８から突出した埋め込み絶縁膜２４の間に形成されている。開口部３２は、第２の不純物拡散領域２９の上面２９ａを露出するように形成されている。
図２を参照するに、ビット線３４は、埋め込み絶縁膜２４の上面２４ａに設けられており、その下端は第２の不純物拡散領域２９の上面２９ａと接触している。これにより、ビット線３４は、第２の不純物拡散領域２９と電気的に接続されている。
ビット線３４の材料としては、ポリシリコン膜、窒化チタン膜、及びタングステン膜を順次積層した積層膜や、ポリシリコン膜、或いは窒化チタン膜等を用いることができる。
図２を参照するに、キャップ絶縁膜３６は、ビット線３４の上面を覆うように設けられている。キャップ絶縁膜３６は、ビット線３４の上面を保護すると共に、異方性エッチング（具体的には、ドライエッチング）によりビット線３４となる母材（導電膜）をパターニングする際のエッチングマスクとして機能する。キャップ絶縁膜３６としては、シリコン窒化膜（ＳｉＮ膜）と、シリコン酸化膜（ＳｉＯ２膜）とを順次積層させた積層膜を用いることができる。
図２を参照するに、サイドウォール膜３７は、ビット線３４の側面を覆うように設けられている。サイドウォール膜３７は、ビット線３４の側壁を保護する機能を有する。サイドウォール膜３７としては、シリコン窒化膜（ＳｉＮ膜）と、シリコン酸化膜（ＳｉＯ２膜）とを順次積層させた積層膜を用いることができる。
図２を参照するに、層間絶縁膜３８は、パッド絶縁膜１３の上面１３ａ、及び第２の埋め込み絶縁膜５６−２の上面５６−２ａに設けられている。
層間絶縁膜３８の上面３８ａは、キャップ絶縁膜３６の上面３６ａに対して面一とされている。層間絶縁膜３８としては、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成されたシリコン酸化膜（ＳｉＯ２膜）、或いは、ＳＯＧ（Ｓｐｉｎ ｏｎ Ｇｒａｓｓ）法により形成された塗布系の絶縁膜（シリコン酸化膜（ＳｉＯ２膜））を用いることができる。
図２を参照するに、コンタクト孔４１は、第１の不純物拡散領域２８の上面２８ａの一部を露出するように、パッド絶縁膜１３、埋め込み絶縁膜２４、及び層間絶縁膜３８に形成されている。
図２を参照するに、コンタクトプラグ４２は、コンタクト孔４１を埋め込むように設けられている。コンタクトプラグ４２の下端は、第１の不純物拡散領域２８の上面２８ａの一部と接触している。
これによりコンタクトプラグ４２は、第１の不純物拡散領域２８と電気的に接続されている。コンタクトプラグ４２の上面４２ａは、層間絶縁膜３８の上面３８ａに対して面一とされている。コンタクトプラグ４２は、例えば、窒化チタン膜と、タングステン膜とを順次積層した積層構造とすることができる。
図２を参照するに、容量コンタクトパッド４４は、その一部がコンタクトプラグ４２の上面４２ａと接続されるように、層間絶縁膜３８の上面３８ａに設けられている。容量コンタクトパッド４４上には、キャパシタ４８を構成する下部電極６１が接続されている。これにより、容量コンタクトパッド４４は、コンタクトプラグ４２と下部電極６１とを電気的に接続している。
図１を参照するに、容量コンタクトパッド４４は、円形状とされており、Ｙ方向において、コンタクトプラグ４２に対して互い違いの位置に配列されている。これらの容量コンタクトパッド４４は、Ｘ方向において、隣り合うビット線３４間に配置されている。
つまり、容量コンタクトパッド４４は、Ｙ方向に沿って１つおきにゲート電極２２上に容量コンタクトパッド４４の中心部を配置するか、Ｙ方向に沿って１つおきにゲート電極２２の側面上方に容量コンタクトパッド４４の中心部を配置するかの、いずれかの位置を繰り返すように互い違いに配置されている。言い換えると、容量コンタクトパッド４４は、Ｙ方向に千鳥状に配置されている。
図２を参照するに、シリコン窒化膜４６は、容量コンタクトパッド４４の外周部を囲むように、層間絶縁膜３８の上面３８ａに設けられている。
キャパシタ４８は、容量コンタクトパッド４４に対してそれぞれ１つ設けられている。１つのキャパシタ４８は、１つの下部電極６１と、複数の下部電極６１に対して共通の容量絶縁膜６２と、複数の下部電極６１に対して共通の電極である上部電極６３と、を有する。
下部電極６１は、容量コンタクトパッド４４上に設けられており、容量コンタクトパッド４４と接続されている。下部電極６１は、王冠形状とされている。
容量絶縁膜６２は、シリコン窒化膜４６から露出された複数の下部電極６１の表面、及びシリコン窒化膜４６の上面を覆うように設けられている。
上部電極６３は、容量絶縁膜６２の表面を覆うように設けられている。上部電極６３は、容量絶縁膜６２が形成された下部電極６１の内部、及び複数の下部電極６１間を埋め込むように配置されている。上部電極６３の上面６３ａは、複数の下部電極６１の上端よりも上方に配置されている。
上記構成とされたキャパシタ４８は、容量コンタクトパッド４４を介して、第１の不純物拡散領域２８と電気的に接続されている。
なお、上部電極６３の上面６３ａを覆う層間絶縁膜（図示せず）、該層間絶縁膜に内設されたコンタクトプラグ（図示せず）、及び該コンタクトプラグと接続された配線（図示せず）等を設けてもよい。
第１の実施の形態の半導体装置によれば、半導体基板１２に形成された第１の素子分離用溝５１に第１の絶縁膜５３−１及び第１の埋め込み絶縁膜５３−２を埋め込むことで構成された第１の素子分離領域１４と、半導体基板１２に形成された第２の素子分離用溝５４に第２の絶縁膜５６−１及び第２の埋め込み絶縁膜５６−２を埋め込むことで構成された第２の素子分離領域１７と、を設けて、活性領域１６を複数の素子形成領域Ｒに区画することにより、第２の素子分離用溝５４内に、ゲート絶縁膜２１を介して、逆バイアスが印加されるダミーゲート電極（図示せず）を設けて複数の素子形成領域Ｒを区画した場合と比較して、トランジスタ１９−１，１９−２を容易にＯｎ（オン）させることができると共に、接合リーク電流を抑制可能となるので、半導体装置１０のデータの保持特性を向上させることができる。
また、ダミーゲート電極（図示せず）を設けた場合に必要なダミーゲート電極に逆バイアスを印加するための配線（図示せず）を設ける必要がないため、半導体装置１０の小型化を図ることができる。
図３Ａ〜図３Ｅ、図４Ａ〜図４Ｅ、図５Ａ〜図５Ｅ、図６Ａ〜図６Ｅ、図７Ａ〜図７Ｅ、図８Ａ〜図８Ｅ、図９Ａ〜図９Ｅ、図１０Ａ〜図１０Ｅ、図１１Ａ〜図１１Ｅ、図１２Ａ〜図１２Ｅ、図１３Ａ〜図１３Ｅ、図１４Ａ〜図１４Ｅ、図１５Ａ〜図１５Ｅ、図１６Ａ〜図１６Ｅ、図１７Ａ〜図１７Ｅ、図１８、図１９、図２０、及び図２１は、本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図である。
図３Ａは、メモリセルアレイが形成される領域の平面図であり、図３Ｂは、図３Ａに示す構造体のＡ−Ａ線方向の断面図であり、図３Ｃは、図３Ａに示す構造体のＢ−Ｂ線方向の断面図であり、図３Ｄは、図３Ａに示す構造体のＣ−Ｃ線方向の断面図であり、図３Ｅは、図３Ａに示す構造体のＤ−Ｄ線方向の断面図である。
図４Ａは、メモリセルアレイが形成される領域の平面図であり、図４Ｂは、図４Ａに示す構造体のＡ−Ａ線方向の断面図であり、図４Ｃは、図４Ａに示す構造体のＢ−Ｂ線方向の断面図であり、図４Ｄは、図４Ａに示す構造体のＣ−Ｃ線方向の断面図であり、図４Ｅは、図４Ａに示す構造体のＤ−Ｄ線方向の断面図である。
図５Ａは、メモリセルアレイが形成される領域の平面図であり、図５Ｂは、図５Ａに示す構造体のＡ−Ａ線方向の断面図であり、図５Ｃは、図５Ａに示す構造体のＢ−Ｂ線方向の断面図であり、図５Ｄは、図５Ａに示す構造体のＣ−Ｃ線方向の断面図であり、図５Ｅは、図５Ａに示す構造体のＤ−Ｄ線方向の断面図である。
図６Ａは、メモリセルアレイが形成される領域の平面図であり、図６Ｂは、図６Ａに示す構造体のＡ−Ａ線方向の断面図であり、図６Ｃは、図６Ａに示す構造体のＢ−Ｂ線方向の断面図であり、図６Ｄは、図６Ａに示す構造体のＣ−Ｃ線方向の断面図であり、図６Ｅは、図６Ａに示す構造体のＤ−Ｄ線方向の断面図である。
図７Ａは、メモリセルアレイが形成される領域の平面図であり、図７Ｂは、図７Ａに示す構造体のＡ−Ａ線方向の断面図であり、図７Ｃは、図７Ａに示す構造体のＢ−Ｂ線方向の断面図であり、図７Ｄは、図７Ａに示す構造体のＣ−Ｃ線方向の断面図であり、図７Ｅは、図７Ａに示す構造体のＤ−Ｄ線方向の断面図である。
図８Ａは、メモリセルアレイが形成される領域の平面図であり、図８Ｂは、図８Ａに示す構造体のＡ−Ａ線方向の断面図であり、図８Ｃは、図８Ａに示す構造体のＢ−Ｂ線方向の断面図であり、図８Ｄは、図８Ａに示す構造体のＣ−Ｃ線方向の断面図であり、図８Ｅは、図８Ａに示す構造体のＤ−Ｄ線方向の断面図である。
図９Ａは、メモリセルアレイが形成される領域の平面図であり、図９Ｂは、図９Ａに示す構造体のＡ−Ａ線方向の断面図であり、図９Ｃは、図９Ａに示す構造体のＢ−Ｂ線方向の断面図であり、図９Ｄは、図９Ａに示す構造体のＣ−Ｃ線方向の断面図であり、図９Ｅは、図９Ａに示す構造体のＤ−Ｄ線方向の断面図である。
図１０Ａは、メモリセルアレイが形成される領域の平面図であり、図１０Ｂは、図１０Ａに示す構造体のＡ−Ａ線方向の断面図であり、図１０Ｃは、図１０Ａに示す構造体のＢ−Ｂ線方向の断面図であり、図１０Ｄは、図１０Ａに示す構造体のＣ−Ｃ線方向の断面図であり、図１０Ｅは、図１０Ａに示す構造体のＤ−Ｄ線方向の断面図である。
図１１Ａは、メモリセルアレイが形成される領域の平面図であり、図１１Ｂは、図１１Ａに示す構造体のＡ−Ａ線方向の断面図であり、図１１Ｃは、図１１Ａに示す構造体のＢ−Ｂ線方向の断面図であり、図１１Ｄは、図１１Ａに示す構造体のＣ−Ｃ線方向の断面図であり、図１１Ｅは、図１１Ａに示す構造体のＤ−Ｄ線方向の断面図である。
図１２Ａは、メモリセルアレイが形成される領域の平面図であり、図１２Ｂは、図１２Ａに示す構造体のＡ−Ａ線方向の断面図であり、図１２Ｃは、図１２Ａに示す構造体のＢ−Ｂ線方向の断面図であり、図１２Ｄは、図１２Ａに示す構造体のＣ−Ｃ線方向の断面図であり、図１２Ｅは、図１２Ａに示す構造体のＤ−Ｄ線方向の断面図である。
図１３Ａは、メモリセルアレイが形成される領域の平面図であり、図１３Ｂは、図１３Ａに示す構造体のＡ−Ａ線方向の断面図であり、図１３Ｃは、図１３Ａに示す構造体のＢ−Ｂ線方向の断面図であり、図１３Ｄは、図１３Ａに示す構造体のＣ−Ｃ線方向の断面図であり、図１３Ｅは、図１３Ａに示す構造体のＤ−Ｄ線方向の断面図である。
図１４Ａは、メモリセルアレイが形成される領域の平面図であり、図１４Ｂは、図１４Ａに示す構造体のＡ−Ａ線方向の断面図であり、図１４Ｃは、図１４Ａに示す構造体のＢ−Ｂ線方向の断面図であり、図１４Ｄは、図１４Ａに示す構造体のＣ−Ｃ線方向の断面図であり、図１４Ｅは、図１４Ａに示す構造体のＤ−Ｄ線方向の断面図である。
図１５Ａは、メモリセルアレイが形成される領域の平面図であり、図１５Ｂは、図１５Ａに示す構造体のＡ−Ａ線方向の断面図であり、図１５Ｃは、図１５Ａに示す構造体のＢ−Ｂ線方向の断面図であり、図１５Ｄは、図１５Ａに示す構造体のＣ−Ｃ線方向の断面図であり、図１５Ｅは、図１５Ａに示す構造体のＤ−Ｄ線方向の断面図である。
図１６Ａは、メモリセルアレイが形成される領域の平面図であり、図１６Ｂは、図１６Ａに示す構造体のＡ−Ａ線方向の断面図であり、図１６Ｃは、図１６Ａに示す構造体のＢ−Ｂ線方向の断面図であり、図１６Ｄは、図１６Ａに示す構造体のＣ−Ｃ線方向の断面図であり、図１６Ｅは、図１６Ａに示す構造体のＤ−Ｄ線方向の断面図である。
図１７Ａは、メモリセルアレイが形成される領域の平面図であり、図１７Ｂは、図１７Ａに示す構造体のＡ−Ａ線方向の断面図であり、図１７Ｃは、図１７Ａに示す構造体のＢ−Ｂ線方向の断面図であり、図１７Ｄは、図１７Ａに示す構造体のＣ−Ｃ線方向の断面図であり、図１７Ｅは、図１７Ａに示す構造体のＤ−Ｄ線方向の断面図である。
また、図１８〜図２１は、図２に示す第１の実施の形態の半導体装置１０の切断面に対応する断面図である。
さらに、図３Ａ〜図３Ｅ、図４Ａ〜図４Ｅ、図５Ａ〜図５Ｅ、図６Ａ〜図６Ｅ、図７Ａ〜図７Ｅ、図８Ａ〜図８Ｅ、図９Ａ〜図９Ｅ、図１０Ａ〜図１０Ｅ、図１１Ａ〜図１１Ｅ、図１２Ａ〜図１２Ｅ、図１３Ａ〜図１３Ｅ、図１４Ａ〜図１４Ｅ、図１５Ａ〜図１５Ｅ、図１６Ａ〜図１６Ｅ、及び図１７Ａ〜図１７Ｅに示すＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、及びＤ−Ｄ線は、図１に示すＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、及びＤ−Ｄ線にそれぞれ対応している。
図３Ａ〜図３Ｅ、図４Ａ〜図４Ｅ、図５Ａ〜図５Ｅ、図６Ａ〜図６Ｅ、図７Ａ〜図７Ｅ、図８Ａ〜図８Ｅ、図９Ａ〜図９Ｅ、図１０Ａ〜図１０Ｅ、図１１Ａ〜図１１Ｅ、図１２Ａ〜図１２Ｅ、図１３Ａ〜図１３Ｅ、図１４Ａ〜図１４Ｅ、図１５Ａ〜図１５Ｅ、図１６Ａ〜図１６Ｅ、図１７Ａ〜図１７Ｅ、図１８、図１９、図２０、及び図２１を参照して、第１の実施の形態に係る半導体装置１０（具体的には、メモリセルアレイ１１）の製造方法について説明する。
始めに、図３Ａ〜図３Ｅに示す工程では、半導体基板１２としてｐ型シリコン基板（ｐ型不純物の濃度は、例えば、１Ｅ１４ｃｍ−３〜１Ｅ１５ｃｍ−３）を準備し、その後、半導体基板１２の主面１２ａに、パッド酸化膜１３を形成し、次いで、パッド酸化膜１３上に、溝状の開口部６６ａを有したシリコン窒化膜６６を形成する。
このとき、パッド酸化膜１３の厚さは、例えば、５ｎｍとすることができる。また、シリコン窒化膜６６の厚さは、例えば、５０ｎｍとすることができる。
図３Ａに示すように、開口部６６ａは、Ｘ方向に所定角度傾斜した方向（第１の方向）に対して帯状に延在し、かつＹ方向に所定の間隔で複数形成する。
また、開口部６６ａは、第１の素子分離用溝５１の形成領域に対応するパッド酸化膜１３の上面を露出するように形成する。
開口部６６ａは、シリコン窒化膜６６上にパターニングされたホトレジスト（図示せず）を形成し、該ホトレジストをマスクとする異方性エッチングによりシリコン窒化膜６６をエッチングすることで形成する。該ホトレジストは、開口部６６ａを形成後に除去する。
次いで、開口部６６ａを有したシリコン窒化膜６６をマスクとする異方性エッチング（具体的には、ドライエッチング）により、半導体基板１２をエッチングすることで、第１の方向に延在する第１の素子分離用溝５１を形成する。
第１の素子分離用溝５１の深さＤ１（半導体基板１２の主面１２ａを基準としたときの深さ）は、例えば、２５０ｎｍとすることができる。
次いで、図４Ａ〜図４Ｅに示す工程では、熱酸化法により、第１の素子分離用溝５１の内面を覆う第１の絶縁膜５３−１として熱酸化膜（シリコン酸化膜（ＳｉＯ２膜））を形成する。このとき、第１の絶縁膜５３−１は、パッド酸化膜１３の側面、及びシリコン窒化膜６６の上面及び側面を覆うように形成される。パッド酸化膜１３の厚さは、例えば、５ｎｍとすることができる。
このように、熱酸化法により、第１の素子分離用溝５１の内面を覆う第１の絶縁膜５３−１を形成することで、第１の素子分離用溝５１を形成する際のドライエッチングにより、第１の素子分離用溝５１の内面に形成されたダメージ層を第１の絶縁膜５３−１内に取り込むことが可能となる（つまり、第１の素子分離用溝５１の内面のダメージ層を除去することが可能となる）ので、リーク源を低減することができる。
次いで、図５Ａ〜図５Ｅに示す工程では、第１の絶縁膜５３−１を介して、第１の素子分離用溝５１を埋め込むと共に、上面５３−２ａがパッド酸化膜１３の上面１３ａに対して略面一となるように、第１の埋め込み絶縁膜５３−２を形成する。
具体的には、ＣＶＤ法またはＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）法により形成されたシリコン酸化膜（ＳｉＯ２膜））、或いはＳＯＧ法により形成された塗布系のシリコン酸化膜（ＳｉＯ２膜）により、第１の絶縁膜５３−１を介して、第１の素子分離用溝５１を埋め込むことで、第１の埋め込み絶縁膜５３−２を形成する。
次いで、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により、シリコン窒化膜６６の上面よりも上方に成膜されたシリコン酸化膜（ＳｉＯ２膜）を除去する。
その後、フッ化水素（ＨＦ）により、該シリコン酸化膜（ＳｉＯ２膜）の上部、及び第１の絶縁膜５３−１の上部をエッチングすることで、第１の素子分離用溝５１に、上面５３−２ａがパッド酸化膜１３の上面１３ａに対して略面一とされた第１の埋め込み絶縁膜５３−２を形成する。
これにより、第１の素子分離用溝５１、第１の絶縁膜５３−１、及び第１の埋め込み絶縁膜５３−２よりなり、上面５３ａがパッド絶縁膜１３の上面１３ａに対して面一とされ、かつ第１の方向に延在する帯状の活性領域１６を区画する第１の素子分離領域１４が形成される。
その後、熱燐酸によりシリコン窒化膜６６を除去する。これにより、パッド酸化膜１３の上面１３ａが露出される。
次いで、図６Ａ〜図６Ｅに示す工程では、図５Ａ〜図５Ｅに示す構造体に設けられたパッド酸化膜１３の上面１３ａ及び第１の素子分離用絶縁膜５３の上面５３ａに、溝状の開口部６７Ａ，６７Ｂを有したマスク絶縁膜６７を形成する。
具体的には、マスク絶縁膜６７は、パッド酸化膜１３の上面１３ａ及び第１の素子分離用絶縁膜５３の上面５３ａを覆うシリコン窒化膜（マスク絶縁膜６７の母材）を成膜し、次いで、シリコン窒化膜上にパターニングされたホトレジスト（図示せず）を形成し、該ホトレジストをマスクとする異方性エッチングにより開口部６７Ａ，６７Ｂを加工することで形成する。
このとき、開口部６７Ｂは、Ｙ方向（２の方向）に延在すると共に、Ｙ方向に延在する２つの開口部６７Ａを挟み込むように複数形成する（図６Ａ参照）。
また、開口部６７Ａは、ゲート電極用溝１８の形成領域に対応するパッド酸化膜１３の上面１３ａを露出するように形成し、開口部６７Ｂは、第２の素子分離用溝５４の形成領域に対応するパッド酸化膜１３の上面１３ａを露出するように形成する。また、ホトレジスト（図示せず）は、開口部６７Ａ，６７Ｂを形成後に除去する。
次いで、開口部６７Ａ，６７Ｂを有したマスク絶縁膜６７をマスクとする異方性エッチング（具体的には、ドライエッチング）により、半導体基板１２をエッチングすることで、Ｙ方向に延在し、かつ第１の素子分離領域１４の一部を分断するゲート電極用溝１８及び第２の素子分離用溝５４を形成する。
このとき、ゲート電極用溝１８は、第２の側面１８ｂが対向するように、第２の素子分離用溝５４間に２つ形成する。
ゲート電極用溝１８の深さＤ２（半導体基板１２の主面１２ａからゲート電極用溝１８の底面１８ｃまでの深さ）は、第１の素子分離用溝５１の深さよりも浅く、かつ第２の素子分離用溝５４の深さＤ３（半導体基板１２の主面１２ａから第２の素子分離用溝５４の底面５４ａまでの深さ）と略等しい。
第１の素子分離用溝５１の深さが２５０ｎｍの場合、ゲート電極用溝１８の深さＤ２及び第２の素子分離用溝５４の深さＤ３は、例えば、１５０ｎｍとすることができる。
また、半導体基板１２をドライエッチングする際、第１の素子分離用絶縁膜５３（シリコン酸化膜（ＳｉＯ２膜））は、半導体基板１２であるシリコンよりも速い速度でエッチングされる。このため、図６Ｄ及び図６Ｅに示すように、ゲート電極用溝１８及び第２の素子分離用溝５４のうち、第１の素子分離用絶縁膜５３が形成された部分は、上記深さＤ２，Ｄ３よりも深く（具体的には、５０ｎｍ程度深く）なる。
次いで、図７Ａ〜図７Ｅに示す工程では、熱酸化法により、ゲート電極用溝１８の内面（具体的には、底面１８ｃ及び側面１８ａ，１８ｂ）を覆うゲート絶縁膜２１と、第２の素子分離用溝５４の内面を覆う第２の絶縁膜５６−１とを同時に形成する。
ゲート絶縁膜２１及び第２の絶縁膜５６−１としては、例えば、単層のシリコン酸化膜（ＳｉＯ２膜）を用いることができる。この場合、ゲート絶縁膜２１及び第２の絶縁膜５６−１の厚さは、例えば、５ｎｍとすることができる。
このように、熱酸化法により、第２の素子分離用溝５４の内面を覆う第２の絶縁膜５６−１を形成することで、第２の素子分離用溝５４を形成する際のドライエッチングにより、第２の素子分離用溝５４の内面に形成されたダメージ層を第２の絶縁膜５６−１内に取り込むことが可能となる（つまり、第２の素子分離用溝５４の内面のダメージ層を除去することが可能となる）ので、リーク源を低減することができる。
また、ゲート絶縁膜２１及び第２の絶縁膜５６−１を同時に形成することにより、ゲート絶縁膜２１及び第２の絶縁膜５６−１を別々の工程で形成した場合と比較して、製造工程が少なくなるので、半導体装置１０の製造工程を簡略化することができる。
なお、ゲート絶縁膜２１及び第２の絶縁膜５６−１として、シリコン酸化膜を窒化した膜（ＳｉＯＮ膜）、積層されたシリコン酸化膜（ＳｉＯ２膜）、シリコン酸化膜（ＳｉＯ２膜）上にシリコン窒化膜（ＳｉＮ膜）を積層させた積層膜等を用いてもよい。
次いで、図８Ａ〜図８Ｅに示す工程では、ゲート絶縁膜２１が形成されたゲート電極用溝１８、及び第２の絶縁膜５６−１が形成された第２の素子分離用溝５４を埋め込むように、第１の導電膜５７と、第２の導電膜５８とを順次成膜する。このとき、図８Ａに示す構造体の上面側は、第２の導電膜５８により覆われる。
具体的には、ＣＶＤ法により、第１の導電膜５７として窒化チタン膜（例えば、厚さ５ｎｍ）を成膜した後、第２の導電膜５８としてタングステン膜（例えば、厚さ１００ｎｍ）を成膜する。
次いで、図９Ａ〜図９Ｅに示す工程では、第２の導電膜５８上に、溝状の開口部７２ａを有したホトレジスト７２を形成する。このとき、開口部７２ａは、第２の素子分離用溝５４の上方に位置する第２の導電膜５８の上面５８ａを露出するように形成する。
次いで、図１０Ａ〜図１０Ｅに示す工程では、ホトレジスト７２をマスクとする異方性エッチング（具体的には、ドライエッチング）により、開口部７２ａの下方に位置する第２の導電膜５８をエッチングすることで、第２の素子分離用溝５４内に成膜された第２の導電膜５８を除去する。これにより、第２の素子分離用溝５４内には、第１の導電膜５７が残存する。
次いで、図１１Ａ〜図１１Ｅに示す工程では、ホトレジスト７２を除去する。これにより、第２の導電膜５８の上面５８ａが露出される。
次いで、図１２Ａ〜図１２Ｅに示す工程では、図１１Ａ〜図１１Ｄに示す第２の導電膜５８を全面エッチバックすることで、ゲート電極用溝１８の下部に、図２に示すゲート電極２２の構成要素となる第２の導電膜５８を残存させる。
このとき、エッチバックは、例えば、半導体基板１２の主面１２ａからエッチバック後の第２の導電膜５８の上面５８ｂまでの深さＤ４が６０ｎｍとなるように行なう。
次いで、図１３Ａ〜図１３Ｅに示す工程では、ゲート電極用溝１８内に残存する第２の導電膜５８をマスクとして、図１２Ａ〜図１２Ｃ及び図１２Ｅに示す第１の導電膜５７を全面エッチバックすることで、ゲート電極用溝１８の下部に第１の導電膜５７を残存させると共に、ゲート電極用溝１８の下部以外の領域に形成された第１の導電膜５７を除去する。
これにより、ゲート電極用溝１８の下部に、ゲート絶縁膜２１を介して、第１及び第２の導電膜５７，５８よりなるゲート電極２２が形成されると共に、第２の素子分離用溝５４に形成された第１の導電膜５７が除去される。
次いで、図１４Ａ〜図１４Ｅに示す工程では、ゲート電極用溝１８及び開口部６７Ａを埋め込むと共に、上面２４ｂがマスク絶縁膜６７の上面６７ａに対して略面一とされた埋め込み絶縁膜２４と、第２の素子分離用溝５４及び開口部６７Ｂを埋め込むと共に、上面５６−２ｂがマスク絶縁膜６７の上面６７ａに対して略面一とされた第２の埋め込み絶縁膜５６−２と、を同時に形成する。
具体的には、始めに、ＣＶＤ法、ＨＤＰ法、或いはＳＯＧ法を用いて、ゲート電極用溝１８、第２の素子分離用溝５４、及び開口部６７Ａ，６７Ｂを埋め込むシリコン酸化膜７４（ＳｉＯ２膜）を成膜する。このとき、図示してはいないが、マスク絶縁膜６７の上面６７aにもシリコン酸化膜７４が成膜される。
その後、ＣＭＰ法により、マスク絶縁膜６７の上面６７ａよりも上方に成膜されたシリコン酸化膜７４を除去することで、上記埋め込み絶縁膜２４及び第２の埋め込み絶縁膜５６−２を形成する。
次いで、図１５Ａ〜図１５Ｅに示す工程では、図１４Ａ〜図１４Ｃに示すシリコン窒化膜よりなるマスク絶縁膜６７を、熱燐酸により除去する。これにより、パッド酸化膜１３の上面１３aが露出される。
次いで、図１６Ａ〜図１６Ｅに示す工程では、図１５Ｂ及び図１５Ｃに示す構造体の上面側から、パッド酸化膜１３を介して、半導体基板１２の主面１２ａに、半導体基板１２とは異なる導電型の不純物（この場合、ｎ型不純物）をイオン注入することで、上面２８ａ，２９ａが半導体基板１２の主面１２ａに対して面一とされた第１及び第２の不純物拡散領域２８，２９を同時に形成する。
具体的には、ｎ型不純物としてリン（Ｐ）を、エネルギーが５０ＫｅＶ、ドーズ量が１Ｅ１２ｃｍ−２〜１Ｅ１４ｃｍ−２の条件で半導体基板１２の主面１２ａにイオン注入することで、第１及び第２の不純物拡散領域２８，２９を同時に形成する。
このとき、第１の不純物拡散領域２８は、第２の素子分離用溝５４とゲート電極用溝１８との間に位置する半導体基板１２に形成し、第２の不純物拡散領域２９は、２つのゲート電極用溝１８間に位置する半導体基板１２に形成する。
次いで、図１７Ａ〜図１７Ｅに示す工程では、パッド酸化膜１３の上面１３ａから突出した埋め込み絶縁膜２４及び第２の埋め込み絶縁膜５６−２を除去することにより、埋め込み絶縁膜２４の上面２４ａ及び第２の埋め込み絶縁膜５６−２の上面５６−２ａをパッド酸化膜１３の上面１３ａに対して略面一とする。
具体的には、ＣＭＰ法或いはウエットエッチング法により、パッド酸化膜１３の上面１３ａから突出した埋め込み絶縁膜２４及び第２の埋め込み絶縁膜５６−２を除去することで、図１７Ａ〜図１７Ｅに示す構造体の上面を平坦化する。
これにより、第２の素子分離用溝５４、第２の絶縁膜５６−１、及び第２の埋め込み絶縁膜５６−２よりなり、かつＹ方向に延在することで図５Ａ〜図５Ｅに示す帯状の活性領域１６を複数の素子形成領域Ｒに区画する第２の素子分離領域１７が形成される。
このように、第１の方向に延在する第１の素子分離用溝５１に、第１の素子分離用絶縁膜５３を埋め込むことで、複数の素子形成領域Ｒを有した帯状の活性領域１６（図５Ａ〜図５Ｅ参照）を区画する第１の素子分離領域１４を形成し、その後、第１の方向と交差するＹ方向に延在し、第１の素子分離領域１４の一部を分断する第２の素子分離用溝５４を形成し、第２の素子分離用溝５４を第２の素子分離用絶縁膜５６で埋め込むことで、帯状の活性領域１６を複数の素子形成領域Ｒに区画する第２の素子分離領域１７を形成することにより、第２の素子分離用溝５４内に、ゲート絶縁膜２１を介して、逆バイアスが印加されるダミーゲート電極（図示せず）を形成して複数の素子形成領域Ｒを区画した場合と比較して、トランジスタ１９−１，１９−２を容易にＯｎ（オン）させることができると共に、接合リーク電流を抑制可能となるので、半導体装置１０のデータの保持特性を向上させることができる。
また、ダミーゲート電極（図示せず）を形成した場合に必要なダミーゲート電極に逆バイアスを印加するための配線（図示せず）を形成する必要がないため、半導体装置１０の小型化を図ることができる。
次いで、埋め込み絶縁膜２４間に形成されたパッド酸化膜１３を選択的に除去することで、第２の不純物拡散領域２９の上面２９ａを露出する開口部３２を形成する。
具体的には、パッド酸化膜１３上に、埋め込み絶縁膜２４間に形成されたパッド酸化膜１３を露出する溝状の開口部（図示せず）を有したホトレジスト（図示せず）を形成し、その後、該溝状の開口部から露出されたパッド酸化膜１３を選択的にエッチング（例えば、ウエットエッチング）することで、第２の不純物拡散領域２９の上面２９ａを露出する開口部３２を形成する。上記エッチング後、ホトレジスト（図示せず）を除去する。
なお、パッド酸化膜１３を除去し、パッド酸化膜１３の替わりとなるシリコン酸化膜（図示せず）を別途形成し、その後、埋め込み絶縁膜２４間に形成された該シリコン酸化膜を除去することで、第２の不純物拡散領域２９の上面２９ａを露出する開口部３２を形成してもよい。
次いで、図１８に示す工程では、埋め込み絶縁膜２４の上面２４ａに、開口部３２を埋め込むビット線３４を形成する。これにより、ビット線３４は、第２の不純物拡散領域２９の上面２９ａと接触する。
具体的には、埋め込み絶縁膜２４の上面２４ａに、開口部３２を埋め込むように、図示していないポリシリコン膜、窒化チタン膜、及びタングステン膜を順次成膜する。
次いで、図示していないタングステン膜上に、キャップ絶縁膜３６の母材となる図示していないシリコン窒化膜（ＳｉＮ膜）を成膜する。その後、ホトリソグラフィ技術により、シリコン窒化膜（ＳｉＮ膜）上に、ビット線３４の形成領域を覆うホトレジスト（図示せず）を形成する。
次いで、該ホトレジストをマスクとする異方性エッチング（具体的には、ドライエッチング）により、シリコン窒化膜（ＳｉＮ膜）、タングステン膜、窒化チタン膜、及びポリシリコン膜をパターニングすることで、シリコン窒化膜（ＳｉＮ膜）よりなるキャップ絶縁膜３６と、ポリシリコン膜、窒化チタン膜、及びタングステン膜よりなるビット線３４と、を同時に形成する。
次いで、ビット線３４の側面、及びキャップ絶縁膜３６を覆うように、図示していないシリコン窒化膜（ＳｉＮ膜）及びシリコン酸化膜（ＳｉＯ２膜）を順次成膜し、その後、シリコン酸化膜（ＳｉＯ２膜）及びシリコン窒化膜（ＳｉＮ膜）を全面エッチバックすることにより、キャップ絶縁膜３６の側面及びビット線３４の側面を覆うサイドウォール膜３７を形成する。
このように、シリコン窒化膜（ＳｉＮ膜）と、シリコン酸化膜（ＳｉＯ２膜）とを順次積層させることでサイドウォール膜３７を形成することにより、層間絶縁膜３８としてＳＯＧ法により形成された塗布系の絶縁膜（具体的には、シリコン酸化膜（ＳｉＯ２膜））を成膜した際、シリコン酸化膜（塗布系の絶縁膜）の濡れ性が改善されるため、シリコン酸化膜（塗布系の絶縁膜）中へのボイドの発生を抑制できる。
次いで、パッド酸化膜１３の上面１３ａ、埋め込み絶縁膜２４の上面２４ａ、及び第２の埋め込み絶縁膜５６−２の上面５６−２ａに、サイドウォール膜３７を覆うと共に、キャップ絶縁膜３６の上面３６ａに対して面一とされた上面３８ａを有した層間絶縁膜３８を形成する。これにより、キャップ絶縁膜３６の上面３６ａが、層間絶縁膜３８から露出される。
具体的には、パッド酸化膜１３の上面１３ａ、埋め込み絶縁膜２４の上面２４ａ、及び第２の埋め込み絶縁膜５６−２の上面５６−２ａに、サイドウォール膜３７を覆うように、ＳＯＧ法により塗布系の絶縁膜（シリコン酸化膜（ＳｉＯ２膜））を塗布し、次いで、熱処理を行なうことで、シリコン酸化膜（塗布系の絶縁膜）の膜質を緻密にする。
また、上記ＳＯＧ法によりシリコン酸化膜（塗布系の絶縁膜）を形成する際には、ポリシラザンを含有した塗布液を用いる。また、上記熱処理は、水蒸気雰囲気中で行なうとよい。
次いで、ＣＭＰ法により、キャップ絶縁膜３６の上面３６ａが露出するまで、熱処理されたシリコン酸化膜（塗布系の絶縁膜）の研磨を行なう。これにより、キャップ絶縁膜３６の上面３６ａに対して略面一とされた上面３８ａを有する層間絶縁膜３８が形成される。
なお、図１３に示す構造体には図示していないが、上記シリコン酸化膜（塗布系の絶縁膜）の研磨後に、ＣＶＤ法により、キャップ絶縁膜３６の上面３６ａ及び層間絶縁膜３８の上面３８ａを覆うシリコン酸化膜（ＳｉＯ２膜）を形成してもよい。
次いで、図１９に示す工程では、ＳＡＣ（Ｓｅｌｆ Ａｌｉｇｎｅｄ Ｃｏｎｔａｃｔ）法により、層間絶縁膜３８、埋め込み絶縁膜２４、及びパッド酸化膜１３を異方性エッチング（具体的には、ドライエッチング）することで、第１の不純物拡散領域２８の上面２８ａの一部を露出するコンタクト孔４１を形成する。
次いで、コンタクト孔４１内に、上面４２ａが層間絶縁膜３８の上面３８ａに対して略面一とされ、かつ下端が第１の不純物拡散領域２８の上面２８ａと接触するコンタクトプラグ４２を形成する。
具体的には、コンタクト孔４１を埋め込むように、ＣＶＤ法により、窒化チタン膜（図示せず）と、タングステン膜（図示せず）とを順次積層させ、次いで、ＣＭＰ法を用いた研磨により、層間絶縁膜３８の上面３８ａに形成された不要な窒化チタン膜及びタングステン膜を除去することで、コンタクト孔４１内に、窒化チタン膜及びタングステン膜よりなるコンタクトプラグ４２を形成する。
次いで、図２０に示す工程では、層間絶縁膜３８の上面３８ａに、コンタクトプラグ４２の上面４２ａの一部と接触する容量コンタクトパッド４４を形成する。
具体的には、キャップ絶縁膜３６の上面３６ａ、コンタクトプラグ４２の上面４２ａ、及び層間絶縁膜３８の上面３８ａを覆うように、容量コンタクトパッド４４の母材となる金属膜（図示せず）を成膜する。
次いで、ホトリソグラフィ技術により、該金属膜の上面のうち、容量コンタクトパッド４４の形成領域に対応する面を覆うホトレジスト（図示せず）を形成する。その後、該ホトレジストをマスクとするドライエッチングにより、ホトレジストから露出された不要な金属膜を除去することで、該金属膜よりなる容量コンタクトパッド４４を形成する。容量コンタクトパッド４４を形成後、ホトレジスト（図示せず）を除去する。
次いで、キャップ絶縁膜３６の上面３６ａ、コンタクトプラグ４２の上面４２ａ、及び層間絶縁膜３８の上面３８ａに、容量コンタクトパッド４４を覆うシリコン窒化膜４６を形成する。
次いで、図２１に示す工程では、シリコン窒化膜４６上に、図示していない厚さの厚いシリコン酸化膜（ＳｉＯ２膜）を成膜する。該シリコン酸化膜（ＳｉＯ２膜）の厚さは、例えば、厚さ１５００ｎｍとすることができる。
次いで、ホトリソグラフィ技術により、シリコン酸化膜（ＳｉＯ２膜）上にパターニングされたホトレジスト（図示せず）を形成する。次いで、該ホトレジストをマスクとするドライエッチングにより、容量コンタクトパッド４４上に形成されたシリコン酸化膜（図示せず）及びシリコン窒化膜４６をエッチングすることで、容量コンタクトパッド４４を露出するシリンダーホール（図示せず）を形成する。その後、ホトレジスト（図示せず）を除去する。
次いで、シリンダーホール（図示せず）の内面、及び容量コンタクトパッド４４の上面に、導電膜（例えば、窒化チタン膜）を成膜することで、該導電膜よりなり、かつ王冠形状とされた下部電極６１を形成する。
次いで、ウエットエッチングにより、シリコン酸化膜（図示せず）を除去することで、シリコン窒化膜４６の上面を露出させる。その後、シリコン窒化膜４６の上面、及び下部電極６１を覆う容量絶縁膜６２を形成する。
次いで、容量絶縁膜６２の表面を覆うように、上部電極６３を形成する。このとき、上部電極６３は、上部電極６３の上面６３ａの位置が容量絶縁膜６２よりも上方に配置されるように形成する。これにより、各容量コンタクトパッド４４上に、下部電極６１、容量絶縁膜６２、及び上部電極６３よりなるキャパシタ４８が形成される。これにより、第１の実施の形態の半導体装置１０が製造される。
なお、実際には、上部電極６３の上面６３ａに、図示していない層間絶縁膜、ビア、及び配線等を形成する。
第１の実施の形態の半導体装置の製造方法によれば、このように、第１の方向に延在する第１の素子分離用溝５１に、第１の素子分離用絶縁膜５３を埋め込むことで、複数の素子形成領域Ｒを有した帯状の活性領域１６（図５Ａ〜図５Ｅ参照）を区画する第１の素子分離領域１４を形成し、その後、第１の方向と交差するＹ方向に延在し、第１の素子分離領域１４の一部を分断する第２の素子分離用溝５４を形成し、第２の素子分離用溝５４を第２の素子分離用絶縁膜５６で埋め込むことで、帯状の活性領域１６を複数の素子形成領域Ｒに区画する第２の素子分離領域１７を形成することにより、第２の素子分離用溝５４内に、ゲート絶縁膜２１を介して、逆バイアスが印加されるダミーゲート電極（図示せず）を形成して複数の素子形成領域Ｒを区画した場合と比較して、トランジスタ１９−１，１９−２を容易にＯｎ（オン）させることができると共に、接合リーク電流を抑制可能となるので、半導体装置１０のデータの保持特性を向上させることができる。
また、ダミーゲート電極（図示せず）を形成した場合に必要なダミーゲート電極に逆バイアスを印加するための配線（図示せず）を形成する必要がないため、半導体装置１０の小型化を図ることができる。
なお、第１の実施の形態では、埋め込み絶縁膜２４としてシリコン酸化膜（ＳｉＯ２膜）を用いると共に、マスク絶縁膜６７としてシリコン窒化膜（ＳｉＮ膜）を用いた場合を例に挙げて説明したが、埋め込み絶縁膜２４としてシリコン窒化膜（ＳｉＮ膜）を用いると共に、マスク絶縁膜６７としてシリコン酸化膜（ＳｉＯ２膜）を用いてもよい。
これにより、先に説明した図１９に示す工程において、コンタクト孔４１を形成する際、埋め込み絶縁膜２４となるシリコン窒化膜（ＳｉＮ膜）がエッチングストッパーとして機能する。このため、コンタクト孔４１がゲート電極２２に到達することがなくなるので、コンタクト孔４１に形成されるコンタクトプラグ４２を介して、容量コンタクトパッド４４とゲート電極２２とが導通することを防止できる。
図２２Ａ〜図２２Ｅ、及び図２３Ａ〜図２３Ｅは、本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの第１変形例の製造工程を示す図である。
図２２Ａは、メモリセルアレイが形成される領域の平面図であり、図２２Ｂは、図２２Ａに示す構造体のＡ−Ａ線方向の断面図であり、図２２Ｃは、図２２Ａに示す構造体のＢ−Ｂ線方向の断面図であり、図２２Ｄは、図２２Ａに示す構造体のＣ−Ｃ線方向の断面図であり、図２２Ｅは、図２２Ａに示す構造体のＤ−Ｄ線方向の断面図である。
図２３Ａは、メモリセルアレイが形成される領域の平面図であり、図２３Ｂは、図２３Ａに示す構造体のＡ−Ａ線方向の断面図であり、図２３Ｃは、図２３Ａに示す構造体のＢ−Ｂ線方向の断面図であり、図２３Ｄは、図２３Ａに示す構造体のＣ−Ｃ線方向の断面図であり、図２３Ｅは、図２３Ａに示す構造体のＤ−Ｄ線方向の断面図である。
また、図２２Ａ〜図２２Ｅ、及び図２３Ａ〜図２３Ｅに示すＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、及びＤ−Ｄ線の位置は、図１に示すＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、及びＤ−Ｄ線にそれぞれ対応している。
次に、主に、図２２Ａ〜図２２Ｅ、及び図２３Ａ〜図２３Ｅを参照して、第１の実施の形態に係る半導体装置１０（具体的には、メモリセルアレイ１１）の第１変形例の製造方法について説明する。
始めに、先に説明した図３Ａ〜図３Ｅに示す工程から図５Ａ〜図５Ｅに示す工程までの処理を行うことで、図５Ａ〜図５Ｅに示す構造体を形成する。
次いで、図２２Ａ〜図２２Ｅに示す工程では、パッド酸化膜１３を介して、半導体基板１２の主面１２ａに、半導体基板１２とは異なる導電型の不純物（この場合、ｎ型不純物）をイオン注入することで、上面７５ａが半導体基板１２の主面１２ａに対して面一とされた不純物拡散領域７５を形成する。
具体的には、ｎ型不純物としてリン（Ｐ）を、エネルギーが５０ＫｅＶ、ドーズ量が１Ｅ１２ｃｍ−２〜１Ｅ１４ｃｍ−２の条件で半導体基板１２の主面１２ａにイオン注入することで、上記不純物拡散領域７５を形成する。不純物拡散領域７５は、第１及び第２の不純物拡散領域２８，２９の母材となる領域である。
次いで、図２３Ａ〜図２３Ｅに示す工程では、先に説明した図６Ａ〜図６Ｅに示す工程と同様な処理を行なうことにより、図２６Ｂ〜図２６Ｅに示す不純物拡散領域７５を分断するように、ゲート電極用溝１８及び第２の素子分離用溝５４を形成することで、ゲート電極用溝１８及び第２の素子分離用溝５４と共に、第１及び第２の不純物拡散領域２８，２９を形成する。
その後、先に説明した図７Ａ〜図７Ｅに示す工程から図２１に示す工程（但し、第１及び第２の不純物拡散領域２８，２９を形成する工程を除く）までの処理を順次行うことで、図２に示す第１の実施の形態の半導体装置１０が製造される。
このように、第１の素子分離領域１４を形成後に、半導体基板１２に、第１及び第２の不純物拡散領域２８，２９の母材となる不純物拡散領域７５を形成し、その後、不純物拡散領域７５を分断するようにゲート電極用溝１８及び第２の素子分離用溝５４を形成することで、第１及び第２の不純物拡散領域２８，２９を形成してもよい。
この場合、第１の実施の形態の半導体装置１０の製造方法と同様な効果を得ることができる。
図２４Ａ〜図２４Ｅ、図２５Ａ〜図２５Ｅ、図２６Ａ〜図２６Ｅ、及び図２７Ａ〜図２７Ｅは、本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの第２変形例の製造工程を示す図である。
図２４Ａは、メモリセルアレイが形成される領域の平面図であり、図２４Ｂは、図２４Ａに示す構造体のＡ−Ａ線方向の断面図であり、図２４Ｃは、図２４Ａに示す構造体のＢ−Ｂ線方向の断面図であり、図２４Ｄは、図２４Ａに示す構造体のＣ−Ｃ線方向の断面図であり、図２４Ｅは、図２４Ａに示す構造体のＤ−Ｄ線方向の断面図である。
図２５Ａは、メモリセルアレイが形成される領域の平面図であり、図２５Ｂは、図２５Ａに示す構造体のＡ−Ａ線方向の断面図であり、図２５Ｃは、図２５Ａに示す構造体のＢ−Ｂ線方向の断面図であり、図２５Ｄは、図２５Ａに示す構造体のＣ−Ｃ線方向の断面図であり、図２５Ｅは、図２５Ａに示す構造体のＤ−Ｄ線方向の断面図である。
図２６Ａは、メモリセルアレイが形成される領域の平面図であり、図２６Ｂは、図２６Ａに示す構造体のＡ−Ａ線方向の断面図であり、図２６Ｃは、図２６Ａに示す構造体のＢ−Ｂ線方向の断面図であり、図２６Ｄは、図２６Ａに示す構造体のＣ−Ｃ線方向の断面図であり、図２６Ｅは、図２６Ａに示す構造体のＤ−Ｄ線方向の断面図である。
図２７Ａは、メモリセルアレイが形成される領域の平面図であり、図２７Ｂは、図２７Ａに示す構造体のＡ−Ａ線方向の断面図であり、図２７Ｃは、図２７Ａに示す構造体のＢ−Ｂ線方向の断面図であり、図２７Ｄは、図２７Ａに示す構造体のＣ−Ｃ線方向の断面図であり、図２７Ｅは、図２７Ａに示す構造体のＤ−Ｄ線方向の断面図である。
また、図２４Ａ〜図２４Ｅ、図２５Ａ〜図２５Ｅ、図２６Ａ〜図２６Ｅ、及び図２７Ａ〜図２７Ｅに示すＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、及びＤ−Ｄ線の位置は、図１に示すＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、及びＤ−Ｄ線にそれぞれ対応している。
次に、主に、図２４Ａ〜図２４Ｅ、図２５Ａ〜図２５Ｅ、図２６Ａ〜図２６Ｅ、及び図２７Ａ〜図２７Ｅを参照して、第１の実施の形態に係る半導体装置１０（具体的には、メモリセルアレイ１１）の第２変形例の製造方法について説明する。
始めに、先に説明した図３Ａ〜図３Ｅに示す工程から図８Ａ〜図８Ｅに示す工程までの処理を順次行うことで、図８Ａ〜図８Ｅに示す構造体を形成する。
次いで、図２４Ａ〜図２４Ｅに示す工程では、ドライエッチングにより、図８Ａ〜図８Ｅに示す第２の導電膜５８を全面エッチバックして、ゲート電極用溝１８及び第２の素子分離用溝５４の下部にのみ第２の導電膜５８を残存させる。このときのエッチバック条件としては、第２の導電膜５８を選択的にエッチングする条件を用いる。
また、半導体基板１２の主面１２ａからエッチバック後の第２の導電膜５８の上面５８ｂまでの深さＤ４が６０ｎｍとなるように上記エッチバックを行なう。ゲート電極用溝１８内に残存する第２の導電膜５８は、図２に示すゲート電極２２の構成要素となる膜である。
次いで、残存する第２の導電膜５８をマスクとするドライエッチングにより、図８Ａ〜図８Ｅに示す第１の導電膜５８を全面エッチバックすることで、ゲート電極用溝１８及び第２の素子分離用溝５４の下部のみに第１の導電膜５７を残存させる。このときのエッチバック条件としては、第１の導電膜５７を選択的にエッチングする条件を用いる。
これにより、ゲート電極用溝１８の下部に、第１及び第２の導電膜５７，５８よりなるゲート電極２２が形成されると共に、第２の素子分離用溝５４の下部に第１及び第２の導電膜５７，５８が残存する。
次いで、図２５Ａ〜図２５Ｅに示す工程では、先に説明した図９Ａ〜図９Ｅに示す工程と同様な手法により、図２４Ａに示す構造体上に、溝状の開口部７２ａを有したホトレジスト７２を形成する。これにより、ゲート電極用溝１８の下部に形成されたゲート電極２２がホトレジスト７２に覆われ、開口部７２ａにより第２の素子分離用溝５４の下部に残存する第１及び第２の導電膜５７，５８が露出される。
次いで、図２６Ａ〜図２６Ｅに示す工程では、図２５Ｂ及び図２５Ｅに示す第２の素子分離用溝５４内に残存する第１及び第２の導電膜５７，５８を除去する。
具体的には、ホトレジスト７２をマスクとするドライエッチングにより、第２の素子分離用溝５４の下部に残存する第２の導電膜５８を除去し、その後、ドライエッチングにより、第１の導電膜５７を除去する。これにより、第２の素子分離用溝５４の下部に形成された第２の絶縁膜５６−１が露出される。
次いで、図２７Ａ〜図２７Ｅに示す工程では、図２６Ａ〜図２６Ｄに示すホトレジスト７２を除去する。その後、先に説明した図１４Ａ〜図１４Ｅに示す工程から図２１に示す工程までの処理を順次行なうことで、図２１に示す第１の実施の形態の半導体装置１０が製造される。
このような方法により、第１の実施の形態の半導体装置１０を製造した場合、先に説明した第１の実施の形態の半導体装置１０の製造方法と同様な効果を得ることができる。
（第２の実施の形態）
図２８は、本発明の第２の実施の形態に係る半導体装置に設けられたメモリセルアレイの概略構成を示す断面図である。図２８は、図１に示すメモリセルアレイのＡ−Ａ線方向の面に切断面に対応している。
図２８では、第２の実施の形態の半導体装置８０の一例としてＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を挙げる。
また、図２８において、図２に示す第１の実施の形態の半導体装置１０と同一構成部分には、同一符号を付す。
図２８を参照するに、第２の実施の形態の半導体装置８０は、第１の実施の形態の半導体装置のメモリセルアレイ１１の構成に、第３の不純物拡散領域８３を備えたメモリセルアレイ８１を有する以外は、半導体装置１０と同様に構成される。
第３の不純物拡散領域８３は、第２の素子分離領域１７の下端１７Ａを覆うように、第２の素子分離領域１７の下方に位置する半導体基板１２に設けられている。第３の不純物拡散領域８３は、半導体基板１２であるｐ型シリコン基板と同じ導電型であるｐ型不純物を半導体基板１２よりも高濃度に含んだ領域である。
第２の実施の形態の半導体装置によれば、第２の素子分離領域１７の下方に位置する半導体基板１２に、第２の素子分離領域１７の下端１７Ａを覆うと共に、半導体基板１２であるｐ型シリコン基板と同じ導電型のｐ型不純物を半導体基板１２よりも高濃度に含む第３の不純物拡散領域８３を設けることにより、素子形成領域Ｒ間をしっかりと電気的に分離することができる。
図２９Ａ〜図２９Ｅは、本発明の第２の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図である。
図２９Ａは、メモリセルアレイが形成される領域の平面図であり、図２９Ｂは、図２９Ａに示す構造体のＡ−Ａ線方向の断面図であり、図２９Ｃは、図２９Ａに示す構造体のＢ−Ｂ線方向の断面図であり、図２９Ｄは、図２９Ａに示す構造体のＣ−Ｃ線方向の断面図であり、図２９Ｅは、図２９Ａに示す構造体のＤ−Ｄ線方向の断面図である。
また、図２９Ａ〜図２９Ｅに示すＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、及びＤ−Ｄ線の位置は、図１に示すＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、及びＤ−Ｄ線にそれぞれ対応している。
次に、主に、図２９Ａ〜図２９Ｅを参照して、第２の実施の形態に係る半導体装置８０（具体的には、メモリセルアレイ８１）の製造方法について説明する。
始めに、第１の実施の形態で説明した図３Ａ〜図３Ｅに示す工程から図１３Ａ〜図１３Ｅに示す工程までの処理を順次行うことで、図１３Ａ〜図１３Ｅに示す構造体を形成する。
次いで、図２９Ａ〜図２９Ｅに示す工程では、第２の素子分離用溝５４の底面５４ａに配置された第２の絶縁膜５６−１を介して、第２の素子分離用溝５４の底面５４ａの下方に位置する半導体基板１２に、半導体基板１２（ｐ型シリコン基板）と同じ導電型の不純物を半導体基板１２よりも高い濃度でイオン注入することで、第２の素子分離用溝５４の底面５４ａを覆う第３の不純物拡散領域８３を形成する。
具体的には、第２の素子分離用溝５４の底面５４ａに配置された第２の絶縁膜５６−１を介して、第２の素子分離用溝５４の底面５４ａの下方に位置する半導体基板１２に、ｐ型不純物であるボロン（Ｂ）をイオン注入することで、第３の不純物拡散領域８３を形成する。
ボロン（Ｂ）をイオン注入する場合、イオン注入する際のエネルギーは数ＫｅＶ、ドーズ量は１Ｅ１２ｃｍ−２〜１Ｅ１４ｃｍ−２とすることができる。
また、半導体基板１２のｐ型不純物濃度が１Ｅ１４ｃｍ−３〜１Ｅ１５ｃｍ−３の場合、第３の不純物拡散領域８３のｐ型不純物濃度は、例えば、１Ｅ１６ｃｍ−３〜１Ｅ２０ｃｍ−３とすることができる。
なお、イオン種として、ボロン（Ｂ）の替わりに、ＢＦ２を用いてもよい。この場合、イオン注入する際のエネルギーは、１０ＫｅＶとすることができる。
次いで、第１の実施の形態で説明した図１４Ａ〜図１４Ｅに示す工程から図２１に示す工程までの処理を順次行うことで、図２８に示す第２の実施の形態の半導体装置８０が製造される。
第２の実施の形態の半導体装置の製造方法によれば、ゲート電極用溝１８内にゲート絶縁膜２１及びゲート電極２２を形成後、第２の素子分離用溝５４の底面５４ａに形成された第２の絶縁膜５６−１を介して、第２の素子分離用溝５４の底面５４ａの下方に位置する半導体基板１２にｐ型不純物をイオン注入して、第２の素子分離用溝５４の下方に位置する半導体基板１２に、半導体基板１２よりも不純物濃度が高く、かつ第２の素子分離用溝５４の底面５４ａを覆う第３の不純物拡散領域８３を形成することにより、素子形成領域Ｒ間（図２８参照）をしっかりと電気的に分離することができる。
図３０Ａ〜図３０Ｅ、及び図３１Ａ〜図３１Ｅは、本発明の第２の実施の形態に係る半導体装置に設けられたメモリセルアレイの変形例の製造工程を示す図である。
図３０Ａは、メモリセルアレイが形成される領域の平面図であり、図３０Ｂは、図３０Ａに示す構造体のＡ−Ａ線方向の断面図であり、図３０Ｃは、図３０Ａに示す構造体のＢ−Ｂ線方向の断面図であり、図３０Ｄは、図３０Ａに示す構造体のＣ−Ｃ線方向の断面図であり、図３０Ｅは、図３０Ａに示す構造体のＤ−Ｄ線方向の断面図である。
図３１Ａは、メモリセルアレイが形成される領域の平面図であり、図３１Ｂは、図３１Ａに示す構造体のＡ−Ａ線方向の断面図であり、図３１Ｃは、図３１Ａに示す構造体のＢ−Ｂ線方向の断面図であり、図３１Ｄは、図３１Ａに示す構造体のＣ−Ｃ線方向の断面図であり、図３１Ｅは、図３１Ａに示す構造体のＤ−Ｄ線方向の断面図である。
また、図３０Ａ〜図３０Ｅ、及び図３１Ａ〜図３１Ｅに示すＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、及びＤ−Ｄ線の位置は、図１に示すＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、及びＤ−Ｄ線にそれぞれ対応している。
次に、主に、図３０Ａ〜図３０Ｅ、及び図３１Ａ〜図３１Ｅを参照して、第２の実施の形態に係る半導体装置８０（具体的には、メモリセルアレイ８１）の変形例の製造方法について説明する。
始めに、第１の実施の形態で説明した図３Ａ〜図３Ｅに示す工程から図６Ａ〜図６Ｅに示す工程までの処理を順次行うことで、図６Ａ〜図６Ｅに示す構造体を形成する。
次いで、図３０Ａ〜図３０Ｅに示す工程では、熱酸化法により、少なくともゲート電極用溝１８の内面（具体的には、底面１８ｃ及び対向する第１及び第２の側面１８ａ，１８ｂ）、及び第２の素子分離用溝５４の内面を覆う絶縁膜８６を形成する。
具体的には、例えば、熱酸化法により、ゲート電極用溝１８の内面、及び第２の素子分離用溝５４の内面を覆う絶縁膜８６を形成する。このとき、パッド絶縁膜１３の側面、及びマスク絶縁膜６７の側面及び上面を覆うように、絶縁膜８６が形成される。
次いで、先に説明した図２９Ａ〜図２９Ｅに示す工程と同様なイオン注入条件を用いて、第２の素子分離用溝５４の底面５４ａに配置された絶縁膜８６を介して、半導体基板１２の主面１２ａに、半導体基板１２（ｐ型シリコン基板）と同じ導電型の不純物（この場合、ｐ型不純物）をイオン注入することで、第２の素子分離用溝５４の底面５４ａを覆う第３の不純物拡散領域８３を形成する。
次いで、図３１Ａ〜図３１Ｅに示す工程では、図３０Ａ〜図３０Ｅに示すホトレジスト７２、及び絶縁膜８６を順次除去する。これにより、ゲート電極用溝１８の内面、及び第２の素子分離用溝５４の内面が露出される。
次いで、第１の実施の形態で説明した図７に示す工程と同様な手法により、ゲート電極用溝１８の内面を覆うゲート絶縁膜２１と、第２の素子分離用溝５４の内面を覆うと共に、第２の素子分離用溝５４の底面５４ａに形成された第３の不純物拡散領域８３と接触する第２の絶縁膜５６−１と、を同時に形成する。
その後、第１の実施の形態で説明した図８Ａ〜図８Ｅに示す工程から図２１に示す工程まで処理を順次行なうことで、図２８に示す半導体装置８０が製造される。
第２の実施の形態の半導体装置の変形例の製造方法によれば、第２の素子分離用溝５４の内面を覆う絶縁膜８６を形成し、次いで、絶縁膜８６を介して、第２の素子分離用溝５４の底面５４ａにｐ型不純物を選択的にイオン注入することで、半導体基板１２よりも不純物濃度の高い第３の不純物拡散領域８３を形成し、その後、上記イオン注入によりダメージを受けた絶縁膜８６を除去し、次いで、第２の素子分離用溝５４の内面を覆う第２の絶縁膜５６−１（ダメージを受けていない絶縁膜）を形成し、その後、第２の絶縁膜５６−１を介して、第２の素子分離用溝５４を第２の素子分離用絶縁膜５６で埋め込むことで、第２の素子分離用溝５４、第２の絶縁膜５６−１、及び第２の素子分離用絶縁膜５６よりなる第２の素子分離領域１７を形成することにより、第２の素子分離領域１７の絶縁耐性を向上させることが可能になると共に、半導体基板１２界面（シリコン界面）の欠陥の発生を抑制することが可能となるので、素子形成領域Ｒ間（図２８参照）をしっかりと電気的に分離できる。
（第３の実施の形態）
図３２は、本発明の第３の実施の形態に係る半導体装置に設けられたメモリセルアレイの概略構成を示す断面図である。図３２は、図１に示すメモリセルアレイのＡ−Ａ線方向の面に切断面に対応している。
図３２では、第３の実施の形態の半導体装置９０の一例としてＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を挙げる。
また、図３２において、図２８に示す第２の実施の形態の半導体装置８０と同一構成部分には、同一符号を付す。
図３２を参照するに、第３の実施の形態の半導体装置９０は、第２の実施の形態の半導体装置のメモリセルアレイ８１の構成に、第３の不純物拡散領域９３を備えたメモリセルアレイ９１を有する以外は、半導体装置８０と同様に構成される。
第３の不純物拡散領域９３は、ゲート電極用溝１８の底面１８ｃに配置されたゲート絶縁膜２１を覆うように配置された以外は、先に説明した第３の不純物拡散領域８３と同様な構成とされている。
つまり、第３の不純物拡散領域９３は、半導体基板１２（ｐ型シリコン基板）と同じ導電型のｐ型不純物（具体的には、ボロン（Ｂ）やＢＦ２等）を半導体基板１２よりも高濃度に含んだ不純物拡散領域である。
第３の実施の形態の半導体装置によれば、ゲート電極用溝１８の底面１８ｃに配置されたゲート絶縁膜２１を覆うように、ｐ型不純物を半導体基板１２よりも高濃度に含んだ第３の不純物拡散領域９３を設けることにより、チャネルの濃度が濃くなるため、トランジスタ１９−１，１９−２の閾値電圧が上昇し、オフ状態のトランジスタ１９−１，１９−２のリーク電流を低減することができる。
また、第３の実施の形態の半導体装置９０は、第２の実施の形態の半導体装置８０に設けられた第３の不純物拡散領域８３を備えているため、第２の実施の形態の半導体装置８０と同様な効果を得ることができる。
図３３Ａ〜図３３Ｅは、本発明の第３の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図である。
図３３Ａは、メモリセルアレイが形成される領域の平面図であり、図３３Ｂは、図３３Ａに示す構造体のＡ−Ａ線方向の断面図であり、図３３Ｃは、図３３Ａに示す構造体のＢ−Ｂ線方向の断面図であり、図３３Ｄは、図３３Ａに示す構造体のＣ−Ｃ線方向の断面図であり、図３３Ｅは、図３３Ａに示す構造体のＤ−Ｄ線方向の断面図である。
また、図３３Ａ〜図３３Ｅに示すＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、及びＤ−Ｄ線の位置は、図１に示すＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、及びＤ−Ｄ線にそれぞれ対応している。
次に、主に、図３３Ａ〜図３３Ｅを参照して、第３の実施の形態に係る半導体装置８０（具体的には、メモリセルアレイ８１）の製造方法について説明する。
始めに、第１の実施の形態で説明した図３Ａ〜図３Ｅに示す工程から図６Ａ〜図６Ｅに示す工程までの処理を順次行うことで、図６Ａ〜図６Ｅに示す構造体を形成する。
次いで、図３３Ａ〜図３３Ｅに示す工程では、開口部６７Ａ，６７Ｂを有したマスク絶縁膜６７を介して、半導体基板１２と同じ導電型のｐ型不純物をゲート電極用溝１８の底面１８ｃ及び第２の素子分離用溝５４の底面５４ａに選択にイオン注入することで、半導体基板１２よりも不純物濃度が高く、かつ第２の素子分離用溝５４の底面５４ａを覆う第３の不純物拡散領域８３と、半導体基板１２よりも不純物濃度が高く、かつゲート電極用溝１８の底面１８ｃを覆う第３の不純物拡散領域９３と、を同時に形成する。
その後、第１の実施の形態で説明した図７Ａ〜図７Ｅに示す工程から図２１に示す工程までの処理を順次行うことで、図３２に示す第３の実施の形態の半導体装置９０が製造される。
第３の実施の形態の半導体装置の製造方法によれば、ゲート電極用溝１８及び第２の素子分離領域用溝５４を形成後、ゲート電極用溝１８の底面１８ｃ及び第２の素子分離領域用溝５４の底面５４ｃに、半導体基板１２（ｐ型シリコン基板）よりも高濃度のｐ型不純物を選択的にイオン注入して、第２の素子分離用溝５４の底面５４ａを覆う第３の不純物拡散領域８３と、ゲート電極用溝１８の底面１８ｃを覆う第３の不純物拡散領域９３と、を同時に形成することにより、第３の不純物拡散領域８３，９３を別々の工程で形成した場合と比較して、半導体装置９０の製造工程を簡略化することができる。
また、ゲート電極用溝１８の底面１８ｃに配置されたゲート絶縁膜２１を覆うように、半導体基板１２よりも高濃度のｐ型不純物を含んだ第３の不純物拡散領域９３を形成することにより、チャネルの濃度が濃くなるため、トランジスタ１９−１，１９−２の閾値電圧が上昇し、オフ状態のトランジスタ１９−１，１９−２のリーク電流を低減することができる。
また、第３の実施の形態の半導体装置９０の製造方法は、第２の実施の形態の半導体装置８０の製造方法と同様な効果を得ることができる。
（第４の実施の形態）
図３４は、本発明の第４の実施の形態に係る半導体装置に設けられたメモリセルアレイの概略構成を示す断面図である。図３４は、図１に示すメモリセルアレイのＡ−Ａ線方向の面に切断面に対応している。
図３４では、第４の実施の形態の半導体装置１００の一例としてＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を挙げる。
また、図３４において、図２に示す第１の実施の形態の半導体装置１０と同一構成部分には、同一符号を付す。
図３４を参照するに、第４の実施の形態の半導体装置１００は、第１の実施の形態の半導体装置１０のメモリセルアレイ８１に設けられた第２の素子分離用溝５４の深さをゲート電極用溝１８の深さよりも深くしたメモリセルアレイ１０１を備えた以外は、第１の実施の形態の半導体装置１０と同様に構成される。つまり、第２の素子分離領域１７の下端は、ゲート電極用溝１８の底面１８ｃよりも下方に配置されている。
第４の実施の形態の半導体装置によれば、第２の素子分離用溝５４の深さをゲート電極用溝１８の深さよりも深くして、第２の素子分離領域１７の下端をゲート電極用溝１８の底面１８ｃよりも下方に配置することにより、素子形成領域Ｒ間（図２８参照）をしっかりと電気的に分離することができる。
図３５Ａ〜図３５Ｅ、図３６Ａ〜図３６Ｅ、及び図３７Ａ〜図３７Ｅは、本発明の第４の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図である。
図３５Ａは、メモリセルアレイが形成される領域の平面図であり、図３５Ｂは、図３５Ａに示す構造体のＡ−Ａ線方向の断面図であり、図３５Ｃは、図３５Ａに示す構造体のＢ−Ｂ線方向の断面図であり、図３５Ｄは、図３５Ａに示す構造体のＣ−Ｃ線方向の断面図であり、図３５Ｅは、図３５Ａに示す構造体のＤ−Ｄ線方向の断面図である。
図３６Ａは、メモリセルアレイが形成される領域の平面図であり、図３６Ｂは、図３６Ａに示す構造体のＡ−Ａ線方向の断面図であり、図３６Ｃは、図３６Ａに示す構造体のＢ−Ｂ線方向の断面図であり、図３６Ｄは、図３６Ａに示す構造体のＣ−Ｃ線方向の断面図であり、図３６Ｅは、図３６Ａに示す構造体のＤ−Ｄ線方向の断面図である。
図３７Ａは、メモリセルアレイが形成される領域の平面図であり、図３７Ｂは、図３７Ａに示す構造体のＡ−Ａ線方向の断面図であり、図３７Ｃは、図３７Ａに示す構造体のＢ−Ｂ線方向の断面図であり、図３７Ｄは、図３７Ａに示す構造体のＣ−Ｃ線方向の断面図であり、図３７Ｅは、図３７Ａに示す構造体のＤ−Ｄ線方向の断面図である。
また、図３５Ａ〜図３５Ｅ、図３６Ａ〜図３６Ｅ、及び図３７Ａ〜図３７Ｅに示すＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、及びＤ−Ｄ線の位置は、図１に示すＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、及びＤ−Ｄ線にそれぞれ対応している。
次に、主に、図３５Ａ〜図３５Ｅ、図３６Ａ〜図３６Ｅ、及び図３７Ａ〜図３７Ｅを参照して、第４の実施の形態に係る半導体装置１００（具体的には、メモリセルアレイ１０１）の製造方法について説明する。
始めに、第１の実施の形態で説明した図３Ａ〜図３Ｅに示す工程から図５Ａ〜図５Ｅに示す工程までの処理を順次行うことで、図５Ａ〜図５Ｅに示す構造体を形成する。
次いで、図３５Ａ〜図３５Ｅに示す工程では、第１の実施の形態で説明した図６Ａ〜図６Ｅに示す工程と同様な処理を行なうことで、図５Ａ〜図５Ｅに示す構造体上に、図６Ａ〜図６Ｅに示す溝状の開口部６７Ａ，６７Ｂを有したマスク絶縁膜６７を形成する。
次いで、マスク絶縁膜１０５上に、開口部６７Ｂを埋め込むと共に、開口部６７Ａを露出する開口部１０５Ａを有したホトレジスト１０５を形成する。
次いで、ホトレジスト１０５をマスクとする異方性エッチングにより、開口部６７Ａから露出された半導体基板１２をエッチングすることにより、第２の側面１８ｂが対向する２つのゲート電極用溝１８を形成する。このときのゲート電極用溝１８の深さＤ２は、例えば、１５０ｎｍとすることができる。
次いで、図３６Ａ〜図３６Ｅに示す工程では、図３５Ａ〜図３５Ｅに示すホトレジスト１０５を除去した後、図３６Ａに示す構造体上に、ゲート電極用溝１８を埋め込むと共に、開口部６７Ｂを露出する開口部１０７Ａを有したホトレジスト１０７を形成する。
次いで、ホトレジスト１０７をマスクとする異方性エッチングにより、開口部６７Ｂから露出された半導体基板１２をエッチングすることにより、ゲート電極用溝１８よりも深さの深い第２の素子分離用溝５４を形成する。
ゲート電極用溝１８の深さＤ２が１５０ｎｍの場合、第２の素子分離用溝５４の深さＤ５（半導体基板１２の主面１２ａを基準としたときの深さ）は、例えば、２５０ｎｍとすることができる。
次いで、図３７Ａ〜図３７Ｅに示す工程では、図３６Ａ〜図３６Ｅに示すホトレジスト１０７を除去する。その後、第１の実施の形態で説明した図７Ａ〜図７Ｅに示す工程から図２１に示す工程までの処理を行なうことで、図３４に示す第４の実施の形態の半導体装置１００が製造される。
第４の実施の形態の半導体装置の製造方法によれば、ゲート電極用溝１８と、第２の素子分離用溝５４とを別々の工程で形成することにより、第２の素子分離用溝５４の深さをゲート電極用溝１８の深さよりも深くすることが可能となる。
これにより、第２の素子分離領域１７の下端がゲート電極用溝１８の底面１８ｃよりも下方に配置されるため、素子形成領域Ｒ間（図２８参照）をしっかりと電気的に分離することができる。
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
例えば、第４の実施の形態で説明した第２の素子分離領域１７と、第３の実施の形態で説明した第３の不純物拡散領域８３，９３とを組み合わせて、半導体装置を構成してもよい。
本発明は、半導体装置及びその製造方法に適用可能である。
１０，８０，９０,１００…半導体装置、１１，８１，９１,１０１…メモリセルアレイ、１２…半導体基板、１２ａ…主面、１３…パッド酸化膜、１３ａ，２２ａ，２４a，２４ｂ，２８a，２９ａ，３６ａ，３８ａ，４２ａ，５３ａ，５３−２ａ，５６−２ａ，５６−２ｂ，５８ａ，５８ｂ，６３ａ，６７ａ，７５ａ…上面、１４…第１の素子分離領域、１６…活性領域、１７…第２の素子分離領域、１７Ａ…下端、１８…ゲート電極用溝、１８ａ…第１の側面、１８ｂ…第２の側面、１８ｃ，５４ａ…底面、１９−１，１９−２…トランジスタ、２１…ゲート絶縁膜、２２…ゲート電極、２４…埋め込み絶縁膜、２８…第１の不純物拡散領域、２９…第２の不純物拡散領域、３２，６６ａ，６７Ａ，６７Ｂ，７２ａ，１０５Ａ，１０７Ａ…開口部、３４…ビット線、３６…キャップ絶縁膜、３７…サイドウォール膜、３８…層間絶縁膜、４１…コンタクト孔、４２…コンタクトプラグ、４４…容量コンタクトパッド、４６，６６…シリコン窒化膜、４８…キャパシタ、５１…第１の素子分離用溝、５３…第１の素子分離用絶縁膜、５３−１…第１の絶縁膜、５３−２…第１の埋め込み絶縁膜、５４…第２の素子分離用溝、５６…第２の素子分離用絶縁膜、５６−１…第２の絶縁膜、５６−２…第２の埋め込み絶縁膜、５７…第１の導電膜、５８…第２の導電膜、６１…下部電極、６２…容量絶縁膜、６３…上部電極、６７…マスク絶縁膜、７２，１０５，１０７…ホトレジスト、７４…シリコン酸化膜、７５…不純物拡散領域、８３，９３…第３の不純物拡散領域、８６…絶縁膜、Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５…深さ、Ｒ…素子形成領域

Claims (22)

  1. 半導体基板に形成され、第１の方向に延在する第１の素子分離用溝、及び該第１の素子分離用溝を埋め込む第１の素子分離用絶縁膜よりなり、複数の素子形成領域を有した活性領域を区画する第１の素子分離領域と、
    前記半導体基板に、前記第１の方向と交差する第２の方向に延在するように形成され、前記第１の素子分離領域の一部を分断する第２の素子分離用溝、及び該第２の素子分離用溝を埋め込む第２の素子分離用絶縁膜よりなり、複数の前記素子形成領域を区画する第２の素子分離領域と、
    前記素子形成領域に、前記第２の方向に延在するように形成され、かつ底面及び対向する第１及び第２の側面を有するゲート電極用溝と、
    ゲート絶縁膜を介して、前記ゲート電極用溝の下部に設けられたゲート電極と、
    前記ゲート電極用溝を埋め込むように配置され、前記ゲート電極の上面を覆う埋め込み絶縁膜と、
    前記第１の側面側に位置する前記素子形成領域に設けられた第１の不純物拡散領域と、
    前記第２の側面側に位置する前記素子形成領域に設けられた第２の不純物拡散領域と、
    を有することを特徴とする半導体装置。
  2. 前記素子形成領域に、前記第２の側面が対向するように、２つの前記ゲート電極用溝を形成すると共に、２つの前記ゲート電極用溝に、前記ゲート絶縁膜を介して、前記ゲート電極を設け、
    前記ゲート電極用溝と前記第２の素子分離用溝との間に位置する前記素子形成領域に、前記第１の不純物拡散領域を配置し、２つの前記ゲート電極用溝の間に位置する前記素子形成領域に、前記第２の不純物拡散領域を配置したことを特徴とする請求項１記載の半導体装置。
  3. 前記第２の素子分離用溝の深さを、前記ゲート電極用溝の深さと略等しくしたことを特徴とする請求項１または２記載の半導体装置。
  4. 前記第２の素子分離領域の下方に位置する前記半導体基板に、該半導体基板と同じ導電型の不純物を前記半導体基板よりも高濃度に含み、かつ前記第２の素子分離領域の下端を覆う第３の不純物拡散領域を設けたことを特徴とする請求項１ないし３のうち、いずれか１項記載の半導体装置。
  5. 前記第３の不純物拡散領域を、前記ゲート電極用溝の底面に配置された前記ゲート絶縁膜を覆うように設けたことを特徴とする請求項４記載の半導体装置。
  6. 前記第２の素子分離用溝の深さを、前記ゲート電極用溝の深さよりも深くしたことを特徴とする請求項１または２記載の半導体装置。
  7. 前記第１の素子分離用絶縁膜は、前記第１の素子分離用溝の内面を覆う第１の絶縁膜と、該第１の絶縁膜を介して、前記第１の素子分離用溝を埋め込む第１の埋め込み絶縁膜と、を有し、
    前記第１の絶縁膜は、熱酸化膜であることを特徴とする請求項１ないし６のうち、いずれか１項記載の半導体装置。
  8. 前記第２の素子分離用絶縁膜は、前記第２の素子分離用溝の内面を覆う第２の絶縁膜と、該第２の絶縁膜を介して、前記第２の素子分離用溝を埋め込む第２の埋め込み絶縁膜と、を有し、
    前記第２の絶縁膜は、熱酸化膜であることを特徴とする請求項１ないし７のうち、いずれか１項記載の半導体装置。
  9. 前記第１の不純物拡散領域と電気的に接続され、かつ前記ゲート電極と交差する方向に延在するビット線を設けたことを特徴とする請求項１ないし８のうち、いずれか１項記載の半導体装置。
  10. 前記埋め込み絶縁膜上に設けられた層間絶縁膜と、
    前記第１の不純物拡散領域の上面と接触するように、前記埋め込み絶縁膜及び前記層間絶膜に内設されたコンタクトプラグと、
    前記層間絶縁膜上に設けられ、前記コンタクトプラグの上面と接触する容量コンタクトパッドと、
    前記容量コンタクトパッド上に設けられたキャパシタと、
    を有することを特徴とする請求項１ないし９のうち、いずれか１項記載の半導体装置。
  11. 半導体基板に、第１の方向に延在する第１の素子分離用溝を形成し、その後、該第１の素子分離用溝を第１の素子分離用絶縁膜で埋め込むことで、複数の素子形成領域を有した活性領域を区画する第１の素子分離領域を形成する工程と、
    前記半導体基板に、前記第１の素子分離領域の一部を分断するように、前記第１の方向と交差する第２の方向に延在する第２の素子分離用溝を形成し、その後、該第２の素子分離用溝を第２の素子分離用絶縁膜で埋め込むことで、複数の前記素子形成領域を区画する第２の素子分離領域を形成する工程と、
    前記素子形成領域に、底面及び対向する第１及び第２の側面により区画され、前記第２の方向に延在するゲート電極用溝を形成する工程と、
    前記ゲート電極用溝の内面に、ゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜を介して、前記ゲート電極用溝の下部にゲート電極を形成する工程と、
    前記ゲート電極用溝を埋め込むように、前記ゲート電極の上面を覆う埋め込み絶縁膜を形成する工程と、
    前記第１の側面側に位置する前記素子形成領域に、第１の不純物拡散領域を形成する工程と、
    前記第２の側面側に位置する前記素子形成領域に、第２の不純物拡散領域を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  12. 前記素子形成領域に、前記第２の側面が対向するように、２つの前記ゲート電極用溝を設けると共に、２つの前記ゲート電極用溝に、前記ゲート絶縁膜を介して、前記ゲート電極を形成し、
    前記ゲート電極用溝と前記第２の素子分離用溝との間に位置する前記素子形成領域に、 前記第１の不純物拡散領域を形成し、２つの前記ゲート電極用溝の間に位置する前記素子形成領域に、前記第２の不純物拡散領域を形成することを特徴とする請求項１１記載の半導体装置の製造方法。
  13. 前記第２の素子分離用溝及び前記ゲート電極用溝を同時に形成することで、前記第２の素子分離用溝の深さと前記ゲート電極用溝の深さとを略等しくすることを特徴とする請求項１１または１２記載の半導体装置の製造方法。
  14. 前記第１の素子分離用絶縁膜は、熱酸化法により、前記第１の素子分離用溝の内面を覆う第１の絶縁膜を形成し、その後、該第１の絶縁膜を介して、前記第１の素子分離用溝を第１の埋め込み絶縁膜で埋め込むことで形成することを特徴とする請求項１１ないし１３のうち、いずれか１項記載の半導体装置の製造方法。
  15. 前記第２の素子分離用絶縁膜は、熱酸化法により、前記第２の素子分離用溝の内面を覆う第２の絶縁膜を形成し、その後、該第２の絶縁膜を介して、前記第２の素子分離用溝を第２の埋め込み絶縁膜で埋め込むことで形成することを特徴とする請求項１１ないし１４のうち、いずれか１項記載の半導体装置の製造方法。
  16. 前記第２の埋め込み絶縁膜を形成する前に、前記第２の素子分離用溝の底面に形成された前記第２の絶縁膜を介して、前記半導体基板に、前記半導体基板と同じ導電型の不純物をイオン注入することで、前記第２の素子分離用溝の底面に形成された前記第２の絶縁膜を覆うと共に、前記半導体基板よりも不純物濃度の高い第３の不純物拡散領域を形成する工程を有し、
    前記第３の不純物拡散領域を形成後に、前記第２の埋め込み絶縁膜を形成することを特徴とする請求項１５記載の半導体装置の製造方法。
  17. 前記第２の絶縁膜を形成する前に、前記第２の素子分離用溝の内面を覆う第３の絶縁膜を形成する工程と、
    前記第２の素子分離用溝の底面に形成された前記第３の絶縁膜を介して、前記半導体基板に、前記半導体基板と同じ導電型の不純物をイオン注入することで、前記第２の素子分離用溝の底面に形成された前記第３の絶縁膜を覆うと共に、前記半導体基板よりも不純物濃度の高い第３の不純物拡散領域を形成する工程と、
    前記第３の不純物拡散領域を形成後に、前記第３の絶縁膜を除去する工程と、を有し、
    前記第３の絶縁膜を除去後に、前記第２の絶縁膜を形成することを特徴とする請求項１５記載の半導体装置の製造方法。
  18. 前記第２の絶縁膜及び前記ゲート絶縁膜を形成する前に、前記第２の素子分離用溝の底面、及び前記ゲート電極用溝の底面に、前記半導体基板と同じ導電型の不純物をイオン注入することで、前記第２の素子分離用溝の底面、及び前記ゲート電極用溝の底面の下方に、それぞれ第３の不純物拡散領域を形成する工程を有することを特徴とする請求項１５記載の半導体装置の製造方法。
  19. 前記第２の素子分離用溝と前記ゲート電極用溝とを別の工程で形成することにより、前記第２の素子分離用溝の深さを、前記ゲート電極用溝の深さよりも深く形成したことを特徴とする請求項１１または１２記載の半導体装置の製造方法。
  20. 熱酸化法により、前記ゲート絶縁膜及び前記第２の絶縁膜を同時に形成することを特徴とする請求項１１ないし１９のうち、いずれか１項記載の半導体装置の製造方法。
  21. 前記第２の不純物拡散領域の上方に、前記ゲート電極と交差する方向に延在し、かつ前記第２の不純物拡散領域と電気的に接続されたビット線を形成する工程を含むことを特徴とする請求項１１ないし２０のうち、いずれか１項記載の半導体装置の製造方法。
  22. 前記埋め込み絶縁膜上に層間絶縁膜を形成する工程と、
    前記埋め込み絶縁膜及び前記層間絶膜に、前記第２の不純物拡散領域の上面と接触するコンタクトプラグを形成する工程と、
    前記層間絶縁膜上に設けられ、前記コンタクトプラグの上面と接触する容量コンタクトパッドを形成する工程と、
    前記容量コンタクトパッド上にキャパシタを形成する工程と、
    を有することを特徴とする請求項１１ないし２１のうち、いずれか１項記載の半導体装置の製造方法。
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