KR20130006903A - 소자 분리막 구조물 및 그 형성 방법, 상기 소자 분리막 구조물을 갖는 반도체 장치 및 그 제조 방법 - Google Patents

소자 분리막 구조물 및 그 형성 방법, 상기 소자 분리막 구조물을 갖는 반도체 장치 및 그 제조 방법 Download PDF

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Abstract

소자 분리막 구조물은 기판 상의 트렌치 하부를 채우며 산화물을 포함하는 제1 소자 분리막 패턴, 제1 소자 분리막 패턴에 의해 커버되지 않은 트렌치 측벽 상에 형성된 측벽 산화막 및 트렌치의 나머지 부분을 채우면서 제1 소자 분리막 패턴 상에 형성되고 질화물을 포함하는 제2 소자 분리막 패턴을 포함한다.

Description

소자 분리막 구조물 및 그 형성 방법, 상기 소자 분리막 구조물을 갖는 반도체 장치 및 그 제조 방법{ISOLATION LAYER STRUCTURES AND METHODS OF FORMING THE SAME, SEMICONDUCTOR DEVICES HAVING THE SAME, AND METHODS OF MANUFACTURING THE SEMICONDUCTOR DEVICES}
본 발명은 소자 분리막 구조물 및 그 형성 방법, 상기 소자 분리막 구조물을 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
최근 반도체 장치의 고집적화의 영향으로, 소자 분리막의 부피가 줄어들 뿐만 아니라, 상기 소자 분리막에 인접한 매립 게이트 구조물과의 거리도 줄어들고 있다. 이에, 상기 매립 게이트 구조물을 포함하는 트랜지스터의 특성을 열화시키지 않는 물질을 사용하여, 트렌치 내부에 보이드 없이 소자 분리막을 형성하는 방법이 요구되고 있다.
본 발명의 일 목적은 우수한 특성을 갖는 소자 분리막 구조물을 제공하는 데 있다.
본 발명의 다른 목적은 상기 소자 분리막 구조물을 형성하는 방법을 제공하는 데 있다.
본 발명의 다른 목적은 상기 소자 분리막 구조물을 갖는 반도체 장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 소자 분리막을 갖는 반도체 장치를 제조하는 방법을 제공하는데 있다.
상기한 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 소자 분리막 구조물은 기판 상의 트렌치 하부를 채우며 산화물을 포함하는 제1 소자 분리막 패턴, 상기 제1 소자 분리막 패턴에 의해 커버되지 않은 상기 트렌치 측벽 상에 형성된 측벽 산화막 및 상기 트렌치의 나머지 부분을 채우면서 상기 제1 소자 분리막 패턴 상에 형성되고 질화물을 포함하는 제2 소자 분리막 패턴을 포함한다.
예시적인 실시예들에 있어서, 상기 기판은 실리콘을 포함할 수 있고, 상기 제1 소자 분리막 패턴은 실리콘 산화물을 포함할 수 있으며, 상기 제2 소자 분리막 패턴은 실리콘 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 소자 분리막 패턴은 상기 트렌치 저면으로부터 상기 기판 상면까지의 높이의 1/2 이상의 두께를 가질 수 있다.
상기한 다른 목적을 달성하기 위한 본 발명의 실시예들에 따른 소자 분리막 구조물 형성 방법에서, 기판 상에 트렌치를 형성한다. 상기 트렌치 하부를 채우며 산화물을 포함하는 제1 소자 분리막 패턴을 형성한다. 상기 제1 소자 분리막 패턴에 의해 커버되지 않은 상기 트렌치 측벽 상에 측벽 산화막을 형성한다. 상기 트렌치의 나머지 부분을 채우면서 상기 제1 소자 분리막 패턴 상에 질화물을 포함하는 제2 소자 분리막 패턴을 형성한다.
예시적인 실시예들에 있어서, 상기 측벽 산화막을 형성할 때, 상기 트렌치 측벽에 열산화 공정을 수행할 수 있다.
예시적인 실시예들에 있어서, 상기 기판은 실리콘을 포함할 수 있으며, 상기 제1 소자 분리막 패턴은 실리콘 산화물을 사용하여 형성할 수 있고, 상기 제2 소자 분리막 패턴은 실리콘 질화물을 사용하여 형성할 수 있다.
상기한 다른 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 장치는 소자 분리막 구조물, 매립 게이트 구조물 및 불순물 영역을 구비한다. 상기 소자 분리막 구조물은 기판 상의 제1 트렌치 하부를 채우며 산화물을 포함하는 제1 소자 분리막 패턴, 상기 제1 소자 분리막 패턴에 의해 커버되지 않은 상기 제1 트렌치 측벽 상에 형성된 측벽 산화막 및 상기 제1 트렌치의 나머지 부분을 채우면서 상기 제1 소자 분리막 패턴 상에 형성되고 질화물을 포함하는 제2 소자 분리막 패턴을 갖는다. 상기 매립 게이트 구조물은 상기 기판에 매립된다. 상기 불순물 영역은 상기 매립 게이트 구조물에 인접한다.
예시적인 실시예들에 있어서, 상기 매립 게이트 구조물은 상기 기판에 형성된 제2 트렌치를 채우며 순차적으로 적층된 제1 게이트 절연막, 제1 게이트 전극 및 캐핑막 패턴을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 게이트 전극은 금속을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 게이트 절연막은 상기 제2 트렌치 내벽 상에 컨포멀하게 형성될 수 있으며, 상기 제1 게이트 전극 및 상기 캐핑막 패턴은 상기 제2 트렌치 하부 및 상부에 각각 순차적으로 적층될 수 있다.
예시적인 실시예들에 있어서, 상기 매립 게이트 구조물과 상기 불순물 영역은 트랜지스터를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 기판은 메모리 셀들이 형성되는 셀 영역 및 주변 회로들이 형성되는 주변 회로 영역으로 구분될 수 있으며, 상기 매립 게이트 구조물은 상기 기판의 셀 영역에 형성될 수 있고, 상기 반도체 장치는 기판의 주변 회로 영역에 형성된 게이트 구조물을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 불순물 영역은 복수 개로 형성될 수 있으며, 상기 반도체 장치는 상기 불순물 영역 일부에 전기적으로 연결되는 비트 라인 및 상기 불순물 영역 일부에 전기적으로 연결되는 커패시터를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 기판은 실리콘을 포함할 수 있고, 상기 제1 소자 분리막 패턴은 실리콘 산화물을 포함할 수 있으며, 상기 제2 소자 분리막 패턴은 실리콘 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 소자 분리막 패턴은 상기 트렌치 저면으로부터 상기 기판 상면까지의 높이의 1/2 이상의 두께를 가질 수 있다.
본 발명의 실시예들에 따르면, 트렌치의 하부에는 산화막을 형성하고 상부에는 질화막을 형성하여 소자 분리막 구조물을 형성함으로써, 상기 질화막에 의한 상기 소자 분리막 구조물 전체의 양전하량이 감소된다. 이에 따라, 상기 소자 분리막 구조물에 인접하는 트랜지스터의 문턱 전압이 감소하거나 상기 소자 분리막 구조물의 소자 분리 특성이 열화되는 것이 억제될 수 있다. 또한, 상기 소자 분리막 구조물은 상기 산화막 상부에 상기 질화막을 포함하므로, 상기 소자 분리막 구조물에 인접하는 금속 게이트 전극에 침투하는 산소량이 감소되어 상기 금속 게이트 전극의 산화가 억제될 수 있다.
도 1은 예시적인 실시예들에 따른 소자 분리막 구조물을 설명하기 위한 단면도이다.
도 2 내지 도 5는 예시적인 실시예들에 따른 소자 분리막 구조물을 형성하는 방법을 설명하기 위한 단면도들이다.
도 6은 예시적인 실시예들에 따른 소자 분리막 구조물을 갖는 반도체 장치를 설명하기 위한 단면도이다.
도 7 내지 도 15는 예시적인 실시예들에 따른 소자 분리막 구조물을 갖는 반도체 장치를 제조하는 방법을 설명하기 위한 단면도들이다.
도 16은 예시적인 실시예들에 따른 소자 분리막 구조물을 포함하는 메모리 시스템을 설명하기 위한 블록도이다.
도 17은 예시적인 실시예들에 따른 소자 분리막 구조물을 포함하는 디스플레이 시스템을 설명하기 위한 블록도이다.
도 18은 예시적인 실시예들에 따른 소자 분리막 구조물을 포함하는 컴퓨터 시스템을 설명하기 위한 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
[실시예]
도 1은 예시적인 실시예들에 따른 소자 분리막 구조물을 설명하기 위한 단면도이다.
도 1을 참조하면, 소자 분리막 구조물(140)은 기판(100) 상에 형성된 트렌치(110) 내부를 채우는 제1 및 제2 소자 분리막 패턴들(125, 135) 및 측벽 산화막(130)을 포함한다.
기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판 등의 반도체 기판, SOI 기판, GOI 기판 등을 포함할 수 있다.
제1 소자 분리막 패턴(125)은 트렌치(110) 하부를 채운다. 예시적인 실시예들에 있어서, 제1 소자 분리막 패턴(125)은 산화물을 포함한다. 일 실시예에 있어서, 제1 소자 분리막 패턴(125)은 트렌치(110) 저면으로부터 기판(100) 상면까지의 높이의 1/2 이상의 두께를 갖는다.
측벽 산화막(130)은 제1 소자 분리막 패턴(125)에 의해 커버되지 않는 트렌치(110) 측벽 상에 형성된다. 예시적인 실시예들에 있어서, 측벽 산화막(130)은 실리콘 산화물을 포함한다. 일 실시예에 따르면, 측벽 산화막(130)은 50Å 내지 200Å의 얇은 두께를 갖는다.
제2 소자 분리막 패턴(135)은 트렌치(110)의 나머지 부분을 채우도록 제1 소자 분리막 패턴(125) 및 측벽 산화막(130) 상에 형성된다. 예시적인 실시예들에 있어서, 제2 소자 분리막 패턴(135)은 질화물을 포함한다.
소자 분리막 구조물(140)은 하부에 산화물을 포함하는 제1 소자 분리막 패턴(125)을 포함하고 상부에 질화물을 포함하는 제2 소자 분리막 패턴(135)을 포함하므로, 상하부에 걸쳐 산화물 혹은 질화물만을 포함하는 소자 분리막에 비해 우수한 특성을 갖는다. 즉, 산화물만을 포함하는 소자 분리막의 경우, 인접하여 형성되는 매립 게이트 구조물에 포함된 금속 게이트 전극이 상기 산화물에 의해 산화될 가능성이 크지만, 소자 분리막 구조물(140)의 경우, 상기 금속 게이트 전극의 산화 가능성이 적다.
또한, 질화물만을 포함하는 소자 분리막의 경우, 내부의 양전하에 의해 인접하여 형성되는 트랜지스터의 문턱 전압이 감소하고 상기 소자 분리막의 소자 분리 특성이 열화될 수 있지만, 소자 분리막 구조물(140)의 경우, 내부의 양전하량이 상대적으로 적으므로 상기 트랜지스터의 문턱 전압 감소 및 소자 분리막 구조물(140)의 소자 분리 특성 열화의 가능성이 적다.
도 2 내지 도 5는 예시적인 실시예들에 따른 소자 분리막 구조물을 형성하는 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 기판 (100)상에 트렌치(110)를 형성한다.
기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판 등의 반도체 기판, SOI 기판, GOI 기판 등을 포함할 수 있다.
예시적인 실시예들에 따르면, 기판(100) 상에 패드 산화막(도시되지 않음) 및 하드 마스크막(도시되지 않음)을 순차적으로 형성하고, 사진 식각 공정을 통해 상기 하드 마스크막을 패터닝하여 하드 마스크(도시되지 않음)를 형성한 다음, 상기 하드 마스크를 식각 마스크로 사용하여 상기 패드 산화막 및 기판(100) 상부를 식각함으로써 트렌치(110)를 형성할 수 있다.
이때, 상기 패드 산화막은 기판(100) 상부에 열산화 공정을 수행하여 형성될 수 있으며, 상기 하드 마스크막은 상기 패드 산화막과 식각 선택비를 갖는 물질, 예를 들어 실리콘 질화물을 사용하여 형성될 수 있다.
이후, 상기 패드 산화막 및 상기 하드 마스크는 제거될 수 있다. 이와는 달리, 상기 패드 산화막 및 상기 하드 마스크는 이후 도 1을 참조로 설명되는 제2 소자 분리막 패턴(135) 형성을 위한 평탄화 공정 시 제거될 수도 있다.
도 3을 참조하면, 트렌치(110)를 채우는 제1 소자 분리막(120)을 형성한다.
예시적인 실시예들에 따르면, 트렌치(110)를 채우는 산화막을 기판(100) 상에 형성하고, 기판(100) 상면이 노출될 때까지 상기 산화막의 상부를 평탄화함으로써 제1 소자 분리막(120)을 형성할 수 있다.
상기 산화막은 화학기상증착(Chemical Vapor Deposition: CVD) 공정 혹은 고밀도 플라즈마 화학기상증착(High Density Plasma Chemical Vapor Deposition: HDP-CVD) 공정 등을 통하여 형성될 수 있다. 상기 평탄화는 화학적 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백 공정을 통해 수행될 수 있다.
도 4를 참조하면, 제1 소자 분리막(120) 상부를 제거하여, 트렌치(110)의 하부에 제1 소자 분리막 패턴(125)을 형성한다.
예시적인 실시예들에 따르면, 상기 제거는 건식 식각 공정을 통해 수행될 수 있다.
일 실시예에 따르면, 제1 소자 분리막 패턴(125)은 트렌치(110) 저면으로부터 기판(100) 상면까지의 높이의 대략 1/2 이상의 두께로 형성된다.
도 5를 참조하면, 제1 소자 분리막 패턴(125)에 의해 매립되지 않은 트렌치(110) 측벽 부분에 측벽 산화막(130)을 형성한다.
예시적인 실시예들에 따르면, 측벽 산화막(130)은 트렌치(110)에 의해 노출된 기판(100) 부분에 열산화 공정을 수행하여 형성될 수 있다. 이에 따라, 기판(100)이 실리콘을 포함하는 경우, 측벽 산화막(130)은 실리콘 산화물을 포함할 수 있다. 이와는 달리, 측벽 산화막(130)은 실리콘 산화물과 같은 산화물을 사용하여 화학기상증착(Chemical Vapor Deposition: CVD) 공정을 통해 형성할 수도 있다.
일 실시예에 있어서, 상기 측벽 산화막(130)은 50Å 내지 200Å의 얇은 두께를 갖도록 형성된다. 이에 따라, 트렌치(110)가 좁을 폭을 갖더라도, 이후 트렌치(110)의 나머지 부분을 채우도록 형성되는 제2 소자 분리막 패턴(135, 도 1 참조)이 내부에 보이드 없이 치밀하게 형성될 수 있다.
측벽 산화막(130)은 트렌치(110) 형성 시 기판(100)이 받은 데미지를 큐어링하고, 이후 형성되는 제2 소자 분리막 패턴(135, 도 1 참조)이 기판(100)에 인가하는 스트레스를 완충할 수 있다.
다시 도 1을 참조하면, 트렌치(110)의 나머지 부분을 채우는 제2 소자 분리막 패턴(135)을 제1 소자 분리막 패턴(125) 상에 형성한다.
예시적인 실시예들에 따르면, 제2 소자 분리막 패턴(135)은 질화물을 사용하여 화학기상증착(Chemical Vapor Deposition: CVD) 공정을 통해 제2 소자 분리막을 제1 소자 분리막 패턴(125), 측벽 산화막(130) 및 기판(100) 상에 형성한 다음, 기판(100) 상면이 노출될 때까지 상기 제2 소자 분리막을 평탄화함으로써 형성될 수 있다.
이에 따라, 트렌치(110) 내부를 채우는 적층된 제1 및 제2 소자 분리막 패턴들(125, 135) 및 측벽 산화막(130)을 포함하는 소자 분리막 구조물(140)이 완성된다.
도 6은 예시적인 실시예들에 따른 소자 분리막 구조물을 갖는 반도체 장치를 설명하기 위한 단면도이다. 상기 소자 분리막 구조물은 도 1을 참조로 설명한 소자 분리막 구조물(140)과 실질적으로 동일하거나 유사하므로 이에 대한 자세한 설명은 생략한다.
도 6을 참조하면, 상기 반도체 장치는 소자 분리막 구조물(240), 제1 및 제2 게이트 구조물들, 불순물 영역들(203, 205, 207), 비트 라인(350) 및 커패시터(420)를 포함한다. 또한, 상기 반도체 장치는 불순물 영역들(203, 205, 207)에 전기적으로 연결된 배선(450)을 더 포함할 수 있다.
소자 분리막 구조물(240)은 기판(200) 상에 형성된 제1 트렌치(210)를 채우는 제1 및 제2 소자 분리막 패턴들(225, 235) 및 측벽 산화막(230)을 포함한다. 제1 및 제2 소자 분리막 패턴들(225, 235)은 각각 산화물 및 질화물을 포함할 수 있으며, 측벽 산화막(230)은 산화물을 포함할 수 있다. 소자 분리막 구조물(140)은 질화물만을 포함하는 소자 분리막에 비해 우수한 소자 분리 특성을 가질 수 있다.
한편, 기판(200)은 메모리 셀들이 형성되는 제1 영역(I) 및 주변 회로들이 형성되는 제2 영역(II)을 포함할 수 있다.
상기 제1 게이트 구조물은 기판(200)의 제1 영역(I)에 형성된 제2 트렌치(270)를 채우며 순차적으로 적층된 제1 게이트 절연막(280), 제1 게이트 전극(295) 및 캐핑막 패턴(305)을 포함한다.
제1 게이트 절연막(280)은 제2 트렌치(270) 내벽 상에 컨포멀하게 형성되며, 실리콘 산화물 혹은 금속 산화물을 포함할 수 있다.
제1 게이트 전극(295)은 제1 게이트 절연막(280) 상에서 제2 트렌치(270) 하부를 채운다. 예시적인 실시예들에 따르면, 제1 게이트 전극(295)은 텅스텐(W), 티타늄 질화물(TiN) 등과 같은 금속, 금속 질화물 및/또는 금속 실리사이드를 포함한다.
캐핑막 패턴(305)은 제1 게이트 전극(295) 상에서 제2 트렌치(270)의 나머지 부분 즉, 상부를 채운다. 예시적인 실시예들에 따르면, 캐핑막 패턴(305)은 실리콘 산화물을 포함할 수 있다.
상기 제1 게이트 구조물은 기판(100)에 매립되는 매립 게이트 구조물로서 금속을 포함하는 제1 게이트 전극(295)을 갖는다. 그런데, 소자 분리막 구조물(140)이 산화물만을 포함하는 것이 아니라 질화물도 함께 포함하므로, 소자 분리막 구조물(140)에 의해 제1 게이트 전극(295)의 산화될 가능성이 적다.
제2 게이트 구조물은 기판(200)의 제2 영역(II) 상에 순차적으로 형성된 제2 게이트 절연막 패턴(332) 및 제2 게이트 전극(352)을 포함할 수 있으며, 상기 제2 게이트 구조물 측벽에는 스페이서(355)가 더 형성될 수 있다.
제2 게이트 절연막 패턴(332)은 실리콘 산화물을 포함할 수 있으며, 제2 게이트 전극(352)은 금속, 금속 질화물, 금속 실리사이드 및/또는 도핑된 폴리실리콘을 포함할 수 있고, 스페이서(355)는 실리콘 질화물을 포함할 수 있다.
한편, 제1 게이트 구조물은 제1 영역(I) 기판(200) 상부에 형성된 제1 및 제2 불순물 영역들(203, 205)과 함께 제1 트랜지스터를 형성할 수 있고, 제2 게이트 구조물은 제2 영역(II) 기판(200) 상부에 형성된 제3 불순물 영역(207)과 함께 제2 트랜지스터를 형성할 수 있다.
그런데, 소자 분리막 구조물(240)이 질화물만 포함하는 것이 아니라 하부에 산화물을 포함하므로, 질화물의 양전하에 의해 상기 트랜지스터들, 특히 상기 제1 트랜지스터의 문턱 전압이 감소되는 현상이 억제될 수 있다.
비트 라인(350)은 제1 불순물 영역(203)에 전기적으로 연결되며, 금속, 금속 질화물, 금속 실리사이드 및/또는 도핑된 폴리실리콘을 포함할 수 있다. 구체적으로, 비트 라인(350)은 기판(200)의 제1 영역(I) 상에 순차적으로 적층된 마스크(250), 블로킹 막(310) 및 실리콘 산화막(330)을 관통하여 제1 불순물 영역(203) 상면에 접촉하는 제1 플러그(340)를 통해 제1 불순물 영역(203)에 전기적으로 연결된다.
이때, 마스크(250)는 실리콘 산화물을 포함할 수 있고, 블로킹 막(310)은 실리콘 질화물을 포함할 수 있다.
커패시터(420)는 제2 불순물 영역(205)에 전기적으로 연결되며, 순차적으로 적층된 하부 전극(390), 유전막(400) 및 상부 전극(410)을 포함한다. 하부 전극(390) 및 상부 전극(410)은 금속, 금속 질화물, 금속 실리사이드 및/또는 도핑된 폴리실리콘을 포함할 수 있으며, 유전막(400)은 실리콘 질화물 또는 실리콘 질화물보다 높은 유전 상수를 갖는 고유전율 물질, 예를 들어, 탄탈륨 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물 등을 포함할 수 있다.
커패시터(420)는 비트 라인(350), 상기 제2 게이트 구조물 및 스페이서(355)를 커버하여 기판(200) 상에 형성된 제1 층간 절연막(360) 상에 형성되며, 제1 층간 절연막(360), 실리콘 산화막(330), 블로킹 막(310) 및 마스크(250)를 관통하는 제2 플러그들(370)에 접촉한다. 한편, 커패시터(420)의 유전막(400)과 제1 층간 절연막(360) 사이에는 식각 저지막(380)이 개재될 수 있다.
배선(450)은 커패시터(420)를 커버하는 제2 층간 절연막(430) 상에 형성되며, 제1 및 제2 층간 절연막들(360, 430)을 관통하여 제3 불순물 영역(207) 상에 형성된 제3 플러그(440)를 통해 제3 불순물 영역(207)에 전기적으로 연결된다. 배선(450)은 금속, 금속 질화물, 금속 실리사이드 및/또는 도핑된 폴리실리콘을 포함할 수 있다.
도 7 내지 도 14는 예시적인 실시예들에 따른 소자 분리막 구조물을 갖는 반도체 장치를 제조하는 방법을 설명하기 위한 단면도들이다. 상기 소자 분리막 구조물을 형성하는 방법은 도 2 내지 도 5를 참조로 설명한 방법과 실질적으로 동일하거나 유사하므로, 이에 대한 설명은 생략하도록 한다.
도 7을 참조하면, 기판(200)의 제1 영역(I) 상부에 불순물들을 주입하여 불순물 영역들(203, 205)을 형성한 후, 기판(200) 상에 소자 분리막 구조물(240)을 형성하여, 기판(200)을 활성 영역과 비활성 영역으로 구분한다. 이때, 소자 분리막 구조물(240)은 기판(200) 상에 제1 트렌치(210)를 형성한 후, 제1 및 제2 소자 분리막 패턴들(225, 235) 및 측벽 산화막(230)으로 제1 트렌치(210)를 채움으로써 형성된다.
기판(200)은 메모리 셀들이 형성되는 제1 영역(I) 및 주변 회로들이 형성되는 제2 영역(II)을 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 불순물들은 인, 비소와 같은 n형 불순물들을 포함할 수 있으며, 불순물 영역들(203, 205)은 상기 메모리 셀들의 소스/드레인 영역으로 사용될 수 있다.
이후, 기판(200) 상부를 부분적으로 제거하여 제2 트렌치(270)를 형성한다.
예시적인 실시예들에 따르면, 기판(200) 상에 마스크 막 및 연마 저지막을 형성한 후, 사진 식각 공정에 의해 상기 연마 저지막 및 상기 마스크 막을 패터닝하여 각각 연마 저지막 패턴(260) 및 마스크(250)를 형성한다. 이후, 연마 저지막 패턴(260) 및 마스크(250)를 식각 마스크로 사용하여 기판(200) 상부를 식각함으로써, 리세스된 기판(200) 상면과, 마스크(250) 및 연마 저지막 패턴(260)의 측벽에 의해 정의되는 제2 트렌치(270)를 형성한다. 즉, 제2 트렌치(270)는 기판(200) 상면에 형성된 리세스 및 마스크(250) 및 연마 저지막 패턴(260)의 측벽에 의해 형성된 공간으로 정의될 수 있다.
상기 마스크 막은 실리콘 산화물을 사용하여 형성될 수 있으며, 상기 연마 저지막은 실리콘 질화물을 사용하여 형성될 수 있다.
한편, 제2 트렌치(270)를 형성함에 따라 불순물 영역들(203, 205)은 제1 불순물 영역(203) 및 제2 불순물 영역(205)으로 구분될 수 있다.
도 8을 참조하면, 제2 트렌치(270)에 의해 노출된 상기 리세스된 기판(200) 상면에 제1 게이트 절연막(280)을 형성한다.
예시적인 실시예들에 따르면, 제1 게이트 절연막(280)은 상기 리세스된 기판(200) 상면을 열산화하여 형성될 수 있다. 다른 실시예들에 따르면, 제1 게이트 절연막(280)은 화학기상증착(CVD) 공정 등을 통해 실리콘 산화물(SiO2) 혹은 금속 산화물을 증착함으로써 형성될 수 있다. 이때, 상기 금속 산화물은 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등을 포함할 수 있다.
도 9를 참조하면, 제2 트렌치(270)를 채우는 제1 게이트 전극막(290)을 제1 게이트 절연막(280), 마스크(250) 및 연마 저지막 패턴(260) 상에 형성한다.
제1 게이트 전극막(290)은 텅스텐(W), 티타늄 질화물(TiN) 등과 같은 금속, 금속 질화물 및/또는 금속 실리사이드를 사용하여 원자층 증착(ALD) 공정, 물리기상증착(PVD) 공정 등을 통해 형성될 수 있다. 이후, 제1 게이트 전극막(290)에 대해 급속 열처리(Rapid Thermal Annealing: RTA) 공정, 스파이크 RTA(spike-RTA) 공정, 플래시 RTA 공정 또는 레이저 어닐링(laser annealing) 공정 등과 같은 열처리 공정을 더 수행할 수도 있다.
도 10을 참조하면, 제1 게이트 전극막(290)의 상부를 제거하여, 제2 트렌치(270) 내부를 부분적으로 채우는 제1 게이트 전극(295)을 형성한다.
예시적인 실시예들에 따르면, 연마 저지막 패턴(260)의 상면이 노출될 때까지 제1 게이트 전극막(290)의 상부를 기계 화학적 연마(Chemical Mechanical Polishing: CMP) 공정을 통해 평탄화하고, 제2 트렌치(270) 상부에 형성된 제1 게이트 전극막(290)의 부분을 이방성 식각 공정을 통해 더 제거하여 제1 게이트 전극(295)을 형성할 수 있다.
예시적인 실시예들에 따르면, 제1 게이트 전극(295)은 제2 트렌치(270)가 형성되지 않은 기판(200)의 상면보다 낮은 상면을 갖도록 형성될 수 있다.
도 11을 참조하면, 제2 트렌치(270)의 나머지 부분을 채우도록 캐핑막(300)을 제1 게이트 전극(295), 제1 게이트 절연막(280), 마스크(250) 및 연마 저지막 패턴(260) 상에 형성한다.
예시적인 실시예들에 따르면, 캐핑막(300)은 실리콘 산화물을 사용하여 형성될 수 있다.
도 12를 참조하면, 캐핑막(300) 상부를 화학 기계적 증착(CMP) 공정을 통해 제거하여, 제2 트렌치(270)의 나머지 부분을 채우는 캐핑막 패턴(305)을 형성한다. 이때, 연마 저지막 패턴(260)이 연마 종말점으로 사용될 수 있으며, 상기 CMP 공정에서 연마 저지막 패턴(260)은 일부 혹은 전부가 제거될 수도 있다. 제1 게이트 전극(295), 제1 게이트 절연막(280) 및 캐핑막 패턴(305)은 제1 게이트 구조물 즉, 매립 게이트 구조물을 형성할 수 있다. 한편, 상기 제1 게이트 구조물 및 제1 및 제2 불순물 영역들(203, 205)은 제1 트랜지스터를 형성할 수 있다.
도 13을 참조하면, 캐핑막 패턴(305) 및 잔류하는 연마 저지막 패턴(260) 상에 블로킹 막(310)을 형성한다.
예시적인 실시예들에 따르면, 블로킹 막(310)은 실리콘 질화물을 사용하여 형성될 수 있다. 이에 따라, 역시 실리콘 질화물을 포함하는 연마 저지막 패턴(260)의 일부가 잔류하는 경우, 블로킹 막(310)은 상기 잔류하는 연마 저지막 패턴(260)과 병합되어 형성될 수 있다.
도 14를 참조하면, 제1 영역(I)을 커버하는 포토레지스트 패턴(320)을 블로킹 막(310) 상에 형성하고, 포토레지스트 패턴(320)을 식각 마스크로 사용하여 블로킹 막(310) 및 마스크(250)를 식각한다. 이에 따라, 메모리 셀들이 형성되는 기판(200)의 제1 영역(I) 상에만 블로킹 막(310) 및 마스크(250)가 잔류한다.
예시적인 실시예들에 따르면, 상기 식각 공정은 포토레지스트 패턴(320)을 식각 마스크로 사용하는 건식 식각 공정을 통해 수행된다. 이에 따라, 식각액을 사용하는 습식 식각 공정 수행 시 포토레지스트 패턴(320)이 리프팅되는 현상이 방지될 수 있다.
도 15를 참조하면, 제2 영역(II)의 기판(200) 상면에 제2 게이트 절연막을 형성한다.
예시적인 실시예들에 따르면, 상기 제2 게이트 절연막은 실리콘 산화물을 사용하는 화학기상증착(CVD) 공정을 통해 형성될 수 있다. 이때, 제1 영역(I)의 블로킹 막(310) 상에도 실리콘 산화막(330)이 형성될 수 있다.
실리콘 산화막(330), 블로킹 막(310) 및 마스크(250)를 관통하는 제1 개구(도시되지 않음)를 형성하고, 상기 제1 개구를 채우는 제1 도전막을 기판(200) 및 실리콘 산화막(330) 상에 형성한 후, 상기 제1 도전막 상부를 평탄화함으로써 제1 플러그(340)를 형성한다. 예시적인 실시예들에 따르면, 상기 제1 도전막은 금속, 금속 질화물, 금속 실리사이드 및/또는 도핑된 폴리실리콘을 사용하여 형성될 수 있다.
이후, 제2 도전막을 실리콘 산화막(330), 제1 플러그(340) 및 상기 제2 게이트 절연막 상에 형성하고 이를 패터닝하여, 제1 영역(I) 상에 제1 플러그(340)에 전기적으로 연결되는 비트 라인(350)을 형성하고 제2 영역(II) 상에 제2 게이트 전극(352)을 형성한다.
예시적인 실시예들에 따르면, 상기 제2 도전막은 플라즈마 식각 공정에 의해 패터닝될 수 있다. 상기 플라즈마 식각 공정 시, 제1 영역(I) 상에는 블로킹 막(310)이 형성되어 있어 기판(200) 상면이 보호될 수 있다. 이에 따라, 메모리 셀들이 형성되는 기판(200)의 제1 영역(I)은 플라즈마 식각 데미지로부터 보호될 수 있다.
한편, 기판(200)의 제2 영역(II) 상에 제2 게이트 전극(352)이 형성됨에 따라 이를 식각 마스크로 사용하여 상기 제2 게이트 절연막을 패터닝함으로써, 제2 게이트 절연막 패턴(332)을 형성할 수 있다. 제2 게이트 전극(352) 및 제2 게이트 절연막 패턴(332)은 제2 게이트 구조물을 형성할 수 있다.
제2 게이트 구조물 측벽에 스페이서(355)를 형성하고, 상기 제2 게이트 구조물에 인접한 기판(200)의 상부에 제3 불순물 영역(207)을 형성한다.
구체적으로, 스페이서(355)는 제2 게이트 전극(352) 및 제2 게이트 절연막(332)을 커버하는 실리콘 질화막을 기판(200)의 제2 영역(II) 상에 형성한 후, 이를 이방성 식각 공정을 통해 패터닝함으로써 형성될 수 있다. 또한, 제3 불순물 영역(207)은 상기 제2 게이트 구조물 및 스페이서(355)를 이온 주입 마스크로 사용하는 이온 주입 공정을 통해 형성될 수 있다.
상기 제2 게이트 구조물 및 제3 불순물 영역(207)은 제2 트랜지스터를 형성할 수 있다.
다시 도 6을 참조하면, 비트 라인(350), 상기 제2 게이트 구조물 및 스페이서(355)를 커버하는 제1 층간 절연막(360)을 실리콘 산화막(330) 및 기판(200) 상에 형성한다.
이후, 제1 층간 절연막(360), 실리콘 산화막(330), 블로킹 막(310) 및 마스크(250)를 관통하는 제2 개구들(도시하지 않음)을 형성하여 제2 불순물 영역들(205)을 노출시킨다. 상기 제2 개구들을 채우는 제3 도전막을 제2 불순물 영역들(205) 및 제1 층간 절연막(360) 상에 형성한다. 상기 제3 도전막은 도핑된 폴리실리콘, 금속, 금속 질화물 및/또는 금속 실리사이드 등을 사용하여 형성될 수 있다. 제1 층간 절연막(360)의 상면이 노출될 때까지 상기 제3 도전막 상부를 평탄화하여, 제2 불순물 영역들(205)에 전기적으로 연결되는 제2 플러그들(370)을 형성한다.
제2 플러그들(370) 및 제1 층간 절연막(360) 상에 식각 저지막(380) 및 몰드막(도시하지 않음)을 형성한다. 예시적인 실시예들에 따르면, 식각 저지막(380)은 실리콘 질화물을 사용하여 형성될 수 있고, 상기 몰드막은 실리콘 산화물을 사용하여 형성될 수 있다. 상기 몰드막 및 식각 저지막(380)을 관통하는 제3 개구들(도시하지 않음)을 형성하여 제2 플러그들(370)을 노출시킨다. 상기 제3 개구들의 내벽 및 상기 몰드막 상에 제4 도전막을 형성하고, 상기 제3 개구들을 채우는 희생막(도시하지 않음)을 상기 제4 도전막 상에 형성한다. 상기 제4 도전막은 도핑된 폴리실리콘, 금속, 금속 질화물 및/또는 금속 실리사이드 등을 사용하여 형성될 수 있다. 상기 몰드막 상면이 노출될 때까지, 상기 희생막 및 제4 도전막 상부를 평탄화하고, 상기 희생막을 제거한다. 이에 따라, 상기 제3 개구들 내벽 상에 하부 전극(390)이 형성된다.
하부 전극(390) 및 식각 저지막(380) 상에 유전막(400)을 형성한다. 유전막(400)은 실리콘 질화물 또는 실리콘 질화물보다 높은 유전 상수를 갖는 고유전율 물질, 예를 들어, 탄탈륨 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물 등을 사용하여 형성할 수 있다.
유전막(400) 상에 상부 전극(410)을 형성한다. 상부 전극(410)은 도핑된 폴리실리콘, 금속, 금속 질화물 및/또는 금속 실리사이드 등을 사용하여 형성될 수 있다.
하부 전극(390), 유전막(400) 및 상부 전극(410)은 커패시터(420)를 형성할 수 있다.
커패시터(420)를 커버하는 제2 층간 절연막(430)을 제1 층간 절연막(360) 상에 형성한다. 제2 층간 절연막(430)을 관통하는 제4 개구들(도시하지 않음)을 기판(200)의 제2 영역(II) 상에 형성하여 제3 불순물 영역(207)을 노출시킨다. 상기 제4 개구들을 채우는 제5 도전막을 제3 불순물 영역(207) 및 제2 층간 절연막(430) 상에 형성한다. 제2 층간 절연막(430) 상면이 노출될 때까지 상기 제5 도전막 상부를 평탄화하여, 제3 불순물 영역(207)에 각각 전기적으로 연결되는 제3 플러그(440)를 형성한다.
이후, 제3 플러그(440)에 전기적으로 연결되는 배선(450)을 형성하고, 배선(450)을 보호하는 보호막(도시하지 않음)을 더 형성하여, 상기 반도체 장치를 완성한다.
도 16은 예시적인 실시예들에 따른 소자 분리막 구조물을 포함하는 메모리 시스템을 설명하기 위한 블록도이다.
도 16을 참조하면, 메모리 시스템(500)은 메모리(510) 및 이에 연결된 메모리 컨트롤러(520)를 포함한다.
메모리(510)는 본 발명의 실시예들에 따른 소자 분리막 구조물을 포함하는 디램 장치일 수 있다.
메모리 컨트롤러(520)는 메모리(510)의 동작을 컨트롤하기 위한 입력 신호를 제공할 수 있다.
도 17은 예시적인 실시예들에 따른 소자 분리막 구조물을 포함하는 디스플레이 시스템을 설명하기 위한 블록도이다.
상기 디스플레이 시스템은 휴대용 장치(600)일 수 있다. 휴대용 장치(600)는 MP3 플레이어, 비디오 플레이어, 비디오와 오디어 플레이어의 복합기 등을 포함할 수 있다. 도시된 것과 같이, 휴대용 장치(600)는 메모리(510) 및 메모리 콘트롤러(520)를 포함한다. 상기 휴대용 장치(600)는 또한 인코더/디코더(EDC)(610), 표시 부재(620) 및 인터페이스(630)를 포함할 수 있다.
데이터(오디오, 비디오 등)는 EDC(610)에 의해 메모리 콘트롤러(520)를 경유하여 메모리(510)로부터 입출력된다. 도 17의 점선으로 도시된 것과 같이, 상기 데이터는 EDC(610)로부터 메모리(510)로 직접 입력될 수 있고, 메모리(510)로부터 EDC(610)까지 직접 출력될 수도 있다.
EDC(610)는 메모리(510) 내에 저장하기 위한 데이터를 인코딩한다. 예를 들어, EDC(610)는 메모리(510) 내에 오디오 데이터를 저장하기 위한 MP3 인코딩을 실행시킬 수 있다. 이와는 달리, EDC(610)는 메모리(510) 내에 비디오 데이터를 저장하기 위한 MPEG 인코딩을 실행시킬 수 있다. 또한, EDC(610)는 서로 다른 포맷들에 따른 서로 다른 타입의 데이터들을 인코딩하기 위한 복합 인코더를 포함한다. 예를 들어, EDC(610)는 오디오 데이터를 위한 MP3 인코더와 비디오 데이터를 위한 MPEG 인코더를 포함할 수 있다.
EDC(610)는 메모리(510)로부터 출력을 디코드할 수 있다. 예를 들어, EDC(610)는 메모리(510)로부터 출력된 오디어 데이터에 따라 MP3 디코딩을 수행할 수 있다. 이와는 달리, EDC(610)는 메모리(510)로부터 출력된 비디오 데이터에 따라 MPEG 디코딩을 수행할 수 있다. 예를들어, EDC(610)는 오디오 데이터를 위한 MP3 디코더와 비디오 데이터를 위한 MPEG 디코더를 포함할 수 있다.
EDC(610)는 단지 디코더만을 포함할 수도 있다. 예를 들어, 엔코더 데이터를 이미 EDC(610)로 입력받고, 메모리 콘트롤러(520) 및 또는 메모리(510)로 전달될 수 있다.
EDC(610)는 인터페이스(630)를 경유하여 인코딩을 위한 데이터 또는 이미 인코딩된 데이터를 받을 수 있다. 인터페이스(630)는 알려진 표준(예를들어, 파이어와이어, USB 등)에 따를 수 있다. 예를 들어, 인터페이스(630)는 파이어와이어 인터페이스, USB 인터페이스 등을 포함한다. 데이터가 메모리(510)로부터 인터페이스(630)를 경유하여 출력될 수 있다.
표시 장치(620)는 메모리(510)에서 출력되거나 혹은 EDC(610)에 의하여 디코딩된 데이터를 사용자에게 표시할 수 있다. 예를 들어, 상기 표시 장치(620)는 오디오 데이터를 출력하는 스피커 잭, 비디오 데이터를 출력하는 디스플레이 스크린 등을 포함한다.
도 18은 예시적인 실시예들에 따른 소자 분리막 구조물을 포함하는 컴퓨터 시스템을 설명하기 위한 블록도이다.
도 18을 참조하면, 컴퓨터 시스템(700)은 메모리(510) 및 이에 연결된 중앙처리장치(Central Processing Unit: CPU)(710)를 포함한다. 예를 들어, 컴퓨터 시스템(700)은 퍼스널 컴퓨터, 퍼스널 데이터 어시스턴트 등일 수 있다. 메모리(510)는 CPU(710)에 바로 연결되거나 또는 버스(BUS) 등을 통해 연결될 수 있다.
100, 200: 기판 110: 트렌치
125, 225: 제1 소자 분리막 패턴 130, 230: 측벽 산화막
135, 235: 제2 소자 분리막 패턴 140, 240: 소자 분리막 구조물
203, 205, 207: 제1, 제2 , 제3 불순물 영역
250: 마스크 280: 제1 게이트 절연막
295: 제1 게이트 전극 305: 캐핑막 패턴
310: 블로킹 막 330: 실리콘 산화막
340: 제1 플러그 350: 비트 라인
360: 제1 층간 절연막 370: 제2 플러그
380: 식각 저지막 390: 하부 전극
400: 유전막 410: 상부 전극
420: 커패시터 430: 제2 층간 절연막
440: 제3 플러그 450: 배선

Claims (10)

  1. 기판 상의 트렌치 하부를 채우며 산화물을 포함하는 제1 소자 분리막 패턴;
    상기 제1 소자 분리막 패턴에 의해 커버되지 않은 상기 트렌치 측벽 상에 형성된 측벽 산화막; 및
    상기 트렌치의 나머지 부분을 채우면서 상기 제1 소자 분리막 패턴 상에 형성되고 질화물을 포함하는 제2 소자 분리막 패턴을 포함하는 소자 분리막 구조물.
  2. 제1항에 있어서, 상기 기판은 실리콘을 포함하고, 상기 제1 소자 분리막 패턴은 실리콘 산화물을 포함하며, 상기 제2 소자 분리막 패턴은 실리콘 질화물을 포함하는 것을 특징으로 하는 소자 분리막 구조물.
  3. 제1항에 있어서, 상기 제1 소자 분리막 패턴은 상기 트렌치 저면으로부터 상기 기판 상면까지의 높이의 1/2 이상의 두께를 갖는 것을 특징으로 하는 소자 분리막 구조물.
  4. 기판 상에 트렌치를 형성하는 단계;
    상기 트렌치 하부를 채우며 산화물을 포함하는 제1 소자 분리막 패턴을 형성하는 단계;
    상기 제1 소자 분리막 패턴에 의해 커버되지 않은 상기 트렌치 측벽 상에 측벽 산화막을 형성하는 단계; 및
    상기 트렌치의 나머지 부분을 채우면서 상기 제1 소자 분리막 패턴 상에 질화물을 포함하는 제2 소자 분리막 패턴을 형성하는 단계를 포함하는 소자 분리막 구조물 형성 방법.
  5. 제4항에 있어서, 상기 측벽 산화막을 형성하는 단계는 상기 트렌치 측벽에 열산화 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 소자 분리막 구조물 형성 방법.
  6. 제4항에 있어서, 상기 기판은 실리콘을 포함하며,
    상기 제1 소자 분리막 패턴은 실리콘 산화물을 사용하여 형성하고, 상기 제2 소자 분리막 패턴은 실리콘 질화물을 사용하여 형성되는 것을 특징으로 하는 소자 분리막 구조물 형성 방법.
  7. 기판 상의 제1 트렌치 하부를 채우며 산화물을 포함하는 제1 소자 분리막 패턴;
    상기 제1 소자 분리막 패턴에 의해 커버되지 않은 상기 제1 트렌치 측벽 상에 형성된 측벽 산화막; 및
    상기 제1 트렌치의 나머지 부분을 채우면서 상기 제1 소자 분리막 패턴 상에 형성되고 질화물을 포함하는 제2 소자 분리막 패턴을 갖는 소자 분리막 구조물;
    상기 기판에 매립된 매립 게이트 구조물; 및
    상기 매립 게이트 구조물에 인접한 불순물 영역을 구비하는 반도체 장치.
  8. 제7항에 있어서, 상기 매립 게이트 구조물은 상기 기판에 형성된 제2 트렌치를 채우며 순차적으로 적층된 제1 게이트 절연막, 제1 게이트 전극 및 캐핑막 패턴을 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서, 상기 제1 게이트 전극은 금속을 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제8항에 있어서, 상기 제1 게이트 절연막은 상기 제2 트렌치 내벽 상에 컨포멀하게 형성되며, 상기 제1 게이트 전극 및 상기 캐핑막 패턴은 상기 제2 트렌치 하부 및 상부에 각각 순차적으로 적층되는 것을 특징으로 하는 반도체 장치.
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