KR20120019097A - 매립 게이트 전극을 갖는 게이트 구조물, 이를 포함하는 반도체 장치, 상기 게이트 구조물 형성 방법 및 이를 이용한 반도체 장치 제조 방법 - Google Patents

매립 게이트 전극을 갖는 게이트 구조물, 이를 포함하는 반도체 장치, 상기 게이트 구조물 형성 방법 및 이를 이용한 반도체 장치 제조 방법 Download PDF

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Abstract

게이트 구조물은 게이트 절연막, 게이트 전극 및 캐핑막 패턴을 포함한다. 게이트 절연막은 기판 상부의 리세스 내벽 상에 형성된다. 게이트 전극은 리세스를 부분적으로 채우며 게이트 절연막 상에 형성된다. 캐핑막 패턴은 리세스의 나머지 부분을 채우며 게이트 전극 및 게이트 절연막 상에 형성되고, 실리콘 산화물을 포함한다. 캐핑막 패턴이 게이트 절연막과 같이 실리콘 산화물을 포함하므로, 게이트 절연막에 스트레스가 가해지지 않을 수 있다. 이에 따라, 게이트 절연막은 우수한 특성을 가질 수 있다.

Description

매립 게이트 전극을 갖는 게이트 구조물, 이를 포함하는 반도체 장치, 상기 게이트 구조물 형성 방법 및 이를 이용한 반도체 장치 제조 방법 {GATE STRUCTURE HAVING A BURIED GATE ELECTRODE, SEMICONDUCTOR DEVICE INCLUDING THE SAME, METHOD OF FORMING THE GATE STRUCTURE AND METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE USING THE SAME}
본 발명은 게이트 구조물, 이를 포함하는 반도체 장치, 상기 게이트 구조물 형성 방법 및 이를 이용한 반도체 장치 방법에 관한 것으로, 상세하게는 매립 게이트 전극을 갖는 게이트 구조물, 이를 포함하는 반도체 장치, 상기 게이트 구조물 형성 방법 및 이를 이용한 반도체 장치 방법에 관한 것이다.
최근 반도체 집적 회로의 고집적화 및 고속화에 따라 패턴의 미세화가 더 한층 요구되고 있다. 이에 따라, 채널 길이를 증가시키기 위하여 매립 게이트 전극을 갖는 트랜지스터가 사용되고 있다.
그런데, 매립 게이트 전극을 사용할 경우, 상기 매립 게이트 전극 상부에 실리콘 질화물을 포함하는 캐핑막(capping layer)을 형성하고 있으나, 상기 매립 게이트 전극 부근에 형성되는 게이트 절연막과 상기 캐핑막 사이의 물리적인 특성 차이로 인해 스트레스가 발생하여 상기 게이트 절연막이 열화되는 문제가 발생한다.
본 발명의 일 목적은 우수한 특성을 갖는 매립 게이트 구조물을 제공하는 데 있다.
본 발명의 다른 목적은 상기 매립 게이트 구조물을 포함하는 반도체 장치를 제공하는 데 있다.
본 발명의 다른 목적은 우수한 특성을 갖는 매립 게이트 구조물을 형성하는 방법을 제공하는데 있다.
본 발명의 다른 목적은 상기 매립 게이트 구조물 형성 방법을 이용한 반도체 장치 제조 방법을 제공하는데 있다.
상기한 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 게이트 구조물은 게이트 절연막, 게이트 전극 및 캐핑막 패턴을 포함한다. 상기 게이트 절연막은 기판 상부의 리세스 내벽 상에 형성된다. 상기 게이트 전극은 상기 리세스를 부분적으로 채우며 상기 게이트 절연막 상에 형성된다. 상기 캐핑막 패턴은 상기 리세스의 나머지 부분을 채우며 상기 게이트 전극 및 상기 게이트 절연막 상에 형성되고, 실리콘 산화물을 포함한다.
예시적인 실시예들에 있어서, 상기 게이트 절연막은 실리콘 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 캐핑막 패턴은 상기 기판의 상면보다 높은 상면을 갖도록 상기 기판 상부로 돌출될 수 있다.
상기한 다른 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 장치는 제1 트랜지스터, 블로킹 막, 비트 라인, 커패시터 및 제2 트랜지스터를 구비한다. 상기 제1 트랜지스터는 제1 게이트 구조물 및 제1 및 제2 불순물 영역들을 포함한다. 상기 제1 게이트 구조물은 제1 게이트 절연막, 제1 게이트 전극 및 캐핑막 패턴을 포함한다. 상기 제1 게이트 절연막은 기판의 제1 영역 상부의 리세스 내벽 상에 형성된다. 상기 제1 게이트 전극은 상기 리세스를 부분적으로 채우며 상기 제1 게이트 절연막 상에 형성된다. 상기 캐핑막 패턴은 상기 리세스의 나머지 부분을 채우며 상기 제1 게이트 전극 및 상기 제1 게이트 절연막 상에 형성되고, 실리콘 산화물을 포함한다. 상기 제1 및 제2 불순물 영역들은 상기 제1 게이트 구조물에 인접한 상기 기판의 제1 영역 상부에 형성된다. 상기 블로킹 막은 상기 제1 트랜지스터를 커버하면서 상기 기판의 제1 영역 상에 형성된다. 상기 비트 라인은 상기 블로킹 막 상에 형성되며 상기 제1 불순물 영역과 전기적으로 연결된다. 상기 커패시터는 상기 제2 불순물 영역과 전기적으로 연결된다. 상기 제2 트랜지스터는 상기 기판의 제2 영역에 형성된다.
예시적인 실시예들에 있어서, 상기 게이트 절연막은 실리콘 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 블로킹 막은 실리콘 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 캐핑막 패턴은 상기 기판의 상면보다 높은 상면을 갖도록 상기 기판 상부로 돌출될 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 장치는 상기 돌출된 캐핑막 패턴 상부를 감싸며 상기 기판 상에 형성된 마스크를 더 포함할 수 있으며, 상기 블로킹 막은 상기 캐핑막 패턴 상부 및 상기 마스크 상에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 마스크는 실리콘 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 장치는 상기 블로킹 막 상에 형성된 실리콘 산화막을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 트랜지스터는, 상기 기판의 제2 영역 상에 순차적으로 적층된 제2 게이트 절연막 및 제2 게이트 전극을 포함하는 제2 게이트 구조물 및 상기 제2 게이트 구조물에 인접한 상기 기판의 제2 영역 상부에 형성된 제3 불순물 영역을 포함할 수 있고, 상기 제2 게이트 절연막은 상기 실리콘 산화막과 동일한 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 장치는 상기 실리콘 산화막, 상기 블로킹 막 및 상기 마스크를 관통하면서 상기 제1 불순물 영역 및 상기 비트 라인과 접촉하는 플러그를 더 포함할 수 있다.
상기한 다른 목적을 달성하기 위한 본 발명의 실시예들에 따른 게이트 구조물 형성 방법에서, 기판 상부의 리세스 내벽 상에 게이트 절연막을 형성한다. 상기 게이트 절연막 상에 상기 리세스를 부분적으로 채우는 게이트 전극을 형성한다. 실리콘 산화물을 사용하여, 상기 게이트 전극 및 상기 게이트 절연막 상에 상기 리세스의 나머지 부분을 채우는 캐핑막 패턴을 형성한다.
예시적인 실시예들에 있어서, 상기 게이트 절연막을 형성하기 이전에, 상기 기판 상에 마스크 및 연마 저지막 패턴을 순차적으로 형성하고, 상기 마스크 및 상기 연마 저지막 패턴을 식각 마스크로 사용하여 상기 기판 상부를 제거함으로써 상기 리세스를 형성할 수 있으며, 상기 리세스와, 상기 마스크 및 상기 연마 저지막 패턴의 측벽에 의해 트렌치가 정의될 수 있다.
예시적인 실시예들에 있어서, 상기 캐핑막 패턴을 형성할 때, 상기 게이트 전극, 상기 게이트 절연막, 상기 마스크 및 상기 연마 저지막 패턴 상에 상기 트렌치의 나머지 부분을 채우는 캐핑막을 형성하고, 상기 연마 저지막 패턴을 연마 종말점으로 하여, 상기 캐핑막의 상부를 평탄화할 수 있다.
상기한 다른 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 장치 제조 방법에서, 기판의 제1 영역 상부의 리세스 내벽 상에 제1 게이트 절연막을 형성한다. 상기 제1 게이트 절연막 상에 상기 리세스를 부분적으로 채우는 제1 게이트 전극을 형성한다. 실리콘 산화물을 사용하여, 상기 제1 게이트 전극 및 상기 제1 게이트 절연막 상에 상기 리세스의 나머지 부분을 채우는 캐핑막 패턴을 형성함으로써, 제1 게이트 구조물을 형성한다. 실리콘 질화물을 사용하여, 상기 기판의 제1 영역 상에 상기 제1 게이트 구조물 상면을 커버하는 블로킹 막 패턴을 형성한다. 상기 블로킹 막 상에 비트 라인을 형성한다.
예시적인 실시예들에 있어서, 상기 기판은 제2 영역을 더 포함할 수 있고, 상기 블로킹 막 패턴을 형성할 때, 상기 기판의 제1 및 제2 영역들 상에 상기 제1 게이트 구조물 상면을 커버하는 블로킹 막을 형성하고, 상기 기판의 제1 영역을 커버하는 포토레지스트 패턴을 상기 블로킹 막 상에 형성하며, 상기 포토레지스트 패턴을 식각 마스크로 사용하는 건식 식각 공정을 통해 상기 블로킹 막을 식각할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 게이트 절연막을 형성하기 이전에, 상기 기판의 제1 영역 상부에 제1 및 제2 불순물 영역을 형성하는 단계를 더 포함할 수 있고, 상기 비트 라인은 상기 제1 불순물 영역에 전기적으로 연결되도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 불순물 영역에 전기적으로 연결되는 커패시터를 더 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 기판의 제2 영역 상부에 순차적으로 형성된 제2 게이트 절연막 및 제2 게이트 전극을 포함하는 제2 게이트 구조물을 형성하고, 상기 제2 게이트 구조물에 인접한 상기 기판의 제2 영역 상부에 제3 불순물 영역을 형성할 수 있다.
본 발명의 실시예들에 따르면, 매립된 게이트 전극 상부에 산화물을 포함하는 캐핑막 패턴을 형성함으로써, 상기 캐핑막 패턴 형성 공정 및 이후 공정에서 산화물을 포함하는 게이트 절연막에 스트레스가 발생되지 않을 수 있다. 이에 따라, 상기 게이트 절연막은 우수한 특성을 가질 수 있다. 또한, 메모리 셀들이 형성되는 기판의 제1 영역 상에 질화물을 포함하는 블로킹 막을 형성함으로써, 이후 비트 라인 형성 공정 등에서 상기 기판이 플라즈마 데미지 등으로부터 보호될 뿐만 아니라, 포토레지스트 패턴을 사용하는 건식 식각 공정을 통해 주변 회로들이 형성되는 제2 영역 상의 블로킹 막 부분이 제거될 수 있어, 상기 포토레지스트 패턴의 리프팅(lifting)을 방지할 수 있다.
도 1 내지 도 10은 예시적인 실시예들에 따른 매립 게이트 구조물을 포함하는 반도체 장치를 제조하는 방법을 설명하기 위한 단면도들이다.
도 11은 예시적인 실시예들에 따른 매립 게이트 구조물을 포함하는 메모리 시스템을 설명하기 위한 블록도이다.
도 12는 예시적인 실시예들에 따른 매립 게이트 구조물을 포함하는 디스플레이 시스템을 설명하기 위한 블록도이다.
도 13은 예시적인 실시예들에 따른 매립 게이트 구조물을 포함하는 컴퓨터 시스템을 설명하기 위한 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
[실시예]
도 1 내지 도 10은 예시적인 실시예들에 따른 매립 게이트 구조물을 포함하는 반도체 장치를 제조하는 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 기판 (100)의 제1 영역(I) 상부에 불순물들을 주입하여 불순물 영역들(103, 105)을 형성한 후, 기판(100) 상에 소자 분리막(110)을 형성하여, 기판(100)을 활성 영역과 비활성 영역으로 구분한다.
기판(100)은 실리콘 기판, 게르마늄 기판 등의 반도체 기판, SOI 기판, GOI 기판 등의 반도체 층을 갖는 기판 또는 금속 산화물 단결정 기판을 포함할 수 있다. 또한, 기판(100)은 메모리 셀들이 형성되는 제1 영역(I) 및 주변 회로들이 형성되는 제2 영역(II)을 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 불순물들은 인, 비소와 같은 n형 불순물들을 포함할 수 있으며, 불순물 영역들(103, 105)은 상기 메모리 셀들의 소스/드레인 영역으로 사용될 수 있다.
소자 분리막(105)은 에스티아이(Shallow Trench Isolation: STI) 공정을 통해 형성될 수 있다. 구체적으로, 기판(100) 상부에 제1 트렌치(도시되지 않음)를 형성하고, 상기 제1 트렌치를 채우는 절연막을 기판(100) 상에 형성한 후, 상기 절연막 상부를 평탄화함으로써 소자 분리막(110)을 형성할 수 있다. 소자 분리막(110)은 화학기상증착(Chemical Vapor Deposition: CVD) 공정 혹은 고밀도 플라즈마 화학기상증착(High Density Plasma Chemical Vapor Deposition: HDP-CVD) 공정 등을 통하여 형성될 수 있다. 일 실시예에 따르면, 소자 분리막(110) 형성 이전에, 상기 제1 트렌치 내벽 상에 질화물을 사용하여 라이너(도시되지 않음)를 더 형성할 수 있다.
이후, 기판 (100) 상부를 부분적으로 제거하여 제2 트렌치(140)를 형성한다.
예시적인 실시예들에 따르면, 기판(100) 상에 마스크 막 및 연마 저지막을 형성한 후, 사진 식각 공정에 의해 상기 연마 저지막 및 상기 마스크 막을 패터닝하여 각각 연마 저지막 패턴(130) 및 마스크(120)를 형성한다. 이후, 연마 저지막 패턴(130) 및 마스크(120)를 식각 마스크로 사용하여 기판(100) 상부를 식각함으로써, 리세스된 기판(100) 상면과, 마스크(120) 및 연마 저지막 패턴(130)의 측벽에 의해 정의되는 제2 트렌치(140)를 형성한다. 즉, 제2 트렌치(140)는 기판(100) 상면에 형성된 리세스 및 마스크(120) 및 연마 저지막 패턴(130)의 측벽에 의해 형성된 공간으로 정의될 수 있다.
상기 마스크 막은 실리콘 산화물을 사용하여 형성될 수 있으며, 상기 연마 저지막은 실리콘 질화물을 사용하여 형성될 수 있다.
한편, 제2 트렌치(140)를 형성함에 따라 불순물 영역들(103, 105)은 제1 불순물 영역(103) 및 제2 불순물 영역(105)으로 구분될 수 있다.
도 2를 참조하면, 제2 트렌치(140)에 의해 노출된 상기 리세스된 기판(100) 상면에 제1 게이트 절연막(150)을 형성한다.
예시적인 실시예들에 따르면, 제1 게이트 절연막(150)은 상기 리세스된 기판(100) 상면을 열산화하여 형성될 수 있다. 다른 실시예들에 따르면, 제1 게이트 절연막(150)은 화학기상증착(CVD) 공정 등을 통해 실리콘 산화물(SiO2) 혹은 금속 산화물을 증착함으로써 형성될 수 있다. 이때, 상기 금속 산화물은 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등을 포함할 수 있다.
도 3을 참조하면, 제2 트렌치(140)를 채우는 제1 게이트 전극막(160)을 제1 게이트 절연막(150), 마스크(120) 및 연마 저지막 패턴(130) 상에 형성한다.
제1 게이트 전극막(160)은 텅스텐(W), 티타늄 질화물(TiN) 등과 같은 금속, 금속 질화물 및/또는 금속 실리사이드를 사용하여 원자층 증착(ALD) 공정, 물리기상증착(PVD) 공정 등을 통해 형성될 수 있다. 이후, 제1 게이트 전극막(160)에 대해 급속 열처리(Rapid Thermal Annealing: RTA) 공정, 스파이크 RTA(spike-RTA) 공정, 플래시 RTA 공정 또는 레이저 어닐링(laser annealing) 공정 등과 같은 열처리 공정을 더 수행할 수도 있다.
도 4를 참조하면, 제1 게이트 전극막(160)의 상부를 제거하여, 제2 트렌치(110) 내부를 부분적으로 채우는 제1 게이트 전극(165)을 형성한다.
예시적인 실시예들에 따르면, 연마 저지막 패턴(130)의 상면이 노출될 때까지 제1 게이트 전극막(160)의 상부를 기계 화학적 연마(Chemical Mechanical Polishing: CMP) 공정을 통해 평탄화하고, 제2 트렌치(140) 상부에 형성된 제1 게이트 전극막(160)의 부분을 이방성 식각 공정을 통해 더 제거하여 제1 게이트 전극(165)을 형성할 수 있다.
예시적인 실시예들에 따르면, 제1 게이트 전극(165)은 제2 트렌치(140)가 형성되지 않은 기판(100)의 상면보다 낮은 상면을 갖도록 형성될 수 있다.
도 5를 참조하면, 제2 트렌치(140)의 나머지 부분을 채우도록 캐핑막 (170)을 제1 게이트 전극(165), 제1 게이트 절연막(150), 마스크(120) 및 연마 저지막 패턴(130) 상에 형성한다.
예시적인 실시예들에 따르면, 캐핑막(170)은 실리콘 산화물을 사용하여 형성될 수 있다. 캐핑막(170)은 제1 게이트 절연막(150)과 유사하거나 동일한 산화물을 포함하므로, 캐핑막(170) 형성 공정 및 이후 열처리 공정 시 제1 게이트 절연막(150)이 열화되는 것이 방지될 수 있다.
도 6을 참조하면, 캐핑막(170) 상부를 화학 기계적 증착(CMP) 공정을 통해 제거하여, 제2 트렌치(140)의 나머지 부분을 채우는 캐핑막 패턴(175)을 형성한다. 이때, 연마 저지막 패턴(130)이 연마 종말점으로 사용될 수 있으며, 상기 CMP 공정에서 연마 저지막 패턴(130)은 일부 혹은 전부가 제거될 수도 있다. 제1 게이트 전극(165), 제1 게이트 절연막(150) 및 캐핑막 패턴(175)은 제1 게이트 구조물 즉, 상기 매립 게이트 구조물을 형성할 수 있다. 한편, 상기 제1 게이트 구조물 및 제1 및 제2 불순물 영역들(103, 105)은 제1 트랜지스터를 형성할 수 있다.
한편, 캐핑막(170)이 질화물을 포함하는 경우, 상기 CMP 공정을 통해 상부를 제거하기가 어려우므로, 에치 백 공정을 통해 상부가 제거된다. 하지만, 상기 CMP 공정에 비해 상기 에치 백 공정에서는 마스크(120)가 두껍게 형성되어야 하므로 공정 측면에서 바람직하지 않다. 하지만, 예시적인 실시예들에 따르면, 캐핑막(170)은 실리콘 산화물을 사용하여 형성되므로, CMP 공정에 의해 상부가 제거될 수 있으며, 이에 따라 보다 얇은 두께를 갖는 마스크(140)를 형성할 수 있다.
도 7을 참조하면, 캐핑막 패턴(175) 및 잔류하는 연마 저지막 패턴(130) 상에 블로킹 막(180)을 형성한다.
예시적인 실시예들에 따르면, 블로킹 막(180)은 실리콘 질화물을 사용하여 형성될 수 있다. 이에 따라, 역시 실리콘 질화물을 포함하는 연마 저지막 패턴(130)의 일부가 잔류하는 경우, 블로킹 막(180)은 상기 잔류하는 연마 저지막 패턴(130)과 병합되어 형성될 수 있다.
도 8을 참조하면, 제1 영역(I)을 커버하는 포토레지스트 패턴(190)을 블로킹 막(180) 상에 형성하고, 포토레지스트 패턴(190)을 식각 마스크로 사용하여 블로킹 막(180) 및 마스크(120)를 식각한다. 이에 따라, 메모리 셀들이 형성되는 기판(100)의 제1 영역(I) 상에만 블로킹 막(180) 및 마스크(120)가 잔류한다.
예시적인 실시예들에 따르면, 상기 식각 공정은 포토레지스트 패턴(190)을 식각 마스크로 사용하는 건식 식각 공정을 통해 수행된다. 이에 따라, 식각액을 사용하는 습식 식각 공정 수행 시 포토레지스트 패턴(190)이 리프팅되는 현상이 방지될 수 있다.
도 9를 참조하면, 제2 영역(II)의 기판(100) 상면에 제2 게이트 절연막을 형성한다.
예시적인 실시예들에 따르면, 상기 제2 게이트 절연막은 실리콘 산화물을 사용하는 화학기상증착(CVD) 공정을 통해 형성될 수 있다. 이때, 제1 영역(I)의 블로킹 막(180) 상에도 실리콘 산화막(200)이 형성될 수 있다.
실리콘 산화막(200), 블로킹 막(180) 및 마스크(120)를 관통하는 제1 개구(도시되지 않음)를 형성하고, 상기 제1 개구를 채우는 제1 도전막을 기판(100) 및 실리콘 산화막(200) 상에 형성한 후, 상기 제1 도전막 상부를 평탄화함으로써 제1 플러그(210)를 형성한다. 예시적인 실시예들에 따르면, 상기 제1 도전막은 금속, 금속 질화물, 금속 실리사이드 및/또는 도핑된 폴리실리콘을 사용하여 형성될 수 있다.
이후, 제2 도전막을 실리콘 산화막(200), 제1 플러그(210) 및 상기 제2 게이트 절연막 상에 형성하고 이를 패터닝하여, 제1 영역(I) 상에 제1 플러그(210)에 전기적으로 연결되는 비트 라인(220)을 형성하고 제2 영역(II) 상에 제2 게이트 전극(222)을 형성한다.
예시적인 실시예들에 따르면, 상기 제2 도전막은 플라즈마 식각 공정에 의해 패터닝될 수 있다. 상기 플라즈마 식각 공정 시, 제1 영역(I) 상에는 블로킹 막(180)이 형성되어 있어 기판(100) 상면이 보호될 수 있다. 이에 따라, 메모리 셀들이 형성되는 기판(100)의 제1 영역(I)은 플라즈마 식각 데미지로부터 보호될 수 있다.
한편, 기판(100)의 제2 영역(II) 상에 제2 게이트 전극(222)이 형성됨에 따라 이를 식각 마스크로 사용하여 상기 제2 게이트 절연막을 패터닝함으로써, 제2 게이트 절연막 패턴(202)을 형성할 수 있다. 제2 게이트 전극(222) 및 제2 게이트 절연막 패턴(202)은 제2 게이트 구조물을 형성할 수 있다.
제2 게이트 구조물 측벽에 스페이서(225)를 형성하고, 상기 제2 게이트 구조물에 인접한 기판(100)의 상부에 제3 불순물 영역(107)을 형성한다.
구체적으로, 스페이서(225)는 제2 게이트 전극(222) 및 제2 게이트 절연막(202)을 커버하는 실리콘 질화막을 기판(100)의 제2 영역(II) 상에 형성한 후, 이를 이방성 식각 공정을 통해 패터닝함으로써 형성될 수 있다. 또한, 제3 불순물 영역(107)은 상기 제2 게이트 구조물 및 스페이서(225)를 이온 주입 마스크로 사용하는 이온 주입 공정을 통해 형성될 수 있다.
상기 제2 게이트 구조물 및 제3 불순물 영역(107)은 제2 트랜지스터를 형성할 수 있다.
도 10을 참조하면, 비트 라인(220), 상기 제2 게이트 구조물 및 스페이서(225)를 커버하는 제1 층간 절연막(230)을 실리콘 산화막(200) 및 기판(100) 상에 형성한다.
이후, 제1 층간 절연막(230), 실리콘 산화막(200), 블로킹 막(180) 및 마스크(120)를 관통하는 제2 개구들(도시하지 않음)을 형성하여 제2 불순물 영역들(105)을 노출시킨다. 상기 제2 개구들을 채우는 제3 도전막을 제2 불순물 영역들(105) 및 제1 층간 절연막(230) 상에 형성한다. 상기 제3 도전막은 도핑된 폴리실리콘, 금속, 금속 질화물 및/또는 금속 실리사이드 등을 사용하여 형성될 수 있다. 제1 층간 절연막(230)의 상면이 노출될 때까지 상기 제3 도전막 상부를 평탄화하여, 제2 불순물 영역들(105)에 전기적으로 연결되는 제2 플러그들(240)을 형성한다.
제2 플러그들(240) 및 제1 층간 절연막(230) 상에 식각 저지막(250) 및 몰드막(도시하지 않음)을 형성한다. 예시적인 실시예들에 따르면, 식각 저지막(250)은 실리콘 질화물을 사용하여 형성될 수 있고, 상기 몰드막 실리콘 산화물을 사용하여 형성될 수 있다. 상기 몰드막 및 식각 저지막(250)을 관통하는 제3 개구들(도시하지 않음)을 형성하여 제2 플러그들(240)을 노출시킨다. 상기 제3 개구들의 내벽 및 상기 몰드막 상에 제4 도전막을 형성하고, 상기 제3 개구들을 채우는 희생막(도시하지 않음)을 상기 제4 도전막 상에 형성한다. 상기 제4 도전막은 도핑된 폴리실리콘, 금속, 금속 질화물 및/또는 금속 실리사이드 등을 사용하여 형성될 수 있다. 상기 몰드막 상면이 노출될 때까지, 상기 희생막 및 제4 도전막 상부를 평탄화하고, 상기 희생막을 제거한다. 이에 따라, 상기 제3 개구들 내벽 상에 하부 전극(260)이 형성된다.
하부 전극(260) 및 식각 저지막(250) 상에 유전막(270)을 형성한다. 유전막(270)은 실리콘 질화물 또는 실리콘 질화물보다 높은 유전 상수를 갖는 고유전율 물질, 예를 들어, 탄탈륨 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물 등을 사용하여 형성할 수 있다.
유전막(270) 상에 상부 전극(280)을 형성한다. 상부 전극(280)은 도핑된 폴리실리콘, 금속, 금속 질화물 및/또는 금속 실리사이드 등을 사용하여 형성될 수 있다.
하부 전극(260), 유전막(270) 및 상부 전극(280)은 커패시터(290)를 형성할 수 있다.
커패시터(290)를 커버하는 제2 층간 절연막(300)을 제1 층간 절연막(230) 상에 형성한다. 제2 층간 절연막(300)을 관통하는 제4 개구들(도시하지 않음)을 기판(100)의 제2 영역(II) 상에 형성하여 제3 불순물 영역(107)을 노출시킨다. 상기 제4 개구들을 채우는 제5 도전막을 제3 불순물 영역(107) 및 제2 층간 절연막(300) 상에 형성한다. 제2 층간 절연막(300) 상면이 노출될 때까지 상기 제5 도전막 상부를 평탄화하여, 제3 불순물 영역(107)에 각각 전기적으로 연결되는 제3 플러그(310)를 형성한다.
이후, 제3 플러그(310)에 전기적으로 연결되는 배선(320)을 형성하고, 배선(320)을 보호하는 보호막(도시하지 않음)을 더 형성하여, 상기 반도체 장치를 완성한다.
상기 반도체 장치의 제조 방법에서, 매립된 제1 게이트 전극(165) 상부에 산화물을 포함하는 캐핑막 패턴(175)을 형성함으로써, 캐핑막 패턴(175) 형성 공정 및 이후 공정에서 산화물을 포함하는 제1 게이트 절연막(150)에 스트레스가 발생되지 않을 수 있다. 이에 따라, 제1 게이트 절연막(150)은 우수한 특성을 가질 수 있다. 또한, 메모리 셀들이 형성되는 기판(100)의 제1 영역(I) 상에 질화물을 포함하는 블로킹 막(180)을 형성함으로써, 이후 비트 라인(220) 형성 공정 등에서 기판(100)이 플라즈마 데미지 등으로부터 보호될 뿐만 아니라, 포토레지스트 패턴(190)을 사용하는 건식 식각 공정을 통해 주변 회로들이 형성되는 제2 영역(II) 상의 블로킹 막(180) 부분이 제거될 수 있어 포토레지스트 패턴(190)의 리프팅(lifting)을 방지할 수 있다.
도 11은 예시적인 실시예들에 따른 매립 게이트 구조물을 포함하는 메모리 시스템을 설명하기 위한 블록도이다.
도 11을 참조하면, 메모리 시스템(400)은 메모리(410) 및 이에 연결된 메모리 컨트롤러(420)를 포함한다.
메모리(410)는 본 발명의 실시예들에 따른 매립 게이트 구조물을 포함하는 디램 장치일 수 있다.
메모리 컨트롤러(420)는 메모리(410)의 동작을 컨트롤하기 위한 입력 신호를 제공할 수 있다.
도 12는 예시적인 실시예들에 따른 매립 게이트 구조물을 포함하는 디스플레이 시스템을 설명하기 위한 블록도이다.
상기 디스플레이 시스템은 휴대용 장치(500)일 수 있다. 휴대용 장치(500)는 MP3 플레이어, 비디오 플레이어, 비디오와 오디어 플레이어의 복합기 등을 포함할 수 있다. 도시된 것과 같이, 휴대용 장치(500)는 메모리(410) 및 메모리 콘트롤러(420)를 포함한다. 상기 휴대용 장치(500)는 또한 인코더/디코더(EDC)(510), 표시 부재(520) 및 인터페이스(530)를 포함할 수 있다.
데이터(오디오, 비디오 등)는 EDC(510)에 의해 메모리 콘트롤러(420)를 경유하여 메모리(410)로부터 입출력된다. 도 12의 점선으로 도시된 것과 같이, 상기 데이터는 EDC(510)로부터 메모리(410)로 직접 입력될 수 있고, 메모리(410)로부터 EDC(510)까지 직접 출력될 수도 있다.
EDC(510)는 메모리(410) 내에 저장하기 위한 데이터를 인코딩한다. 예를 들어, EDC(510)는 메모리(410) 내에 오디오 데이터를 저장하기 위한 MP3 인코딩을 실행시킬 수 있다. 이와는 달리, EDC(510)는 메모리(410) 내에 비디오 데이터를 저장하기 위한 MPEG 인코딩을 실행시킬 수 있다. 또한, EDC(510)는 서로 다른 포맷들에 따른 서로 다른 타입의 데이터들을 인코딩하기 위한 복합 인코더를 포함한다. 예를 들어, EDC(510)는 오디오 데이터를 위한 MP3 인코더와 비디오 데이터를 위한 MPEG 인코더를 포함할 수 있다.
EDC(510)는 메모리(410)로부터 출력을 디코드할 수 있다. 예를 들어, EDC(510)는 메모리(410)로부터 출력된 오디어 데이터에 따라 MP3 디코딩을 수행할 수 있다. 이와는 달리, EDC(510)는 메모리(410)로부터 출력된 비디오 데이터에 따라 MPEG 디코딩을 수행할 수 있다. 예를들어, EDC(510)는 오디오 데이터를 위한 MP3 디코더와 비디오 데이터를 위한 MPEG 디코더를 포함할 수 있다.
EDC(510)는 단지 디코더만을 포함할 수도 있다. 예를 들어, 엔코더 데이터를 이미 EDC(510)로 입력받고, 메모리 콘트롤러(420) 및 또는 메모리(410)로 전달될 수 있다.
EDC(510)는 인터페이스(530)를 경유하여 인코딩을 위한 데이터 또는 이미 인코딩된 데이터를 받을 수 있다. 인터페이스(530)는 알려진 표준(예를들어, 파이어와이어, USB 등)에 따를 수 있다. 예를 들어, 인터페이스(530)는 파이어와이어 인터페이스, USB 인터페이스 등을 포함한다. 데이터가 메모리(410)로부터 인터페이스(530)를 경유하여 출력될 수 있다.
표시 장치(520)는 메모리(410)에서 출력되거나 혹은 EDC(510)에 의하여 디코딩된 데이터를 사용자에게 표시할 수 있다. 예를 들어, 상기 표시 장치(520)는 오디오 데이터를 출력하는 스피커 잭, 비디오 데이터를 출력하는 디스플레이 스크린 등을 포함한다.
도 13은 예시적인 실시예들에 따른 매립 게이트 구조물을 포함하는 컴퓨터 시스템을 설명하기 위한 블록도이다.
도 13을 참조하면, 컴퓨터 시스템(600)은 메모리(620) 및 이에 연결된 중앙처리장치(Central Processing Unit: CPU)(610)를 포함한다. 예를 들어, 컴퓨터 시스템(600)은 퍼스널 컴퓨터, 퍼스널 데이터 어시스턴트 등일 수 있다. 메모리(620)는 CPU(610)에 바로 연결되거나 또는 버스(BUS) 등을 통해 연결될 수 있다.
100 : 기판
103, 105, 107 : 제1 내지 제3 불순물 영역
110 : 소자 분리막 120 : 마스크
130 : 연마 저지막 140 : 트렌치
150 : 제1 게이트 절연막 160 : 제1 게이트 전극막
165 : 제1 게이트 전극 170 : 캐핑막
175 : 캐핑막 패턴 180 : 블로킹 막
190 : 포토레지스트 패턴 200 : 실리콘 산화막
202 : 제2 게이트 절연막 패턴 210 : 제1 플러그
220 : 비트 라인 222 : 제2 게이트 전극
225 : 스페이서 230 : 제1 층간 절연막
240 : 제2 플러그들 250 : 식각 저지막
260 : 하부 전극 270 : 유전막
280 : 상부 전극 290 : 커패시터
300 : 제2 층간 절연막 310 : 제3 플러그
320 : 배선

Claims (10)

  1. 기판 상부의 리세스 내벽 상에 형성된 게이트 절연막;
    상기 리세스를 부분적으로 채우며 상기 게이트 절연막 상에 형성된 게이트 전극; 및
    상기 리세스의 나머지 부분을 채우며 상기 게이트 전극 및 상기 게이트 절연막 상에 형성되고, 실리콘 산화물을 포함하는 캐핑막 패턴을 구비하는 게이트 구조물.
  2. 기판의 제1 영역 상부의 리세스 내벽 상에 형성된 제1 게이트 절연막;
    상기 리세스를 부분적으로 채우며 상기 제1 게이트 절연막 상에 형성된 제1 게이트 전극; 및
    상기 리세스의 나머지 부분을 채우며 상기 제1 게이트 전극 및 상기 제1 게이트 절연막 상에 형성되고, 실리콘 산화물을 포함하는 캐핑막 패턴을 구비하는 제1 게이트 구조물; 및
    상기 제1 게이트 구조물에 인접한 상기 기판의 제1 영역 상부에 형성된 제1 및 제2 불순물 영역들을 포함하는 제1 트랜지스터;
    상기 제1 트랜지스터를 커버하면서 상기 기판의 제1 영역 상에 형성된 블로킹 막;
    상기 블로킹 막 상에 형성되며 상기 제1 불순물 영역과 전기적으로 연결된 비트 라인;
    상기 제2 불순물 영역과 전기적으로 연결된 커패시터; 및
    상기 기판의 제2 영역에 형성되는 제2 트랜지스터를 포함하는 반도체 장치.
  3. 제2항에 있어서, 상기 블로킹 막은 실리콘 질화물을 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제2항에 있어서, 상기 캐핑막 패턴은 상기 기판의 상면보다 높은 상면을 갖도록 상기 기판 상부로 돌출된 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 상기 돌출된 캐핑막 패턴 상부를 감싸며 상기 기판 상에 형성된 마스크를 더 포함하며,
    상기 블로킹 막은 상기 캐핑막 패턴 상부 및 상기 마스크 상에 형성된 것을 특징으로 하는 반도체 장치.
  6. 기판 상부의 리세스 내벽 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 상기 리세스를 부분적으로 채우는 게이트 전극을 형성하는 단계; 및
    실리콘 산화물을 사용하여, 상기 게이트 전극 및 상기 게이트 절연막 상에 상기 리세스의 나머지 부분을 채우는 캐핑막 패턴을 형성하는 단계를 구비하는 게이트 구조물 형성 방법.
  7. 제6항에 있어서, 상기 게이트 절연막을 형성하는 단계 이전에,
    상기 기판 상에 마스크 및 연마 저지막 패턴을 순차적으로 형성하는 단계; 및
    상기 마스크 및 상기 연마 저지막 패턴을 식각 마스크로 사용하여 상기 기판 상부를 제거함으로써 상기 리세스를 형성하는 단계를 더 포함하며,
    상기 리세스와, 상기 마스크 및 상기 연마 저지막 패턴의 측벽에 의해 트렌치가 정의되는 것을 특징으로 하는 게이트 구조물 형성 방법.
  8. 제7항에 있어서, 상기 캐핑막 패턴을 형성하는 단계는,
    상기 게이트 전극, 상기 게이트 절연막, 상기 마스크 및 상기 연마 저지막 패턴 상에 상기 트렌치의 나머지 부분을 채우는 캐핑막을 형성하는 단계; 및
    상기 연마 저지막 패턴을 연마 종말점으로 하여, 상기 캐핑막의 상부를 평탄화하는 단계를 포함하는 것을 특징으로 하는 게이트 구조물 형성 방법.
  9. 기판의 제1 영역 상부의 리세스 내벽 상에 제1 게이트 절연막을 형성하는 단계;
    상기 제1 게이트 절연막 상에 상기 리세스를 부분적으로 채우는 제1 게이트 전극을 형성하는 단계; 및
    실리콘 산화물을 사용하여, 상기 제1 게이트 전극 및 상기 제1 게이트 절연막 상에 상기 리세스의 나머지 부분을 채우는 캐핑막 패턴을 형성함으로써, 제1 게이트 구조물을 형성하는 단계;
    실리콘 질화물을 사용하여, 상기 기판의 제1 영역 상에 상기 제1 게이트 구조물 상면을 커버하는 블로킹 막 패턴을 형성하는 단계; 및
    상기 블로킹 막 상에 비트 라인을 형성하는 단계를 포함하는 반도체 장치 제조 방법.
  10. 제9항에 있어서, 상기 기판은 제2 영역을 더 포함하고,
    상기 블로킹 막 패턴을 형성하는 단계는,
    상기 기판의 제1 및 제2 영역들 상에 상기 제1 게이트 구조물 상면을 커버하는 블로킹 막을 형성하는 단계;
    상기 기판의 제1 영역을 커버하는 포토레지스트 패턴을 상기 블로킹 막 상에 형성하는 단계; 및
    상기 포토레지스트 패턴을 식각 마스크로 사용하는 건식 식각 공정을 통해 상기 블로킹 막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
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