CN109256383B - 存储元件及其制造方法 - Google Patents

Abstract

本发明提供一种存储元件，包括：衬底、多个隔离结构、多个导体柱以及多个位线结构。衬底包括多个有源区。有源区排列成第一阵列。隔离结构位于衬底中且沿着Y方向延伸。各隔离结构设置在相邻两列的有源区之间。导体柱位于衬底上且排列成第二阵列。相邻两行的导体柱与排列成同一列的有源区接触，以形成第一接触区与第二接触区。多个位线结构沿着X方向平行配置于衬底上。各位线结构与排列成同一列的有源区接触，以于第一接触区与第二接触区之间形成第三接触区。

Description

存储元件及其制造方法

技术领域

本发明涉及一种半导体元件及其制造方法，尤其涉及一种存储元件及其制造方法。

背景技术

为提升动态随机存取存储器的集成度以加快元件的操作速度，以及符合消费者对于小型化电子装置的需求，近年来发展出埋入式字线动态随机存取存储器(buried wordline DRAM)，以满足上述种种需求。但随着存储器的集成度增加，字线间距和存储器阵列的隔离结构不断缩小，使得存储器工艺愈发困难。

在现有技术中，常利用多道光刻工艺以分别形成隔离结构、埋入式字线、位线以及电容器接触窗。上述种种工艺步骤容易产生对准问题(alignment issue)。所述对准问题会随着元件的尺寸微缩而日趋严重，举例来说，其容易导致有源区与电容器接触窗之间的接触面积减少。由于有源区与电容器接触窗之间的接触面积变小，将使得有源区与电容器接触窗之间的阻值增加，进而降低产品可靠度。因此，如何发展一种存储元件的制造方法，其可改善光刻工艺中的偏移所导致有源区与电容接触窗之间的接触面积减少的问题，将成为重要的一门课题。

发明内容

本发明提供一种存储元件及其制造方法，其可减少光刻工艺中的对准步骤，以改善光刻工艺中的偏移所导致有源区与电容接触窗之间的接触面积减少的问题。

本发明提供一种存储元件的制造方法，其步骤如下。在衬底中形成多个第一隔离结构。第一隔离结构将衬底分隔成多个条状图案。条状图案沿着X方向延伸并沿着Y方向交替排列。于衬底中形成多个字线组。字线组沿着Y方向延伸并穿过第一隔离结构与条状图案，以将衬底分成多个第一区与多个第二区。第一区与第二区沿着X方向交替排列且字线组位于第一区中。于衬底上形成第一介电图案。第一介电图案覆盖字线组并暴露出第二区的衬底的表面。于第二区的衬底上形成导体层。导体层的顶面低于第一介电图案的顶面。在第二区的导体层与衬底中形成多个第二隔离结构。第二隔离结构沿着Y方向延伸并将条状图案分隔成多个有源区。有源区被配置为带状且排列成第一阵列。在衬底上形成多个位线结构。位线结构沿着X方向延伸并横跨字线组。

本发明提供一种存储元件，包括：衬底、多个隔离结构、多个导体柱、多个位线结构以及多个间隙壁。衬底包括多个有源区。有源区被配置成带状且排列成第一阵列。隔离结构位于衬底中且沿着Y方向延伸。各隔离结构设置在相邻两行的有源区之间。导体柱位于衬底上且排列成第二阵列。相邻两行的导体柱与排列成同一列的有源区接触，以形成第一接触区与第二接触区。多个位线结构沿着X方向平行配置于衬底上。各位线结构与排列成同一列的有源区接触，以于第一接触区与第二接触区之间形成第三接触区。间隙壁沿着X方向平行配置于位线结构的侧壁上，以电性隔绝位线结构与导体柱。

基于上述，本发明可通过形成自行对准的沟槽来形成隔离结构，以改善光刻工艺中的偏移所导致有源区与电容接触窗之间的接触面积减少的问题。另外，本发明以氮化硅当作自对准隔离结构的材料，其可减少硅衬底的损耗，以避免有源区与电容接触窗之间的接触面积缩小的问题。此外，本发明可减少工艺中的对准步骤，以减少光掩膜的使用数量，进而降低工艺成本。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1A至图1P是本发明的第一实施例的存储元件的制造流程的上视示意图。

图2A至图2P是沿着图1A至图1P的A-A’线段的剖面示意图。

图3A至图3P是沿着图1A至图1P的B-B’线段的剖面示意图。

图4A至图4P是沿着图1A至图1P的C-C’线段的剖面示意图。

图5A至图5P是沿着图1A至图1P的D-D’线段的剖面示意图。

图6A至图6E是沿着图1L至图1P的E-E’线段的剖面示意图。

图1Q是本发明的第二实施例的存储元件的上视示意图。

图2Q是沿着图1Q的A-A’线段的剖面示意图。

图3Q是沿着图1Q的B-B’线段的剖面示意图。

图4Q是沿着图1Q的C-C’线段的剖面示意图。

图5Q是沿着图1Q的D-D’线段的剖面示意图。

图6F是沿着图1Q的E-E’线段的剖面示意图。

附图标记说明

10、20、30、60：沟槽

20a：下部

20b：上部

35：深度

40：凹陷

30、50、60、70：开口

55：子开口

60a：下部沟槽

60b：上部沟槽

100：衬底

101、101a：第一隔离结构

102：硬掩膜层

103：条状图案

104、104a、110：氧化硅层

106、106a：氮化硅层

108：掩膜图案

112：光刻胶层

114：介电层

114a：介电层(第一介电图案)

116、116a、116b：导体层

116b1、116b2、116c：导体图案

116c1、116c2：导体柱

118、118a：介电层(第二介电图案)

120：第二隔离结构

202：字线组

202a、202b：埋入式字线

204：掩膜图案

206、206’：位线结构

208：间隙壁

210、210’：位线接触窗

212、212’：位线

214、214’：顶盖层

AA：有源区

AC1～AC3：有源区列

C1：第一接触区

C2：第一接触区

C3：第三接触区

H：高度

W：宽度

R1：第一区

R2：第二区

X、Y：方向

θ：夹角

具体实施方式

参照本实施例的附图以更全面地阐述本发明。然而，本发明也可以各种不同的形式体现，而不应限于本文中所述的实施例。附图中的层与区域的厚度会为了清楚起见而放大。相同或相似的标号表示相同或相似的元件，以下段落将不再一一赘述。

图1A至图1P是本发明的第一实施例的存储元件的制造流程的上视示意图。图2A至图2P是沿着图1A至图1P的A-A’线段的剖面示意图。图3A至图3P是沿着图1A至图1P的B-B’线段的剖面示意图。图4A至图4P是沿着图1A至图1P的C-C’线段的剖面示意图。图5A至图5P是沿着图1A至图1P的D-D’线段的剖面示意图。图6A至图6E是沿着图1L至图1P的E-E’线段的剖面示意图。另外，以下段落的存储元件皆以动态随机存取存储器(DRAM)为例，但本发明不以此为限。

请同时参照图1A至图5A，本实施例提供一种存储元件的制造方法，其步骤如下。首先，提供衬底100。在本实施例中，衬底100可例如为半导体衬底、半导体化合物衬底或是绝缘层上有半导体衬底(Semiconductor Over Insulator，SOI)。

接着，在衬底100上形成硬掩膜层102，以定义出后续形成的有源区AA(如图1L所示)。之后，以硬掩膜层102为掩膜，移除部分衬底100，以于衬底100中形成多个沟槽10。如图1A所示，沟槽10沿着X方向延伸，并沿着Y方向交替排列。虽然图1A所示出的沟槽10为具有弯曲型的沟槽，但本发明不以此为限。在其他实施例中，沟槽10也可以是直条状沟槽，其可平行于X方向或是与X方向相交一角度。在一实施例中，硬掩膜层102的材料可以是氮化硅。

请同时参照图1A至图5A与图1B至图5B，在沟槽10中填入介电材料，以于衬底100中形成第一隔离结构101。此时，第一隔离结构101将衬底100分隔成多个条状图案103。第一隔离结构101与条状图案103沿着X方向延伸，并沿着Y方向交替排列。在一实施例中，所述介电材料可以是氧化硅。第一隔离结构101可例如是浅沟槽隔离结构(STI)。

接着，移除硬掩膜层102，并在衬底100上依序形成氧化硅层104与氮化硅层106。然后，在氮化硅层106上形成掩膜图案108。如图1B所示，掩膜图案108为直条状图案，其沿着Y方向延伸并沿着X方向交替排列。掩膜图案108可视为后续形成的埋入式字线202a、202b(如图1F所示)之间的间距。在一实施例中，掩膜图案108的材料可以是光刻胶。

请同时参照图1B至图5B与图1C至图5C，以掩膜图案108为掩膜，移除部分氧化硅层104与氮化硅层106，以暴露出衬底100的顶面。之后，移除掩膜图案108。然后，在剩余的氧化硅层104a与氮化硅层106a的两侧形成氧化硅层110。如图1C与图5C所示，氧化硅层110可例如是以间隙壁(spacer)形式形成在氧化硅层104a与氮化硅层106a的侧壁。氧化硅层110的形成方法类似现有间隙壁的形成方法，于此便不再详述。

请同时参照图1C至图5C与图1D至图5D，在氧化硅层110之间形成光刻胶层112，使得光刻胶层112也沿着Y方向延伸，并与介电结构(其包括氮化硅层106a及其两侧的氧化硅层110)沿着X方向交替排列，光刻胶层112的形成方式可以是先涂布后，再以干蚀刻的方式，使得光刻胶层112的顶面与氮化硅层106a的顶面同高或略低。如图1D所示，各光刻胶层112横越弯曲型的第一隔离结构101(或条状图案103)的转折处。

请同时参照图1D至图5D与图1E至图5E，以氮化硅层106a与光刻胶层112为掩膜，移除氧化硅层110及其下方的部分衬底100与部分第一隔离结构101，以于衬底100中形成沟槽20。如图1E所示，沟槽20沿着Y方向延伸。

请同时参照图1E至图5E与图1F至图5F，在沟槽20中填入导体材料，以于沟槽20中形成埋入式字线202a、202b。在一实施例中，导体材料包括W、TiN或其组合。如图4F与图5F所示，埋入式字线202a、202b是先将导体材料填入沟槽20中，再经由干蚀刻的工艺后，使得埋入式字线202a、202b的顶面低于衬底100的顶面。在一实施例中，相邻两条的埋入式字线202a、202b可视为一个字线组202。平行于Y方向的字线组202横越并穿过第一隔离结构101a与条状图案103，以将衬底100分隔成多个第一区R1与多个第二区R2。如图1F所示，第一区R1与第二区R2沿着X方向交替排列。字线组202与埋入式字线202a、202b之间的氮化硅层106a位于第一区R1中。

请同时参照图1G至图5G与图1H至图5H，于衬底100上形成介电层114。在一实施例中，介电层114可例如是氮化硅，其以间隙壁的形式沿着氧化硅层104a与氮化硅层106a的侧壁成长，同时填满沟槽20的上部20b。接着，进行回蚀刻(etching back)工艺，移除在第二区R2的衬底100上方的介电层114，并形成开口30。剩余的介电层(可例如是第一介电图案)114a仍然是填满沟槽20的上部20b，以覆盖埋入式字线202a、202b。在一实施例中，如图5H所示，介电层114a的顶面与氮化硅层106a的顶面为共平面。在此情况下，如图1H与图4H所示，第二区R2的衬底100的顶面外露于介电层114a。另一方面来说，介电层114a中具有多个开口30。开口30可以是平行于Y方向的条状开口。开口30位于第二区R2中且暴露出第二区R2的衬底100的顶面。在一实施例中，如图4H所示，介电层114a的顶面高于第二区R2的衬底100的顶面。顺带一提的是，为了附图清楚，图1H步骤之后的上视图皆不示出出配置于字线组202上的介电层114a。

请同时参照图1H至图5H与图1I至图5I，于衬底100上形成导体层116。在一实施例中，导体层116的材料可例如是掺杂多晶硅、硅化金属、硅锗或其组合。由于开口30具有深度35(也即介电层114a的顶面与衬底100的顶面之间的高度差35)，因此，导体层116也沿着开口30的形状，而具有凹陷40于其中。在一实施例中，当导体层116的沉积厚度远大于开口30的深度35时，导体层116的顶面可以是平坦的表面。在一实施例中，开口30的深度35可例如是30nm至80nm。

请同时参照图1I至图5I与图1J至图5J，对导体层116进行回蚀刻工艺，以暴露出介电层114a的顶面与氮化硅层106a的顶面。回蚀刻工艺之后，如图4J与图5J所示，导体层116a的顶面低于介电层114a的顶面。另一方面来说，如图1J与图4J所示，介电层114a的侧壁与导体层116a的顶面定义出多个开口50。在一实施例中，开口50可以是平行于Y方向的条状开口，其位于第二区R2的衬底100上

请同时参照图1J至图5J与图1K至图5K，于开口50的侧壁上以间隙壁的方式沉积介电材料(未示出)，并对所述介电材料进行回蚀刻，以形成介电层(可例如是第二介电图案)118，使得子开口55形成于介电层118之间。如图4K所示，子开口55(或第二介电图案118)暴露出导体层116a的顶面。具体来说，子开口55可由介电层118的侧壁与导体层116a的顶面所定义。在一实施例中，介电层118的材料可例如是氮化硅。

请同时参照图1K至图5K、图1L至图5L与图6A，以介电层114a、118以及氮化硅层106a为掩膜，移除部分导体层116a、部分第一隔离结构101以及部分衬底100，以于导体层116b、第一隔离结构101以及衬底100中形成沟槽60。如图1L所示，沟槽60可截断(chop)条状图案103，以形成多个有源区(active areas)AA。详细地说，如图4L所示，沟槽60可分成下部沟槽60a与上部沟槽60b。下部沟槽60a位于衬底100中；而上部沟槽60b位于导体层116b中。沟槽60为条状沟槽，其沿着Y方向延伸。值得注意的是，形成沟槽60的步骤为单一步骤。也就是说，衬底100中的下部沟槽60a与导体层116b中的上部沟槽60b在同一步骤中形成。因此，由下部沟槽60a与上部沟槽60b所构成的沟槽60为一连续沟槽，而不具有底切(undercut)结构。换言之，沟槽60的侧壁具有连续且平坦的表面。

请同时参照图1L至图5L、图1M至图5M与图6B，于衬底100上形成介电材料并进行平坦化工艺，以于子开口55以及沟槽60中形成第二隔离结构120。在一实施例中，平坦化工艺可以是回蚀刻工艺、化学机械研磨(CMP)工艺或其组合。如图1M所示，第二隔离结构120沿着Y方向延伸并将条状图案103分隔成多个有源区AA。有源区AA被配置为带状且排列成第一阵列(first array)。在本实施例中，有源区AA排列成3个有源区列(active area columns)AC1～AC3。举例来说，有源区列AC1与AC3的长边方向与X方向呈现非正交而具有夹角θ。在一实施例中，夹角θ可介于0度至45度之间，且相邻两个有源区列呈镜像配置。但本发明不以此为限，在其他实施例中，相邻两个有源区列也可以是相同配置(也即，非镜像配置)。在一实施例中，如图4M所示，第二隔离结构120的底面与第一隔离结构101a的底面为共平面。

另外，第二隔离结构120也将导体层116b分隔成两条导体图案116b1、116b2。导体图案116b1、116b2分别接触或连接排列成同一行(the same row)的有源区AA，以形成第一接触区C1与第一接触区C2。

值得注意的是，第二隔离结构120的材料可以是氮化硅。相较于现有的氧化硅，氮化硅不易与硅衬底100反应。因此，本实施例的由氮化硅所构成的第二隔离结构120可减少硅衬底100的损耗，以避免有源区与电容接触窗之间的接触面积缩小的问题。

请同时参照图1M至图5M、图1N至图5N与图6C，于衬底100上形成掩膜图案204。如图1N所示，掩膜图案204可以是条状图案，其沿着X方向延伸并沿着Y方向交替排列，以定义出后续形成的位线结构206(如图1P所示)的位置。在一实施例中，掩膜图案204的材料可以是光刻胶。

请同时参照图1N至图5N、图1O至图5O与图6D，以掩膜图案204为掩膜，移除部分介电层118、导体层116b、氮化硅层106a、氧化硅层104a以及介电层114a，以形成多个开口70。在本实施例中，如图1O所示，开口70可以是条状开口，其沿着X方向延伸并沿着Y方向交替排列。开口70横越第一区R1与第二区R2，以定义出后续形成的位线结构206(如图1P所示)的位置。开口70暴露出有源区AA的部分顶面。经暴露的有源区AA的顶面可视为第三接触区C3，以与后续形成的位线结构206(如图1P所示)接触。如图1O与图5O所示，相邻两个埋入式字线202a、202b夹住配置在同一列(the samecolumn)的第三接触区C3。

另外，在此阶段，开口70也将导体图案116C分隔成两个导体柱116c1、116c2。导体柱116c1、116c2排列成第二阵列。相邻两行的导体柱116c1、116c2与排列成同一列的有源区AA接触，以与第一接触区C1以及第一接触区C2相连。详细地说，如图1O与图4O所示，导体柱116c1配置在第一接触区C1上，且与第一接触区C1接触。导体柱116c2配置在第一接触区C2上，且与第一接触区C2接触。第一接触区C1与第一接触区C2分别配置在有源区AA的长边的两端点。在一实施例中，导体柱116c1、116c2可视为电容器接触窗，其可电性连接第一接触区C1与第一接触区C2(也即有源区AA)与后续形成的电容器(未示出)。值得一提的是，各导体柱116c1、116c2的顶面宽度(或顶面面积)与底面宽度(或底面面积)实质上相同。因此，本实施例可维持或增加电容器接触窗(也即导体柱116c1、116c2)与有源区AA之间的接触面积，以维持或降低有源区与电容器接触窗之间的阻值，进而增加存储元件的读取速度(write recovery time)。

请同时参照图1O至图5O、图1P至图5P与图6E，于开口70中的侧壁上形成间隙壁208。之后，于间隙壁208之间形成位线结构206，使得间隙壁208配置在位线结构206的侧壁，以电性隔绝位线结构206与导体柱116c1、116c2。如图1P所示，各位线结构206与排列成同一列的有源区AA接触，以于第一接触区C1与第二接触区C2之间形成第三接触区C3。详细地说，各位线结构206由下往上依序包括位线接触窗210、位线212以及顶盖层214。位线接触窗210位于位线212与第三接触区C3之间，以电性连接位线212与第三接触区C3(或有源区AA)。在一实施例中，位线接触窗210的材料可以是多晶硅，其形成方法可例如是用化学气相沉积法沉积后再进行回蚀刻。位线212的材料可以是导体材料，其可例如是W、TiN或其组合。位线的形成方法可例如是化学气相沉积法或物理气相沉积法。顶盖层214的材料可以是氮化硅，其形成方法可例如是用化学气相沉积法再进行平坦化工艺。间隙壁208的材料可以是氮化硅，另外，在位线接触窗210与位线212之间也可包括硅化金属层(未示出)，其可例如是TiSi、CoSi、NiSi或其组合。

形成位线结构206之后，可进行平坦化工艺以暴露出导体柱116c1、116c2的顶面。接着，可于导体柱116c1、116c2上分别形成多个电容器(未示出)。在一实施例中，导体柱116c1、116c2可视为电容器接触窗，其用以电性连接有源区AA与电容器(未示出)。

值得注意的是，本实施例利用镶嵌法(damascene process)来形成位线结构206与位线结构206两侧的间隙壁208。因此，本实施例的存储元件的制造方法可解决现有的高高宽比(high aspect ratio)的位线结构所导致的锥形轮廓(taper profile)的问题。另一方面，由于本实施例是利用镶嵌法来形成位线结构206，因此，本实施例的位线结构206的高度可减少，而使得位线结构206的高宽比降低。在一实施例中，位线结构206的高度H可介于40nm至100nm之间。位线结构206的高宽比(H/W)可介于2至5之间。

此外，本实施例的存储元件的制造方法以自对准方式来形成电容器接触窗(也即导体柱116c1、116c2)、第二隔离结构120以及位线接触窗210。相较于现有技术，本实施例可以减少三次光掩膜的使用数量，进而降低工艺成本。另一方面，减少工艺中的三次对准步骤也可改善光刻工艺中的偏移所导致有源区与电容接触窗之间的接触面积以及有源区与位线接触窗之间的接触面积减少的问题。因此，本实施例可维持或降低有源区与电容器接触窗之间的阻值以及有源区与位线接触窗之间的阻值，藉此增加存储元件的读取速度，进而提升产品效率与可靠度。

图1Q是本发明的第二实施例的存储元件的上视示意图。图2Q是沿着图1Q的A-A’线段的剖面示意图。图3Q是沿着图1Q的B-B’线段的剖面示意图。图4Q是沿着图1Q的C-C’线段的剖面示意图。图5Q是沿着图1Q的D-D’线段的剖面示意图。图6F是沿着图1Q的E-E’线段的剖面示意图。需注意的是，图1Q至图5Q与图6F是接续图1O至图5O与图6D的阶段后的工艺步骤。由于图1O至图5O与图6D之前的步骤已于上述段落详细说明过，于此便不再赘述。

请参照图1Q至图5Q与图6F，形成开口60之后，于开口60中的侧壁上形成间隙壁208。接着，于间隙壁208之间形成位线结构206’。详细地说，各位线结构206’由下往上依序包括位线接触窗210’、位线212’以及顶盖层214’。基本上，第二实施例的位线结构206’与第一实施例的位线结构206相似。上述两者不同之处在于：第二实施例的位线接触窗210’是外延硅层，其是利用选择性外延成长法(selective epitaxial growth，SEG)来形成。也就是说，位线接触窗210’仅形成在硅衬底100上(如图3Q所示)，而不会形成在第一隔离结构101a上(如图2Q所示)。因此，位线接触窗210’是以块状形式配置在有源区AA的第三接触区C3上，而非位线接触窗210的条状形式。之后，于位线接触窗210’上依序形成位线212’以及顶盖层214’。由于位线212’以及顶盖层214’的材料与形成方法与位线212以及顶盖层214相似，于此便不再赘述。

综上所述，本发明可通过形成自行对准的沟槽来形成隔离结构，以改善光刻工艺中的偏移所导致有源区与电容接触窗之间的接触面积减少的问题。另外，本发明以氮化硅当作自对准隔离结构的材料，其可减少硅衬底的损耗，以避免有源区与电容接触窗之间的接触面积缩小的问题。此外，本发明可减少工艺中的对准步骤，以减少光掩膜的使用数量，进而降低工艺成本。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求所界定者为准。

Claims (16)

1.一种存储元件的制造方法，其特征在于，所述方法包括：

在衬底中形成多个第一隔离结构，所述第一隔离结构将所述衬底分隔成多个条状图案，所述条状图案可为弯曲型或直条型；

在所述衬底中形成多个字线组，所述字线组沿着Y方向延伸并穿过所述第一隔离结构与所述条状图案，以将所述衬底分成多个第一区与多个第二区，其中所述第一区与所述第二区沿着X方向交替排列且所述字线组位于所述第一区中；

在所述衬底上形成第一介电图案，所述第一介电图案覆盖所述字线组并暴露出所述第二区的所述衬底的表面；

在所述第二区的所述衬底上形成导体层，所述导体层的顶面低于所述第一介电图案的顶面；

在所述第二区的所述导体层与所述衬底中形成多个第二隔离结构，所述第二隔离结构沿着所述Y方向延伸并将所述条状图案分隔成多个有源区，其中所述有源区被配置为带状且排列成第一阵列；以及

在所述衬底上形成多个位线结构，所述位线结构沿着所述X方向延伸并横跨所述字线组。

2.根据权利要求1所述的存储元件的制造方法，其特征在于，所述第二隔离结构的形成步骤包括：

在所述衬底上形成第二介电图案，所述第二介电图案暴露出所述导体层的部分表面；

以所述第一介电图案与所述第二介电图案为掩膜，移除部分所述导体层、部分所述第一隔离结构以及部分所述衬底，以形成多个沟槽；以及于所述沟槽中填入介电材料。

3.根据权利要求2所述的存储元件的制造方法，其特征在于，所述介电材料为氮化硅。

4.根据权利要求2所述的存储元件的制造方法，其特征在于，所述沟槽为条状沟槽，其沿着所述Y方向延伸，所述沟槽的步骤为单一步骤，其使得所述导体层中的上部沟槽与所述衬底中的下部沟槽为一连续沟槽。

5.根据权利要求2所述的存储元件的制造方法，其特征在于，所述位线结构的形成步骤包括：

在形成所述第二隔离结构之后，在所述第二介电图案上形成掩膜图案；

以所述掩膜图案为掩膜，进行蚀刻工艺，以形成多个条状开口，其中所述条状开口横越所述第一区与所述第二区，以定义出所述位线的位置；

在所述条状开口的侧壁上形成间隙壁；以及

在所述间隙壁之间依序形成位线接触窗、位线以及顶盖层。

6.根据权利要求5所述的存储元件的制造方法，其特征在于，所述条状开口将所述导体层分隔成多个导体柱，所述导体柱排列成第二阵列，且相邻两行的所述导体柱与排列成同一列的所述有源区接触，以形成第一接触区与第二接触区，所述第一接触区与所述第二接触区位于所对应的有源区的长边的两端点。

7.根据权利要求5所述的存储元件的制造方法，其特征在于，各所述条状开口暴露出所对应的有源区的部分表面以形成第三接触区，而所述位线接触窗位于所述位线与所述第三接触区之间，以电性连接所述位线与所述第三接触区。

8.根据权利要求5所述的存储元件的制造方法，其特征在于，所述位线接触窗的材料包括多晶硅，其形成方法包括化学气相沉积法；或者是所述位线接触窗的材料包括外延硅，其形成方法包括选择性外延成长法。

9.一种存储元件，其特征在于，所述存储元件包括：

衬底，包括多个有源区，所述有源区被配置成带状且排列成第一阵列；

多个隔离结构，位于所述衬底中且沿着Y方向延伸，各所述隔离结构设置在相邻两行的所述有源区之间；

多个导体柱，位于所述衬底上且排列成第二阵列，相邻两行的所述导体柱与排列成同一列的所述有源区接触，以形成第一接触区与第二接触区；

多个位线结构，沿着X方向平行配置于所述衬底上，各所述位线结构与排列成同一列的所述有源区接触，以于所述第一接触区与所述第二接触区之间形成一第三接触区；以及

多个间隙壁，沿着所述X方向平行配置于所述位线结构的侧壁上，以电性隔绝所述位线结构与所述导体柱。

10.根据权利要求9所述的存储元件，其特征在于，所述隔离结构的材料包括氮化硅，且所述隔离结构为条状的连续结构。

11.根据权利要求9所述的存储元件，其特征在于，各所述导体柱的顶面宽度与底面宽度相同。

12.根据权利要求9所述的存储元件，其特征在于，所述存储元件还包括多个字线组，其位于所述衬底中且沿着所述Y方向延伸，其中各所述字线组具有两个埋入式字线，且所述两个埋入式字线夹住排列成同一列的所述有源区的所述第三接触区。

13.根据权利要求9所述的存储元件，其特征在于，各所述位线结构包括位线接触窗、位线以及顶盖层，所述位线接触窗位于所述位线与所述第三接触区之间，以电性连接所述位线与所述第三接触区。

14.根据权利要求13所述的存储元件，其特征在于，所述位线接触窗包括多晶硅层、外延硅层或其组合。

15.根据权利要求9所述的存储元件，其特征在于，所述存储元件还包括多个电容器，其分别位于所述导体柱上。

16.根据权利要求15所述的存储元件，其特征在于，与所述第一接触区以及所述第二接触区接触的所述导体柱为电容器接触窗。

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