CN101140934A - 内存结构及其制备方法 - Google Patents
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Abstract
一种内存结构包含半导体基板、设置于该半导体基板中的主动区、多个设置于该半导体基板中的掺杂区、电连接位线及该多个掺杂区之一的第一导电插塞以及电连接电容器及另一掺杂区的第二导电插塞。该第一导电插塞包含设置于该主动区域内的第一区块及设置于该主动区域的第一侧边的第二区块，且该位线连接该第一导电插塞的第二区块。该第二导电插塞包含设置于该主动区域内的第三区块及设置于该主动区域的第二侧边的第四区块，且该电容器连接于该第二导电插塞的第四区块。
Description
技术领域
本发明涉及一种内存结构及其制备方法，特别是涉及一种具有分别向主动区域的相反两侧伸展的导电插塞的内存结构及其制备方法。
背景技术
近几年来，动态随机存储器(dynamic random access memory，DRAM)芯片的存储单元的数量与密度大幅的增加。每一个存储单元由金属氧化物半导体场效晶体管(metal oxide semiconductor field effect transistor，MOSFET)与电容器构成，其中该晶体管的源极电连接于该电容器的下电极。电容器可分为堆栈式和深沟渠式二种型态。堆栈式电容器直接在硅基板表面形成电容器，而深沟渠式电容器则是在硅基板内部形成电容器。
图1表示公知的动态随机存储器100，由韩国三星电子(Samsungelectronics)公司的研发人员揭示于2005年Symposium on VLSI TechnologyDigest of Technical Papers。该动态随机存储器100包含多条字符线102、多条位线104、多个倾斜设置的主动区域106。该主动区域106的中间设置位线插塞108，且其两端设有两个电容器插塞110。特而言之，该动态随机存储器100采用6F2的存储单元设计，亦即2F(字符线)×3F(位线)＝6F2，其中F代表最小特征尺寸。
惟，该动态随机存储器100必需使用重复曝光技术(double exposuretechnology，DET)制备多个彼此电隔离且倾斜设置的主动区域106，然而重复曝光技术并不适用于目前产业界的量产曝光机台。再者，设置于两条字符线102间的电容器插塞110的尺寸为1F，必须使用先进光刻技术(例如光刻湿浸式技术)，方可确保其尺寸及位置的正确性。
图2表示另一公知的动态随机存储器120，其由美国美光科技(Microntechnology)公司的研发人员揭示于2004年Symposium on VLSI TechnologyDigest of Technical Papers。该动态随机存储器120包含多条字符线122、多条位线124、多个倾斜设置的主动区域126。该主动区域126的中间设置位线插塞128，且其两端设有二个电容器插塞130。与图1的动态随机存储器100相比较仅倾斜设置其主动区域106，图2的动态随机存储器120一并倾斜设置其主动区域126及其位线124，且位线插塞128即设置该主动区域126及该位线124的交叉点。
发明内容
本发明的主要目的是提供一种内存结构及其制备方法，其具有分别向主动区域的相反两侧伸展的导电插塞，而可降低对先进光刻技术的需求。
为达成上述目的，本发明提出一种内存结构，其包含半导体基板、设置于该半导体基板中的主动区域、多个设置于该半导体基板中的掺杂区、电连接位线及该多个掺杂区之一的第一导电插塞以及电连接电容器及另一掺杂区的第二导电插塞。该第一导电插塞包含设置于该主动区域内的第一区块及设置于该主动区域第一侧边的第二区块，且该位线经由位线插塞连接该第一导电插塞的第二区块。该第二导电插塞包含设置于该主动区域内的第三区块及设置于该主动区域第二侧边的第四区块，且该电容器经由电容器接触插塞连接于该第二导电插塞的第四区块。较佳地，该第一区块的宽度的该第二区块的二倍，该第三区块的宽度是该第四区块的二倍，且该主动区域的第一侧边及第二侧边是该主动区域的相反两侧。
根据上述目的，本发明提出一种内存结构的制备方法，其包含形成第一蚀刻遮罩于包含介电结构的基板上、局部去除该第一蚀刻遮罩以外的介电结构以形成多个介电柱体以及多个第一开口于该多个介电柱体之间、形成覆盖该多个介电柱体的局部表面的第二蚀刻遮罩、局部去除未被该第二蚀刻遮罩覆盖的介电柱体以扩大该第一开口而形成第二开口，以及形成导电插塞于该第二开口之中等步骤。
形成第二蚀刻遮罩的步骤首先形成覆盖该多个介电柱体的含硅层(例如多晶硅层)，再进行至少斜向掺杂工艺以将掺质(例如二氟化硼)植入预定部分的含硅层而改变该预定部分的含硅层的化学性质。之后，利用氨水进行湿蚀刻工艺以去除该预定部分以外的含硅层，而该预定部分的含硅层则形成该蚀刻遮罩。较佳地，进行该斜向掺杂工艺之前，可另形成覆盖该第一开口底部的第三掺杂遮罩，以避免后续的斜向掺杂工艺将掺质经由该第一开口植入该半导体基板的内部，而影响制备的电子元件的电特性。
与公知的内存结构相比较在技术推进至纳米时代时(F小于100纳米)必须使用重复曝光技术且必须使用先进光刻工艺定义其电容器插塞(即接触洞)的尺寸及位置，本发明的内存结构的制备并不需使用重复曝光技术，且定义该接触洞(即该电容器插塞)的尺寸及位置时不需使用先进的光刻技术(例如光刻湿浸式技术)。
附图说明
图1表示公知的动态随机存储器；
图2表示另一公知的动态随机存储器；
图3至图16表示本发明第一实施例的内存结构的制备方法；以及
图17至图19表示本发明第二实施例的内存结构的制备方法。
主要元件标记说明
10内存结构 12半导体基板
13A掺杂区 13B掺杂区
14字符线 16氮化硅间隙壁
18氮化硅层 20介电结构
22氧化硅层 24氧化硅层
30基板 32第一蚀刻遮罩
36A介电柱体 36B介电柱体
38第一开口 40含硅层
42掺杂遮罩 44预定区域
46主动区域 48掺杂遮罩
50第二蚀刻遮罩 52第二开口
54第一导电插塞 54A第一区块
54B第二区块 56第二导电插塞
56A第三区块 56B第四区块
58介电层 60位线接触插塞
62位线 64氮化硅遮罩
66氮化硅间隙壁 68氧化硅层
70光刻胶层 72线状开口
74接触洞 76电容器插塞
78电容器 82衬氧化层
82′掺杂遮罩 84光刻胶层
100动态随机存储器102字符线
104位线 106主动区域
108位线插塞 110电容器插塞
120动态随机存储器122字符线
124位线 126主动区域
128位线插塞 130电容器插塞
具体实施方式
图3至图16表示本发明第一实施例的内存结构10的制备方法，其中图3(a)及图3(b)是图3分别沿1-1及2-2剖面线的局部剖示图。首先，形成第一蚀刻遮罩32(例如光刻胶层)于基板30上。该基板30包含半导体基板12、多个设置于该半导体基板12中的掺杂区13A及13B、多条设置于该半导体基板12上的字符线14、覆盖该多条字符线14侧壁的氮化硅间隙壁16，覆盖该半导体基板12表面的氮化硅层18以及覆盖该多条字符线14及该氮化硅层18的介电结构20。该介电结构20包含氧化硅层22以及氧化硅层24，而该第一蚀刻遮罩32形成该氧化硅层24上。该氧化硅层22的材质可硼磷硅玻璃(BPSG)，而该氧化硅层24的材质可为四乙基正硅酸盐(TEOS)。
参照图4(a)及图4(b)，其是图3分别沿1-1及2-2剖面线的局部剖示图。接着，进行各向异性干蚀刻工艺，局部去除该第一蚀刻遮罩32以外的介电结构20直到该氮化硅层1 8表面而形成多个介电柱体36B以及多个第一开口38于该多个介电柱体36B之间。其次，去除该第一蚀刻遮罩32之后，进行沉积工艺以形成含硅层(例如多晶硅层)40，其覆盖该多个介电柱体36B的表面，如图5(a)及图5(b)所示，其是图3分别沿1-1及2-2剖面线的局部剖示图。
参照图6、图6(a)及图6(b)，其中图6(a)及图6(b)是图6分别沿1-1及2-2剖面线的局部剖示图。形成掺杂遮罩42，其覆盖预定区域44内的介电柱体36B，而暴露该预定区域44以外的介电柱体36A。特而言之，该多个介电柱体36A及36B设置于该多条字符线14及多个主动区域46之间，而该掺杂遮罩42覆盖位于该主动区域46的中间处的介电柱体36B。之后，进行第一斜向掺杂工艺以将掺质(例如二氟化硼，BF2)植入该预定区域44以外的介电柱体36A上的含硅层40中，如图6(a)及图6(b)所示。进一步说，该第一斜向掺杂工艺将掺质植入预定部分(即该介电柱体36A左侧部分)的含硅层40内而改变该预定部分的含硅层40的化学性质(例如抗蚀刻特性)，该介电柱体36A右侧部分则未经掺质掺杂而保留其原有的化学性质。
参照图7、图7(a)及图7(b)，其中图7(a)及图7(b)是图7分别沿1-1及2-2剖面线的局部剖示图。去除该掺杂遮罩42之后，形成掺杂遮罩48，其暴露该预定区域44内的介电柱体36B。其次，进行第二斜向掺杂工艺以将掺质植入该预定区域44内的介电柱体36B上的含硅层40中。较佳地，该第一斜向掺杂工艺的掺杂方向相反于该第二斜向掺杂工艺的掺杂方向。进一步说，该第二斜向掺杂工艺将掺质植入预定部分(即该介电柱体36B右侧部分)的含硅层40内而改变该预定部分的含硅层40的化学性质，该介电柱体36B左侧部分则未经掺质掺杂而保留其原有的化学性质。
参照图8(a)及图8(b)，其是图7分别沿1-1及2-2剖面线的局部剖示图。去除该掺杂遮罩48之后，利用蚀刻液(例如氨水)进行湿蚀刻工艺，局部去除该介电柱体36B上的含硅层40(即去除该介电柱体36B左侧壁上未经掺质掺杂的含硅层40)而形成第二蚀刻遮罩50，其暴露该介电柱体36B的左侧壁。同理，该湿蚀刻工艺亦局部去除该介电柱体36A上的含硅层40(即去除该介电柱体36A右侧壁上未经掺质掺杂的含硅层40)，而暴露该介电柱体36A的右侧壁，如图9(a)及图9(b)，其是图6分别沿1-1及2-2剖面线的局部剖示图。
参照图10(a)及图10(b)，其是图7分别沿1-1及2-2剖面线的局部剖示图。利用缓冲氧化物蚀刻液(BOE)进行湿蚀刻工艺，以局部去除未被该第二蚀刻遮罩50覆盖的介电柱体36B。该缓冲氧化物蚀刻液可经由未被该第二蚀刻遮罩50覆盖的介电柱体36B侧壁，蚀刻该介电柱体36B而扩大该第一开口38以形成第二开口52。其次，利用各向异性干蚀刻工艺去除该第二蚀刻遮罩50，并局部去除该氮化硅层18而暴露该半导体基板12内的掺杂区13A及13B，如图11(a)及图11(b)所示，其是图7分别沿1-1及2-2剖面线的局部剖示图。
参照图12、12(a)及图12(b)，其中12(a)及图12(b)是图12分别沿1-1及2-2剖面线的局部剖示图。进行沉积工艺以形成导电层(例如多晶硅层)，再进行平坦化工艺(例如回蚀工艺或化学机械研磨工艺)以局部去除该导电层而形成第一导电插塞54于该预定区域44内的第二开口52之中以及第二导电插塞56于该预定区域44以外的第二开口52之中。
进一步说，该第一导电插塞54包含设置于该主动区域46内的第一区块54A及设置于该主动区域46第一侧边的第二区块54B。该第二导电插塞56包含设置于该主动区域46内的第三区块56A及设置于该主动区域46第二侧边和第四区块56B。较佳地，该第一区块54A的宽度约为该第二区块54B的二倍，该第三区块56A的宽度约为该第四区块56B的二倍，且该主动区域46的第一侧边及第二侧边是该主动区域46的相反两侧。
参照图13、13(a)及图13(b)，其中13(a)及图13(b)是图13分别沿1-1及2-2剖面线的局部剖示图。形成覆盖该第一导电插塞54及该第二导电插塞56的介电层58，再形成连接该第一导电插塞54的位线接触插塞60于该介电层58之中。其次，沉积导电层(例如钨金属层)于该介电层58之上，再形成氮化硅遮罩64并进行干蚀刻工艺以局部去除该导电层，而形成连接该位线接触插塞60的位线62于该介电层58之上。由于该位线接触插塞60可与该第一导电插塞54的第一区块54A或第二区块54B连接而达成该位线62与该掺杂区13A的电连接，因此定义其尺寸及位置的光刻技术具有较大的工艺裕度(process window)。较佳地，该位线接触插塞60连接该第一导电插塞54的第二区块54B。
参照图14、14(a)及图14(b)，其中14(a)及图14(b)是图14分别沿1-1及2-2剖面线的局部剖示图。形成氮化硅间隙壁66以电隔离该位线62。其次，进行高密度化学气相沉积工艺以形成氧化硅层68，其填满该位线62间的间隙并覆盖该氮化硅遮罩64。之后，进行平坦化工艺以局部去除该氮化硅遮罩64上的氧化硅层68。
参照图15、15(a)及图15(b)，其中图15(a)及图15(b)是图15分别沿1-1及2-2剖面线的局部剖示图。形成具有多个线状开口72的光刻胶层70于平坦化的表面，其中该线状开口72暴露部分氧化硅层68。其次，利用该光刻胶层70及该氮化硅间隙壁66为蚀刻遮罩，进行自对准干蚀刻工艺以去除该线状开口72下方的氧化硅层68而形成数个暴露该第二导电插塞56的接触洞74，其暴露该第二导电插塞56的第四区块56B。
参照图16、16(a)及图16(b)，其中16(a)及图16(b)是图16分别沿1-1及2-2剖面线的局部剖示图。在去除该光刻胶层70之后，进行氮化硅沉积及干蚀刻工艺以增加该氮化硅间隙壁66的厚度，再进行沉积工艺以形成填满该接触洞74的导电层(例如多晶硅层)。其次，进行平坦化工艺以局部去除该导电层而形成电容器插塞76，其连接该预定区域44以外的第二导电插塞56的第四区块56B。之后，形成设置于该介电层64上之电容器78，其经由该电容器插塞76连接该第二导电插塞56的第四区块56B，而形成该内存结构10。
图17(a)至图19(b)表示本发明第二实施例的内存结构10的制备方法，其是图3分别沿1-1及2-2剖面线的局部剖示图。首先，进行图3(a)、图3(b)、图4(a)及图4所示的工艺，再利用沉积工艺形成衬氧化层82于该含硅层40上。其次，利用涂布工艺及蚀刻工艺形成光刻胶层84于该第一开口38的底部，如图17(a)及图17(b)所示。
参照图18(a)及图18(b)，进行蚀刻工艺以局部去除未被该光刻胶层84覆盖的衬氧化层82，亦即局部去除该第一开口38的上部的衬氧化层82。其次，进行清洗工艺以移除该光刻胶层84而形成掺杂遮罩82′于该第一开口38的底部，如图19(a)及图19(b)所示。之后，进行图5(a)、图5(b)至图16的工艺以完成该内存结构10。该掺杂遮罩82′可避免后续的斜向掺杂工艺将掺质(二氟化硼)经由该第一开口38植入该半导体基板12内部，而影响制备电子元件的电特性。
与公知的内存结构100相比较在进入纳米时代时(F小于100纳米)必须使用重复曝光技术且必须使用先进光刻工艺定义其电容器插塞110(即接触洞)的尺寸及位置，本发明的内存结构10的制备并不需使用重复曝光技术，且定义该接触洞74(即该电容器插塞76)的尺寸及位置时无需使用先进的光刻技术(例如光刻湿浸式技术)。进一步说，本发明的位线62及主动区域64均为水平设计的简单线形图案，因而不需使用重复曝光技术。此外，本发明采用具有简单线状图案的光刻掩膜定义该线状开口72，再利用自对准的干蚀刻技术形成该接触洞74，因此不需使用先进的光刻技术。
本发明的技术内容及技术特点已揭示如上，然而所属技术领域的技术人员仍可能基于本发明的教示及揭示而作种种不背离本发明精神的替换及改进。因此，本发明的保护范围应不限于实施例所揭示者，而应包括各种不背离本发明的替换及改进，并为权利要求所涵盖。
Claims (22)
1.一种内存结构，其特征是包含：
基板；
主动区域，设置于该基板之中；
第一导电插塞，包含设置于该主动区域内的第一区块及设置于该主动区域的第一侧边的第二区块；以及
第二导电插塞，包含设置于该主动区域内的第三区块及设置于该主动区域的第二侧边的第四区块。
2.根据权利要求1所述的内存结构，其特征是该基板包含：
半导体基板；以及
多个掺杂区，设置于该半导体基板内，其中该第一导电插塞电连接位线与该多个掺杂区之一。
3.根据权利要求2所述的内存结构，其特征是该位线经由位线接触插塞连接该第一导电插塞的第二区块。
4.根据权利要求1所述的内存结构，其特征是该基板包含：
半导体基板；以及
多个掺杂区，设置于该半导体基板内，其中该第二导电插塞电连接电容器与该多个掺杂区之一。
5.根据权利要求4所述的内存结构，其特征是该电容器经由电容器接触插塞连接于该第二导电插塞。
6.根据权利要求5所述的内存结构，其特征是该电容器接触插塞连接该第二导电插塞的第四区块。
7.根据权利要求1所述的内存结构，其特征是该第一导电插塞电连接位线，该第二导电插塞电连接电容器，且该电容器设置于该位线上方。
8.根据权利要求1所述的内存结构，其特征是该第一区块的宽度是该第二区块宽度的二倍。
9.根据权利要求1所述的内存结构，其特征是该第三区块的宽度是该第四区块宽度的二倍。
10.根据权利要求1所述的内存结构，其特征是该主动区域的第一侧边及第二侧边是该主动区域的相反两侧。
11.根据权利要求1所述的内存结构，其特征是还包含两个电容器，设置于该主动区域的同一侧。
12.一种内存结构的制备方法，其特征是包含：
形成第一蚀刻遮罩于包含介电结构的基板上；
局部去除该介电结构以形成多个介电柱体以及多个第一开口于该多个介电柱体之间；
形成第二蚀刻遮罩，其覆盖该多个介电柱体的局部表面；
局部去除该介电柱体以扩大该第一开口而形成第二开口；以及
形成导电插塞子该第二开口之中。
13.根据权利要求12所述的内存结构的制备方法，其特征是形成第二蚀刻遮罩的步骤包含：
形成含硅层，其覆盖该多个介电柱体；
改变预定部分的含硅层的化学性质；以及
去除该预定部分以外的含硅层，而该预定部分的含硅层形成该第二蚀刻遮罩。
14.根据权利要求13所述的内存结构的制备方法，其特征是改变预定部分的含硅层的化学性质是进行掺杂工艺以将掺质植入该预定部分的含硅层。
15.根据权利要求14所述的内存结构的制备方法，其特征是该掺杂工艺为斜向掺杂工艺，该含硅层包含多晶硅，且该掺质包含二氟化硼。
16.根据权利要求14所述的内存结构的制备方法，其特征是去除该预定部分以外的含硅层是利用氨水进行湿蚀刻工艺。
17.根据权利要求13所述的内存结构的制备方法，其特征是改变预定部分的含硅层的化学性质包含：
形成第一掺杂遮罩，其覆盖预定区域的介电柱体；以及
进行第一斜向掺杂工艺以将掺质植入该预定区域以外的含硅层。
18.根据权利要求17所述的内存结构的制备方法，其特征是还包含形成多条位线接触插塞，其连接该预定区域内的导电插塞。
19.根据权利要求17所述的内存结构的制备方法，其特征是还包含形成多个电容器接触插塞，其连接该预定区域以外的导电插塞。
20.根据权利要求17所述的内存结构的制备方法，其特征是还包含：
形成第二掺杂遮罩，其暴露该预定区域的介电柱体；以及
进行第二斜向掺杂工艺以将掺质植入该预定区域内的含硅层；
其中该第一斜向掺杂工艺的掺杂方向不同于该第二斜向掺杂工艺的掺杂方向。
21.根据权利要求20所述的内存结构的制备方法，其特征是还包含形成第三掺杂遮罩，其覆盖该第一开口的底部。
22.根据权利要求20所述的内存结构的制备方法，其特征是该第一斜向掺杂工艺之掺杂方向相反于该第二斜向掺杂工艺的掺杂方向。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| CN110071108A (zh) * | 2016-05-11 | 2019-07-30 | 美光科技公司 | 半导体存储器元件及其制作方法 |
| CN111490047A (zh) * | 2019-01-28 | 2020-08-04 | 力晶科技股份有限公司 | 内存结构 |
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110071108A (zh) * | 2016-05-11 | 2019-07-30 | 美光科技公司 | 半导体存储器元件及其制作方法 |
| CN110071108B (zh) * | 2016-05-11 | 2024-03-08 | 美光科技公司 | 半导体存储器元件及其制作方法 |
| CN109256383A (zh) * | 2017-07-14 | 2019-01-22 | 华邦电子股份有限公司 | 存储元件及其制造方法 |
| CN109256383B (zh) * | 2017-07-14 | 2020-11-24 | 华邦电子股份有限公司 | 存储元件及其制造方法 |
| CN111490047A (zh) * | 2019-01-28 | 2020-08-04 | 力晶科技股份有限公司 | 内存结构 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |