CN115988875A - 一种3d堆叠的半导体器件及其制造方法、电子设备 - Google Patents

Abstract

一种3D堆叠的半导体器件及其制造方法、电子设备，所述3D堆叠的半导体器件包括：多个晶体管，分布于不同层沿着垂直衬底方向堆叠；字线，贯穿所述不同层的所述晶体管；与所述多个晶体管分别对应的多个保护层；其中，晶体管包括环绕字线侧壁的半导体层，设置在字线的侧壁和半导体层之间的栅极绝缘层；所述多个晶体管的多个半导体层在所述字线延伸的方向上间隔设置；每个所述保护层分别环绕并覆盖对应的半导体层的外侧壁，相邻两个保护层之间断开。本实施例提供的3D堆叠的半导体器件，半导体层间隔设置，可以消除寄生晶体管，另外，通过设置保护层，在制备3D堆叠的半导体器件时，可以避免半导体层损坏，提高器件沟道材料的可靠性和稳定性。

Description

一种3D堆叠的半导体器件及其制造方法、电子设备

技术领域

本公开实施例涉及但不限于半导体技术，尤指一种3D堆叠的半导体器件及其制造方法、电子设备。

背景技术

随着技术迭代的更新，1T1C水平动态随机存取存储器(Dynamic Random AccessMemory，DRAM)的微缩已经趋于极限，想要获得更高的存储密度，三维(3D)DRAM是一个重要的发展方向，将晶圆纵向的空间充分利用，才能从根本上解决DRAM微缩带来的对设备和工艺的挑战。3D DRAM由于器件设计和工艺的问题而产生的寄生晶体管，严重影响了DRAM工作时数据的正常写入和读取。

发明内容

以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。

本公开实施例提供了一种3D堆叠的半导体器件及其制造方法、电子设备，消除寄生晶体管，提高器件性能。

本公开实施例提供了一种3D堆叠的半导体器件，包括：

多个晶体管，分布于不同层沿着垂直衬底方向堆叠；

字线，贯穿所述不同层的所述晶体管；

与所述多个晶体管分别对应的多个保护层；

其中，所述晶体管包括环绕所述字线侧壁的半导体层，设置在所述字线的侧壁和所述半导体层之间的栅极绝缘层；

所述多个晶体管的多个半导体层在所述字线延伸的方向上间隔设置；

每个所述保护层分别环绕并覆盖对应的晶体管的半导体层的外侧壁，相邻两个保护层之间断开。

在一些实施例中，堆叠的所述多个晶体管还包括：

沿着垂直衬底的方向从下至上依次交替分布的绝缘层和导电层；

贯穿各所述绝缘层和各所述导电层的通孔，所述通孔中从内到外依次分布有所述字线、环绕所述字线侧壁的所述栅极绝缘层、环绕所述栅极绝缘层的所述多个半导体层；环绕所述半导体层的所述保护层，所述保护层与所述半导体层接触；

其中，相邻两个所述半导体层之间露出所述栅极绝缘层，相邻两个所述半导体层之间填充有所述绝缘层且所述绝缘层与所述露出的栅极绝缘层接触；所述导电层包括相互独立的第一电极和第二电极，所述第一电极和所述第二电极其中之一为所述晶体管的源极，另一为所述晶体管的漏极。

在一些实施例中，所述通孔对应所述导电层的第一区域的口径等于所述通孔对应所述绝缘层的第二区域的口径；

所述导电层在所述通孔内仅露出侧壁，所述绝缘层在所述通孔内仅露出侧壁；

所述半导体层分布于所述导电层的侧壁。

在一些实施例中，所述多个保护层沿着垂直衬底的方向延伸且在所述绝缘层的上下两个表面断开。

在一些实施例中，所述保护层与对应的所述晶体管的半导体层接触，且所述保护层覆盖所述半导体层的侧壁中不与所述导电层接触的区域。

在一些实施例中，所述保护层还分布于所述导电层的侧壁且与所述导电层的侧壁接触。

在一些实施例中，所述保护层与所述绝缘层的材料不同。

在一些实施例中，所述多个晶体管还包括覆盖所述保护层的外侧壁的第五绝缘层。

本公开实施例提供一种电子设备，包括上述任一实施例所述的3D堆叠的半导体器件。

本公开实施例提供一种3D堆叠的半导体器件的制造方法，所述3D堆叠的半导体器件包括：多个晶体管，分布于不同层沿着垂直衬底方向堆叠；字线，贯穿所述不同层的所述晶体管；与所述多个晶体管分别对应的多个保护层；所述3D堆叠的半导体器件的制造方法包括：

提供衬底，在所述衬底上依次交替沉积第一绝缘薄膜和导电薄膜，进行构图形成堆叠结构，所述堆叠结构包括交替设置的第一绝缘层和导电层的堆叠，所述导电层包括预设电极图形；

形成在垂直于所述衬底的方向上贯穿所述堆叠结构的通孔，所述通孔的侧壁露出每个所述导电层，在所述通孔内填充绝缘薄膜形成字线的牺牲层；刻蚀所述导电层，使得所述预设电极图形形成至少一对彼此分离的第一电极和第二电极，且，所述第一电极与所述牺牲层接触，所述第二电极与所述牺牲层接触；

形成与所述多个晶体管分别对应的多个保护层，所述多个保护层分别覆盖牺牲层和导电层的侧壁，相邻两个保护层之间断开；

去除所述牺牲层，在所述通孔的侧壁依次沉积半导体薄膜、栅绝缘薄膜，以及，沉积填充所述通孔的栅电极薄膜，以形成多层所述晶体管的半导体层、栅极绝缘层和所述字线，所述半导体层与所述第一电极、第二电极和所述保护层接触；不同层的所述晶体管的所述栅电极为所述字线的一部分；

刻蚀去除所述通孔内对应于所述第一绝缘层的区域内的所述半导体层。

在一些实施例中，所述刻蚀所述导电层之前还包括：沿垂直于衬底方向从所述堆叠结构的顶部至底部进行刻蚀，以暴露所述导电层的侧壁和所述第一绝缘层的侧壁；

所述形成与所述多个晶体管分别对应的多个保护层包括：

在所述导电层的侧壁、所述牺牲层的侧壁和所述第一绝缘层的侧壁沉积保护层薄膜，沿垂直于衬底方向从顶部至底部刻蚀所述保护层薄膜以去除位于所述第一绝缘层侧壁的保护层薄膜，形成覆盖所述导电层的侧壁、所述牺牲层的侧壁的所述保护层。

在一些实施例中，所述形成所述保护层之后，去除所述牺牲层之前，还包括：沉积第三绝缘薄膜，形成设置在所述保护层侧壁和所述第一绝缘层侧壁的第三绝缘层；

所述刻蚀去除所述通孔内对应于所述第一绝缘层的区域内的所述半导体层前还包括：

刻蚀所述第三绝缘层和第一绝缘层以暴露所述保护层的侧壁和所述通孔内对应于所述第一绝缘层的区域内的所述半导体层的侧壁。

本公开实施例包括一种3D堆叠的半导体器件及其制造方法、电子设备，所述3D堆叠的半导体器件包括：多个晶体管，分布于不同层沿着垂直衬底方向堆叠；字线，贯穿所述不同层的所述晶体管；与所述多个晶体管分别对应的多个保护层；其中，所述晶体管包括环绕所述字线侧壁的半导体层，设置在所述字线的侧壁和所述半导体层之间的栅极绝缘层；所述多个晶体管的多个半导体层在所述字线延伸的方向上间隔设置；每个所述保护层分别环绕并覆盖对应的半导体层的外侧壁，相邻两个保护层之间断开。本实施例提供的3D堆叠的半导体器件，不同层的晶体管的半导体层间隔设置，可以消除寄生晶体管，提高器件稳定性，另外，通过设置保护层，在制备3D堆叠的半导体器件时，可以避免暴露晶体管的半导体层，避免半导体层损坏，提高器件沟道材料的可靠性和稳定性。

本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和优点可通过在说明书以及附图中所特别指出的结构来实现和获得。

在阅读并理解了附图和详细描述后，可以明白其他方面。

附图说明

附图用来提供对本公开技术方案的进一步理解，并且构成说明书的一部分，与本公开实施例一起用于解释本发明的技术方案，并不构成对技术方案的限制。

图1A为一示例性实施例提供的3D堆叠的半导体器件沿平行于衬底的C1方向的截面示意图；

图1B为图1A所示的3D堆叠的半导体器件沿垂直于衬底的C2方向的截面示意图；

图1C为图1A所示的3D堆叠的半导体器件沿垂直于衬底的C3方向的截面示意图；

图2A为一示例性实施例提供的3D堆叠的半导体器件形成导电薄膜和绝缘薄膜的堆叠结构后的立体示意图；

图2B为图2A所示的3D堆叠的半导体器件沿C1方向的截面示意图；

图2C为图2A所示的3D堆叠的半导体器件沿C2方向的截面示意图；

图2D为图2A所示的3D堆叠的半导体器件沿C3方向的截面示意图；

图3A为一示例性实施例提供的3D堆叠的半导体器件形成导电层后的立体示意图；

图3B为图3A所示的3D堆叠的半导体器件沿C1方向的截面示意图；

图3C为图3A所示的3D堆叠的半导体器件沿C2’方向的截面示意图；

图3D为图3A所示的3D堆叠的半导体器件沿C3方向的截面示意图；

图4A为一示例性实施例提供的3D堆叠的半导体器件形成电容后的立体示意图；

图4B为图4A所示的3D堆叠的半导体器件沿C1方向的截面示意图；

图4C为图4A所示的3D堆叠的半导体器件沿C2’方向的截面示意图；

图4D为图4A所示的3D堆叠的半导体器件沿C3方向的截面示意图；

图5A为一示例性实施例提供的3D堆叠的半导体器件形成牺牲层后的立体示意图；

图5B为图5A所示的3D堆叠的半导体器件沿C1方向的截面示意图；

图5C为图5A所示的3D堆叠的半导体器件沿C2方向的截面示意图；

图5D为图5A所示的3D堆叠的半导体器件沿C3方向的截面示意图；

图6A为一示例性实施例提供的3D堆叠的半导体器件刻蚀预设电极图形间的绝缘薄膜后的立体示意图；

图6B为图6A所示的3D堆叠的半导体器件沿C1方向的截面示意图；

图6C为图6A所示的3D堆叠的半导体器件沿C2方向的截面示意图；

图6D为图6A所示的3D堆叠的半导体器件沿C3方向的截面示意图；

图7A为一示例性实施例提供的3D堆叠的半导体器件形成第一电极和第二电极后的立体示意图；

图7B为图7A所示的3D堆叠的半导体器件沿C1方向的截面示意图；

图7C为图7A所示的3D堆叠的半导体器件沿C2方向的截面示意图；

图7D为图7A所示的3D堆叠的半导体器件沿C3方向的截面示意图；

图8A为一示例性实施例提供的3D堆叠的半导体器件形成保护层后的立体示意图；

图8B为图8A所示的3D堆叠的半导体器件沿C1方向的截面示意图；

图8C为图8A所示的3D堆叠的半导体器件沿C2方向的截面示意图；

图8D为图8A所示的3D堆叠的半导体器件沿C3方向的截面示意图；

图9A为一示例性实施例提供的3D堆叠的半导体器件去除牺牲层后的立体示意图；

图9B为图9A所示的3D堆叠的半导体器件沿C1方向的截面示意图；

图9C为图9A所示的3D堆叠的半导体器件沿C2方向的截面示意图；

图9D为图9A所示的3D堆叠的半导体器件沿C3方向的截面示意图；

图10A为一示例性实施例提供的3D堆叠的半导体器件形成半导体层和栅电极后的立体示意图；

图10B为图10A所示的3D堆叠的半导体器件沿C1方向的截面示意图；

图10C为图10A所示的3D堆叠的半导体器件沿C2方向的截面示意图；

图10D为图10A所示的3D堆叠的半导体器件沿C3方向的截面示意图；

图11A为一示例性实施例提供的3D堆叠的半导体器件暴露层间的半导体层后的立体示意图；

图11B为图11A所示的3D堆叠的半导体器件沿C1方向的截面示意图；

图11C为图11A所示的3D堆叠的半导体器件沿C2方向的截面示意图；

图11D为图11A所示的3D堆叠的半导体器件沿C3方向的截面示意图；

图12A为一示例性实施例提供的3D堆叠的半导体器件刻蚀层间的半导体层后的立体示意图；

图12B为图12A所示的3D堆叠的半导体器件沿C1方向的截面示意图；

图12C为图12A所示的3D堆叠的半导体器件沿C2方向的截面示意图；

图12D为图12A所示的3D堆叠的半导体器件沿C3方向的截面示意图；

图13A为一示例性实施例提供的3D堆叠的半导体器件形成第四绝缘层后的立体示意图；

图13B为图13A所示的3D堆叠的半导体器件沿C1方向的截面示意图；

图13C为图13A所示的3D堆叠的半导体器件沿C2方向的截面示意图；

图13D为图13A所示的3D堆叠的半导体器件沿C3方向的截面示意图；

图14为另一示例性实施例提供的预设电极图形示意图；

图15为一示例性实施例提供的3D堆叠的半导体器件的制造方法流程图。

具体实施方式

下文中将结合附图对本公开实施例进行详细说明。在不冲突的情况下，本公开实施例及实施例中的特征可以相互任意组合。

除非另外定义，本公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。

本公开的实施方式并不一定限定附图所示尺寸，附图中各部件的形状和大小不反映真实比例。此外，附图示意性地示出了理想的例子，本公开的实施方式不局限于附图所示的形状或数值。

本公开中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混同而设置，并不表示任何顺序、数量或者重要性。

在本公开中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于在公开中说明的词句，根据情况可以适当地更换。

在本公开中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或电连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本公开中的具体含义。

在本公开中，晶体管是指至少包括栅电极、漏电极以及源电极这三个端子的元件。晶体管在漏电极(漏电极端子、漏区域或漏电极)与源电极(源电极端子、源区域或源电极)之间具有沟道区域，并且电流能够流过漏电极、沟道区域以及源电极。在本公开中，沟道区域是指电流主要流过的区域。

在本公开中，“平行”是指大约平行或几乎平行，比如，两条直线形成的角度为-10°以上且10°以下的状态，因此，也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指大约垂直，比如，两条直线形成的角度为80°以上且100°以下的状态，因此，也包括85°以上且95°以下的角度的状态。

本公开所说的“A和B同层设置”是指，A和B通过同一次图案化工艺同时形成。“B的正投影位于A的正投影的范围之内”，是指B的正投影的边界落入A的正投影的边界范围内，或者A的正投影的边界与B的正投影的边界重叠。

本公开实施例中的“A和B为一体式结构”可以是指在微观结构上无明显的断层或间隙等明显的分界界面。一般地，在一个膜层上图案化形成连接的膜层为一体式。比如A和B使用相同的材料成一个膜层并通过同一次图案化工艺同时形成具有连接关系的结构。

本公开实施例中，通过刻蚀去除层间的半导体层，可以消除寄生晶体管。

图1A为一示例性实施例提供的3D堆叠的半导体器件沿平行于衬底的C1方向的截面示意图；图1B为图1A所示3D堆叠的半导体器件沿垂直于衬底的C2方向的截面示意图，图1C为图1A所示3D堆叠的半导体器件沿垂直于衬底的C3方向的截面示意图。C2方向和C3方向垂直，如图1A、图1B和图1C所示，本实施例提供的3D堆叠的半导体器件可以包括：

多个晶体管，分布于不同层沿着垂直衬底1方向堆叠；

字线40，贯穿所述不同层的所述晶体管结构，所述字线40可以沿着垂直衬底1方向延伸；

与所述多个晶体管分别对应的多个保护层82；

其中，所述晶体管可以包括环绕所述字线40侧壁的半导体层23，设置在所述字线40的侧壁和所述半导体层23之间的栅极绝缘层24；

所述多个晶体管的多个半导体层23在所述字线40延伸的方向上间隔设置，即，所述多个半导体层23分布在所述字线40侧壁的不同区域；

每个所述保护层82分别环绕并覆盖对应的晶体管的半导体层23的外侧壁，相邻两个保护层82之间断开，即，所述多个晶体管分别对应的多个保护层82间隔设置。半导体层23的外侧壁为所述半导体层23远离所述栅电26一侧的侧壁。

本实施例提供的3D堆叠的半导体器件，不同层的晶体管的半导体层间隔设置，可以消除寄生晶体管，另外，通过设置保护层，在制备3D堆叠的半导体器件时，可以避免暴露晶体管的半导体层，避免半导体层损坏，提高器件沟道材料的可靠性和稳定性。

在一示例性实施例中，所述晶体管还可以包括栅电极26，所述栅电极26可以沿着垂直衬底1的方向延伸，每个所述晶体管的所述栅电极26为所述字线40的一部分。

在一示例性实施例中，所述晶体管还可以包括第一电极51和第二电极52，所述第一电极51和所述第二电极52之间的沟道可以为水平沟道。水平沟道为沟道中载流子传输方向在平行于衬底的平面内，但是不限制载流子的传输方向必须是一个方向。实际应用中，载流子的传输方向整体上沿着一个方向延伸，但是在局部，与半导体层的形状有关。换句话说，水平沟道不代表在水平面内必须沿着一个方向延伸，可能沿着不同的方向延伸，比如半导体层为环形时，环形半导体层上的源接触区和漏接触区为环形的一部分，此时，载流子从源接触区向漏接触区整体上沿着一个方向延伸，在局部可能不是一个方向。当然载流子传输方向在平行于衬底的平面内也是一个宏观上的概念，并不局限于绝对的平行于衬底，本申请保护第一电极和第二电极之间的沟道为非垂直于衬底的沟道。

在一示例性实施例中，所述栅电极26仅沿垂直于所述衬底1的方向延伸。其中，该栅电极26包括侧表面和上下两端的端面，侧表面整体上与衬底垂直，或者说与半导体层23对应的起栅电极26控制作用的侧壁的部分区域，该区域的膜层与衬底1垂直。在实际制作产品过程中局部可能存在弯曲的区域也包含在本申请上述所述的情况中。

环绕所述栅电极26且与所述栅电极26相绝缘的半导体层23，其中的半导体层23可以理解为一个膜层，该膜层具有两个相对的主表面(称为半导体层23的两个侧壁)和两个端面。两个相对主表面为相比端面其表面积更大。比如，半导体层23沿着栅电极26的侧壁延伸，其膜层厚度方向为平行衬底1的方向，膜层在栅电极26侧壁的上下延伸的长度为膜层的高度，环绕所述栅电极26的长度为膜层的宽度。

在一示例性实施例中，所述半导体层23在所述栅电极26的侧壁上延伸形成沿着垂直于所述衬底1方向延伸的环形的半导体层。一种实施例中，所述半导体层23可以仅沿垂直于衬底1的方向延伸。另一些实施例中，所述半导体层23沿着栅电极26或字线40的侧壁延伸，其形状与字线40或栅电极26的侧壁形状相适应。

其中，环绕可以理解为部分或全部环绕所述栅电极26或字线40。一些实施例中，所述环绕可以是整体上全部环绕，环绕后的半导体层23的横截面可以为闭合环形，且环形形状与栅电极26的横截面外轮廓形状相适应。示例性的，所述栅电极26的横截面比如为方形等结构。所述横截面的截取方向为沿着平行于衬底1的方向截取。一些实施例中，所述环绕可以是部分环绕，环绕后的横截面不是闭合的，但是呈现环形状。比如，半导体层23的横截面为具有开口的环形。

在一示例性实施例中，沿着垂直所述衬底1的方向延伸的所述字线40不同区域的材料组分相同，可以理解为使用同一次膜层制作工艺形成，所述材料的组分相同可以理解为材料中测试出的主要元素相同，比如，都是通过金属或ITO等透明导电材料制作而成，但是不限制其不同区域的原子数比。

在一示例性实施例中，不同层的晶体管可以共用一个沿着垂直所述衬底方向延伸的环状的栅极绝缘层24，即所述多个晶体管的栅极绝缘层24连接形成一体式结构。

在一示例性实施例中，同一晶体管的所述第一电极51和第二电极52可以位于同一导电膜层。可以理解为第一电极51和第二电极52位于同一金属膜层，由一个导电膜层图案化形成，所述导电膜层与所述衬底1的上表面大约平行。第一电极51和第二电极52可以同层设置。即所述第一电极51和所述第二电极52可以通过同一次图案化工艺同时形成，但本公开实施例不限于此，可以通过不同图案化工艺分别制造所述第一电极51和所述第二电极52。

在一示例性实施例中，所述间隔设置的所述半导体层23之间露出位于所述栅电极26和所述半导体层23之间的栅极绝缘层24。

在一示例性实施例中，堆叠的所述多个晶体管还可以包括：

沿着垂直衬底1的方向从下至上(即从靠近衬底1至远离衬底1方向)依次交替分布的绝缘层16和导电层12；

贯穿各所述绝缘层16和各所述导电层12的通孔K1，所述通孔K1中从内到外依次分布有所述字线40、环绕所述字线侧壁的所述栅极绝缘层24、环绕所述栅极绝缘层24的所述多个半导体层23，环绕所述半导体层23的所述保护层82，所述保护层82与所述半导体层23接触；

其中，相邻两个所述半导体层23之间露出所述栅极绝缘层24，相邻两个所述半导体层23之间填充有所述绝缘层16且所述绝缘层16与所述露出的栅极绝缘层24接触；

所述导电层12包括相互独立的第一电极51和第二电极52，所述第一电极51和所述第二电极52其中之一为所述晶体管的源极，另一为所述晶体管的漏极，每个所述半导体层23与对应层的所述导电层12的源极和漏极接触。

在一示例性实施例中，所述通孔K1对应所述导电层12的第一区域的口径可以等于所述通孔K2对应所述绝缘层16的第二区域的口径；即，所述通孔K1沿平行于所述衬底1方向不同位置的截面的大小和形状可以相同，通孔K1可以通过一次刻蚀制备完成；

所述导电层12在所述通孔K1内仅露出侧壁，所述绝缘层16在所述通孔K1内仅露出侧壁；

所述半导体层23分布于所述导电层12的侧壁。本实施例中，半导体层23不延伸到所述导电层12的上下两个表面，其中，导电层12的上表面为远离衬底1的表面，导电层12的下表面为靠近衬底1的表面。

在一示例性实施例中，所述多个保护层82沿着垂直衬底1的方向延伸且在所述绝缘层16的上下表面断开。绝缘层16可以包括位于朝向衬底1一侧的下表面和位于远离衬底1一侧的下表面，所述保护层82在所述绝缘层16的上下表面断开，即保护层82延伸到绝缘层16的上表面时断开，延伸到绝缘层16的下表面时断开，即，保护层82只分布在导电层12所在的膜层，在制备3D堆叠的半导体器件时，保护层82在绝缘层16的上下表面断开，可以便于去除层间的半导体层。

在一示例性实施例中，所述保护层82与对应的所述晶体管的半导体层23接触，且所述保护层82覆盖所述半导体层23的侧壁中不与所述导电层12接触的区域。如图1A所示，半导体层23的侧壁可以包括4个侧面，一个侧面与第一电极51接触，一个侧面与第二电极52接触，其余两个侧面与保护层82接触，被保护层82保护。

在一示例性实施例中，所述保护层82还可以分布于所述导电层82的侧壁且与所述导电层82的侧壁接触。如图1A所示，所述保护层82与第一电极51的侧壁接触，与所述第二电极52的侧壁接触，保护层82可以对第一电极51和第二电极52进行保护，避免制造过程中损坏第一电极51和第二电极52。

在一示例性实施例中，所述保护层82与所述绝缘层16的材料不同。在3D堆叠的半导体器件的制备过程中，导电层间通常填充有与绝缘层16材料相同的绝缘膜层，保护层82与绝缘层16的材料不同，便于在3D堆叠的半导体器件的制备过程中，实现对保护层82与绝缘膜层的分别刻蚀。

在一示例性实施例中，所述多个晶体管的栅极绝缘层24可以连接形成一体式结构。但本公开实施例不限于此，在一示例性实施例中，不同层晶体管的栅极绝缘层24在垂直于所述衬底1的方向上可以间隔设置。比如，多个晶体管的多个栅极绝缘层24可以在所述绝缘层16的侧壁断开。

在一示例性实施例中，堆叠的所述多个晶体管还包括覆盖所述保护层82的外侧壁的第五绝缘层17。如图1B所示，所述保护层82远离所述半导体层23一侧的侧壁为外侧壁，所述保护层82的外侧壁覆盖有第五绝缘层17。在一示例性实施例中，沿垂直于衬底1方向相邻的晶体管的所述第一电极51在垂直衬底1的方向的投影重叠，所述第二电极52在垂直衬底1的方向的投影重叠，所述栅电极26在垂直衬底1的方向的投影重叠。本实施例提供的方案，在工艺过程中，可以通过导电层和绝缘层的相对堆叠再通过一个掩膜形成多层堆叠的第一电极和第二电极，实现工艺简单。另外，可以使得3D堆叠的半导体器件的结构更为紧凑。

在一示例性实施例中，与所述多个晶体管对应的多个保护层82在垂直衬底1的方向的投影重叠。本实施例提供的方案，在工艺过程中，可以通过一次制备工艺形成多个保护层82，实现工艺简单。另外，可以使得3D堆叠的半导体器件的结构更为紧凑。

上述3D堆叠的半导体器件可以和电容器组成1T1C的存储结构，或者，和其他晶体管组成2T0C的存储结构，等等。

如图1A、图1B和图1C所示，本公开实施例提供一种3D存储器，包括：上述3D堆叠的半导体器件，还包括：数据存储元件。

在一示例性实施例中，所述数据存储元件比如为电容，即形成1T1C的存储结构。但本公开实施例不限于此，可以和其他晶体管组成2T0C的存储结构，等等。

在一示例性实施例中，所述电容可以包括第一极板41和第二极板42，所述第一极板41与所述第一电极51连接。

在一示例性实施例中，所述第一极板41与所述第一电极51可以为一体式结构。

在一示例性实施例中，不同层的相同列的所述电容的所述第二极板42可以连接为一体式结构。如图1C所示，不同层的第一列的所述电容的所述第二极板42连接为一体式结构。不同层的第二列的所述电容的所述第二极板42连接为一体式结构，即，不同层的相同列的所述电容共用同一极板作为第二极板42。

在一示例性实施例中，所述电容还可以包括设置在所述第一极板41和第二极板42之间的第二绝缘层13。第二绝缘层13作为第一极板41和第二极板42之间的介质。

在一示例性实施例中，不同层的相同列的所述电容的所述第二绝缘层13可以连接为一体式结构。如图1C所示，不同层的第一列的所述电容的所述第二绝缘层13连接为一体式结构。不同层的第二列的所述电容的所述第二绝缘层13连接为一体式结构，即，不同层的相同列的所述电容共用同一绝缘层作为极板间的介质。

一个晶体管和一个数据存储元件构成一个存储单元。在一示例性实施例中，如图1B所示，同层的所述存储单元形成分别沿第一方向X和第二方向Y分布的阵列，每层所述存储单元还包括：位线30，所述位线30与同层同一列的晶体管的所述第二电极52连接。图1A中示出了每层包括三行两列存储单元，但本公开实施例不限于此，每层可以包括其他行数和列数的存储单元，比如，可以只包括一个存储单元。所述第一方向X可以平行于所述衬底，所述第二方向Y可以平行于所述衬底，第一方向X和第二方向Y交叉。在一些实施例中，所述第一方向X和第二方向Y可以垂直。

在一示例性实施例中，相邻两列的存储单元的晶体管的第二电极52连接形成位线30。同层相邻两列的晶体管的所述第二电极52与所述位线30可以为一体式结构。

在一示例性实施例中，所述位线30可以沿第二方向Y延伸。

在一示例性实施例中，所述第一电极51可以沿第一方向X延伸。

在一示例性实施中，可以在形成导电层和绝缘层的堆叠结构后，刻蚀贯穿堆叠结构的通孔，在所述通孔内淀积牺牲层作为虚拟字线，形成保护层保护虚拟字线对应于沟道区域的区域，再去除牺牲层，在通孔内形成字线和半导体层，此时半导体层中晶体管的沟道区域被保护层保护，然后暴露出寄生晶体管的沟道并去除，达到去除寄生晶体管的效果。

下面通过本实施例3D堆叠的半导体器件的制造过程进一步说明本实施例的技术方案。本实施例中所说的“构图工艺”包括沉积膜层、涂覆光刻胶、掩模曝光、显影、刻蚀、剥离光刻胶等处理，是相关技术中成熟的制造工艺。沉积可采用溅射、蒸镀、化学气相沉积等已知工艺，刻蚀可采用已知的方法，在此不做具体的限定。在本实施例的描述中，需要理解的是，“薄膜”是指将某一种材料在基底上利用沉积或涂覆工艺制作出的一层薄膜。若在整个制作过程当中该“薄膜”无需构图工艺或光刻工艺，则该“薄膜”还可以称为“层”。若在整个制作过程当中该“薄膜”还需构图工艺或光刻工艺，则在构图工艺前称为“薄膜”，构图工艺后称为“层”。经过构图工艺或光刻工艺后的“层”中包含至少一个“图案”。

在一示例性实施例中，3D堆叠的半导体器件的制造过程可以包括：

1)在衬底1上依次交替沉积第一绝缘薄膜9和第一导电薄膜11形成叠层结构，如图2A、图2B、图2C、图2D所示，其中，图2A为3D堆叠的半导体器件的立体示意图，图2B为图2A所示3D堆叠的半导体器件沿C1方向的截面示意图，图2C为图2A所示3D堆叠的半导体器件沿C2方向的截面示意图，图2D为图2A所示3D堆叠的半导体器件沿C3方向的截面示意图。所述C1方向平行于所述衬底1，所述C2方向垂直于所述衬底1，所述C3方向垂直于所述衬底1，所述C2方向垂直于所述C3方向。

在一示例性实施例中，所述衬底1可以为半导体衬底，比如可以是硅衬底。

在一示例性实施例中，所述第一绝缘薄膜9可以是low-K介质层，即介电常数K<3.9的介质层，包括但不限于硅氧化物，比如二氧化硅(SiO₂)等。

在一示例性实施例中，所述第一导电薄膜11可以包括但不限于氮化钛(TiN)/钨(W)的多层结构。

图2A中示出的叠层结构包括5层第一绝缘薄膜9和4层第一导电薄膜11，仅为示例，在其他实施例中，所述叠层结构可以包括更多或更少层交替设置的第一绝缘薄膜9和第一导电薄膜11。图2A中示出的叠层结构还包括设置在顶部的硬掩膜，用于后续构图工艺，在构图后会去除。

2)对所述叠层结构进行构图形成包括交替堆叠的导电层12和第一绝缘层10的堆叠结构；如图3A、图3B、图3C、图3D所示，其中，图3A为3D堆叠的半导体器件的立体示意图，图3B为图3A所示3D堆叠的半导体器件沿C1方向的截面示意图，图3C为图3A所示3D堆叠的半导体器件沿C2’方向的截面示意图，图3D为图3A所示3D堆叠的半导体器件沿C3方向的截面示意图。所述C2’方向平行于所述C2方向。

所述对所述叠层结构进行构图形成包括导电层12和第一绝缘层10的堆叠结构可以包括：

利用干法刻蚀方法刻蚀所述叠层结构，构图形成所述导电层12后再在被刻蚀的区域填充第一绝缘薄膜，以隔离不同器件；所述导电层12包括预设电极图形，如图3B所示。其中，图3B所示的预设电极图形仅为示例，所述预设电极图形可以是其他形状，比如预设电极图形可以为如图14所示的形状，或者，其他形状，本公开实施例对此不作限定。

对所述第一绝缘薄膜进行刻蚀(可以包括各向异性刻蚀和各向同性刻蚀)，去除位于电容区域100的第一绝缘薄膜，形成第一绝缘层10。

图3A中器件的顶层为硬掩膜，在后续过程中会刻蚀掉。

3)形成第二绝缘层13和第二极板42；

所述形成第二绝缘层13和第二极板42可以包括：在所述电容区域100依次沉积第二绝缘薄膜和导体材料，分别形成第二绝缘层13和第二极板42，所述第二绝缘层13覆盖导电层12暴露出的区域，如图4A、图4B、图4C、图4D所示，其中，图4A为3D堆叠的半导体器件的立体示意图，图4B为图4A所示3D堆叠的半导体器件沿C1方向的截面示意图，图4C为图4A所示3D堆叠的半导体器件沿C2’方向的截面示意图，图4D为图4A所示3D堆叠的半导体器件沿C3方向的截面示意图。

其中，第二绝缘层13作为电容极板间的介质，第二极板42作为电容的一个电极。

在一示例性实施例中，可以通过原子层沉积(Atomic Layer Deposition，ALD)方式沉积所述第二绝缘薄膜和导体材料。

在一示例性实施例中，所述第二绝缘薄膜可以是High-K介质材料，即介电常数K≥3.9的介质材料。所述High-K介质材料可以包括但不限于以下至少之一：氧化硅，三氧化二铝(Al₂O₃)，氧化铪。

在一示例性实施例中，所述导体材料包括但不限于以下至少之一：多晶硅，钨，氮化钛。

4)形成牺牲层81；

所述形成牺牲层81可以包括：通过干法刻蚀对所述堆叠结构进行刻蚀，形成贯穿所述多个堆叠结构的多个通孔K1，所述通孔K1的侧壁露出每个所述导电层12；所述通孔K1可以包括对应导电层12的区域和对应第一绝缘层10的区域，即通孔K1贯穿导电层12形成的区域为通孔K1对应导电层12的区域，通孔K1贯穿第一绝缘层10形成的区域为通孔K1对应第一绝缘层10的区域。

在所述多个通孔K1内沉积填充所述通孔K1的绝缘层薄膜，形成牺牲层81，如图5A、图5B、图5C、图5D所示，其中，图5A为3D堆叠的半导体器件的立体示意图，图5B为图5A所示3D堆叠的半导体器件沿C1方向的截面示意图，图5C为图5A所示3D堆叠的半导体器件沿C2方向的截面示意图，图5D为图5A所示3D堆叠的半导体器件沿C3方向的截面示意图。

在一示例性实施例中，所述通孔K1在平行于所述衬底1的平面上的正投影可以是方形等。

在一示例性实施例中，所述通孔K1在平行于所述衬底1的平面上的正投影位于所述导电层12的正投影内。

在一示例性实施例中，所述绝缘层薄膜的材料不同于所述第一绝缘层10的材料，所述绝缘层薄膜比如为氮化硅(SiN)。

5)刻蚀填充在预设电极图形间的第一绝缘薄膜；

所述刻蚀填充在预设电极图形间的第一绝缘薄膜可以包括：沿垂直于衬底1方向从所述堆叠结构的顶部至底部刻蚀填充在预设电极图形间的第一绝缘薄膜，以暴露位于所述电容区域100外的导电层12的侧壁和第一绝缘层10的侧壁，如图6A、图6B、图6C、图6D所示，其中，图6A为3D堆叠的半导体器件的立体示意图，图6B为图6A所示3D堆叠的半导体器件沿C1方向的截面示意图，图6C为图6A所示3D堆叠的半导体器件沿C2方向的截面示意图，图6D为图6A所示3D堆叠的半导体器件沿C3方向的截面示意图。此时，位于电容区域100外的第一绝缘层10的图形与位于电容区域100外的导电层12的图形一致。

6)刻蚀所述导电层12，以暴露所述牺牲层81的部分侧壁，使得所述预设电极图形形成至少一对彼此分离的第一电极51和第二电极52，所述第一电极51与所述牺牲层81接触，所述第二电极52与所述牺牲层81接触；如图7A、图7B、图7C、图7D所示，其中，图7A为3D堆叠的半导体器件的立体示意图，图7B为图7A所示3D堆叠的半导体器件沿C1方向的截面示意图，图7C为图7A所示3D堆叠的半导体器件沿C2方向的截面示意图，图7D为图7A所示3D堆叠的半导体器件沿C3方向的截面示意图。

所述第一电极51和第二电极52其中之一作为晶体管的源电极，另一作为晶体管的漏电极。

本步骤中，不刻蚀第一绝缘层10，即第一绝缘层10的图形保持不变，和未执行步骤6)时的导电层12的图形一致，即图6B所示的导电层12的图形。

7)形成保护层82；

所述形成保护层82可以包括：在所述导电层12的侧壁、所述牺牲层81的侧壁(即步骤6中暴露出的牺牲层81的侧壁)和所述第一绝缘层10的侧壁沉积保护层薄膜，各向异性刻蚀所述保护层薄膜，比如，沿垂直于衬底1方向从顶部至底部刻蚀所述保护层薄膜以去除位于所述第一绝缘层10侧壁的保护层薄膜，形成覆盖所述导电层12的侧壁，所述牺牲层81的侧壁的所述保护层82，所述保护层82填充步骤7)中对导电层12刻蚀的区域，即保护层82和导电层12二者共同形成的图形与导电层12未被刻蚀的图形一致，即与步骤5中的导电层12的图形一致，如图8A、图8B、图8C、图8D所示，其中，图8A为3D堆叠的半导体器件的立体示意图，图8B为图8A所示3D堆叠的半导体器件沿C1方向的截面示意图，图8C为图8A所示3D堆叠的半导体器件沿C2方向的截面示意图，图8D为图8A所示3D堆叠的半导体器件沿C3方向的截面示意图。

所述保护层82可以覆盖所述导电层12的侧壁，多个保护层82沿垂直于衬底1的方向延伸，多个保护层82沿垂直于衬底1的方向间隔设置，且在所述绝缘层10的侧壁断开。所述保护层82与牺牲层81的侧壁接触。所述保护层82可以包括第一部分和第二部分，所述第一部分设置在所述牺牲层81的第一侧，所述第二部分设置在所述牺牲层81的第二侧，所述第一侧和第二侧可以是相对的两侧。保护层82可以在后续刻蚀寄生晶体管的半导体层时保护作为晶体管的沟道区域的半导体层。

形成所述保护层82时，可以在导电层12和牺牲层81的侧壁上沉积保护层薄膜后对保护层薄膜进行刻蚀形成所述保护层82；或者，可以在衬底1上沉积保护层薄膜填充叠层结构中被刻蚀形成的空白区域后，再刻蚀所述保护层薄膜形成所述保护层82。

在一示例性实施例中，所述保护层薄膜的材料与所述第一绝缘层10的材料不同，便于对保护层82和第一绝缘层10独立刻蚀。

在一示例性实施例中，所述保护层薄膜可以和所述牺牲层薄膜材料一致，但不限于此。

在一示例性实施例中，所述保护层薄膜可以是SiN。

8)去除牺牲层81；

所述去除牺牲层81可以包括：

在形成前述图案的衬底上沉积第三绝缘薄膜；磨平所述第三绝缘薄膜，以形成第三绝缘层14，以及，暴露所述牺牲层81远离所述衬底1的表面；

通过各向异性刻蚀去除所述通孔K1中所述牺牲层81，比如，沿垂直于衬底的方向从所述通孔K1的顶部至底部进行刻蚀，去除所述牺牲层81，如图9A、图9B、图9C、图9D所示，其中，图9A为3D堆叠的半导体器件的立体示意图，图9B为图9A所示3D堆叠的半导体器件沿C1方向的截面示意图，图9C为图9A所示3D堆叠的半导体器件沿C2方向的截面示意图，图9D为图9A所示3D堆叠的半导体器件沿C3方向的截面示意图。

9)形成半导体层23、栅极绝缘层24和栅电极26；

所述形成半导体层23、栅极绝缘层24和栅电极26可以包括：在所述通孔K1的侧壁依次沉积半导体薄膜、栅绝缘薄膜，以及，沉积填充所述通孔K1的栅电极薄膜，依次形成半导体层23、栅极绝缘层24和栅电极26；如图10A、图10B、图10C、图10D所示，其中，图10A为3D堆叠的半导体器件的立体示意图，图10B为图10A所示3D堆叠的半导体器件沿C1方向的截面示意图，图10C为图10A所示3D堆叠的半导体器件沿C2方向的截面示意图，图10D为图10A所示3D堆叠的半导体器件沿C3方向的截面示意图。

在一示例性实施例中，所述半导体薄膜包括但不限于以下至少之一：铟镓锌氧化物(Indium Gallium Zinc Oxide，IGZO)、氧化铟锡(Indium Tin Oxide，ITO)、氧化铟锌(Indium Zinc Oxide，IZO)。使用IGZO作为半导体层时，具备低漏电，刷新时间短的优势。

在一示例性实施例中，所述栅绝缘薄膜可以是High-K介质材料，即介电常数K≥3.9的介质材料。所述High-K介质材料可以包括但不限于以下至少之一：氧化硅，三氧化二铝(Al₂O₃)，氧化铪。

在一示例性实施例中，所述栅电极薄膜可以是导电材料形成或者包括导电材料，并且导电材料可以是例如掺杂半导体材料、导电金属氮化物、金属材料和金属-半导体化合物中的一种，比如可以为W等。

10)刻蚀第一绝缘层10和第三绝缘层14以暴露所述通孔K1对应所述第一绝缘层10的区域内的半导体层23，以及，暴露所述保护层82的侧壁，如图11A、图11B、图11C、图11D所示，其中，图11A为3D堆叠的半导体器件的立体示意图，图11B为图11A所示3D堆叠的半导体器件沿C1方向的截面示意图，图11C为图11A所示3D堆叠的半导体器件沿C2方向的截面示意图，图11D为图11A所示3D堆叠的半导体器件沿C3方向的截面示意图。其中，通孔K1对应所述导电层12的区域内的半导体层23未被暴露，该区域内的半导体层23的侧壁部分被导电层12覆盖，部分被保护层82覆盖，从而可以避免在后续步骤中被破坏。

所述刻蚀第一绝缘层10和第三绝缘层14可以包括：通过干法刻蚀去除所述第三绝缘层14，通过湿法刻蚀去除覆盖在所述半导体层23侧壁的所述第一绝缘层10。

11)刻蚀被暴露的半导体层23，即刻蚀所述通孔K1对应所述第一绝缘层10的区域内的半导体层23，如图12A、图12B、图12C、图12D所示，其中，图12A为3D堆叠的半导体器件的立体示意图，图12B为图12A所示3D堆叠的半导体器件沿C1方向的截面示意图，图12C为图12A所示3D堆叠的半导体器件沿C2方向的截面示意图，图12D为图12A所示3D堆叠的半导体器件沿C3方向的截面示意图。通过刻蚀所述通孔K1对应所述第一绝缘层10的区域内的半导体层23，可以去除寄生晶体管，提高器件性能。可以看到，半导体层23被刻蚀成间隔设置的多段，每段作为一个晶体管的半导体层。

12)形成第四绝缘层15

所述形成第四绝缘层15可以包括：在形成前述图案的衬底上填充第四绝缘薄膜并磨平，形成所述第四绝缘层15，如图13A、图13B、图13C、图13D所示，其中，图13A为3D堆叠的半导体器件的立体示意图，图13B为图13A所示3D堆叠的半导体器件沿C1方向的截面示意图，图13C为图13A所示3D堆叠的半导体器件沿C2方向的截面示意图，图13D为图13A所示3D堆叠的半导体器件沿C3方向的截面示意图。第四绝缘层15可以包括两部分，一部分为位于相邻的导电层12间的绝缘层16，另一部分填充导电层12的电极间的区域，即第五绝缘层17。

本实施例提供的方案，形成通孔以后，形成牺牲层作为虚拟字线，将虚拟字线周边沟道区域的导电层去除，在沟道区域形成保护层(或称内侧墙，inner spacer)，再去除牺牲层形成半导体层和栅电极，然后暴露出寄生晶体管的沟道，此时器件的沟道被保护层保护，从而可以选择性去除寄生晶体管的沟道，最终达到去除寄生晶体管的目的，本实施例提供的本方案能够有效的消除寄生晶体管，且后期不需要暴露器件的沟道，避免了沟道暴露被破坏的风险，保证了器件沟道材料的可靠性和稳定性。另外，本实施例的制造方法利用现有成熟的制备设备即可实现，能够很好地与现有制备工艺兼容，因此工艺实现简单，易于实施，生产效率高，具有易于工艺实现、生产成本低和良品率高等优点。

本公开实施例还提供了一种电子设备，包括前述任一实施例所述的3D堆叠的半导体器件。所述电子设备可以为：存储装置、智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或移动电源等。存储装置可以包括计算机中的内存等，此处不作限定。

图15为本公开实施例提供的一种3D堆叠的半导体器件的制造方法流程图。如图15所示，本实施例提供一种3D堆叠的半导体器件的制造方法，所述3D堆叠的半导体器件包括：多个晶体管，分布于不同层沿着垂直衬底方向堆叠；字线，贯穿所述不同层的所述晶体管；与所述多个晶体管分别对应的多个保护层；所述3D堆叠的半导体器件的制造方法包括：

步骤1501，提供衬底，在所述衬底上依次交替沉积第一绝缘薄膜和导电薄膜，进行构图形成堆叠结构，所述堆叠结构包括交替设置的第一绝缘层和导电层的堆叠，所述导电层包括预设电极图形；

步骤1502，形成在垂直于所述衬底的方向上贯穿所述堆叠结构的通孔，所述通孔的侧壁露出每个所述导电层在所述通孔内填充绝缘层薄膜形成字线的牺牲层；

步骤1503，刻蚀所述导电层，以暴露所述牺牲层的部分侧壁，使得所述预设电极图形形成至少一对彼此分离的第一电极和第二电极，且，所述第一电极与所述牺牲层接触，所述第二电极与所述牺牲层接触；

步骤1504，形成与所述多个晶体管分别对应的多个保护层，所述多个保护层分别覆盖牺牲层和导电层的侧壁，相邻两个保护层之间断开；

步骤1505，去除所述牺牲层，在所述通孔的侧壁依次沉积半导体薄膜、栅绝缘薄膜，以及，沉积填充所述通孔的栅电极薄膜，以形成多层所述晶体管的半导体层、栅极绝缘层和所述字线，所述半导体层与所述第一电极、第二电极和所述保护层接触；不同层的所述晶体管的所述栅电极为所述字线的一部分；

步骤1506，刻蚀去除所述通孔内对应于所述第一绝缘层的区域内的所述半导体层。

本实施例提供的半导体器件的制造方法，通过在通孔内形成牺牲层，以及，形成覆盖所述牺牲层与沟道区域对应的区域的保护层，实现对沟道区域的保护，便于后续刻蚀层间的半导体层，实现去除寄生晶体管的目的，提高器件性能和器件稳定性。

在一示例性实施例中，所述刻蚀所述导电层之前还包括：沿垂直于衬底方向从所述堆叠结构的顶部至底部进行刻蚀，以暴露所述导电层的侧壁和所述第一绝缘层的侧壁；

所述形成与所述多个晶体管分别对应的多个保护层包括：

在所述导电层的侧壁、所述牺牲层的侧壁和所述第一绝缘层的侧壁沉积保护层薄膜，沿垂直于衬底方向从所述堆叠结构的顶部至底部刻蚀所述保护层薄膜以去除位于所述第一绝缘层侧壁的保护层薄膜，形成覆盖所述导电层的侧壁、所述牺牲层的侧壁的所述保护层。

在一示例性实施例中，所述形成所述保护层之后，去除所述牺牲层之前，还包括：沉积第三绝缘薄膜，形成设置在所述保护层侧壁和所述第一绝缘层侧壁的第三绝缘层；

所述刻蚀去除所述通孔内对应于所述第一绝缘层的区域内的所述半导体层前还包括：

刻蚀所述第三绝缘层和第一绝缘层以暴露所述保护层的侧壁和所述通孔内对应于所述第一绝缘层的区域内的所述半导体层的侧壁。

虽然本发明所揭露的实施方式如上，但所述的内容仅为便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (12)

1.一种3D堆叠的半导体器件，其特征在于，包括：

多个晶体管，分布于不同层沿着垂直衬底方向堆叠；

字线，贯穿所述不同层的所述晶体管；

与所述多个晶体管分别对应的多个保护层；

其中，所述晶体管包括环绕所述字线侧壁的半导体层，设置在所述字线的侧壁和所述半导体层之间的栅极绝缘层；

所述多个晶体管的多个半导体层在所述字线延伸的方向上间隔设置；

每个所述保护层分别环绕并覆盖对应的半导体层的外侧壁，相邻两个保护层之间断开。

2.根据权利要求1所述的3D堆叠的半导体器件，其特征在于，堆叠的所述多个晶体管包括：

沿着垂直衬底的方向从下至上依次交替分布的绝缘层和导电层；

贯穿各所述绝缘层和各所述导电层的通孔，所述通孔中从内到外依次分布有所述字线、环绕所述字线侧壁的所述栅极绝缘层、环绕所述栅极绝缘层的所述多个半导体层，环绕所述半导体层的所述保护层，所述保护层与所述半导体层接触；

其中，相邻两个所述半导体层之间露出所述栅极绝缘层，相邻两个所述半导体层之间填充有所述绝缘层且所述绝缘层与所述露出的栅极绝缘层接触；

所述导电层包括相互独立的第一电极和第二电极，所述第一电极和所述第二电极其中之一为所述晶体管的源极，另一为所述晶体管的漏极。

3.根据权利要求2所述的3D堆叠的半导体器件，其特征在于，所述通孔对应所述导电层的第一区域的口径等于所述通孔对应所述绝缘层的第二区域的口径；

所述导电层在所述通孔内仅露出侧壁，所述绝缘层在所述通孔内仅露出侧壁；

所述半导体层分布于所述导电层的侧壁。

4.根据权利要求2所述的3D堆叠的半导体器件，其特征在于，所述多个保护层沿着垂直衬底的方向延伸且在所述绝缘层的上下两个表面断开。

5.根据权利要求2所述的3D堆叠的半导体器件，其特征在于，所述保护层与对应的所述晶体管的半导体层接触，且所述保护层覆盖所述半导体层的侧壁中不与所述导电层接触的区域。

6.根据权利要求2所述的3D堆叠的半导体器件，其特征在于，所述保护层还分布于所述导电层的侧壁且与所述导电层的侧壁接触。

7.根据权利要求2所述的3D堆叠的半导体器件，其特征在于，所述保护层与所述绝缘层的材料不同。

8.根据权利要求2所述的3D堆叠的半导体器件，其特征在于，堆叠的所述多个晶体管还包括覆盖所述保护层的外侧壁的第五绝缘层。

9.一种电子设备，其特征在于，包括如权利要求1至8任一所述的3D堆叠的半导体器件。

10.一种3D堆叠的半导体器件的制造方法，其特征在于，所述3D堆叠的半导体器件包括：多个晶体管，分布于不同层沿着垂直衬底方向堆叠；字线，贯穿所述不同层的所述晶体管；与所述多个晶体管分别对应的多个保护层；所述3D堆叠的半导体器件的制造方法包括：

提供衬底，在所述衬底上依次交替沉积第一绝缘薄膜和导电薄膜，进行构图形成堆叠结构，所述堆叠结构包括交替设置的第一绝缘层和导电层的堆叠，所述导电层包括预设电极图形；

形成在垂直于所述衬底的方向上贯穿所述堆叠结构的通孔，所述通孔的侧壁露出每个所述导电层，在所述通孔内填充绝缘薄膜形成字线的牺牲层；

刻蚀所述导电层，以暴露所述牺牲层的部分侧壁，使得所述预设电极图形形成至少一对彼此分离的第一电极和第二电极，且，所述第一电极与所述牺牲层接触，所述第二电极与所述牺牲层接触；

形成与所述多个晶体管分别对应的多个保护层，所述多个保护层分别覆盖牺牲层和导电层的侧壁，相邻两个保护层之间断开；

去除所述牺牲层，在所述通孔的侧壁依次沉积半导体薄膜、栅绝缘薄膜，以及，沉积填充所述通孔的栅电极薄膜，以形成多层所述晶体管的半导体层、栅极绝缘层和所述字线，所述半导体层与所述第一电极、第二电极和所述保护层接触；不同层的所述晶体管的所述栅电极为所述字线的一部分；

刻蚀去除所述通孔内对应于所述第一绝缘层的区域内的所述半导体层。

11.根据权利要求10所述的3D堆叠的半导体器件的制造方法，其特征在于，

所述刻蚀所述导电层之前还包括：沿垂直于衬底方向从所述堆叠结构的顶部至底部进行刻蚀，以暴露所述导电层的侧壁和所述第一绝缘层的侧壁；

所述形成与所述多个晶体管分别对应的多个保护层包括：

在所述导电层的侧壁、所述牺牲层的侧壁和所述第一绝缘层的侧壁沉积保护层薄膜，沿垂直于衬底方向从顶部至底部刻蚀所述保护层薄膜以去除位于所述第一绝缘层侧壁的保护层薄膜，形成覆盖所述导电层的侧壁、所述牺牲层的侧壁的所述保护层。

12.根据权利要求10所述的3D堆叠的半导体器件的制造方法，其特征在于，

所述形成所述保护层之后，去除所述牺牲层之前，还包括：沉积第三绝缘薄膜，形成设置在所述保护层侧壁和所述第一绝缘层侧壁的第三绝缘层；

所述刻蚀去除所述通孔内对应于所述第一绝缘层的区域内的所述半导体层前还包括：

刻蚀所述第三绝缘层和第一绝缘层以暴露所述保护层的侧壁和所述通孔内对应于所述第一绝缘层的区域内的所述半导体层的侧壁。

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