CN112992902A - 半导体存储器件及其制造方法 - Google Patents

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孙龙勋
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朴光浩
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Abstract

公开了半导体存储器件，包括：堆叠结构，包括竖直堆叠在衬底上的多个层，每个层包括半导体图案、在该半导体图案上沿第一方向延伸的栅电极以及电连接到该半导体图案的数据存储元件；多个竖直绝缘体，穿透堆叠结构，该竖直绝缘体沿第一方向布置；以及位线，设置在堆叠结构的一侧处并竖直延伸。位线将堆叠的半导体图案电连接。竖直绝缘体中的每一个包括彼此相邻的第一竖直绝缘体和第二竖直绝缘体。栅电极包括设置在第一竖直绝缘体与第二竖直绝缘体之间的连接部分。

Description

半导体存储器件及其制造方法
相关申请的交叉引用
本申请要求2019年12月16日向韩国知识产权局递交的韩国专利申请No.10-2019-0168208的优先权，其公开内容通过引用全部合并于此。
背景技术
本发明构思的示例实施例涉及一种半导体器件和/或一种用于制造该半导体器件的方法，并且更具体地，涉及一种具有提高的电特性的三维(3D)半导体存储器件和/或其制造方法。
半导体器件已高度集成，以提供提高/优异的性能和/或低制造成本。半导体器件的集成密度例如直接影响半导体器件的成本，从而导致对高度集成的半导体器件的需求。典型的二维(2D)或平面半导体器件的集成密度可以主要由单位存储单元占据的面积来确定。因此，典型的2D半导体器件的集成密度可能受到形成精细图案的技术的极大影响。然而，由于使用/需要极高价格的装置来形成精细图案，所以2D半导体器件的集成密度继续增加但仍然受到限制。因此，已开发三维(3D)半导体存储器件来克服上述限制。3D半导体存储器件可以包括三维布置的存储单元。
发明内容
本发明构思的一些示例实施例可以提供具有提高的电特性和可靠性的三维(3D)半导体存储器件。
本发明构思的一些示例实施例还可以提供一种用于制造/制作具有提高的电特性和可靠性的3D半导体存储器件的方法。
根据一些示例实施例，半导体存储器件可以包括堆叠结构，该堆叠结构包括竖直堆叠在衬底上的多个层，其中，所述多个层中的每一个包括半导体图案、在该半导体图案上沿第一方向延伸的栅电极以及电连接到半导体图案电的数据存储元件。半导体存储器件包括：多个竖直绝缘体，穿透堆叠结构，多个竖直绝缘体中的至少一个沿第一方向布置；以及位线，其在堆叠结构的一侧上竖直地延伸。位线电连接半导体图案。竖直绝缘体中的每一个包括第一竖直绝缘体和与第一竖直绝缘体相邻的第二竖直绝缘体。栅电极包括在第一竖直绝缘体与第二竖直绝缘体之间的连接部分。
根据一些示例实施例，半导体存储器件可以包括堆叠结构，该堆叠结构包括竖直堆叠在衬底上的多个层，其中多个层中的每一个包括半导体图案、在该半导体图案上沿第一方向延伸的栅电极以及电连接到半导体图案的数据存储元件。该半导体存储器件包括：竖直绝缘体，穿透堆叠结构，该竖直绝缘体沿与第一方向相交的第二方向延伸；以及位线，在堆叠结构的一侧上竖直地延伸。半导体图案包括沿第一方向彼此间隔开的第一半导体子图案和第二半导体子图案，其中竖直绝缘体介于所述第一半导体子图案和所述第二半导体子图案之间。竖直绝缘体包括第一竖直绝缘体和与第一竖直绝缘体相邻的第二竖直绝缘体。栅电极包括在第一竖直绝缘体与第二竖直绝缘体之间的连接部分。第一半导体图案上的栅电极通过连接部分连接到第二半导体图案上的栅电极。
根据一些示例实施例，半导体存储器件可以包括：位线，在衬底上沿第一方向延伸，该第一方向垂直于衬底的顶表面；半导体图案，从该位线沿第二方向延伸，第二方向平行于衬底的顶表面，该半导体图案具有沿第一方向彼此相对的第一表面和第二表面；第一栅电极和第二栅电极，分别在半导体图案的第一表面和第二表面上，第一栅电极和第二栅电极沿第三方向延伸，第一栅电极和第二栅电极彼此平行，第三方向平行于衬底的顶表面并与第二方向相交；以及数据存储元件，电连接到半导体图案。
根据一些示例实施例，一种用于制造半导体存储器件的方法可以包括：形成堆叠结构，该堆叠结构包括竖直堆叠在衬底上的多个层，其中多个层中的每一个包括第一绝缘层、半导体层和第二绝缘层，第一绝缘层和第二绝缘层顺序堆叠；形成第一孔和第二孔，第一孔和第二孔穿透堆叠结构，部分地蚀刻通过第一孔和第二孔暴露的半导体层以将半导体层中的每一个划分成一对半导体图案；形成竖直绝缘体，填充第一孔和第二孔，用栅电极代替第二绝缘层中的每一个的一部分；在堆叠结构的一侧上形成位线，位线竖直延伸，用第一电极代替半导体图案中的每一个的一部分，并且用第二电极代替第二绝缘层中的每一个的剩余部分。
附图说明
鉴于附图和以下具体实施方式部分，本发明构思将变得更加清楚。
图1是示出了根据本发明构思的一些示例实施例的三维(3D)半导体存储器件的单元阵列的示意电路图。
图2至图6是示出了根据本发明构思的一些示例实施例的3D半导体存储器件的透视图。
图7是示出了根据本发明构思的一些示例实施例的3D半导体存储器件的平面图。
图8A、8B和8C是分别沿图7的线A-A′、B-B′和C-C′截取的截面图。
图9、11、13、15、17和19是示出了根据本发明构思的一些示例实施例的用于制造3D半导体存储器件的方法的平面图。
图10、12、14A、16A、18A和20A是分别沿图9、11、13、15、17和19的线A-A′截取的截面图。
图14B、16B、18B和20B是分别沿图13、15、17和19的线B-B′截取的截面图。
图21是沿图7的线B-B’截取的截面图，以示出根据本发明构思的一些示例实施例的3D半导体存储器件。
图22和图23是沿图7的线A-A’截取的截面图，以示出根据本发明构思的一些示例实施例的3D半导体存储器件。
图24是示出了根据本发明构思的一些示例实施例的3D半导体存储器件的平面图。
图25A和图25B是分别沿图24的线B-B’和D-D’截取的截面图。
图26是示出了根据本发明构思的一些示例实施例的3D半导体存储器件的平面图。
图27A、27B和27C是分别沿图26的线A-A’、B-B’和D-D’截取的截面图。
图28、30、32和34是示出了根据本发明构思的一些示例实施例的用于制造3D半导体存储器件的方法的平面图。
图29、31、33A和35A是分别沿图28、30、32和34的线A-A’截取的截面图。
图33B和图35B是分别沿图32和图34的线B-B′截取的截面图。
具体实施方式
当元件被称为在另一元件“上”、“连接到”、“耦合到”或“邻近于”另一元件时，该元件可以直接在另一元件上、直接连接到、耦合到或邻近于另一元件，或者可以存在一个或多个其他中间元件。相反，当元件被称为“直接”在另一元件“上”、“直接连接到”、“直接耦合到”或“紧邻近于”另一元件时，不存在中间元件。
图1是示出了根据本发明构思的一些示例实施例的三维(3D)半导体存储器件的单元阵列的示意电路图。
参考图1，根据本发明构思的一些示例实施例的3D半导体存储器件的单元阵列CA可以包括多个子单元阵列SCA。子单元阵列SCA可以沿第二方向D2布置。
子单元阵列SCA中的每一个可以包括多条位线BL、多条字线WL和多个存储单元晶体管MCT。存储单元晶体管MCT之一可以设置在字线WL之一与位线BL之一之间。存储单元晶体管MCT可以是N型金属氧化物半导体场效应晶体管(MOSFET)；然而，示例实施例不限于此。
位线BL可以是或者包括从衬底沿竖直方向(即，第三方向D3)延伸的导电图案(例如，金属线)。子单元阵列SCA中的每一个中的位线BL可以沿第一方向D1布置。子单元阵列SCA中的每一个中的位线BL可以沿第一方向D1彼此间隔开。
字线WL可以是或者包括沿第三方向D3堆叠在衬底上的导电图案(例如，金属线和/或多晶硅线)。字线WL中的每一个可以沿第一方向D1延伸。子单元阵列SCA中的每一个中的字线WL可以沿第三方向D3彼此间隔开。
存储单元晶体管MCT的栅极可以连接到字线WL，并且存储单元晶体管MCT的第一源极/漏极可以连接到位线BL。存储单元晶体管MCT的第二源极/漏极可以连接到数据存储元件DS。例如，数据存储元件DS可以是电容器。存储单元晶体管MCT的第二源极/漏极可以连接到电容器的第一电极。在存储单元晶体管MCT的第二源极/漏极与数据存储元件DS之间可以存在其他无源组件；然而，示例实施例不限于此。
图2至图6是示出了根据本发明构思的一些示例实施例的3D半导体存储器件的透视图。
参考图1至图2，外围电路区PER可以设置在衬底SUB上。衬底SUB可以是或者包括硅衬底、锗衬底和/或硅锗衬底。外围电路区PER可以包括设置在衬底SUB上的外围晶体管。外围电路区PER可以包括根据本发明构思的一些示例实施例的用于操作存储单元阵列(或单元阵列)的电路。例如，外围电路区PER可以包括地址解码器电路。外围电路区PER可以包括例如形成在衬底SUB内的平面晶体管。
参考图1所述的多个子单元阵列SCA之一可以设置在例如外围电路区PER上方或之上。例如，包括第一至第三层L1、L2和L3的堆叠结构SS可以设置在外围电路区PER上。堆叠结构SS的第一至第三层L1、L2和L3可以沿竖直方向(即，第三方向D3)堆叠，并且可以沿竖直方向(即，第三方向D3)彼此间隔开。第一至第三层L1、L2和L3中的每一个可以包括多个半导体图案SP、多个数据存储元件DS和栅电极GE。尽管图2示出了三层L1、L2、L3，但是示例实施例不限于此，并且在堆叠结构SS中可以存在更多或更少的层。
半导体图案SP中的每一个可以具有沿第二方向D2延伸的线形状或条形状。半导体图案SP可以包括半导体材料，例如硅、锗和/或硅锗。例如，半导体图案SP可以包括多晶硅和/或单晶硅。
半导体图案SP中的每一个可以包括沟道区CH、第一掺杂剂区SD1和第二掺杂剂区SD2。沟道区CH可以设置在第一掺杂剂区SD1与第二掺杂剂区SD2之间。沟道区CH可以与参考图1所述的存储单元晶体管MCT的沟道相对应。第一掺杂剂区SD1和第二掺杂剂区SD2可以分别与参考图1所述的存储单元晶体管MCT的第一源极/漏极和第二源极/漏极相对应。
第一掺杂剂区SD1和第二掺杂剂区SD2可以是半导体图案SP的掺杂有诸如硼、磷和/或砷等掺杂剂的区域。因此，第一掺杂剂区SD1和第二掺杂剂区SD2可以具有N型或P型导电类型。第一掺杂剂区SD1和第二掺杂剂区SD2可以包括其他掺杂剂，例如碳；然而，示例实施例不限于此。可以形成与半导体图案SP的第一端相邻的第一掺杂剂区SD1，并且可以形成与半导体图案SP的第二端相邻的第二掺杂剂区SD2。第二端可以沿第二方向D2与第一端相对。
数据存储元件DS可以分别连接到(例如直接连接到)半导体图案SP的第二端，或者连接到其与半导体图案SP的第二端之间的无源元件。数据存储元件DS可以分别连接或直接连接到半导体图案SP的第二掺杂剂区D2。数据存储元件DS可以是能够存储数据的存储器元件。数据存储元件DS中的每一个可以是或包括或对应于使用电容器的存储器元件、使用磁性隧道结(MTJ)图案的存储器元件或使用包括相变材料的可变电阻器的存储器元件。例如，数据存储元件DS中的每一个可以是或包括电容器，并且可以与图1所示的电容器相对应。
栅电极GE中的每一个可以具有沿第一方向D1延伸的线形状或条形状。栅电极GE可以沿第三方向D3堆叠并且可以沿第三方向D3彼此间隔开。栅电极GE中的每一个可以与层L1、L2和L3中的每一个中的半导体图案SP相交，并且可以沿第一方向D1延伸。换句话说/例如，栅电极GE可以是参考图1所述的水平字线WL。
栅电极GE可以包括导电材料。例如，导电材料可以包括以下至少一种：掺杂半导体材料(例如，掺杂硅或掺杂锗，例如掺杂多晶硅)、导电金属氮化物(例如，氮化钛或氮化钽)、金属(例如，钨、钛或钽)或金属-半导体化合物(例如，硅化钨、硅化钴和/或硅化钛)。
沿竖直方向(例如，第三方向D3)延伸的多条位线BL可以设置在衬底SUB上。位线BL中的每一个可以具有沿第三方向D3延伸的线形状或柱形状。位线BL可以沿第一方向D1布置。位线BL中的每一个可以电连接到竖直堆叠的半导体图案SP的第一掺杂剂区SD1。
位线BL可以包括导电材料，并且该导电材料可以包括掺杂半导体材料、导电金属氮化物、金属和/或金属-半导体化合物中的至少一种。位线BL可以是参考图1所述的竖直位线BL。
作为代表示例，将详细描述第一至第三层L1、L2和L3中的第一层L1。第一层L1的半导体图案SP可以沿第一方向D1布置。第一层L1的半导体图案SP可以位于相同水平。第一层L1的栅电极GE可以与第一层L1的半导体图案SP相交并且可以沿第一方向D1延伸。例如，第一层L1的栅电极GE可以设置在半导体图案SP的顶表面上(在半导体图案SP的上方)。
即使未在附图中示出，也可以在栅电极GE与沟道区CH之间设置栅绝缘层。栅绝缘层可以包括高k电介质层、氧化硅层、氮化硅层或氮氧化硅层中的至少一种。例如，高k电介质层可以包括以下中的至少一种：氧化铪、铪-硅氧化物、氧化镧、氧化锆、锆-硅氧化物、氧化钽、氧化钛、钡-锶-钛氧化物、钡-钛氧化物、锶-钛氧化物、氧化锂、氧化铝、铅-钪-钽氧化物或铅铌酸锌。
位线BL可以分别连接到(例如直接连接到)第一层L1的半导体图案SP的第一端。在一些示例实施例中，位线BL可以直接连接到第一掺杂剂区SD1。在某些示例实施例中，位线BL可以通过金属硅化物电连接到第一掺杂剂区SD1，例如金属硅化物可以与第一掺杂剂区SD1与位线BL之间的无源组件相对应。第二层L2和第三层L3可以与上述第一层L1基本相同。
即使未在附图中示出，但是堆叠结构SS中的中空空间也可以填充有绝缘材料。例如，绝缘材料可以包括氧化硅层、氮化硅层或氮氧化硅层中的至少一种。电连接到子单元阵列SCA的互连层可以设置在堆叠结构SS上。互连层可以通过贯穿接触电连接到外围电路区PER。
在图3至图6的以下示例实施例中，为了易于且便于说明的目的，将省略对与参考图1和图2提及的相同技术特征的描述。换句话说，在下文中将主要详细描述图3至图6的示例实施例与图2的示例实施例之间的差异。
参考图1和图3，栅电极GE可以包括在半导体图案SP的顶表面上(例如，在半导体图案SP的上方)的第一栅电极GE1和在半导体图样SP的底表面上(例如，在半导体图案SP的下方)的第二栅电极GE2。例如，根据一些示例实施例的存储单元晶体管可以是双栅晶体管，其中栅电极GE设置在沟道区CH的两个表面上。
参考图1和图4，栅电极GE可以围绕半导体图案SP的沟道区CH。栅电极GE可以设置在沟道区CH的顶表面、底表面和两个侧壁上。例如，根据一些示例实施例的存储单元晶体管可以是环绕栅(GAA)晶体管，其中栅电极GE围绕沟道区CH。
参考图1和图5，栅电极GE可以穿透半导体图案SP的沟道区CH并且可以沿第一方向D1延伸。沟道区CH可以围绕栅电极GE。例如，根据一些示例实施例的存储单元晶体管可以是环绕沟道(CAA)晶体管，其中沟道区CH围绕栅电极GE。
参考图1和图6，子单元阵列SCA可以设置在衬底SUB上或上方(例如正上方)。外围电路区PER可以设置在子单元阵列SCA上或上方(例如正上方)。如上所述，外围电路区PER可以包括用于操作子单元阵列SCA的电路，并且可以包括平面晶体管。
图7是示出了根据本发明构思的一些示例实施例的3D半导体存储器件的平面图。图8A、8B和8C是分别沿图7的线A-A′、B-B′和C-C′截取的截面图。在示例实施例中，为了易于且便于说明的目的，将省略或简要提及对与图1和图2的示例实施例中相同技术特征的描述。换句话说，在下文中将主要详细描述该示例实施例与图1和图2的示例实施例之间的差异。
参考图7和图8A至图8C，堆叠结构SS可以设置在衬底SUB上或之上。例如，堆叠结构SS可以与栅电极GE一起沿第一方向D1延伸。即使未在附图中示出，也可以设置多个堆叠结构SS，并且可以沿第二方向D2布置多个堆叠结构SS。
参考图8A，堆叠结构SS可以包括顺序地堆叠在衬底SUB上的第一至第四层L1至L4。堆叠结构SS可以包括多于四层。示例实施例不限于此。第一至第四层L1至L4中的每一个可以包括第一绝缘层IL1、位线BL的水平部分BLh、半导体图案SP和栅电极GE。第一至第四层L1至L4中的每一个还可以包括电连接到半导体图案SP的数据存储元件DS。作为示例，示出了根据一些示例实施方式的第一至第四层L1至L4。在某些示例实施例中，附加层可以重复地堆叠在第四层L4上。
水平部分BLh、半导体图案SP和栅电极GE可以设置在第一绝缘层IL1上。第一绝缘层IL1可以将上层的水平部分BLh与下层的水平部分BLh竖直地间隔开。换句话说/例如，上层的水平部分BLh可以通过第一绝缘层IL1沿第三方向D3与下层的水平部分BLh间隔开。第一绝缘层IL1可以沿第三方向D3将上层的栅电极GE与下层的栅电极GE间隔开。
栅电极GE可以包括掺杂半导体材料(例如掺杂多晶硅)、导电金属氮化物、金属或金属-半导体化合物中的至少一种。半导体图案SP可以包括半导体材料，例如硅、锗或硅锗。第一绝缘层IL1可以包括氧化硅层、氮化硅层、氮氧化硅层、含碳氧化硅层、含碳氮化硅层或含碳氮氧化硅层中的至少一种。
第一至第四层L1至L4中的每一个的栅电极GE可以包括在半导体图案SP的第一表面SPa上(例如，在半导体图案SP上方)的第一栅电极GE1和在半导体图案SP的第二表面SPb上的第二栅电极GE2(例如，在半导体图案SP下方)。第二表面SPb可以沿第三方向D3与第一表面SPa相对。例如，第一表面SPa可以是半导体图案SP的顶表面，并且第二表面SPb可以是半导体图案SP的底表面。
第一栅电极GE1和第二栅电极GE2可以彼此竖直地间隔开，其中半导体图案SP介于第一栅电极GE1和第二栅电极GE2之间。换句话说/例如，半导体图案SP可以被夹在分别设置在其上和其下方的第一栅电极GE1与第二栅电极GE2之间。第一栅电极GE1和第二栅电极GE2可以沿第一方向D1延伸，并且可以彼此平行。例如，第一至第四层L1至L4中的每一个的栅电极GE可以与图1的字线WL之一相对应。
栅极绝缘层GI可以设置在半导体图案SP与第一和第二栅电极GE1和GE2之间。栅极绝缘层GI可以包括高k电介质层、氧化硅层、氮化硅层或氮氧化硅层中的至少一种。栅绝缘层GI可以围绕栅电极GE1和GE2。
根据一些示例实施例的存储单元晶体管可以具有双栅结构，其中第一栅电极GE1和第二栅电极GE2分别设置在晶体管的主体(例如，半导体图案SP)上和下。换句话说/例如，根据一些示例实施例的存储单元晶体管可以是以上参考图3所述的双栅晶体管。由于根据一些示例实施例的存储单元晶体管具有双栅结构，因此可以提高栅电极GE的沟道可控性。
参考图7和图8B，多个竖直绝缘体VIP可以设置为穿透堆叠结构SS。竖直绝缘体VIP中的每一个可以沿第二方向D2延伸。竖直绝缘体VIP可以沿第一方向D1布置。竖直绝缘体VIP可以包括氧化硅层、氮化硅层、氮氧化硅层、含碳氧化硅层、含碳氮化硅层或含碳氮氧化硅层中的至少一种。
竖直绝缘体VIP中的每一个可以包括第一竖直绝缘体VIP1、第二竖直绝缘体VIP2和延伸部EP。第一竖直绝缘体VIP1和第二竖直绝缘体VIP2中的每一个都可以穿透堆叠结构SS。延伸部EP可以水平延伸并可以连接(例如直接连接)彼此相邻的第一竖直绝缘体VIP1和第二竖直绝缘体VIP2。当在平面图中观察时，第一竖直绝缘体VIP1和第二竖直绝缘体VIP2可以具有沿第二方向D2延伸的条形状。第一竖直绝缘体VIP1可以沿第二方向D2与第二竖直绝缘体VIP2不对准，但是可以沿第一方向D1相对于第二竖直绝缘体VIP2偏移。
参考图8B，延伸部EP可以设置在与第一至第四层L1至L4中的每一个的半导体图案SP相同的水平处。延伸部EP可以不设置在设置有第一绝缘层IL1的水平处。延伸部EP可以不设置在设置有第一栅电极GE1的水平处。延伸部EP可以不设置在设置有第二栅电极GE2的水平处。
一个层中的半导体图案SP可以通过第一竖直绝缘体VIP1、第二竖直绝缘体VIP2和延伸部EP被划分成多个半导体图案SP，例如，多个半导体子图案SP。例如，第一半导体图案SP1和第二半导体图案SP2可以设置在第四层L4中。第二半导体图案SP2可以沿第一方向D1与第一半导体图案SP1相邻。第一半导体图案SP1和第二半导体图案SP2可以通过第一竖直绝缘体VIP1、第二竖直绝缘体VIP2和延伸部EP沿第一方向D1彼此间隔开。
如上所述，由于在第一栅电极GE1的周围未设置延伸部EP，因此可以在第一竖直绝缘体VIP1与第二竖直绝缘体VIP2之间设置第一栅电极GE1的一部分。由于在第二栅电极GE2的周围未设置延伸部EP，因此可以在第一竖直绝缘体VIP1与第二竖直绝缘体VIP2之间设置第二栅电极GE2的一部分。在第一竖直绝缘体VIP1与第二竖直绝缘体VIP2之间的第一栅电极GE1的部分和在第一竖直绝缘体VIP1与第二竖直绝缘体VIP2之间的第二栅电极GE2的部分可以分别形成连接部分CNP。
例如，参考图7和图8B，第一栅电极GE1的连接部分CNP可以将第一半导体图案SP1上的第一栅电极GE1连接(例如电连接)到第二半导体图案SP2上的第一栅电极GE1。如图7所示，第一半导体图案SP1上的第一栅电极GE1和第二半导体图案SP2上的第一栅电极GE1可以通过路径PAT彼此连接。
如上所述，一隔层中的半导体图案SP可以通过竖直绝缘体VIP彼此间隔开。然而，由于设置在第一竖直绝缘体VIP1与第二竖直绝缘体VIP2之间的连接部分CNP，因此一个层中的栅电极GE可以不被划分而是可以沿第一方向D1延伸。
因此，根据一些示例实施例的栅电极GE可以与沿第一方向D1布置的半导体图案SP在一个层中连续地相交，如以上参考图1和图2所述的栅电极GE。根据一些示例实施例的栅电极GE可以是或对应于参考图1所述的水平字线WL。
参考图7、图8A和图8B，第一至第四层L1至L4中的每一个的半导体图案SP可以通过竖直绝缘体VIP彼此间隔开并且可以沿第一方向D1布置。半导体图案SP可以具有沿第二方向D2从位线BL延伸的条形状(参见图8A)。即使未在附图中示出，但是半导体图案SP中的每一个可以包括沟道区、第一掺杂剂区和第二掺杂剂区。沟道区可以设置在第一掺杂剂区与第二掺杂剂区之间。
半导体图案SP可以具有第一端SPe1和沿第二方向D2与第一端SPe1相对的第二端SPe2。第一掺杂剂区可以设置在第一端SPe1处，并且第二掺杂剂区可以设置在第二端SPe2处。位线BL可以电连接到半导体图案SP的第一端SPe1。数据存储元件DS可以电连接到半导体图案SP的第二端SPe2。
参考图7、8A和8C，数据存储元件DS中的每一个可以包括第一电极EL1、电介质层DL和第二电极EL2。堆叠结构SS的数据存储元件DS可以共享单个电介质层DL和单个第二电极EL2。换句话说/例如，可以在堆叠结构SS中设置多个第一电极EL1，并且单个电介质层DL可以覆盖第一电极EL1的表面。单个第二电极LEL2可以设置在单个电介质层DL上。第一电极EL1中的每一个可以具有实心圆柱体形状。第二电极EL2可以设置在第一电极EL1的圆柱体的外表面上。
第一电极EL1可以分别连接到一个层中的半导体图案SP。参考图8C，一个层中的第一电极EL1可以通过第二竖直绝缘体VIP2彼此间隔开。一个层中的第一电极EL1可以沿第一方向D1布置。
第一电极EL1可以直接连接到半导体图案SP的第二端SPe2。例如，第一电极EL1可以包括金属硅化物(例如，硅化钴)。第二电极EL2可以包括金属材料(例如，钛、钽、钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)或掺杂的半导体材料(例如，掺杂的硅(例如掺杂的多晶硅)和/或掺杂的锗)中的至少一种。电介质层DL可以包括高K介电材料，例如氧化铪、铪-硅氧化物、氧化镧、氧化锆、锆-硅氧化物、氧化钽、氧化钛、钡-锶-钛氧化物、钡-钛氧化物、锶-钛氧化物、氧化锂、氧化铝、铅-钪-钽氧化物、铅铌酸锌或其任何组合。
参考图7和图8A，位线BL可以设置为穿透堆叠结构SS。位线BL可以通过竖直绝缘体VIP彼此间隔开。位线BL可以沿第一方向D1布置。
位线BL中的每一个可以包括堆叠在衬底SUB上的水平部分BLh和沿第三方向D3延伸的竖直部分BLv。竖直部分BLv可以将堆叠的水平部分BLh连接。换句话说/例如，根据一些示例实施例的位线BL可以是或对应于参考图1所述的竖直位线BL。
位线BL的水平部分BLh可以分别电连接到堆叠的半导体图案SP。硅化物图案SC可以设置在水平部分BLh与半导体图案SP的第一端SPe1之间。换句话说/例如，位线BL可以通过水平部分BLh和硅化物图案SC电连接到半导体图案SP。硅化物图案SC可以包括金属硅化物(例如，硅化钴)。隔离件SPC可以设置在水平部分BLh与栅电极GE之间。隔离件SPC可以使水平部分BLh和栅电极GE彼此电绝缘。
参考图7，当在平面图中观察时，位线BL的水平部分BLh可以不沿第二方向D2与数据存储元件DS的第一电极EL1对准。水平部分BLh可以沿第一方向D1相对于第一电极EL1偏移。
绝缘结构ISS可以设置为覆盖位线BL的竖直部分BLv的侧壁。绝缘结构ISS可以沿第一方向D1延伸。绝缘结构ISS可以包括氧化硅层、氮化硅层或氧氮化硅层中的至少一种。
图9、11、13、15、17和19是示出了根据本发明构思的一些示例实施例的用于制造/制作3D半导体存储器件的方法的平面图。图10、12、14A、16A、18A和20A是分别沿图9、11、13、15、17和19的线A-A′截取的截面图。图14B、16B、18B和20B是分别沿图13、15、17和19的线B-B′截取的截面图。
参考图9和图10，可以在衬底SUB上形成堆叠结构SS。堆叠结构SS的形成可以包括顺序地堆叠第一至第四层L1至L4。特别地，第一至第四层L1至L4中的每一个的形成可以包括：形成第一绝缘层IL1；在第一绝缘层IL1上形成第二绝缘层IL2；在第二绝缘层IL2上形成半导体层SL；以及在半导体层SL上形成第三绝缘层IL3。换句话说/例如，第一至第四层L1至L4中的每一个可以包括顺序堆叠的第一绝缘层IL1、第二绝缘层IL2、半导体层SL和第三绝缘层IL3。在一些示例实施例中，第一至第四层L1至L4中的每一个可以在一个制造步骤中(例如，在一个工具内和/或在一个工艺处理室内)形成；然而，示例实施例不限于此。
在某些示例实施例中，堆叠结构SS的形成可以包括：形成交替堆叠的第一半导体层和第二半导体层；以及用第一绝缘层IL1、第二绝缘层IL2和第三绝缘层IL3替换第二半导体层中的每一个。剩余的第一半导体层可以与半导体层SL相对应。这里，第一半导体层可以是诸如单晶硅层等硅层，并且第二半导体层可以是诸如单晶硅锗层等硅锗层。
第一至第三绝缘层IL1、IL2和IL3中的每一个可以包括氧化硅层、氮化硅层、氮氧化硅层、含碳氧化硅层、含碳氮化硅层或含碳氮氧化硅层中的至少一种。第二绝缘层IL2和第三绝缘层IL3可以包括相同的材料；然而，示例实施例不限于此。第二绝缘层IL2和第三绝缘层IL3可以包括相对于第一绝缘层IL1具有蚀刻选择性的材料。例如，第一绝缘层IL1可以包括氧化硅层，并且第二绝缘层IL2和第三绝缘层IL3可以包括氮化硅层。半导体层SL可以包括半导体材料，例如硅、锗或硅锗。
可以对堆叠结构SS进行图案化以形成穿透堆叠结构SS的第一孔HO1和第二孔HO2。第一孔HO1和第二孔HO2可以暴露衬底SUB的顶表面。第一孔HO1和第二孔HO2可以具有沿第二方向D2延伸的条形状。
第二孔HO2可以沿第二方向D2与第一孔HO1相邻地形成。第二孔HO2可以沿第二方向D2不与第一孔HO1对齐。第二孔HO2可以与第一孔HO1交替。例如，第一孔HO1可以形成为沿第一方向D1相对于第二孔HO2偏移。
第一孔HO1可以沿第一方向D1以恒定的间距布置。第二孔HO2可以沿第一方向D1以恒定的间距布置。第一孔HO1的间距可以基本上等于第二孔HO2的间距。
参考图11和图12，可以部分地蚀刻(例如，部分地各向同性地蚀刻)由第一孔HO1和第二孔HO2暴露的半导体层SL。例如，可以通过第一孔HO1和第二孔HO2执行选择性地蚀刻半导体层SL的湿蚀刻工艺。第一至第三绝缘层IL1、IL2和IL3可以在湿蚀刻工艺期间保留。半导体层SL可以在湿蚀刻工艺期间被部分地蚀刻，从而形成凹陷区DR。凹陷区DR可以将彼此相邻的第一孔HO1和第二孔HO2连接。
可以通过向第一孔HO1和第二孔HO2以及凹陷区DR填充绝缘材料(例如用化学气相沉积(CVD)工艺填充第一孔HO1和第二孔HO2)形成多个竖直绝缘体VIP。竖直绝缘体VIP中的每一个可以包括填充第一孔HO1的第一竖直绝缘体VIP1、填充第二孔HO2的第二竖直绝缘体VIP2和填充凹陷区DR的延伸部EP。彼此相邻的第一竖直绝缘体VIP1和第二竖直绝缘体VIP2可以通过延伸部EP彼此连接。延伸部EP可以设置在与半导体层SL相同的水平上。
竖直绝缘体VIP可以包括氧化硅层、氮化硅层、氮氧化硅层、含碳氧化硅层、含碳氮化硅层或含碳氮氧化硅层中的至少一种。竖直绝缘体VIP可以包括相对于第一绝缘层IL1、第二绝缘层IL2和第三绝缘层IL3具有蚀刻选择性的材料。
第一绝缘层IL1的一部分可以设置在彼此相邻的第一竖直绝缘体VIP1与第二竖直绝缘体VIP2之间。第二绝缘层IL2的一部分可以设置在彼此相邻的第一竖直绝缘体VIP1与第二竖直绝缘体VIP2之间。第三绝缘层IL3的一部分可以设置在彼此相邻的第一竖直绝缘体VIP1与第二竖直绝缘体VIP2之间。
竖直绝缘体VIP可以沿第一方向D1以恒定的间距布置。彼此相邻的竖直绝缘体VIP之间的半导体层SL可以被限定为半导体图案SP。换句话说/例如，竖直绝缘体VIP可以将半导体层SL划分成多个半导体图案SP。半导体图案SP可以通过竖直绝缘体VIP沿第一方向D1以恒定的间距布置。
参考图13、图14A和图14B，可以对堆叠结构SS进行图案化以形成沿第一方向D1延伸的第一沟槽TR1。第一沟槽TR1可以暴露衬底SUB的顶表面。沿第一方向D1延伸的堆叠结构SS的第一侧壁可以由第一沟槽TR1限定。第一至第三绝缘层IL1、IL2和IL3以及堆叠结构SS的半导体层SL可以通过第一沟槽TR1暴露。
通过第一沟槽TR1暴露的第二绝缘层IL2和第三绝缘层IL3可以被部分地蚀刻，例如使用各向同性蚀刻工艺被部分地蚀刻。例如，可以通过第一沟槽TR1执行选择性地蚀刻第二绝缘层IL2和第三绝缘层IL3的湿蚀刻工艺。半导体层SL和第一绝缘层IL1可以在湿蚀刻工艺期间保留。
由于第二绝缘层IL2和第三绝缘层IL3被部分地去除，因此可以形成第一凹槽RS1。第一凹槽RS1可以沿第二方向D2从第一沟槽TR1延伸。第一凹槽RS1中的每一个在第二方向D2上可以比第一竖直绝缘体VIP1更深。第一凹槽RS1中的每一个的一端可以形成在第一竖直绝缘体VIP1的一端与第二竖直绝缘体VIP2的一端之间。第一凹槽RS1中的每一个可以暴露在彼此相邻的竖直绝缘体VIP之间限定的半导体图案SP。特别地，彼此相邻的竖直绝缘体VIP之间的半导体图案SP的第一表面SPa和第二表面SPb可以通过第一凹槽RS1暴露。
参考图15、图16A和图16B，可以在第一凹槽RS1中共形地形成栅绝缘层GI。栅绝缘层GI可以覆盖暴露的半导体图案SP的第一表面SPa和第二表面SPb。栅绝缘层GI可以不完全填充第一凹槽RS1，而可以部分地填充第一凹槽RS1。栅绝缘层GI可以利用CVD工艺(例如利用等离子体增强CVD(PECVD)工艺和/或低压CVD(LPCVD)工艺)形成。
分别填充第一凹槽RS1的栅电极GE可以形成在栅绝缘层GI上。栅电极GE可以包括在半导体图案SP的第一表面SPa上的第一栅电极GE1和在半导体图案SP的第二表面SPb上的第二栅电极GE2。
第一栅电极GE1的一部分CNP1可以设置在第一竖直绝缘体VIP1与第二竖直绝缘体VIP2之间。第二栅电极GE2的一部分CNP2可以设置在第一竖直绝缘体VIP1与第二竖直绝缘体VIP2之间。设置在第一竖直绝缘体VIP1与第二竖直绝缘体VIP2之间的栅电极GE的一部分可以被限定为连接部分CNP(即，CNP1和CNP2)。
栅绝缘层GI和栅电极GE可以通过第一沟槽TR1凹陷。隔离件SPC可以形成在栅电极GE凹陷的区域中。隔离件SPC的形成可以包括在第一凹槽RS1中形成隔离件层以及湿蚀刻隔离件层。
随后，可以部分地蚀刻通过第一沟槽TR1暴露的半导体层SL。由于蚀刻了半导体层SL，因此可以在第一至第四层L1至L4中的每一个中形成第二凹槽RS2。第二凹槽RS2可以形成为，使得半导体层SL中的每一个的一端与隔离件SPC相邻。可以在一个层中形成多个第二凹槽RS2。一个层中的第二凹槽RS2可以通过竖直绝缘体VIP沿第一方向D1彼此间隔开。
参考图17、18A和18B，位线BL的水平部分BLh可以分别形成在第二凹槽RS2中。例如，可以通过在第二凹槽RS2中沉积导电材料来形成水平部分BLh。此后，可以通过第一沟槽TR1部分地去除第一绝缘层IL1。可以在通过去除第一绝缘层IL1而形成的区域中另外沉积导电材料，从而形成位线BL的竖直部分BLv。竖直部分BLv可以沿第三方向D3延伸，并且可以将堆叠的水平部分BLh彼此连接。
可以在位线BL与半导体图案SP中的每一个之间形成硅化物图案SC。硅化物图案SC的形成可以包括对通过第二凹槽RS2暴露的半导体图案SP执行硅化反应。
即使未在附图中示出，也可以在半导体图案SP中形成第一掺杂剂区。第一掺杂剂区的形成可以包括：在形成硅化物图案SC之前，用诸如硼、磷和/或砷等掺杂剂掺杂通过第二凹槽RS2暴露的半导体图案SP。
参考图19、图20A和图20B，绝缘结构ISS可以形成为填充第一沟槽TR1。绝缘结构ISS可以包括氧化硅层、氮化硅层或氧氮化硅层中的至少一种。
可以对堆叠结构SS进行图案化以形成沿第一方向D1延伸的第二沟槽TR2。第二沟槽TR2可以形成在堆叠结构SS的与第一沟槽TR1相对的一侧。第二沟槽TR2可以暴露衬底SUB的顶表面。沿第一方向D1延伸的堆叠结构SS的第二侧壁可以由第二沟槽TR2限定。第一至第三绝缘层IL1、IL2和IL3以及堆叠结构SS的半导体层SL可以通过第二沟槽TR2暴露。
通过第二沟槽TR2暴露的第二绝缘层IL2和第三绝缘层IL3可以被完全去除。例如，可以通过第二沟槽TR2执行选择性地蚀刻第二绝缘层IL2和第三绝缘层IL3的湿蚀刻工艺。半导体层SL和第一绝缘层IL1可以在湿蚀刻工艺期间保留。
由于剩余的第二绝缘层IL2和第三绝缘层IL3被完全去除，因此可以形成第三凹槽RS3。第三凹槽RS3可以从第二沟槽TR2朝向栅电极GE水平地延伸。
再次参考图7和图8A至图8C，可以对通过第三凹槽RS3暴露的半导体层SL执行硅化反应，并且因此可以形成第一电极EL1。由于通过硅化半导体层SL的暴露部分形成第一电极EL1，所以第一电极EL1可以分别直接连接到半导体图案SP。一个层中的第一电极EL1可以通过第二竖直绝缘体VIP2沿第一方向D1彼此间隔开。第一电极EL1中的每一个可以具有实心圆柱体形状。
即使未在附图中示出，也可以在形成第一电极EL1之前在半导体图案SP中形成第二掺杂剂区。第二掺杂剂区的形成可以包括：在形成第一电极EL1之前，用掺杂剂掺杂通过第三凹槽RS3暴露的半导体层SL。用于形成第二掺杂剂区的掺杂剂可以与用于形成第一掺杂剂区的掺杂剂相同或不同。
可以在第一电极EL1上共形地形成电介质层DL。电介质层DL可以覆盖第一电极EL1的暴露的外表面。电介质层DL可以部分地填充第三凹槽RS3。
可以在电介质层DL上形成第二电极EL2。第二电极EL2可以形成为完全填充第二沟槽TR2和第三凹槽RS3。第一电极EL1、电介质层DL和第二电极EL2可以构成/对应于数据存储元件DS。
图21是沿图7的线B-B’截取的截面图，以示出根据本发明构思的一些示例实施例的3D半导体存储器件。在一些示例实施例中，为了易于且便于说明的目的，将省略对与图7和图8A至图8C的示例实施例中相同的技术特征的描述。换句话说/例如，在下文中将主要详细描述示例实施例与图7和图8A至图8C的示例实施例之间的差异。
参考图7和图21，竖直绝缘体VIP可以不包括延伸部EP。栅电极GE可以围绕半导体图案SP的第一表面SPa、第二表面SPb、第一侧壁SPw1和第二侧壁SPw2。第一侧壁SPw1和第二侧壁SPw2可以是半导体图案SP的两个侧壁。
根据一些示例实施例的存储单元晶体管可以具有环绕栅(GAA)结构，其中栅电极GE围绕晶体管的主体(即，半导体图案SP)。例如，根据一些示例实施例的存储单元晶体管可以是以上参考图4所述的环绕栅(GAA)晶体管。由于根据一些示例实施例的存储单元晶体管具有环绕栅结构，因此可以改善栅电极GE的沟道可控性。
在根据一些示例实施例的用于制造半导体存储器件的方法中，以上参考图11和图12所述的竖直绝缘体VIP的延伸部EP可以由与第二绝缘层IL2和第三绝缘层IL3相同的绝缘材料形成。因此，当在随后的工艺中用栅电极GE代替第二绝缘层IL2和第三绝缘层IL3时，可以用栅电极GE代替延伸部EP以及第二绝缘层IL2和第三绝缘层IL3。因此，可以实现环绕栅结构。
图22和图23是沿图7的线A-A’截取的截面图，以示出根据本发明构思的一些示例实施例的3D半导体存储器件。为了易于且便于说明的目的，将省略对与图7和图8A至图8C的示例实施例中相同的技术特征的描述。换句话说，在下文中将主要详细描述示例实施例与图7和图8A至图8C的示例实施例之间的差异。
参考图7和图22，参考图1所述的单元阵列CA可以设置在衬底SUB上。单元阵列CA可以包括堆叠结构SS。外围电路区PER可以设置在单元阵列CA与衬底SUB之间。外围电路区PER可以包括用于操作单元阵列CA的电路，例如行驱动器电路和/或地址解码电路和/或感测放大器电路。
在一些示例实施例中，外围电路区PER可以包括外围晶体管PTR、外围互连线PIL以及竖直地连接外围互连线PIL的外围触点PCNT。即使未在附图中示出，外围互连线PIL也可以通过贯穿接触电连接至单元阵列CA。蚀刻停止层ESL可以附加设置在单元阵列CA与外围电路区PER之间。
如以上参考图1和图2所述，根据一些示例实施例的半导体存储器件可以具有外围电路上单元(COP)结构，其中存储单元设置在外围电路区上。由于外围电路区PER和单元阵列CA是三维堆叠的，所以可以减小半导体存储器件的面积，并且可以实现电路的高集成密度。
参考图7和图23，单元阵列CA可以设置在第一衬底SUB1上。第二衬底SUB2可以设置在单元阵列CA上。外围电路区PER可以设置在第二衬底SUB2上。外围电路区PER可以包括用于操作单元阵列CA的电路。
根据一些示例实施例的用于制造半导体存储器件的方法可以包括：在第一衬底SUB1上形成单元阵列CA；在第二衬底SUB2上形成外围电路区PER；以及通过晶片键合方法将第二衬底SUB2键合到单元阵列CA上。
如以上参考图1和图6所述，根据一些示例实施例的半导体存储器件可以具有单元上外围电路(POC)结构，其中外围电路区设置在存储单元上。由于单元阵列CA和外围电路区PER是三维堆叠的，因此可以减小半导体存储器件的面积，并且可以实现电路的高集成密度。
图24是示出了根据本发明构思的一些示例实施例的3D半导体存储器件的平面图。图25A和图25B是分别沿图24的线B-B’和D-D’截取的截面图。在一些示例实施例中，为了易于且便于说明的目的，将省略对与图7和图8A至图8C的示例实施例中相同的技术特征的描述。换句话说，在下文中将主要详细描述一些示例实施例与图7和图8A至图8C的示例实施例之间的差异。沿图24的线A-A’和C-C’截取的截面图可以分别与图8A和8C的截面图基本上相同。
参考图24、25A、25B、8A和8C，竖直绝缘体VIP中的每一个的第一竖直绝缘体VIP1和第二竖直绝缘体VIP2可以沿第二方向D2彼此对准。第二竖直绝缘体VIP2可以沿第二方向D2与第一竖直绝缘体VIP1间隔开。栅电极GE的连接部分CNP可以设置在第一竖直绝缘体VIP1与第二竖直绝缘体VIP2之间。由于第一竖直绝缘体VIP1与第二竖直绝缘体VIP2之间的连接部分CNP，栅电极GE可以不被划分而是可以沿第一方向D1连续地延伸。
除了上述竖直绝缘体VIP的形状之外，根据一些示例实施例的半导体存储器件的其他特征可以与以上参考图7和图8A至图8C所述的半导体存储器件的对应特征基本上相同。
图26是示出了根据本发明构思的一些示例实施例的3D半导体存储器件的平面图。图27A、27B和27C是分别沿图26的线A-A’、B-B’和D-D’截取的截面图。在一些示例实施例中，为了易于且便于说明的目的，将省略对与图7和图8A至图8C的示例实施例中相同的技术特征的描述。换句话说，在下文中将主要详细描述一些示例实施例与图7和图8A至图8C的示例实施例之间的差异。沿图26的线C-C’截取的截面图可以与图8C的截面图基本上相同。
参考图26、27A至27C和8C，可以限定穿透堆叠结构SS的第三孔HO3。第三孔HO3中的每一个可以穿透堆叠的半导体图案SP的中心部分。当在平面图中观察时，第三孔HO3可以沿第一方向D1以恒定的间距布置。第三孔HO3的平面形状可以是圆形形状。绝缘柱VPL可以分别设置在第三孔HO3中。绝缘柱VPL可以穿透沿第一方向D1延伸的栅电极GE，并且可以沿着栅电极GE在第一方向D1上布置。例如，绝缘柱VPL可以包括氧化硅层、氮化硅层、氮氧化硅层、含碳氧化硅层、含碳氮化硅层或含碳氮氧化硅层中的至少一种。
参考图26，栅电极GE可以具有沿第二方向D2彼此相对的第一侧壁SW1和第二侧壁SW2。第一侧壁SW1和第二侧壁SW2可以具有弯曲的轮廓。第一侧壁SW1可以具有朝向位线BL突出的形状，并且第二侧壁SW2可以具有朝向第一电极EL1突出的形状。例如，第一侧壁SW1的曲率中心和第二侧壁SW2的曲率中心可以与绝缘柱VPL的中心基本上重合。隔离件SPC可以设置在栅电极GE的第一侧壁SW1和第二侧壁SW2中的每一个上。
竖直绝缘体VIP中的每一个的第一竖直绝缘体VIP1和第二竖直绝缘体VIP2可以沿第二方向D2彼此对齐。栅电极GE的连接部分CNP可以设置在第一竖直绝缘体VIP1与第二竖直绝缘体VIP2之间。由于第一竖直绝缘体VIP1与第二竖直绝缘体VIP2之间的连接部分CNP，因此栅电极GE可以不被划分而是可以沿第一方向D1连续地延伸。
图28、30、32和34是示出了根据本发明构思的一些示例实施例的用于制造3D半导体存储器件的方法的平面图。图29、31、33A和35A是分别沿图28、30、32和34的线A-A’截取的截面图。图33B和图35B是分别沿图32和图34的线B-B′截取的截面图。
参考图28和图29，可以在衬底SUB上形成堆叠结构SS。堆叠结构SS的形成可以包括顺序地堆叠第一至第四层L1至L4。第一至第四层L1至L4中的每一个可以包括：第一绝缘层IL1；在第一绝缘层IL1上的第二绝缘层IL2；在第二绝缘层IL2上的半导体层SL；以及在半导体层SL上的第三绝缘层IL3。
第一孔HO1和第二孔HO2可以形成为穿透堆叠结构SS。第二孔HO2可以沿第二方向D2与第一孔HO1相邻地形成。第二孔HO2可以沿第二方向D2与第一孔HO1对准。
参考图30和图31，通过第一孔HO1和第二孔HO2暴露的半导体层SL可以被部分地蚀刻以形成凹陷区DR。可以通过用绝缘材料填充第一孔HO1和第二孔HO2以及凹陷区DR来形成多个竖直绝缘体VIP。竖直绝缘体VIP可以沿第一方向D1以恒定的间距布置。彼此相邻的竖直绝缘体VIP之间的半导体层SL可以被限定为半导体图案SP。
参考图32、图33A和图33B，可以形成穿透堆叠结构SS的第三孔HO3。第三孔HO3可以形成在彼此相邻的竖直绝缘体VIP之间。第三孔HO3可以穿透半导体图案SP的中心。第三孔HO3可以沿第一方向D1以恒定的间距布置。
通过第三孔HO3暴露的第二绝缘层IL2和第三绝缘层IL3可以被部分地蚀刻以形成第四凹槽RS4。例如，可以通过第三孔HO3执行选择性地蚀刻第二绝缘层IL2和第三绝缘层IL3的湿蚀刻工艺。半导体层SL和第一绝缘层IL1可以在湿蚀刻工艺期间保留。
可以在湿蚀刻工艺中从第三孔HO3各向同性地执行蚀刻，并且因此第四凹槽RS4可以从第三孔HO3水平地延伸。再次参考图32，当在平面图中观察时，第四凹槽RS4的侧壁可以具有弯曲的轮廓。
参考图34、图35A和图35B，可以在第四凹槽RS4中形成隔离件SPC。隔离件SPC可以部分地填充第四凹槽RS4。栅绝缘层GI和栅电极GE可以形成在第四凹槽RS4中。此后，可以通过第三孔HO3执行各向异性蚀刻工艺以完全去除填充第三孔HO3的材料。因此，堆叠的栅电极GE可以不彼此竖直连接。
随后，可以执行与以上参考图17至图20B和图7至图8C所述的制造工艺基本上相同的制造工艺。例如，沿第三方向D3延伸的位线BL可以形成在堆叠结构SS的一侧处。数据存储元件DS可以形成在堆叠结构SS的相对侧处。
在根据本发明构思的示例实施例的3D半导体存储器件中，栅电极可以三维地设置在存储单元晶体管的主体上。因此，可以提高栅电极的沟道可控性。
在根据本发明构思的示例实施例的3D半导体存储器件中，位线可以竖直地形成，并且字线可以水平地形成。因此，当三维地实现存储单元阵列时，可以减少工艺缺陷并且可以提高器件的可靠性。
尽管已经参考一些示例实施例描述了本发明构思，但是对于本领域普通技术人员来说显而易见的是，在不脱离本发明构思的精神和范围的情况下，可以进行各种改变和修改。因此，应当理解，上述示例实施例不是限制性的，而是说明性的。因此，本发明构思的范围将由所附权利要求及其等同物的最宽允许解释来确定，并且不应受限于或限制于之前的说明。

Claims (20)

1.一种半导体存储器件，包括：
堆叠结构，包括竖直堆叠在衬底上的多个层，其中，所述多个层中的每一个包括半导体图案、在所述半导体图案上沿第一方向延伸的栅电极以及电连接到所述半导体图案的数据存储元件；
多个竖直绝缘体，穿透所述堆叠结构，所述多个竖直绝缘体中的至少一个沿所述第一方向布置；以及
位线，在所述堆叠结构的一侧上竖直延伸，
其中，所述位线将所述半导体图案电连接，
所述多个竖直绝缘体中的每一个包括第一竖直绝缘体和与所述第一竖直绝缘体相邻的第二竖直绝缘体，以及
所述栅电极包括在所述第一竖直绝缘体与所述第二竖直绝缘体之间的连接部分。
2.根据权利要求1所述的半导体存储器件，其中，所述多个竖直绝缘体将所述半导体图案划分成多个子图案，以及
其中，所述子图案沿所述第一方向布置。
3.根据权利要求2所述的半导体存储器件，其中，所述多个竖直绝缘体中的每一个还包括：
延伸部，将所述第一竖直绝缘体和所述第二竖直绝缘体连接，
其中，彼此相邻的所述子图案通过所述第一竖直绝缘体、所述第二竖直绝缘体和所述延伸部沿所述第一方向彼此间隔开。
4.根据权利要求1所述的半导体存储器件，其中，所述数据存储元件包括：
第一电极，电连接到所述半导体图案；
第二电极，在所述第一电极上；以及
电介质层，在所述第一电极与所述第二电极之间。
5.根据权利要求1所述的半导体存储器件，其中，所述栅电极包括：
第一栅电极，在所述半导体图案的第一表面上；以及
第二栅电极，在所述半导体图案的第二表面上，所述第二表面与所述第一表面相对。
6.根据权利要求1所述的半导体存储器件，其中，所述栅电极在所述半导体图案的顶表面、底表面、第一侧壁和第二侧壁上。
7.根据权利要求1所述的半导体存储器件，其中，所述位线包括：
堆叠的水平部分，分别电连接到堆叠的半导体图案；以及
竖直部分，将所述堆叠的水平部分连接并竖直延伸。
8.根据权利要求1所述的半导体存储器件，其中，所述第二竖直绝缘体沿所述第一方向相对于所述第一竖直绝缘体偏移。
9.根据权利要求1所述的半导体存储器件，其中，所述第二竖直绝缘体沿第二方向与所述第一竖直绝缘体对齐，所述第二方向与所述第一方向相交。
10.根据权利要求1所述的半导体存储器件，其中，所述栅电极具有沿第二方向彼此相对的第一侧壁和第二侧壁，所述第二方向与所述第一方向相交，以及
其中，所述第一侧壁和所述第二侧壁中的每一个是弯曲的。
11.一种半导体存储器件，包括：
堆叠结构，包括竖直堆叠在衬底上的多个层，其中，所述多个层中的每一个包括半导体图案、在所述半导体图案上沿第一方向延伸的栅电极以及电连接到所述半导体图案的数据存储元件；
竖直绝缘体，穿透所述堆叠结构，所述竖直绝缘体沿与所述第一方向相交的第二方向延伸；以及
位线，在所述堆叠结构的一侧上竖直延伸，
其中，所述半导体图案包括沿所述第一方向彼此间隔开的第一半导体子图案和第二半导体子图案，其中所述竖直绝缘体介于所述第一半导体子图案和所述第二半导体子图案之间，
所述竖直绝缘体包括第一竖直绝缘体和与所述第一竖直绝缘体相邻的第二竖直绝缘体，
所述栅电极包括在所述第一竖直绝缘体与所述第二竖直绝缘体之间的连接部分，以及
所述第一半导体图案上的所述栅电极通过所述连接部分连接到所述第二半导体图案上的所述栅电极。
12.根据权利要求11所述的半导体存储器件，其中，所述位线包括：
堆叠的水平部分，电连接到所述半导体图案中的相应半导体图案；以及
竖直部分，将所述堆叠的水平部分连接并竖直延伸。
13.根据权利要求11所述的半导体存储器件，其中，所述栅电极包括：
第一栅电极，在所述半导体图案的第一表面上；以及
第二栅电极，在所述半导体图案的第二表面上，所述第二表面与所述第一表面相对。
14.根据权利要求11所述的半导体存储器件，其中，所述栅电极在所述半导体图案的顶表面、底表面、第一侧壁和第二侧壁上。
15.根据权利要求11所述的半导体存储器件，其中，所述数据存储元件包括：
第一电极，电连接到所述半导体图案；
第二电极，在所述第一电极上；以及
电介质层，在所述第一电极与所述第二电极之间。
16.一种半导体存储器件，包括：
位线，在衬底上沿第一方向延伸，所述第一方向垂直于所述衬底的顶表面；
半导体图案，从所述位线沿第二方向延伸，所述第二方向平行于所述衬底的所述顶表面，所述半导体图案具有沿所述第一方向彼此相对的第一表面和第二表面；
第一栅电极和第二栅电极，分别在所述半导体图案的所述第一表面和所述第二表面上，所述第一栅电极和所述第二栅电极沿第三方向延伸，所述第一栅电极和所述第二栅电极彼此平行，所述第三方向平行于所述衬底的所述顶表面并与所述第二方向相交；以及
数据存储元件，电连接到所述半导体图案。
17.根据权利要求16所述的半导体存储器件，其中，所述第一栅电极和所述第二栅电极沿所述第一方向彼此间隔开。
18.根据权利要求16所述的半导体存储器件，还包括：
绝缘柱，穿透所述半导体图案以及所述第一栅电极和所述第二栅电极，
其中，所述第一栅电极和所述第二栅电极中的每一个具有沿所述第二方向彼此相对的第一侧壁和第二侧壁，以及
所述第一侧壁和所述第二侧壁中的每一个是弯曲的。
19.根据权利要求16所述的半导体存储器件，其中，所述数据存储元件包括：
第一电极，电连接到所述半导体图案；
第二电极，在所述第一电极上；以及
电介质层，在所述第一电极与所述第二电极之间。
20.根据权利要求16所述的半导体存储器件，还包括：
外围电路区，在所述衬底上，
其中，所述位线、所述半导体图案、所述第一栅电极和所述第二栅电极以及所述数据存储元件与单元阵列的存储单元相对应，以及
所述存储单元和所述外围电路区沿所述第一方向堆叠。
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