CN112635471A - 半导体存储器件及其制造方法 - Google Patents

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CN112635471A CN202010822815.3A CN202010822815A CN112635471A CN 112635471 A CN112635471 A CN 112635471A CN 202010822815 A CN202010822815 A CN 202010822815A CN 112635471 A CN112635471 A CN 112635471A
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Abstract

公开了半导体存储器件及其制造方法。可以提供该方法，包括：通过在衬底上交替堆叠多个第一绝缘层和多个第二绝缘层来形成模制结构；对模制结构进行图案化以形成第一沟槽，第一沟槽暴露模制结构的第一内侧壁；使用衬底作为种子，在第一沟槽中生长竖直半导体层，使得竖直半导体层覆盖第一内侧壁；对模制结构进行图案化以形成第二沟槽，第二沟槽暴露模制结构的第二内侧壁；通过从模制结构中经由第二沟槽选择性地去除第二绝缘层来形成多个凹陷；以及使用竖直半导体层作为种子，在相应的凹陷中水平生长多个水平半导体层。

Description

半导体存储器件及其制造方法
相关申请的交叉引用
本专利申请要求于2019年10月8日向韩国知识产权局递交的韩国专利申请No.10-2019-0124864的优先权，其公开内容通过引用全部合并于此。
技术领域
本发明构思涉及半导体器件和/或其制造方法，并且更具体地，涉及具有改善的电特性的半导体存储器件和/或其制造方法。
背景技术
半导体器件已经高度集成以满足消费者所需的半导体器件的高性能和低制造成本。因为半导体器件的集成是决定产品价格的重要因素，所以对高集成度半导体器件的需求不断增长。典型的二维或平面半导体器件的集成度主要由单位存储单元所占据的面积决定，因此它很大程度上受用于形成精细图案的技术水平的影响。然而，精细图案化所需的极其昂贵的处理设备可能对于增加二维或平面半导体器件的集成度造成了实际限制。因此，已经提出了具有三维布置的存储单元的三维半导体存储器件。
发明内容
本发明构思的一些示例实施例提供了具有改善的电特性和提高的可靠性的三维半导体存储器件。
本发明构思的一些示例实施例提供了制造具有改善的电特性和提高的可靠性的三维半导体存储器件的方法。
根据本发明构思的示例实施例，一种制造半导体存储器件的方法包括：通过在衬底上交替堆叠多个第一绝缘层和多个第二绝缘层来形成模制结构；对所述模制结构进行图案化以形成第一沟槽，所述第一沟槽暴露所述模制结构的第一内侧壁；使用所述衬底作为种子，在所述第一沟槽中生长竖直半导体层，使得所述竖直半导体层覆盖所述第一内侧壁；对所述模制结构进行图案化以形成第二沟槽，所述第二沟槽暴露所述模制结构的第二内侧壁；通过从所述模制结构中经由所述第二沟槽选择性地去除所述第二绝缘层来形成多个凹陷；以及使用所述竖直半导体层作为种子，在相应的凹陷中水平生长多个水平半导体层。
根据本发明构思的示例实施例，一种半导体存储器件包括：堆叠结构，包括在衬底上竖直堆叠的多个层，所述多个层中的每个层包括在第一方向上延伸的位线和在第二方向上从所述位线延伸的半导体图案，所述第二方向与所述第一方向相交；栅电极，穿透所述堆叠结构，并且沿包括在所述多个层中的每个层中的半导体图案竖直地延伸；以及数据存储元件，电连接至所述半导体图案。数据存储元件可以包括：第一电极，电连接至所述半导体图案；第二电极，在所述第一电极上；以及介电层，在所述第一电极与所述第二电极之间。半导体图案可以具有晶格缺陷，所述晶格缺陷从所述半导体图案的底表面朝向所述半导体图案的顶表面倾斜地延伸。
根据本发明构思的示例实施例，一种半导体存储器件包括：堆叠结构，包括在衬底上竖直堆叠的多个层，所述多个层中的每个层包括绝缘层、在所述绝缘层上在第一方向上延伸的位线和在第二方向上从所述位线延伸的半导体图案，所述第二方向与所述第一方向相交；栅电极，穿透所述堆叠结构，并且沿包括在所述多个层中的每个层中的半导体图案竖直地延伸；以及数据存储元件，电连接至所述半导体图案。数据存储元件可以包括：第一电极，电连接至所述半导体图案；第二电极，在所述第一电极上；以及介电层，在所述第一电极与所述第二电极之间。半导体图案中可以具有晶格缺陷。晶格缺陷可以相对于所述半导体图案下方的所述绝缘层的顶表面成50°至60°的角度。
附图说明
图1示出了示出根据本发明构思的示例实施例的三维半导体存储器件的单元阵列的简化电路图。
图2示出了用于显示根据本发明构思示例实施例的三维半导体存储器件的透视图。
图3示出了用于显示根据本发明构思示例实施例的三维半导体存储器件的透视图。
图4A、图4B和图4C分别示出了沿图3的线IVA-IVA’、IVB-IVB’和IVC-IVC’截取的截面图。
图5A、图6A、图7A、图8A、图9A和图10A示出了用于显示根据本发明构思示例实施例的形成堆叠结构的方法的平面图。
图5B、图6B、图7B、图8B、图9B和图10B分别示出了沿图5A的线V-V′、图6A的线VI-VI’、图7A的线VII-VII′、图8A的线VIII-VIII’、图9A的线IX-IX′和图10A的线X-X′截取的截面图。
图11、图13、图15、图17、图19、图21和图23示出了用于显示根据本发明构思示例实施例的制造三维半导体存储器件的方法的平面图。
图12A、图14A、图16A、图18A、图20A、图22A和24A分别示出了沿图11的线XIIA-XIIA′、图13的线XIVA-XIVA′、图15的线XVIA-XVIA′、图17的线XVIIIA-XVIIIA′、图19的线XXA-XXA′、图21的线XXIIA-XXIIA′和图23的线XXIVA-XXIVA′截取的截面图。
图12B、图14B、图16B、图18B、图20B、图22B和图24B分别示出了沿图11的线XIIB-XIIB′、图13的线XIVB-XIVB′、图15的线XVIB-XVIB′、图17的线XVIIIB-XVIIIB′、图19的线XXB-XXB′、图21的线XXIIB-XXIIB′和图23的线XXIVB-XXIVB′截取的截面图。
具体实施方式
图1示出了示出根据本发明构思的示例实施例的三维半导体存储器件的单元阵列的简化电路图。
参照图1，根据本发明构思的示例实施例的三维半导体存储器件可以包括单元阵列，该单元阵列包括多个子单元阵列SCA。子单元阵列SCA可以沿第二方向D2布置。
每个子单元阵列SCA可以包括多条位线BL、多条字线WL和多个存储单元晶体管MCT。一个存储单元晶体管MCT可以设置在一条字线WL和一条位线BL之间。
位线BL可以是与衬底间隔开且布置在衬底上的导电图案(例如，金属线)。位线BL可以在第一方向D1上延伸。一个子单元阵列SCA中的位线BL可以在竖直方向(例如，第三方向D3)上彼此间隔开。
字线WL可以是在竖直方向(例如，第三方向D3)上从衬底延伸的导电图案(例如，金属线)。一个子单元阵列SCA中的字线WL可以在第一方向D1上彼此间隔开。
存储单元晶体管MCT的栅极可以连接至字线WL，并且存储单元晶体管MCT的源极可以连接至位线BL。每个存储单元晶体管MCT可以包括数据存储元件DS。例如，数据存储元件DS可以是电容器，并且存储单元晶体管MCT的漏极可以连接至电容器。
图2示出了用于显示根据本发明构思示例实施例的三维半导体存储器件的透视图。
参照图1和图2，衬底SUB上可以设置有参照图1讨论的多个子单元阵列SCA之一。例如，衬底SUB可以是硅衬底、锗衬底或硅锗衬底。
例如，衬底SUB上可以设置有包括第一层L1、第二层L2和第三层L3的堆叠结构SS。堆叠结构SS的第一层L1、第二层L2和第三层L3可以在竖直方向(例如，第三方向D3)上间隔开并堆叠。第一层L1、第二层L2和第三层L3中的每一个可以包括多个半导体图案SP、多个数据存储元件DS和位线BL。
每个半导体图案SP可以具有在第二方向D2上延伸的线性形状、条形形状或柱形形状之一。半导体图案SP可以包括例如硅、锗或硅锗。每个半导体图案SP可以包括沟道区CH、第一杂质区SD1和第二杂质区SD2。沟道区CH可以插入在第一杂质区SD1和第二杂质区SD2之间。沟道区CH可以对应于参考图1讨论的存储单元晶体管MCT的沟道。第一杂质区SD1和第二杂质区SD2可以对应于参考图1讨论的存储单元晶体管MCT的源极和漏极。
第一杂质区SD1和第二杂质区SD2可以是如下区域：在每个区域中半导体图案SP掺杂有杂质。第一杂质区SD1和第二杂质区SD2可以分别具有n型导电性或p型导电性。
数据存储元件DS可以连接至半导体图案SP的相应端。数据存储元件DS可以对应地连接至半导体图案SP的第二杂质区SD2。数据存储元件DS可以是能够存储数据的存储器元件。每个数据存储元件DS可以是使用电容器、磁性隧道结图案或包括相变材料的可变电阻构件之一的存储器元件。例如，每个数据存储元件DS可以是电容器。
每条位线BL可以具有在第一方向D1上延伸的线性形状或条形形状。位线BL可以沿第三方向D3彼此间隔开并堆叠。位线BL可以包括导电材料。例如，导电材料可以包括掺杂的半导体材料(例如，掺杂的硅或掺杂的锗)、导电的金属氮化物材料(例如，氮化钛或氮化钽)、金属材料(例如，钨、钛或钽)和金属半导体化合物(例如，硅化钨、硅化钴或硅化钛)中的一种。位线BL可以对应于参考图1讨论的位线BL。
在第一层L1、第二层L2和第三层L3中，下面将代表性地详细描述第一层L1。第一层L1的半导体图案SP可以在第一方向D1上彼此间隔开。第一层L1的半导体图案SP可以位于相同的第一水平。第一层L1的位线BL可以连接至第一层L1的半导体图案SP的端部。例如，位线BL可以直接连接至第一杂质区SD1。又例如，位线BL可以通过金属硅化物电连接至第一杂质区SD1。第一层L1的以上详细描述也可以相同或基本上类似地适用于第二层L2和第三层L3。
衬底SUB上可以设置有穿透堆叠结构SS的栅电极GE。栅电极GE可以具有在第三方向D3上延伸的线性形状或条形形状。栅电极GE可以布置在第一方向D1上。当在平面图中观察时，半导体图案SP可以堆叠在一对栅电极GE之间。每个栅电极GE可以在竖直堆叠的多个半导体图案SP的侧壁上竖直延伸。
例如，第一对栅电极GE可以与第一层L1的半导体图案SP中的第一半导体图案、第二层L2的半导体图案SP中的第一半导体图案、以及第三层L3的半导体图案SP中的第一半导体图案相邻。第二对栅电极GE可以与第一层L1的半导体图案SP中的第二半导体图案、第二层L2的半导体图案SP中的第二半导体图案、以及第三层L3的半导体图案SP中的第二半导体图案相邻。
栅电极GE可以与半导体图案SP的沟道区CH相邻。栅电极GE可以设置在沟道区CH的侧壁上并且可以在第三方向D3上延伸。栅极绝缘层GI可以插入在栅电极GE和沟道区CH之间。栅极绝缘层GI可以包括高k介电层、氧化硅层、氮化硅层、氮氧化硅层或其组合。例如，高k介电层可以包括以下中的一种或多种：氧化铪、氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钛钡、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽或铌酸铅锌。
栅电极GE可以包括导电材料，该导电材料可以是掺杂的半导体材料、导电的金属氮化物材料、金属材料或金属-半导体化合物中的一种。栅电极GE可以对应于参考图1讨论的字线WL。
衬底SUB上可以设置有沿堆叠结构SS的一个侧表面在第一方向D1上延伸的绝缘结构ISS。绝缘结构ISS可以包括氧化硅层、氮化硅层或氧氮化硅层中的一种或多种。
尽管未示出，但是介电材料可以填充堆叠结构SS中的空白空间。例如，介电材料可以包括氧化硅层、氮化硅层或氧氮化硅层中的一种或多种。
图3示出了用于显示根据本发明构思示例实施例的三维半导体存储器件的透视图。图4A、图4B和图4C分别示出了沿图3的线IVA-IVA’、IVB-IVB’和IVC-IVC’截取的截面图。在下面的描述中，将省略与上面参照图1和图2讨论的技术特征重复的技术特征的详细描述，并且将详细讨论它们的差异。
参照图3和图4A至图4C，堆叠结构SS可以设置在衬底SUB上。堆叠结构SS可以在第一方向D1上延伸。尽管未示出，但是堆叠结构SS可以设置为多个，并且多个堆叠结构SS可以在第二方向D2上布置。
堆叠结构SS可以包括顺序地堆叠在衬底SUB上的第一层L1、第二层L2、第三层L3和第四层L4。第一层L1、第二层L2、第三层L3和第四层L4中的每一个可以包括第一绝缘层IL1、半导体图案SP和位线BL。第一层L1、第二层L2、第三层L3和第四层L4是根据本发明构思示例实施例的示例，并且一个或多个附加层可以堆叠在第四层L4上。
半导体图案SP和位线BL可以设置在第一绝缘层IL1上。半导体图案SP和位线BL可以彼此平行地设置在第一绝缘层IL1上。第一绝缘层IL1可以竖直地(例如，在第三方向D3上)将上层的半导体图案SP与下层的半导体图案SP分开。第一绝缘层IL1可以在第三方向D3上将上层的位线BL与下层的位线BL分开。
第一层L1、第二层L2、第三层L3和第四层L4中的每一个的位线BL可以在第一方向D1上延伸。位线BL可以位于与半导体图案SP相同的水平。位线BL的一个侧壁可以面对半导体图案SP的一个侧壁。位线BL的一个侧壁可以接触半导体图案SP的一个侧壁。
半导体图案SP可以包括诸如硅、锗或硅锗的半导体材料。例如，半导体图案SP可以包括单晶硅。至少一个半导体图案SP可以在其中具有晶格缺陷LD。晶格缺陷LD可以从半导体图案SP的底表面朝向半导体图案SP的顶表面倾斜地延伸。晶格缺陷LD可以相对于第一绝缘层IL1的顶表面成50°至60°的角度θ1。例如，角度θ1可以是约54.7°。
第一绝缘层IL1可以包括选自氧化硅层、氮化硅层、氮氧化硅层、含碳氧化硅层、含碳氮化硅层或含碳氮氧化硅层中的一个。
第一层L1、第二层L2、第三层L3和第四层L4中的每一个的半导体图案SP可以设置为多个。第一层L1、第二层L2、第三层L3和第四层L4中的每一个的多个半导体图案SP中的每个半导体图案SP可以具有在第二方向D2上从位线BL延伸的条形形状。每个半导体图案SP可以包括沟道区CH、第一杂质区SD1和第二杂质区SD2。沟道区CH可以插入在第一杂质区SD1和第二杂质区SD2之间。位线BL可以电连接至半导体图案SP的第一杂质区SD1。
孔HO可以限定为穿透堆叠结构SS。孔HO可以位于一对相邻的半导体图案SP之间。栅电极GE可以在穿透堆叠结构SS的孔HO中沿竖直方向(例如，第三方向D3)延伸。例如，栅电极GE可以穿透堆叠结构SS。
栅电极GE可以包括在半导体图案SP的沟道区CH的相对侧上的第一栅电极GE1和第二栅电极GE2。例如，第一栅电极GE1和第二栅电极GE2可以构成单条字线WL。又例如，第一栅电极GE1可以是字线WL，并且第二栅电极GE2可以是背栅极。
栅极绝缘层GI可以插入在每个栅电极GE和每个半导体图案SP之间。栅极绝缘层GI可以包括高k介电层、氧化硅层、氮化硅层、氮氧化硅层或其组合。
可以提供竖直绝缘层VIP来填充孔HO。竖直绝缘层VIP可以覆盖栅电极GE。例如，竖直绝缘层VIP可以插入在孔HO中彼此面对的一对栅电极GE之间。竖直绝缘层VIP可以插入在一对相邻的半导体图案SP之间。竖直绝缘层VIP可以包括氧化硅层、氮化硅层或氧氮化硅层中的一种或多种。
数据存储元件DS可以设置为与相应的半导体图案SP电连接。每个数据存储元件DS可以包括第一电极EL1、介电层DL和第二电极EL2。堆叠结构SS中的数据存储元件DS可以共享一个介电层DL和一个第二电极EL2。例如，可以在堆叠结构SS中设置多个第一电极EL1，并且一个介电层DL可以覆盖第一电极EL1的表面。可以在一个介电层DL上设置一个第二电极EL2。每个第一电极EL1可以具有一端开口的圆柱形形状。第二电极EL2可以填充第一电极EL1的圆柱形内部。
第一电极EL1和第二电极EL2中的每一个可以包括金属材料(例如，钛、钽、钨、铜或铝)、导电金属氮化物材料(例如，氮化钛或氮化钽)以及掺杂的半导体材料(例如，掺杂的硅或掺杂的锗)中的一种或多种。介电层DL可以包括高k介电材料(例如，氧化铪、氧化硅铪、氧化镧、氧化锆、氧化硅锆、氧化钽、氧化钛、氧化钡锶钛、氧化钛钡、氧化钛锶、氧化锂、氧化铝、氧化铅钪钽、铌酸锌铅或其组合)。
第一硅化物图案SC1可以插入在位线BL和半导体图案SP之间。第二硅化物图案SC2可以插入在半导体图案SP和第一电极EL1之间。位线BL可以通过第一硅化物图案SC1电连接至第一杂质区SD1。第一电极EL1可以通过第二硅化物图案SC2电连接至第二杂质区SD2。第一硅化物图案SC1和第二硅化物图案SC2可以包括金属硅化物(例如，硅化钴)。
图5A、图6A、图7A、图8A、图9A和图10A示出了用于显示根据本发明构思示例实施例的用于形成堆叠结构的方法的平面图。图5B、图6B、图7B、图8B、图9B和图10B分别示出了沿图5A的线V-V′、图6A的线VI-VI’、图7A的线VII-VII′、图8A的线VIII-VIII’、图9A的线IX-IX′和图10A的线X-X′截取的截面图。
参照图5A和图5B，可以在衬底SUB上形成模制结构MS。模制结构MS的形成可以包括在衬底SUB上交替堆叠第一绝缘层IL1和第二绝缘层IL2。
第一绝缘层IL1和第二绝缘层IL2可以包括氧化硅层、氮化硅层、氮氧化硅层、含碳氧化硅层、含碳氮化硅层或含碳氮氧化硅层中的一种。第一绝缘层IL1和第二绝缘层IL2可以相对于彼此具有蚀刻选择性。例如，第一绝缘层IL1可以由氧化硅层(例如，SiO)形成，并且第二绝缘层IL2可以由氮化硅层(例如，SiN)形成。
可以对模制结构MS进行图案化以形成第一沟槽TR1。第一沟槽TR1可以在第一方向D1上延伸。第一沟槽TR1可以以规则的间距在第二方向D2上布置。第一沟槽TR1可以暴露衬底SUB的顶表面。
参照图6A和图6B，竖直半导体层VSL和第三绝缘层IL3可以填充每个第一沟槽TR1。例如，间隔物可以覆盖第一沟槽TR1的内壁。在间隔物上，第三绝缘层IL3可以完全填充第一沟槽TR1。可以选择性地去除间隔物，然后可以在去除间隔物的空间中形成竖直半导体层VSL。
可以通过使用衬底SUB的顶表面作为种子的选择性外延生长工艺来形成竖直半导体层VSL。竖直半导体层VSL可以沿着衬底SUB的晶体结构而单晶生长。例如，竖直半导体层VSL可以是单晶硅层。第一沟槽TR1可以暴露模制结构MS的内壁，并且竖直半导体层VSL可以覆盖模制结构MS的内壁。
参照图7A和图7B，可以对模制结构MS进行图案化以在相邻的第一沟槽TR1之间形成第二沟槽TR2。第二沟槽TR2可以在平行于第一沟槽TR1的第一方向D1上延伸。多个第二沟槽TR2可以以规则的间距在第二方向D2上布置。例如，第二沟槽TR2之间的间距可以与第一沟槽TR1之间的间距相同或基本相似。
第二沟槽TR2可以暴露模制结构MS的其他内壁。第二沟槽TR2可以暴露模制结构MS的第二绝缘层IL2，并且第二绝缘层IL2可以被选择性地去除。去除第二绝缘层IL2可以包括执行选择性地蚀刻第二绝缘层IL2的湿法蚀刻工艺。可以在去除第二绝缘层IL2的空间处限定第一凹陷RS1。第一凹陷RS1可以暴露竖直半导体层VSL。
参照图8A和图8B，水平半导体层HSL可以填充每个第一凹陷RS1。水平半导体层HSL的形成可以包括执行使用竖直半导体层VSL作为种子的选择性外延生长工艺。可以在第二方向D2上从竖直半导体层VSL生长水平半导体层HSL。选择性外延生长工艺可以继续，直到水平半导体层HSL完全填充第一凹陷RS1为止。
水平半导体层HSL可以沿着竖直半导体层VSL的晶体结构而单晶生长。例如，水平半导体层HSL可以是单晶硅层。水平半导体层HSL可以夹在其上方(overlying)和下方(underlying)的第一绝缘层IL1之间。
当在填充第一凹陷RS1时选择性地外延生长水平半导体层HSL时，水平半导体层HSL可以具有晶格缺陷LD，晶格缺陷LD是由于水平半导体层HSL与第一绝缘层IL1之间的晶体结构的差异而出现的。例如，至少一个水平半导体层HSL可以包括晶格缺陷LD。晶格缺陷LD可以从水平半导体层HSL的底表面朝向顶表面倾斜地延伸。晶格缺陷LD可以相对于第一绝缘层IL1的顶表面成50°至60°的角度θ1。例如，角度θ1可以是约54.7°。
参照图9A和图9B，牺牲层(例如，多晶硅层)可以部分地填充第二沟槽TR2，然后可以执行硅修整工艺以去除过度生长的水平半导体层HSL。因此，可以提供其中第一绝缘层IL1与水平半导体层HSL交替堆叠的堆叠结构SS。
堆叠结构SS可以插入在第一沟槽TR1和第二沟槽TR2之间。堆叠结构SS可以在第一方向D1上延伸。可以沿第二方向D2以规则的间距布置多个堆叠结构SS。例如，堆叠结构SS可以包括第一层L1至第四层L4。第一层L1至第四层L4中的每一个可以包括第一绝缘层IL1和水平半导体层HSL。晶格缺陷LD可以包括在堆叠结构SS的水平半导体层HSL中的至少一个水平半导体层HSL中。
随后，第四绝缘层IL4可以填充第二沟槽TR2。第四绝缘层IL4可以插入在第二方向D2上彼此相邻的堆叠结构SS之间。
参照图10A和图10B，可以从第一沟槽TR1中选择性地去除第三绝缘层IL3。在去除第三绝缘层IL3之后，可以选择性地去除竖直半导体层VSL。竖直半导体层VSL的去除可以包括执行硅修整工艺。此后，可以形成第五绝缘层IL5以填充第一沟槽TR1。
图11、图13、图15、图17、图19、图21和图23示出了示出根据本发明构思的示例实施例的制造三维半导体存储器件的方法的平面图。图12A、图14A、图16A、图18A、图20A、图22A和24A分别示出了沿图11的线XIIA-XIIA′、图13的线XIVA-XIVA′、图15的线XVIA-XVIA′、图17的线XVIIIA-XVIIIA′、图19的线XXA-XXA′、图21的线XXIIA-XXIIA′和图23的线XXIVA-XXIVA′截取的截面图。图12B、图14B、图16B、图18B、图20B、图22B和图24B分别示出了沿图11的线XIIB-XIIB′、图13的线XIVB-XIVB′、图15的线XVIB-XVIB′、图17的线XVIIIB-XVIIIB′、图19的线XXB-XXB′、图21的线XXIIB-XXIIB′和图23的线XXIVB-XXIVB′截取的截面图。图11、图13、图15、图17、图19、图21和图23示出了图10A中描绘的截面XI的放大平面图。
参照图11、图12A和图12B，衬底SUB上可以设置有以上图10A和图10B中示出的堆叠结构SS。第一沟槽TR1和第二沟槽TR2可以被限定在堆叠结构SS的相对侧上。第一沟槽TR1可以填充有第五绝缘层IL5，并且第二沟槽TR2可以填充有第四绝缘层IL4。例如，堆叠结构SS可以插入在第四绝缘层IL4和第五绝缘层IL5之间。下面将描述在堆叠结构SS中仅示出第一层L1至第四层L4的示例。然而，本发明构思不限于此，并且堆叠结构SS还可以包括重复地堆叠在第四层L4上的一个或多个附加层。
堆叠结构SS的第一层L1至第四层L4中的每个层可以包括第一绝缘层IL1和第一绝缘层IL1上的水平半导体层HSL。水平半导体层HSL可以包括半导体材料，例如，单晶硅。第一绝缘层IL1可以包括选自氧化硅层、氮化硅层、氮氧化硅层、含碳氧化硅层、含碳氮化硅层或含碳氮氧化硅层中的一种。如上所述，至少一个水平半导体层HSL可以包括晶格缺陷LD。以下附图省略了晶格缺陷LD的图示。
参照图13、图14A和图14B，可以对堆叠结构SS进行图案化以形成穿透堆叠结构SS的孔HO。每个孔HO可以具有在第二方向D2上延伸的线性形状或条形形状。孔HO可以沿第一方向D1彼此间隔开地布置。孔HO可以在一个水平半导体层HSL上限定多个半导体图案SP。例如，半导体图案SP可以由一对相邻的孔HO限定。每个半导体图案SP可以具有在第二方向D2上延伸的条形形状。半导体图案SP可以沿第二方向D1以规则的间距布置。
参照图15、图16A和图16B，可以在每个孔HO中形成栅电极GE和栅极绝缘层GI。例如，可以在孔HO中形成栅极绝缘层和栅电极层，然后可以对栅极绝缘层和栅电极层进行图案化以形成栅极绝缘层GI和栅电极GE。堆叠结构SS可以具有暴露于孔HO的内侧壁，并且栅电极GE和栅极绝缘层GI可以沿堆叠结构SS的内侧壁在第三方向D3上延伸。栅电极GE可以包括设置在半导体图案SP的相对侧上的第一栅电极GE1和第二栅电极GE2。
在形成栅电极GE之后，可以形成竖直绝缘层VIP以填充孔HO。竖直绝缘层VIP可以包括氧化硅层、氮化硅层或氧氮化硅层中的一种或多种。
参照图17、图18A和图18B，位线BL可以取代水平半导体层HSL的除了半导体图案SP之外的部分。例如，可以选择性地去除第五绝缘层IL5以暴露堆叠结构SS的暴露于第一沟槽TR1的一个侧壁。可以执行湿法蚀刻工艺以选择性地蚀刻该暴露于第一沟槽TR1的一个侧壁上的水平半导体层HSL。蚀刻工艺可以部分地去除水平半导体层HSL。可以在去除水平半导体层HSL的位置上沉积导电材料，从而形成位线BL。位线BL可以在第一方向D1上延伸。位线BL可以电连接至半导体图案SP。
第一硅化物图案SC1可以形成在位线BL与每个半导体图案SP之间。第一硅化物图案SC1的形成可以包括：在形成第一硅化物图案SC1之前，对通过部分地去除水平半导体层HSL而暴露的半导体图案SP进行硅化反应。
第一杂质区SD1可以形成在相应的半导体图案SP中。第一杂质区SD1的形成可以包括：在形成位线BL之前，将掺杂杂质引入到半导体图案SP的通过水平半导体层HSL的部分去除而暴露的端部中。
参照图19、图20A和图20B，可以形成绝缘结构ISS以填充第一沟槽TR1。绝缘结构ISS可以包括氧化硅层、氮化硅层或氧氮化硅层中的一种或多种。可以选择性地去除第四绝缘层IL4以暴露堆叠结构SS的暴露于第二沟槽TR2的其他侧壁。第二沟槽TR2可以暴露竖直绝缘层VIP的侧壁、堆叠结构SS的第一绝缘层IL1的侧壁、以及堆叠结构SS的半导体图案SP的侧壁。
参照图21、图22A和图22B，暴露于第二沟槽TR2的半导体图案SP可以被部分去除以形成第二凹陷RS2。第二凹陷RS2的形成可以包括执行湿法蚀刻工艺以选择性地蚀刻暴露于第二沟槽TR2的半导体图案SP。
第二凹陷RS2可以朝向位线BL水平地延伸。第二凹陷RS2可以被第一绝缘层IL1和竖直绝缘层VIP围绕。第二凹陷RS2可以在第一方向D1上具有第一宽度W1。第一宽度W1可以与半导体图案SP的宽度相同或基本相似。
可以通过第二凹陷RS2选择性地蚀刻竖直绝缘层VIP，因此第二凹陷RS2可以在第一方向D1上扩展。因为竖直绝缘层VIP被选择性地蚀刻，所以竖直绝缘层VIP可以在其邻近第二凹陷RS2的部分处被去除。上述扩展可以允许第二凹陷RS2在第一方向D1上具有第二宽度W2。第二宽度W2可以大于第一宽度W1。
第二硅化物图案SC2可以形成在暴露于第二凹陷RS2的半导体图案SP上。第二硅化物图案SC2的形成可以包括对暴露于第二凹陷RS2的半导体图案SP进行硅化反应。
第二杂质区SD2可以形成在相应的半导体图案SP中。第二杂质区SD2的形成可以包括：在形成第二硅化物图案SC2之前，将掺杂杂质引入到暴露于第二凹陷RS2的半导体图案SP中。
参照图23、图24A和图24B，第一电极EL1可以形成在相应的第二凹陷RS2中。例如，第一电极EL1的形成可以包括：在第二凹陷RS2中共形地形成第一电极层，并且执行湿法蚀刻工艺以将第一电极层划分为多个第一电极EL1。因此，第一电极EL1可以具有一端开口的圆柱形形状。
返回参考图3、图4A至图4C，可以在第一电极EL1上共形地形成介电层DL。介电层DL可以覆盖第一电极EL1的暴露的表面。第二电极EL2可以形成在介电层DL上。第二电极EL2可以完全填充第二沟槽TR2和第二凹陷RS2。第一电极EL1、介电层DL和第二电极EL2可以构成数据存储元件DS。
在根据本发明构思的一些示例实施例的器件制造方法中，竖直半导体层VSL和水平半导体层HSL可以用于形成竖直堆叠的半导体图案SP，每个半导体图案SP均具有与衬底SUB的晶体结构相同的晶体结构。例如，根据本发明构思的一些示例实施例，半导体图案SP可以由用作半导体存储器件的沟道的单晶硅形成。因此，本发明构思的半导体存储器件可以改善可靠性和电特性。
根据本发明构思的一些示例实施例，三维半导体存储器件可以包括由单晶硅形成并用作沟道的堆叠半导体图案。因此，三维半导体存储器件可以改善电特性。
根据本发明构思的一些示例实施例，一种器件制造方法可以从竖直半导体层同时生长水平半导体层。例如，水平半导体层可以沿竖直半导体层的晶体结构形成。因此，可以容易地实现三维半导体存储器件并提高器件的可靠性。
尽管已经参考附图讨论了本发明构思的一些示例实施例，应该理解的是在不脱离本发明构思的精神和范围的情况下可以进行各种形式和细节上的改变。因此，应该理解，上述公开的示例实施例在所有方面仅是说明性的而非限制性的。

Claims (20)

1.一种制造半导体存储器件的方法，所述方法包括：
通过在衬底上交替堆叠多个第一绝缘层和多个第二绝缘层来形成模制结构；
对所述模制结构进行图案化以形成第一沟槽，所述第一沟槽暴露所述模制结构的第一内侧壁；
使用所述衬底作为种子，在所述第一沟槽中生长竖直半导体层，使得所述竖直半导体层覆盖所述第一内侧壁；
对所述模制结构进行图案化以形成第二沟槽，所述第二沟槽暴露所述模制结构的第二内侧壁；
通过从所述模制结构中经由所述第二沟槽选择性地去除所述第二绝缘层来形成多个凹陷；以及
使用所述竖直半导体层作为种子，在相应的凹陷中水平生长多个水平半导体层。
2.根据权利要求1所述的方法，其中，所述竖直半导体层被生长为具有沿着所述衬底的第一晶体结构的单晶结构。
3.根据权利要求2所述的方法，其中，所述水平半导体层被生长为具有沿着所述竖直半导体层的第二晶体结构的单晶结构。
4.根据权利要求1所述的方法，其中，当生长所述水平半导体层时，在所述水平半导体层中的至少一个中发生晶格缺陷。
5.根据权利要求4所述的方法，其中，所述晶格缺陷从所述水平半导体层中的相应水平半导体层的底表面朝向所述相应水平半导体层的顶表面倾斜地延伸。
6.根据权利要求1所述的方法，其中，从所述竖直半导体层同时生长所述水平半导体层。
7.根据权利要求1所述的方法，其中，形成所述竖直半导体层包括：
在所述第一沟槽中形成覆盖所述第一内侧壁的间隔物；
形成填充所述第一沟槽的第三绝缘层；以及
用所述竖直半导体层取代所述间隔物。
8.根据权利要求7所述的方法，还包括：
在水平生长所述水平半导体层之后，选择性地去除所述第三绝缘层；以及
选择性地去除所述竖直半导体层。
9.根据权利要求1所述的方法，还包括：
图案化所述水平半导体层以形成在第一方向上布置的多个半导体图案；
形成在所述第一方向上延伸的位线，使得所述半导体图案电连接至所述位线；以及
形成电连接至所述半导体图案中的每一个的数据存储元件。
10.根据权利要求9所述的方法，还包括：
形成沿所述半导体图案竖直延伸的栅电极。
11.一种半导体存储器件，包括：
堆叠结构，包括在衬底上竖直堆叠的多个层，所述多个层中的每个层包括在第一方向上延伸的位线和在第二方向上从所述位线延伸的半导体图案，所述第二方向与所述第一方向相交；
栅电极，穿透所述堆叠结构，并且沿所述多个层中的每个层中包括的半导体图案竖直地延伸；以及
数据存储元件，电连接至所述半导体图案，
其中，所述数据存储元件包括：
第一电极，电连接至所述半导体图案；
第二电极，在所述第一电极上；和
介电层，在所述第一电极与所述第二电极之间，并且
其中，所述半导体图案具有晶格缺陷，所述晶格缺陷从所述半导体图案的底表面朝向所述半导体图案的顶表面倾斜地延伸。
12.根据权利要求11所述的器件，其中，所述半导体图案包括单晶硅。
13.根据权利要求11所述的器件，还包括：
第一硅化物图案，在所述半导体图案与所述位线之间；以及
第二硅化物图案，在所述半导体图案与所述第一电极之间。
14.根据权利要求11所述的器件，其中，所述半导体图案包括：
第一杂质区，电连接至所述位线；
第二杂质区，电连接至所述第一电极；以及
沟道区，在所述第一杂质区与所述第二杂质区之间并与所述栅电极相邻。
15.根据权利要求11所述的器件，其中，所述栅电极包括：
第一栅电极，与所述半导体图案的第一侧相邻；以及
第二栅电极，与所述半导体图案的第二侧相邻，所述第二侧与所述第一侧相对。
16.一种半导体存储器件，包括：
堆叠结构，包括在衬底上竖直堆叠的多个层，所述多个层中的每个层包括绝缘层、在所述绝缘层上在第一方向上延伸的位线以及在第二方向上从所述位线延伸的半导体图案，所述第二方向与所述第一方向相交；
栅电极，穿透所述堆叠结构，并且沿所述多个层中的每个层中包括的半导体图案竖直地延伸；以及
数据存储元件，电连接至所述半导体图案，
其中，所述数据存储元件包括：
第一电极，电连接至所述半导体图案；
第二电极，在所述第一电极上；和
介电层，在所述第一电极与所述第二电极之间，
其中，所述半导体图案中具有晶格缺陷，并且
其中，所述晶格缺陷相对于所述半导体图案下方的所述绝缘层的顶表面成50°至60°的角度。
17.根据权利要求16所述的器件，其中，所述半导体图案包括单晶硅。
18.根据权利要求16所述的器件，还包括：
第一硅化物图案，在所述半导体图案与所述位线之间；以及
第二硅化物图案，在所述半导体图案与所述第一电极之间。
19.根据权利要求16所述的器件，其中，所述半导体图案包括：
第一杂质区，电连接至所述位线；
第二杂质区，电连接至所述第一电极；以及
沟道区，在所述第一杂质区与所述第二杂质区之间并与所述栅电极相邻。
20.根据权利要求16所述的器件，其中，所述栅电极包括：
第一栅电极，与所述半导体图案的第一侧相邻；以及
第二栅电极，与所述半导体图案的第二侧相邻，所述第二侧与所述第一侧相对。
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