WO2024016393A1 - 一种半导体结构及其制备方法 - Google Patents

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WO2024016393A1
WO2024016393A1 PCT/CN2022/110611 CN2022110611W WO2024016393A1 WO 2024016393 A1 WO2024016393 A1 WO 2024016393A1 CN 2022110611 W CN2022110611 W CN 2022110611W WO 2024016393 A1 WO2024016393 A1 WO 2024016393A1
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WO
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electrode
layer
semiconductor
contact structure
wall
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PCT/CN2022/110611
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English (en)
French (fr)
Inventor
黄猛
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长鑫存储技术有限公司
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Definitions

  • the present disclosure relates to the field of semiconductor manufacturing technology, and in particular, to a semiconductor structure and a manufacturing method thereof.
  • DRAM Dynamic Random Access Memory
  • embodiments of the present disclosure provide a semiconductor structure and a manufacturing method thereof.
  • a semiconductor structure including:
  • the stacked structure including semiconductor layers extending along a first direction and spaced apart in a second direction and a third direction, the first direction and the second direction being parallel to The direction of the substrate plane, and the first direction is perpendicular to the second direction, and the third direction is a direction perpendicular to the substrate plane;
  • the contact structure includes a first end and a second end in a first direction, the first end of the contact structure is connected to the semiconductor layer, and the material of the contact structure includes metal silicide;
  • the storage node extends along the first direction and is connected to the second end of the corresponding contact structure.
  • the material of the contact structure includes cobalt silicide or titanium silicide.
  • it also includes:
  • the capacitor hole extends along the first direction
  • the storage node is located in the capacitor hole; the storage node includes a first electrode, a dielectric layer and a second electrode; the first electrode extends along a first direction and is connected to the second end of the corresponding contact structure.
  • the first electrode covers the inner wall of the capacitor hole
  • the dielectric layer covers the inner wall of the first electrode and the end surface of the first electrode away from the contact structure along the first direction;
  • the second electrode covers the inner wall of the dielectric layer and fills the capacitor hole.
  • the stacked structure along the first direction, includes a first region and a second region located on both sides of the contact structure;
  • the semiconductor structure also includes:
  • a first insulating layer located between two adjacent semiconductor layers along the third direction in the first region
  • a second insulation layer is located between the two adjacent storage nodes along the third direction in the second area;
  • the width of the second insulating layer along the third direction ranges from 5 nm to 10 nm.
  • the first electrode is cup-shaped opening along the first direction
  • the dielectric layer covers the inner wall and outer wall of the first electrode
  • the second electrode covers the inner wall and the outer wall of the dielectric layer.
  • it also includes:
  • the conductive layer covers the inner wall of the second electrode, fills the capacitor hole, and fills the gap between two adjacent storage nodes.
  • it also includes:
  • the first support structure covers the side walls of the contact structure in the second direction and the third direction, and is filled between two adjacent contact structures.
  • a method for manufacturing a semiconductor structure including:
  • a stacked structure pre-layer is formed on the substrate, the stacked structure pre-layer includes a first semiconductor material layer and a second semiconductor material layer alternately stacked along a third direction; the third direction is perpendicular to the substrate the direction of the plane;
  • a silicide reaction is performed on the first semiconductor material layer exposed by the opening to form a contact structure, the contact structure is used to connect a storage node, and the material of the contact structure includes metal silicide.
  • the material of the contact structure includes cobalt silicide or titanium silicide.
  • the method further includes:
  • a first support structure is filled in the opening, and the first support structure covers the side walls of the contact structure in the second direction and the third direction.
  • the opening divides the stacked structure pre-layer into a first area and a second area
  • An insulating layer is formed at the position of the second semiconductor material layer removed by etching; the insulating layer includes a first insulating layer located in the first region and a second insulating layer located in the second region.
  • the method further includes:
  • a storage node is formed in the capacitor hole, and the storage node includes a first electrode, a dielectric layer and a second electrode; the first electrode extends along a first direction and is connected to a corresponding contact structure.
  • forming a storage node in the capacitor hole includes:
  • a second electrode is formed on the inner wall of the dielectric layer, and the second electrode fills the capacitor hole.
  • it also includes:
  • the second insulating layer is thinned so that the width of the thinned second insulating layer along the third direction ranges from 5 nm to 10 nm.
  • forming a storage node in the capacitor hole includes:
  • a first electrode is formed on the inner wall of the capacitor hole, and the first electrode is cup-shaped opening along the first direction;
  • a second electrode is formed on the inner wall and outer wall of the dielectric layer.
  • it also includes:
  • a conductive layer is formed on an inner wall of the second electrode and a gap between adjacent storage nodes, and the conductive layer fills the capacitor hole.
  • a contact structure connected to the corresponding semiconductor layer and a storage node connected to the contact structure can be formed in a self-aligned manner, and the material of the contact structure is metal silicide.
  • the storage node formed in this way is The contact resistance can be reduced when the contact structure is connected.
  • Figure 1a is a perspective view of a semiconductor structure provided by an embodiment of the present disclosure
  • Figure 1b is a top view of a semiconductor structure provided by an embodiment of the present disclosure.
  • Figure 1c is a cross-sectional view along various viewing angles in Figure 1b;
  • Figure 1d is a schematic structural diagram of a storage node of the semiconductor structure in Figure 1a;
  • Figure 2a is a perspective view of a semiconductor structure provided by another embodiment of the present disclosure.
  • Figure 2b is a top view of a semiconductor structure provided by another embodiment of the present disclosure.
  • Figure 2c is a cross-sectional view along various viewing angles in Figure 2b;
  • Figure 2d is a schematic structural diagram of the memory structure of the semiconductor structure in Figure 2a;
  • Figure 3 is a schematic flow chart of a method for manufacturing a semiconductor structure provided by an embodiment of the present disclosure
  • FIGS. 4a to 4m are schematic structural diagrams of the semiconductor structure during the preparation process according to embodiments of the present disclosure.
  • 5a to 5c are schematic structural diagrams of a semiconductor structure during the preparation process according to another embodiment of the present disclosure.
  • FIG. 1 a is a perspective view of a semiconductor structure provided by an embodiment of the present disclosure.
  • FIG. 1 b is a top view of a semiconductor structure provided by an embodiment of the present disclosure.
  • FIG. 1 c is a cross-sectional view along various viewing angles in FIG. 1 b.
  • the semiconductor structure includes:
  • the stacked structure located on the substrate 10.
  • the stacked structure includes semiconductor layers 21 extending along a first direction and spaced apart in a second direction and a third direction.
  • the first direction and the second direction are directions parallel to the plane of the substrate 10.
  • the first direction is perpendicular to the second direction
  • the third direction is a direction perpendicular to the plane of the substrate 10;
  • the contact structure 30 includes a first end and a second end in a first direction, the first end of the contact structure 30 is connected to the semiconductor layer 21, and the material of the contact structure 30 includes metal silicide;
  • the storage node 40 extends along the first direction and is connected to the second end of the corresponding contact structure 30 .
  • a contact structure connected to the corresponding semiconductor layer and a storage node connected to the contact structure can be formed in a self-aligned manner, and the material of the contact structure is metal silicide.
  • the storage node formed in this way is The contact resistance can be reduced when the contact structure is connected.
  • the substrate 10 may be a silicon substrate, a germanium substrate, a silicon germanium substrate, a silicon carbide substrate, an SOI (Silicon On Insulator) substrate or a GOI (Germanium On Insulator) substrate.
  • Insulator) substrate, etc. it can also be a substrate including other element semiconductors or compound semiconductors, such as a glass substrate or a III-V compound substrate (such as a gallium nitride substrate or a gallium arsenide substrate, etc.). It can also be It is a stacked structure, such as Si/SiGe, etc., or other epitaxial structures, such as SGOI (silicon germanium on insulator), etc.
  • the semiconductor structure further includes a bit line BL (not shown), which is located at an end of the semiconductor layer 21 away from the contact structure 30 .
  • the material of the bit line BL includes tungsten (W), copper (Cu), titanium (Ti), tantalum (Ta), titanium nitride (TiN), tantalum nitride (TaN), metal suicide, metal alloy or any combination thereof .
  • Word lines WL (not shown) and memory cell transistors (not shown) may be formed in the semiconductor layer 21 .
  • the gate electrode of the memory cell transistor may be connected to the word line WL, the source region of the memory cell transistor may be connected to the bit line BL, and the drain region of the memory cell transistor may be connected to the contact structure.
  • the material of the word line WL includes tungsten (W), copper (Cu), titanium (Ti), tantalum (Ta), titanium nitride (TiN), tantalum nitride (TaN), metal silicide, metal alloy or any combination thereof .
  • the material of the semiconductor layer 21 includes but is not limited to silicon.
  • the material of the contact structure includes cobalt silicide or titanium silicide. Using cobalt silicide or titanium silicide as the material of the contact structure can reduce the contact resistance when subsequent storage nodes come into contact with the contact structure.
  • Figure 1d is a schematic structural diagram of a storage node of the semiconductor structure in Figure 1a.
  • Figure 2a is a perspective view of a semiconductor structure provided by another embodiment of the present disclosure.
  • Figure 2b is a top view of a semiconductor structure provided by another embodiment of the present disclosure.
  • Figure 2c is a cross-sectional view along various viewing angles in Figure 2b.
  • Figure 2d is a view of the semiconductor structure in Figure 2a.
  • the semiconductor structure further includes: a capacitor hole 401 extending along the first direction;
  • the storage node 40 is located in the capacitor hole 401; the storage node 40 includes a first electrode 41, a dielectric layer 42 and a second electrode 43; the first electrode 41 extends along the first direction and is connected to the second end of the corresponding contact structure 30.
  • the materials of the first electrode 41 and the second electrode 43 include tungsten (W), copper (Cu), titanium (Ti), tantalum (Ta), titanium nitride (TiN), tantalum nitride (TaN), metal suicide, One or more metal alloys, such as titanium nitride (TiN).
  • the material of the dielectric layer 42 includes a high-K dielectric material, and the high-K dielectric material may include hafnium element.
  • high-K dielectric materials may include, but are not limited to, aluminum oxide (Al 2 O 3 ), tantalum oxide (Ta 2 O 3 ), titanium oxide (TiO 2 ), yttrium oxide (Y 2 O 3 ), Zirconium oxide (ZrO 2 ), zirconium silicon oxide ( ZrSix O y ), hafnium oxide (HfO 2 ), hafnium silicon oxide (HfSi x O y ), hafnium silicon oxynitride (HfSiON), hafnium zirconate Salt (HfZrO 4 ), lanthanum oxide (La 2 O 3 ), lanthanum aluminum oxide (LaAl x O y ), lanthanum hafnium oxide (LaHf x O y ), hafnium aluminum oxide (HfAl x O y
  • the first electrode 41 covers the inner wall of the capacitor hole 401;
  • the dielectric layer 42 covers the inner wall of the first electrode 41 and the end surface of the first electrode 41 away from the contact structure 30 along the first direction;
  • the second electrode 43 covers the dielectric layer 42, and fill the capacitor hole 401.
  • the storage node forms a single-sided capacitor structure.
  • the stacked structure includes a first region 201 and a second region 202 located on both sides of the contact structure 30;
  • Semiconductor structures also include:
  • the first insulating layer 22 is located between two adjacent semiconductor layers 21 along the third direction in the first region 201;
  • the second insulation layer 23 is located between two adjacent storage nodes 40 along the third direction in the second area 202;
  • the width of the second insulating layer 23 along the third direction ranges from 5 nm to 10 nm.
  • Setting the width of the second insulating layer to 5 nm to 10 nm can reduce capacitor leakage and reduce sensing margin loss, and can ensure the volume of the storage node 40 and avoid wasting space.
  • the material of the first insulating layer 22 and the second insulating layer 23 may include one or more of an oxide (eg, silicon oxide), a nitride (eg, silicon nitride), and an oxynitride (eg, silicon oxynitride). .
  • an oxide eg, silicon oxide
  • a nitride eg, silicon nitride
  • an oxynitride eg, silicon oxynitride
  • the semiconductor structure further includes: a vertical insulating layer 24 that runs through the stacked structure and includes a first vertical insulating layer 241 located in the first region 201 and a second vertical insulating layer 241 located in the second region 202 .
  • the material of the vertical insulating layer 24 may include one or more of an oxide (eg, silicon oxide), a nitride (eg, silicon nitride), and an oxynitride (eg, silicon oxynitride).
  • an oxide eg, silicon oxide
  • a nitride eg, silicon nitride
  • an oxynitride eg, silicon oxynitride
  • the semiconductor structure further includes: a first support structure 61 covering the sidewalls of the contact structure 30 in the second direction and the third direction and filling between two adjacent contact structures 30 .
  • the first support structure can play the role of supporting the contact structure, and at the same time, the first support structure can also play the role of insulation and isolation, isolating adjacent contact structures.
  • the semiconductor structure further includes: a second support structure 62 , the second support structure 62 is located at an end of the storage node 40 away from the contact structure 30 , and the second support structure 62 covers parts of the storage node 40 in the second direction and the third direction. side walls, and is filled between the ends of two adjacent storage nodes 40 .
  • the second support structure can support the storage node and prevent the device from collapsing easily.
  • the materials of the first support structure 61 and the second support structure 62 include but are not limited to silicon nitride (SiN).
  • the first electrode 41 is cup-shaped and opens along the first direction; the dielectric layer 42 covers the inner wall and the outer wall of the first electrode 41 ; the second electrode 43 covers the inner wall and the outer wall of the dielectric layer 42 . outer wall.
  • the storage node forms a double-sided capacitor structure, and the double-sided capacitor structure can have a larger capacitance.
  • the stacked structure includes a first region 201 and a second region 202 located on both sides of the contact structure 30;
  • Semiconductor structures also include:
  • the first insulating layer 22 is located between two adjacent semiconductor layers 21 along the third direction in the first region 201 .
  • the second region does not include the second insulating layer.
  • the semiconductor structure further includes: a vertical insulating layer 24 that runs through the stacked structure and includes a first vertical insulating layer 241 located in the first region 201 ; the first vertical insulating layer 241 is located along the first region 201 . between two adjacent semiconductor layers 21 and two adjacent first insulating layers 22 in two directions.
  • the vertical insulation layer 24 only includes the first vertical insulation layer 241 and does not include the second vertical insulation layer located in the second region.
  • the semiconductor structure further includes: a conductive layer 50 covering the inner wall of the second electrode 43, filling the capacitor hole 401, and filling the gap between two adjacent storage nodes 40.
  • the conductive layer can be used as a conductive material to connect multiple second electrodes in parallel so that multiple storage nodes can be controlled simultaneously and the capacitor column can be stabilized.
  • the material of the conductive layer 50 includes, but is not limited to, polysilicon.
  • the polysilicon layer may also be doped with one or more of boron, arsenic, phosphorus and germanium.
  • Embodiments of the present disclosure also provide a method for preparing a semiconductor structure. Please refer to FIG. 3 for details. As shown in the figure, the method includes the following steps:
  • Step 301 Provide a substrate
  • Step 302 Form a stacked structure pre-layer on the substrate.
  • the stacked structure pre-layer includes a first semiconductor material layer and a second semiconductor material layer alternately stacked along a third direction; the third direction is a direction perpendicular to the substrate plane;
  • Step 303 Etch the stacked structure pre-layer to form a plurality of trenches penetrating the stacked structure pre-layer.
  • the trenches extend along the first direction; form a vertical insulating layer in the trench; the first direction is parallel to the substrate plane. ;
  • Step 304 Remove part of the second semiconductor material layer and part of the vertical insulating layer to form an opening extending along the second direction, which exposes part of the first semiconductor material layer; the second direction is parallel to the substrate plane and perpendicular to the first direction. ;
  • Step 305 Perform a silicide reaction on the first semiconductor material layer exposed by the opening to form a contact structure.
  • the contact structure is used to connect the storage node, and the material of the contact structure includes metal silicide.
  • FIGS. 4a to 4m are schematic structural diagrams of a semiconductor structure during the preparation process according to an embodiment of the present disclosure
  • FIGS. 5a to 5c are schematic structural diagrams of a semiconductor structure during the preparation process according to another embodiment of the present disclosure. It should be explained that in the embodiment shown in Figures 5a to 5c, the steps before Figure 5a are consistent with Figures 4a to 4j. In the embodiment shown in FIGS. 4a to 4m and the embodiment shown in FIGS. 5a to 5c , the structure of the storage node is different.
  • FIGS. 4a to 4m one embodiment of a method for preparing a semiconductor structure is described in detail.
  • step 301 is performed to provide a substrate. It should be noted that the substrate is not shown in the schematic structural diagrams shown in Figures 4a to 4m, but referring to Figure 1c, all subsequent structures are formed on the substrate.
  • the substrate may be a silicon substrate, a germanium substrate, a silicon germanium substrate, a silicon carbide substrate, an SOI (Silicon On Insulator) substrate or a GOI (Germanium On Insulator) substrate. ) substrate, etc., may also be a substrate including other element semiconductors or compound semiconductors, such as a glass substrate or a III-V compound substrate (such as a gallium nitride substrate or a gallium arsenide substrate, etc.), or may be Laminated structures, such as Si/SiGe, etc., and other epitaxial structures, such as SGOI (silicon germanium on insulator), etc.
  • SOI Silicon On Insulator
  • GOI Germanium On Insulator
  • step 302 is performed to form a stacked structure pre-layer on the substrate 10.
  • the stacked structure pre-layer includes first semiconductor material layers 210 and second semiconductor material layers 220 alternately stacked along the third direction; third direction is the direction perpendicular to the plane of the substrate 10 .
  • the first semiconductor material layer 210 and the second semiconductor material layer 220 may be formed using one or more thin film deposition processes; specifically, the deposition processes include but are not limited to chemical vapor deposition (CVD) processes, plasma enhanced chemical vapor deposition (PECVD) process, atomic layer deposition (ALD) process or a combination thereof.
  • CVD chemical vapor deposition
  • PECVD plasma enhanced chemical vapor deposition
  • ALD atomic layer deposition
  • the material of the first semiconductor material layer 210 includes but is not limited to silicon, and the material of the second semiconductor material layer 220 includes but is not limited to silicon germanium.
  • step 303 is performed to etch the stacked structure pre-layer to form a plurality of trenches 203 penetrating the stacked structure pre-layer.
  • the trenches 203 extend along the first direction; vertical insulation is formed in the trenches 203.
  • Layer 24; the first direction is a direction parallel to the plane of the substrate 10.
  • a mask layer can first be grown on the upper surface of the stacked structure pre-layer, and then the mask layer can be patterned to display the trench pattern to be etched on the mask layer. This can be done by photolithography. The process patterns the mask layer.
  • the mask layer may be a photoresist mask or a hard mask patterned based on a photolithography mask; when the mask layer is a photoresist mask, the mask layer may be exposed, developed and removed. and other steps to pattern the mask layer.
  • trenches 203 penetrating the pre-layer of the stacked structure are etched according to the trench pattern to be etched.
  • the trench 203 may be formed through a dry etching process.
  • the vertical insulating layer 24 may be formed using one or more thin film deposition processes; specifically, the deposition processes include but are not limited to chemical vapor deposition (CVD) process, plasma enhanced chemical vapor deposition (PECVD) process, atomic layer deposition (ALD) process or a combination thereof.
  • CVD chemical vapor deposition
  • PECVD plasma enhanced chemical vapor deposition
  • ALD atomic layer deposition
  • the material of the vertical insulating layer 24 may include one or more of an oxide (eg, silicon oxide), a nitride (eg, silicon nitride), and an oxynitride (eg, silicon oxynitride).
  • an oxide eg, silicon oxide
  • a nitride eg, silicon nitride
  • an oxynitride eg, silicon oxynitride
  • step 304 is performed to remove part of the second semiconductor material layer 220 and part of the vertical insulating layer 24 to form an opening 204 extending along the second direction.
  • the opening 204 exposes part of the first semiconductor material layer 210; second direction Parallel to the plane of the substrate 10 and perpendicular to the first direction.
  • a portion of the second semiconductor material layer 220 and a portion of the vertical insulating layer 24 are also removed from one end of the stacked structure prelayer along the first direction to expose a portion of the first semiconductor material layer 210. , and then a second support structure wrapping the exposed first semiconductor material layer 210 is formed at this location.
  • the opening 204 is filled to form a third support structure 63 , and the third support structure 63 covers the exposed first semiconductor structure 210 .
  • the third support structure 63 provides support and serves as a stop layer during the subsequent removal of the remaining second semiconductor material layer 220 and the formation of the insulating layer at the location where the second semiconductor material layer is removed.
  • the material of the third support structure 63 includes but is not limited to silicon nitride (SiN).
  • a second support structure 62 is formed at an end of one end of the stacked structure prelayer along the first direction.
  • the material of the second support structure 62 includes, but is not limited to, silicon nitride (SiN).
  • the second support structure 62 and the third support structure 63 may be formed using one or more thin film deposition processes; specifically, the deposition process includes but is not limited to chemical vapor deposition (CVD) process, plasma enhanced chemical vapor deposition process, etc. deposition (PECVD) process, atomic layer deposition (ALD) process or a combination thereof.
  • CVD chemical vapor deposition
  • PECVD plasma enhanced chemical vapor deposition
  • ALD atomic layer deposition
  • the opening 204 divides the stacked structure pre-layer into a first area 201 and a second area 202;
  • the remaining second semiconductor material layer 220 is removed by etching
  • An insulating layer is formed at the position of the second semiconductor material layer 220 removed by etching; the insulating layer includes the first insulating layer 22 located in the first region 201 and the second insulating layer 23 located in the second region 202 .
  • the vertical insulating layer 24 needs to be etched and removed first to expose the second semiconductor material layer 220 in the stack structure pre-layer, and then the remaining second semiconductor material layer 220 is removed, and then the removed second semiconductor material layer is An insulating layer is formed at the position of 220, and at the same time, the vertical insulating layer 24 is re-formed at the position of the removed vertical insulating layer 24.
  • the first insulating layer 22 and the second insulating layer 23 may be formed using one or more thin film deposition processes; specifically, the deposition process includes but is not limited to chemical vapor deposition (CVD) process, plasma enhanced chemical vapor deposition process, etc. deposition (PECVD) process, atomic layer deposition (ALD) process or a combination thereof.
  • CVD chemical vapor deposition
  • PECVD plasma enhanced chemical vapor deposition
  • ALD atomic layer deposition
  • the second semiconductor material layer needs to be removed first, because the metal material in the contact structure will react with the material in the second semiconductor material layer, for example, cobalt or titanium will react with silicon germanium. reaction.
  • the material of the first insulating layer 22 and the second insulating layer 23 may include one or more of an oxide (eg, silicon oxide), a nitride (eg, silicon nitride), and an oxynitride (eg, silicon oxynitride). .
  • an oxide eg, silicon oxide
  • a nitride eg, silicon nitride
  • an oxynitride eg, silicon oxynitride
  • the third support structure 63 is removed to re-expose part of the first semiconductor material layer 210 .
  • step 305 is performed to perform a silicide reaction on the first semiconductor material layer 210 exposed by the opening 204 to form a contact structure 30.
  • the contact structure 30 is used to connect the storage node, and the material of the contact structure 30 includes metal silicide. .
  • the contact structure is formed by performing a silicide reaction on the first semiconductor material layer exposed by the opening. It is not necessary to form the contact structure when the storage node is subsequently formed. In this embodiment, when the storage node is subsequently formed, the contact structure is formed. , the contact structure can also be used as a stop layer to form a storage node in a self-aligned manner, and the material of the contact structure is metal silicide, so that the subsequently formed storage node can reduce the contact resistance when connected to the contact structure.
  • the metal is pre-cleaned before deposition, then deposited, and the first rapid thermal processing (RTP) is performed to dope the metal into the exposed first semiconductor material layer to make it It reacts with the exposed first semiconductor material layer to convert the material of the first semiconductor material layer into metal silicide, and then removes the unreacted metal and performs a second rapid heat treatment to make it react more fully.
  • RTP rapid thermal processing
  • the material of the contact structure 30 includes cobalt silicide or titanium silicide.
  • the method further includes:
  • the opening 204 is filled with a first support structure 61 that covers the side walls of the contact structure 30 in the second and third directions.
  • the first support structure 61 may be formed using one or more thin film deposition processes; specifically, the deposition processes include but are not limited to chemical vapor deposition (CVD) process, plasma enhanced chemical vapor deposition (PECVD) process, Atomic layer deposition (ALD) process or combination thereof.
  • CVD chemical vapor deposition
  • PECVD plasma enhanced chemical vapor deposition
  • ALD Atomic layer deposition
  • the first support structure can play the role of supporting the contact structure, and at the same time, the first support structure can also play the role of insulation and isolation, isolating adjacent contact structures.
  • the material of the first support structure 61 includes but is not limited to silicon nitride (SiN).
  • the method further includes:
  • the first semiconductor material layer 210 located in the second region 202 is etched away to form the capacitor hole 401; the first semiconductor material layer 210 located in the first region 201 is formed into the semiconductor layer 21;
  • a storage node 40 is formed in the capacitor hole 401 .
  • the storage node 40 includes a first electrode 41 , a dielectric layer 42 and a second electrode 43 ; the first electrode 41 extends along the first direction and is connected to the corresponding contact structure 30 .
  • the first semiconductor material layer 210 located in the second region is etched away to form a capacitor hole 401 .
  • the method further includes: forming a bit line BL (not shown) at an end of the semiconductor layer 21 away from the contact structure 30 .
  • the material of the bit line BL includes tungsten (W), copper (Cu), titanium (Ti), tantalum (Ta), titanium nitride (TiN), tantalum nitride (TaN), metal suicide, metal alloy or any combination thereof .
  • Word lines WL (not shown) and memory cell transistors (not shown) are formed in the semiconductor layer 21 .
  • the gate electrode of the memory cell transistor may be connected to the word line WL, the source region of the memory cell transistor may be connected to the bit line BL, and the drain region of the memory cell transistor may be connected to the contact structure.
  • the material of the word line WL includes tungsten (W), copper (Cu), titanium (Ti), tantalum (Ta), titanium nitride (TiN), tantalum nitride (TaN), metal silicide, metal alloy, or any combination thereof .
  • the second insulating layer 23 is thinned so that the width of the thinned second insulating layer 23 along the third direction ranges from 5 nm to 10 nm.
  • the width of the capacitor hole 401 along the third direction increases, and the width of the capacitor hole increases, so that the capacitance of the subsequently formed storage node increases.
  • a storage node 40 is formed in the capacitor hole 401, including:
  • the first electrode 41 is formed on the inner wall of the capacitor hole 401;
  • a second electrode 43 is formed on the inner wall of the dielectric layer 42 , and the second electrode 42 fills the capacitor hole 401 .
  • the storage node forms a single-sided capacitor structure.
  • the materials of the first electrode 41 and the second electrode 43 include tungsten (W), copper (Cu), titanium (Ti), tantalum (Ta), titanium nitride (TiN), tantalum nitride (TaN), metal suicide, One or more metal alloys, such as titanium nitride (TiN).
  • the material of the dielectric layer 42 includes a high-K dielectric material, and the high-K dielectric material may include hafnium element.
  • high-K dielectric materials may include, but are not limited to, aluminum oxide (Al 2 O 3 ), tantalum oxide (Ta 2 O 3 ), titanium oxide (TiO 2 ), yttrium oxide (Y 2 O 3 ), Zirconium oxide (ZrO 2 ), zirconium silicon oxide ( ZrSix O y ), hafnium oxide (HfO 2 ), hafnium silicon oxide (HfSi x O y ), hafnium silicon oxynitride (HfSiON), hafnium zirconate Salt (HfZrO 4 ), lanthanum oxide (La 2 O 3 ), lanthanum aluminum oxide (LaAl x O y ), lanthanum hafnium oxide (LaHf x O y ), hafnium aluminum oxide (HfAl x O y
  • FIG. 5a to FIG. 5c another embodiment of a method for preparing a semiconductor structure is described in detail.
  • Figure 5a is the step after Figure 4j, so the steps before Figure 5a will not be described again.
  • a storage node 40 is formed in the capacitor hole 401 .
  • a storage node 40 is formed in the capacitor hole 401, including:
  • a first electrode 41 is formed on the inner wall of the capacitor hole 401, and the first electrode 41 is cup-shaped and opens along the first direction;
  • a dielectric layer 42 is formed on the inner wall and outer wall of the first electrode 41;
  • the second electrode 43 is formed on the inner wall and outer wall of the dielectric layer 42 .
  • the storage node forms a double-sided capacitor structure, and the double-sided capacitor structure can form a larger capacitance.
  • the materials of the first electrode 41 and the second electrode 43 include tungsten (W), copper (Cu), titanium (Ti), tantalum (Ta), titanium nitride (TiN), tantalum nitride (TaN), metal suicide, One or more metal alloys, such as titanium nitride (TiN).
  • the material of the dielectric layer 42 includes a high-K dielectric material, and the high-K dielectric material may include hafnium element.
  • high-K dielectric materials may include, but are not limited to, aluminum oxide (Al 2 O 3 ), tantalum oxide (Ta 2 O 3 ), titanium oxide (TiO 2 ), yttrium oxide (Y 2 O 3 ), Zirconium oxide (ZrO 2 ), zirconium silicon oxide ( ZrSix O y ), hafnium oxide (HfO 2 ), hafnium silicon oxide (HfSi x O y ), hafnium silicon oxynitride (HfSiON), hafnium zirconate Salt (HfZrO 4 ), lanthanum oxide (La 2 O 3 ), lanthanum aluminum oxide (LaAl x O y ), lanthanum hafnium oxide (LaHf x O y ), hafnium aluminum oxide (HfAl x O y
  • the method further includes: after forming the first electrode 41 , etching to remove the second insulating layer 23 and the vertical insulating layer 24 in the second region 202 .
  • a conductive layer 50 is formed on the inner wall of the second electrode 43 and the gap between adjacent storage nodes 40 , and the conductive layer 50 fills the capacitor hole 401 .
  • the conductive layer can be used as a conductive material to connect multiple second electrodes in parallel so that multiple storage nodes can be controlled simultaneously and the capacitor column can be stabilized.
  • the material of the conductive layer 50 includes, but is not limited to, polysilicon.
  • the polysilicon layer may also be doped with one or more of boron, arsenic, phosphorus and germanium.
  • a contact structure connected to the corresponding semiconductor layer and a storage node connected to the contact structure can be formed in a self-aligned manner, and the material of the contact structure is metal silicide.
  • the storage node formed in this way is The contact resistance can be reduced when the contact structure is connected.

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Abstract

本公开实施例公开了一种半导体结构以及制备方法，其中，所述半导体结构包括：衬底；位于所述衬底上的堆叠结构，所述堆叠结构包括沿第一方向延伸且在第二方向和第三方向上间隔排布的半导体层，所述第一方向和所述第二方向为平行于所述衬底平面的方向，且所述第一方向垂直于所述第二方向，所述第三方向为垂直于所述衬底平面的方向；接触结构，所述接触结构包括在第一方向上的第一端和第二端，所述接触结构的第一端与所述半导体层连接，所述接触结构的材料包括金属硅化物；存储节点，沿第一方向延伸且与对应的接触结构的第二端连接。

Description

一种半导体结构及其制备方法
相关申请的交叉引用
本公开基于申请号为202210869242.9、申请日为2022年07月22日、发明名称为“一种半导体结构及其制备方法”的中国专利申请提出，并要求该中国专利申请的优先权，该中国专利申请的全部内容在此引入本公开作为参考。
技术领域
本公开涉及半导体制造技术领域，尤其涉及一种半导体结构及其制备方法。
背景技术
随着半导体技术的不断发展，动态随机存储器(Dynamic Random Access Memory，DRAM)作为一种新型的半导体存储器件，被越来越多地应用于计算机等设备的制造和使用之中。DRAM由许多重复的存储单元组成，每个存储单元通常包括电容器和晶体管。
在半导体制造工艺中，随着关键尺寸的缩小，电阻问题是一种亟待解决的问题。
发明内容
有鉴于此，本公开实施例提供一种半导体结构及其制备方法。
根据本公开实施例的第一方面，提供了一种半导体结构，包括：
衬底；
位于所述衬底上的堆叠结构，所述堆叠结构包括沿第一方向延伸且在第二方向和第三方向上间隔排布的半导体层，所述第一方向和所述第二方向为平行于所述衬底平面的方向，且所述第一方向垂直于所述第二方向，所述第三方向为垂直于所述衬底平面的方向；
接触结构，所述接触结构包括在第一方向上的第一端和第二端，所述接触结构的第一端与所述半导体层连接，所述接触结构的材料包括金属硅化物；
存储节点，沿第一方向延伸且与对应的接触结构的第二端连接。
在一些实施例中，所述接触结构的材料包括硅化钴或硅化钛。
在一些实施例中，还包括：
电容孔，所述电容孔沿第一方向延伸；
所述存储节点位于所述电容孔内；所述存储节点包括第一电极、电介质层和第二电极；所述第一电极沿第一方向延伸且与对应的接触结构的第二端连接。
在一些实施例中，所述第一电极覆盖所述电容孔的内壁；
所述电介质层覆盖所述第一电极的内壁以及所述第一电极沿第一方向远离所述接触结构的端面；
所述第二电极覆盖所述电介质层的内壁，且填充所述电容孔。
在一些实施例中，沿所述第一方向，所述堆叠结构包括位于所述接触结构两侧的第一区域和第二区域；
所述半导体结构还包括：
第一绝缘层，位于所述第一区域内的沿所述第三方向相邻的两个所述半导体层之间；
第二绝缘层，位于所述第二区域内的沿所述第三方向相邻的两个所述存储节点之间；
所述第二绝缘层沿所述第三方向的宽度范围为5nm～10nm。
在一些实施例中，所述第一电极为沿第一方向开口的杯状；
所述电介质层覆盖所述第一电极的内壁以及外壁；
所述第二电极覆盖所述电介质层的内壁以及外壁。
在一些实施例中，还包括：
导电层，覆盖所述第二电极的内壁，且填充所述电容孔，以及填充相邻两个存储节点之间的空隙。
在一些实施例中，还包括：
第一支撑结构，所述第一支撑结构覆盖所述接触结构在第二方向和第三方向的侧壁，且填充于相邻两个接触结构之间。
根据本公开实施例的第二方面，提供一种半导体结构的制备方法，包括：
提供衬底；
在所述衬底上形成堆叠结构预层，所述堆叠结构预层包括沿第三方向交替堆叠的第一半导体材料层和第二半导体材料层；所述第三方向为垂直于所述衬底平面的方向；
刻蚀所述堆叠结构预层，形成多个贯穿所述堆叠结构预层的沟槽，所述沟槽沿第一方向延伸；在所述沟槽内形成垂直绝缘层；所述第一方向为平行于所述衬底平面的方向；
去除部分所述第二半导体材料层和部分所述垂直绝缘层，以形成沿第二方向延伸的开口，所述开口暴露部分所述第一半导体材料层；所述第二方向平行于所述衬底平面，且与所述第一方向垂直；
对所述开口暴露的所述第一半导体材料层进行硅化反应，以形成接触结构，所述接触结构用于连接存储节点，且所述接触结构的材料包括金属硅化物。
在一些实施例中，所述接触结构的材料包括硅化钴或硅化钛。
在一些实施例中，形成所述接触结构之后，还包括：
在所述开口中填充第一支撑结构，所述第一支撑结构覆盖所述接触结构在第二方向和第三方向的侧壁。
在一些实施例中，所述开口将所述堆叠结构预层分割为第一区域和第二区域；
在形成开口后，刻蚀去除剩余的所述第二半导体材料层；
在刻蚀去除的所述第二半导体材料层的位置处形成绝缘层；所述绝缘层包括位于所述第一区域的第一绝缘层和位于所述第二区域的第二绝缘层。
在一些实施例中，在形成接触结构后，还包括：
刻蚀去除位于所述第二区域的第一半导体材料层，以形成电容孔；位于所述第一区域的第一半导体材料层形成为半导体层；
在所述电容孔内形成存储节点，所述存储节点包括第一电极、电介质层和第二电极；所述第一电极沿第一方向延伸且与对应的接触结构连接。
在一些实施例中，所述在所述电容孔内形成存储节点，包括：
在所述电容孔的内壁形成第一电极；
在所述第一电极的内壁以及所述第一电极沿第一方向远离所述接触结构的端面形成电介质层；
在所述电介质层的内壁形成第二电极，所述第二电极填充所述电容孔。
在一些实施例中，还包括：
在形成存储节点之前，减薄所述第二绝缘层，以使减薄后的所述第二绝缘层沿所述第三方向的宽度范围为5nm～10nm。
在一些实施例中，所述在所述电容孔内形成存储节点，包括：
在所述电容孔的内壁形成第一电极，所述第一电极为沿第一方向开口的杯状；
在所述第一电极的内壁以及外壁形成电介质层；
在所述电介质层的内壁以及外壁形成第二电极。
在一些实施例中，还包括：
在形成第一电极后，刻蚀去除所述第二绝缘层，以及所述第二区域内的垂直绝缘层；
在形成第二电极后，在所述第二电极的内壁以及相邻存储节点之间的空隙处形成导电层，所述导电层填充所述电容孔。
本公开实施例中，能够自对准的方式形成与对应的半导体层连接的接触结构，以及与接触结构连接的存储节点，且接触结构的材料为金属硅化物，如此后续形成的存储节点在与接触结构连接时，可降低接触电阻。
附图说明
为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1a为本公开实施例提供的半导体结构的立体图；
图1b为本公开实施例提供的半导体结构的俯视图；
图1c为沿图1b中各个视角的剖视图；
图1d为图1a中的半导体结构的存储节点的结构示意图；
图2a为本公开另一实施例提供的半导体结构的立体图；
图2b为本公开另一实施例提供的半导体结构的俯视图；
图2c为沿图2b中各个视角的剖视图；
图2d为图2a中的半导体结构的存储结构的结构示意图；
图3为本公开实施例提供的半导体结构的制备方法的流程示意图；
图4a至图4m为本公开实施例提供的半导体结构在制备过程中的结构示意图；
图5a至图5c为本公开另一实施例提供的半导体结构在制备过程中的结构示意图。
附图标记说明：
10-衬底；
21-半导体层；22-第一绝缘层；23-第二绝缘层；24-垂直绝缘层；241-第一垂直绝缘层；242-第二垂直绝缘层；210-第一半导体材料层；220-第二半导体材料层；201-第一区域；202-第二区域；203-沟槽；204-开口；
30-接触结构；
40-存储节点；401-电容孔；41-第一电极；42-电介质层；43-第二电极；
50-导电层；
61-第一支撑结构；62-第二支撑结构；63-第三支撑结构。
具体实施方式
下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所 示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本公开，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本公开的技术方案。本公开的较佳实施例详细描述如下，然而除了这些详细描述外，本公开还可以具有其他实施方式。
基于此，本公开实施例提供了一种半导体结构。图1a为本公开实施例提供的半导体结构的立体图，图1b为本公开实施例提供的半导体结构的俯视图，图1c为沿图1b中各个视角的剖视图。
参见图1a至图1c，半导体结构包括：
衬底10；
位于衬底10上的堆叠结构，堆叠结构包括沿第一方向延伸且在第二方向和第三方向上间隔排布的半导体层21，第一方向和第二方向为平行于衬底10平面的方向，且第一方向垂直于第二方向，第三方向为垂直于衬底10平面的方向；
接触结构30，接触结构30包括在第一方向上的第一端和第二端，接触结构30的第一端与半导体层21连接，接触结构30的材料包括金属硅化物；
存储节点40，沿第一方向延伸且与对应的接触结构30的第二端连接。
本公开实施例中，能够自对准的方式形成与对应的半导体层连接的接触结构，以及与接触结构连接的存储节点，且接触结构的材料为金属硅化物，如此后续形成的存储节点在与接触结构连接时，可降低接触电阻。
在一实施例中，衬底10可以为硅衬底、锗衬底、硅锗衬底、碳化硅衬底、SOI(绝缘体上硅，Silicon On Insulator)衬底或GOI(绝缘体上锗，Germanium On Insulator)衬底等，还可以为包括其他元素半导体或化合物半导体的衬底，例如玻璃衬底或III-V族化合物衬底(例如氮化镓衬底或砷化镓衬底等)，还可以为叠层结构，例如Si/SiGe等，还可以其他外延结构，例如SGOI(绝缘体上锗硅)等。
在一实施例中，半导体结构还包括位线BL(未图示)，位线BL位于半导体层21的远离接触结构30的一端。位线BL的材料包括钨(W)、铜(Cu)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、金属硅化物、金属合金或其任何组合。
半导体层21内可以形成有字线WL(未图示)和存储单元晶体管(未图示)。存储单元晶体管的栅电极可以连接到字线WL，并且存储单元晶体管的源极区可以连接到位线BL，存储单元晶体管的漏极区可以连接到接触结构。
字线WL的材料包括钨(W)、铜(Cu)、钛(Ti)、钽(Ta)、氮化钛(TiN)、 氮化钽(TaN)、金属硅化物、金属合金或其任何组合。
在一实施例中，半导体层21的材料包括但不限于硅。
在一实施例中，接触结构的材料包括硅化钴或硅化钛。采用硅化钴或硅化钛作为接触结构的材料，后续存储节点与接触结构接触时，能够减少接触电阻。
图1d为图1a中的半导体结构的存储节点的结构示意图。图2a为本公开另一实施例提供的半导体结构的立体图，图2b为本公开另一实施例提供的半导体结构的俯视图，图2c为沿图2b中各个视角的剖视图，图2d为图2a中的半导体结构的存储结构的结构示意图。需要解释的是，图1a至图1d中的半导体结构的存储节点与图2a至图2d中的半导体结构中的接触节点的结构不相同。
在一实施例中，半导体结构还包括：电容孔401，电容孔401沿第一方向延伸；
存储节点40位于电容孔401内；存储节点40包括第一电极41、电介质层42和第二电极43；第一电极41沿第一方向延伸且与对应的接触结构30的第二端连接。
第一电极41和第二电极43的材料包括钨(W)、铜(Cu)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、金属硅化物、金属合金中的一种或多种，例如氮化钛(TiN)。
电介质层42的材料包括高K介质材料，高K介质材料可以包含铪元素。具体的，高K介质材料可以包括但不限于铝氧化物(Al 2O 3)、钽氧化物(Ta 2O 3)、钛氧化物(TiO 2)、钇氧化物(Y 2O 3)、锆氧化物(ZrO 2)、锆硅氧化物(ZrSi xO y)、铪氧化物(HfO 2)、铪硅氧化物(HfSi xO y)、铪硅氮氧化物(HfSiON)、铪锆酸盐(HfZrO 4)、镧氧化物(La 2O 3)、镧铝氧化物(LaAl xO y)、镧铪氧化物(LaHf xO y)、铪铝氧化物(HfAl xO y)和/或镨氧化物(Pr 2O 3)等。
先参见图1a至图1d所示的半导体结构。
如图1d所示，第一电极41覆盖电容孔401的内壁；电介质层42覆盖第一电极41的内壁以及第一电极41沿第一方向远离接触结构30的端面；第二电极43覆盖电介质层42的内壁，且填充电容孔401。
在此实施例中，存储节点形成的是单面电容结构。
在一实施例中，沿第一方向，堆叠结构包括位于接触结构30两侧的第一区域201和第二区域202；
半导体结构还包括：
第一绝缘层22，位于第一区域201内的沿第三方向相邻的两个半导体层21之间；
第二绝缘层23，位于第二区域202内的沿第三方向相邻的两个存储节点40之间；
第二绝缘层23沿第三方向的宽度范围为5nm～10nm。
将第二绝缘层的宽度设置为5nm～10nm，能够减少电容的漏电，以及减少传感裕度损失，且能够保证存储节点40的体积，避免空间浪费。
第一绝缘层22和第二绝缘层23的材料可以包括氧化物(例如硅氧化物)、氮化物(例如硅氮化物)和氮氧化物(例如硅氮氧化物)中的一种或多种。
参见图1a和图1b，半导体结构还包括：垂直绝缘层24，垂直绝缘层24贯 穿堆叠结构，且包括位于第一区域201内的第一垂直绝缘层241和位于第二区域202内的第二垂直绝缘层242；第一垂直绝缘层241位于沿第二方向相邻的两个半导体层21以及相邻的两个第一绝缘层22之间，第二垂直绝缘层242位于沿第二方向相邻的两个存储节点40以及相邻的两个第二绝缘层23之间。
垂直绝缘层24的材料可以包括氧化物(例如硅氧化物)、氮化物(例如硅氮化物)和氮氧化物(例如硅氮氧化物)中的一种或多种。
在一实施例中，半导体结构还包括：第一支撑结构61，第一支撑结构61覆盖接触结构30在第二方向和第三方向的侧壁，且填充于相邻两个接触结构30之间。
第一支撑结构能够起到支撑接触结构的作用，同时第一支撑结构也起到绝缘隔离的作用，将相邻的接触结构之间进行隔离。
半导体结构还包括：第二支撑结构62，第二支撑结构62位于存储节点40的远离接触结构30的一端的端部，第二支撑结构62覆盖存储节点40在第二方向和第三方向的部分侧壁，且填充于相邻两个存储节点40的端部之间。
第二支撑结构能够对存储节点起到支撑的作用，使器件不易坍塌。
第一支撑结构61和第二支撑结构62的材料包括但不限于氮化硅(SiN)。
接着，参见图2a至图2d所示的半导体结构。
在一实施例中，如图2d所示，第一电极41为沿第一方向开口的杯状；电介质层42覆盖第一电极41的内壁以及外壁；第二电极43覆盖电介质层42的内壁以及外壁。
在此实施例中，存储节点形成的是双面电容结构，双面电容结构能够具有更大的电容量。
在一实施例中，沿第一方向，堆叠结构包括位于接触结构30两侧的第一区域201和第二区域202；
半导体结构还包括：
第一绝缘层22，位于第一区域201内的沿第三方向相邻的两个半导体层21之间。
在此实施例中，第二区域并不包括第二绝缘层。
参见图2a和图2b，半导体结构还包括：垂直绝缘层24，垂直绝缘层24贯穿堆叠结构，且包括位于第一区域201内的第一垂直绝缘层241；第一垂直绝缘层241位于沿第二方向相邻的两个半导体层21以及相邻的两个第一绝缘层22之间。
在此实施例中，垂直绝缘层24只包括第一垂直绝缘层241，并不包括位于第二区域内的第二垂直绝缘层。
在一实施例中，半导体结构还包括：导电层50，覆盖第二电极43的内壁，且填充电容孔401，以及填充相邻两个存储节点40之间的空隙。
导电层可以作为导电材料，将多个第二电极并联在一起，以便后续能对多个存储节点同时进行控制，同时也可以稳定电容柱。
导电层50的材料包括但不限于多晶硅，该多晶硅层还可掺杂硼、砷、磷和锗中的一种或多种。
本公开实施例还提供了一种半导体结构的制备方法，具体请参见附图3，如 图所示，方法包括以下步骤：
步骤301：提供衬底；
步骤302：在衬底上形成堆叠结构预层，堆叠结构预层包括沿第三方向交替堆叠的第一半导体材料层和第二半导体材料层；第三方向为垂直于衬底平面的方向；
步骤303：刻蚀堆叠结构预层，形成多个贯穿堆叠结构预层的沟槽，沟槽沿第一方向延伸；在沟槽内形成垂直绝缘层；第一方向为平行于衬底平面的方向；
步骤304：去除部分第二半导体材料层和部分垂直绝缘层，以形成沿第二方向延伸的开口，开口暴露部分第一半导体材料层；第二方向平行于衬底平面，且与第一方向垂直；
步骤305：对开口暴露的第一半导体材料层进行硅化反应，以形成接触结构，接触结构用于连接存储节点，且接触结构的材料包括金属硅化物。
下面结合具体实施例对本公开实施例提供的半导体结构的制备方法作进一步详细的说明。
图4a至图4m为本公开实施例提供的半导体结构在制备过程中的结构示意图，图5a至图5c为本公开另一实施例提供的半导体结构在制备过程中的结构示意图。需要解释的是，图5a至图5c所示的实施例中，在图5a前边的步骤与图4a至图4j一致。图4a至图4m所示的实施例与图5a至图5c所示的实施例中，存储节点的结构不相同。
先参见图4a至图4m，对半导体结构的制备方法的其中一种实施例进行详细的说明。
首先，执行步骤301，提供衬底。需要说明的是，图4a至图4m所示的结构示意图中并未示意出衬底，但可参考图1c，后续所有的结构均形成在衬底上。
在一实施例中，衬底可以为硅衬底、锗衬底、硅锗衬底、碳化硅衬底、SOI(绝缘体上硅，Silicon On Insulator)衬底或GOI(绝缘体上锗，Germanium On Insulator)衬底等，还可以为包括其他元素半导体或化合物半导体的衬底，例如玻璃衬底或III-V族化合物衬底(例如氮化镓衬底或砷化镓衬底等)，还可以为叠层结构，例如Si/SiGe等，还可以其他外延结构，例如SGOI(绝缘体上锗硅)等。
接着，参见图4a，执行步骤302，在衬底10上形成堆叠结构预层，堆叠结构预层包括沿第三方向交替堆叠的第一半导体材料层210和第二半导体材料层220；第三方向为垂直于衬底10平面的方向。
需要解释的是，后续步骤中提到的第一方向、第二方向和第三方向均与图4a中显示出的第一方向、第二方向和第三方向一致。
在实际操作中，第一半导体材料层210和第二半导体材料层220可以使用一种或多种薄膜沉积工艺形成；具体地，沉积工艺包括但不限于化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺、原子层沉积(ALD)工艺或其组合。
第一半导体材料层210的材料包括但不限于硅，第二半导体材料层220的材料包括但不限于锗硅。
接着，参见图4b和图4c，执行步骤303，刻蚀堆叠结构预层，形成多个贯穿堆叠结构预层的沟槽203，沟槽203沿第一方向延伸；在沟槽203内形成垂直 绝缘层24；第一方向为平行于衬底10平面的方向。
具体地，可以先在堆叠结构预层的上表面生长一层掩模层，接着对该掩模层进行图案化，以在掩模层上显示出要刻蚀的沟槽图形，可以通过光刻工艺对该掩模层进行图案化。该掩模层可以是光致抗蚀剂掩模或者基于光刻掩模进行图案化的硬掩模；当该掩模层是光致抗蚀剂掩模时，具体通过曝光、显影和去胶等步骤对该掩模层进行图案化。接着按照要刻蚀的沟槽图形刻蚀出贯穿堆叠结构预层的沟槽203。
具体地，可以通过干法刻蚀工艺形成沟槽203。
在实际操作中，垂直绝缘层24可以使用一种或多种薄膜沉积工艺形成；具体地，沉积工艺包括但不限于化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺、原子层沉积(ALD)工艺或其组合。
在一实施例中，垂直绝缘层24的材料可以包括氧化物(例如硅氧化物)、氮化物(例如硅氮化物)和氮氧化物(例如硅氮氧化物)中的一种或多种。
接着，参见图4d，执行步骤304，去除部分第二半导体材料层220和部分垂直绝缘层24，以形成沿第二方向延伸的开口204，开口204暴露部分第一半导体材料层210；第二方向平行于衬底10平面，且与第一方向垂直。
继续参见图4d，在形成开口204的同时，也在堆叠结构预层沿第一方向的一端的端部去除部分第二半导体材料层220和部分垂直绝缘层24，暴露部分第一半导体材料层210，后续在此位置处形成包裹暴露出的第一半导体材料层210的第二支撑结构。
接着，参见图4e，在开口204处填充形成第三支撑结构63，第三支撑结构63覆盖暴露出的第一半导体结构210。第三支撑结构63为后续去除剩余的第二半导体材料层220，以及在去除第二半导体材料层的位置处形成绝缘层的过程中，提供支撑作用，以及作为停止层的作用。
第三支撑结构63的材料包括但不限于氮化硅(SiN)。
继续参见图4e，在堆叠结构预层沿第一方向的一端的端部处形成第二支撑结构62。
第二支撑结构62的材料包括但不限于氮化硅(SiN)。
在实际操作中，第二支撑结构62和第三支撑结构63可以使用一种或多种薄膜沉积工艺形成；具体地，沉积工艺包括但不限于化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺、原子层沉积(ALD)工艺或其组合。
接着，参见图4f，开口204将堆叠结构预层分割为第一区域201和第二区域202；
在形成开口204后，刻蚀去除剩余的第二半导体材料层220；
在刻蚀去除的第二半导体材料层220的位置处形成绝缘层；绝缘层包括位于第一区域201的第一绝缘层22和位于第二区域202的第二绝缘层23。
在实际操作中，需要先刻蚀去除垂直绝缘层24，以暴露出堆叠结构预层中的第二半导体材料层220，然后去除剩余的第二半导体材料层220，然后在去除的第二半导体材料层220的位置处形成绝缘层，并同时在去除的垂直绝缘层24的位置处重新形成垂直绝缘层24。
在实际操作中，第一绝缘层22和第二绝缘层23可以使用一种或多种薄膜沉 积工艺形成；具体地，沉积工艺包括但不限于化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺、原子层沉积(ALD)工艺或其组合。
在本实施例中，在形成接触结构之前，需要先去除第二半导体材料层，因为接触结构内的金属材料会与第二半导体材料层内的材料发生反应，例如钴或钛会与锗硅发生反应。
第一绝缘层22和第二绝缘层23的材料可以包括氧化物(例如硅氧化物)、氮化物(例如硅氮化物)和氮氧化物(例如硅氮氧化物)中的一种或多种。
接着，参见图4g，去除第三支撑结构63，重新暴露出部分第一半导体材料层210。
接着，参见图4h，执行步骤305，对开口204暴露的第一半导体材料层210进行硅化反应，以形成接触结构30，接触结构30用于连接存储节点，且接触结构30的材料包括金属硅化物。
本公开实施例中，通过对开口暴露出的第一半导体材料层进行硅化反应，形成接触结构，而不需要后续形成存储节点的时候，再来形成接触结构，本实施例中，后续形成存储节点时，也能以接触结构作为停止层，自对准的形成存储节点，并且接触结构的材料为金属硅化物，如此后续形成的存储节点在与接触结构连接时，可降低接触电阻。
在实际操作中，先将金属在沉积之前进行预清洗，然后进行沉积，并进行第一次快速热处理(Rapid Thermal Processing，RTP)，将金属掺杂进暴露的第一半导体材料层内，使其与暴露的第一半导体材料层发生反应，将第一半导体材料层的材料转化为金属硅化物，然后将未反应的金属去除，并进行第二次快速热处理，使其反应更加充分。
在一实施例中，接触结构30的材料包括硅化钴或硅化钛。
接着，参见图4i，形成接触结构30之后，方法还包括：
在开口204中填充第一支撑结构61，第一支撑结构61覆盖接触结构30在第二方向和第三方向的侧壁。
在实际操作中，第一支撑结构61可以使用一种或多种薄膜沉积工艺形成；具体地，沉积工艺包括但不限于化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺、原子层沉积(ALD)工艺或其组合。
第一支撑结构能够起到支撑接触结构的作用，同时第一支撑结构也起到绝缘隔离的作用，将相邻的接触结构之间进行隔离。
第一支撑结构61的材料包括但不限于氮化硅(SiN)。
接着，参见图4j至图4m，在形成接触结构30后，方法还包括：
刻蚀去除位于第二区域202的第一半导体材料层210，以形成电容孔401；位于第一区域201的第一半导体材料层210形成为半导体层21；
在电容孔401内形成存储节点40，存储节点40包括第一电极41、电介质层42和第二电极43；第一电极41沿第一方向延伸且与对应的接触结构30连接。
先参见图4j，刻蚀去除位于第二区域的第一半导体材料层210，以形成电容孔401。
方法还包括：在半导体层21的远离接触结构30的一端形成位线BL(未图示)。位线BL的材料包括钨(W)、铜(Cu)、钛(Ti)、钽(Ta)、氮化钛(TiN)、 氮化钽(TaN)、金属硅化物、金属合金或其任何组合。
在半导体层21内形成字线WL(未图示)和存储单元晶体管(未图示)。存储单元晶体管的栅电极可以连接到字线WL，并且存储单元晶体管的源极区可以连接到位线BL，存储单元晶体管的漏极区可以连接到接触结构。
字线WL的材料包括钨(W)、铜(Cu)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、金属硅化物、金属合金或其任何组合。
接着，参见图4k，在形成存储节点40之前，减薄第二绝缘层23，以使减薄后的第二绝缘层23沿第三方向的宽度范围为5nm～10nm。
将第二绝缘层的宽度设置为5nm～10nm，能够减少电容的漏电，以及减少传感裕度损失。
继续参见图4k，在减薄第二绝缘层23后，使得电容孔401沿第三方向的宽度增加，电容孔的宽度增加，使得后续形成的存储节点的电容量增加。
接着，参见图4l和图4m，以及图1d，在电容孔401内形成存储节点40，包括：
在电容孔401的内壁形成第一电极41；
在第一电极41的内壁以及第一电极41沿第一方向远离接触结构30的端面形成电介质层42；
在电介质层42的内壁形成第二电极43，第二电极42填充电容孔401。
在此实施例中，存储节点形成的是单面电容结构。
第一电极41和第二电极43的材料包括钨(W)、铜(Cu)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、金属硅化物、金属合金中的一种或多种，例如氮化钛(TiN)。
电介质层42的材料包括高K介质材料，高K介质材料可以包含铪元素。具体的，高K介质材料可以包括但不限于铝氧化物(Al 2O 3)、钽氧化物(Ta 2O 3)、钛氧化物(TiO 2)、钇氧化物(Y 2O 3)、锆氧化物(ZrO 2)、锆硅氧化物(ZrSi xO y)、铪氧化物(HfO 2)、铪硅氧化物(HfSi xO y)、铪硅氮氧化物(HfSiON)、铪锆酸盐(HfZrO 4)、镧氧化物(La 2O 3)、镧铝氧化物(LaAl xO y)、镧铪氧化物(LaHf xO y)、铪铝氧化物(HfAl xO y)和/或镨氧化物(Pr 2O 3)等。
先参见图5a至图5c，对半导体结构的制备方法的另一种实施例进行详细的说明。
需要说明的是，该实施例中，图5a是接着图4j之后的步骤，因此图5a之前的步骤不再赘述。
参见图5a至图5c，在刻蚀去除位于第二区域的第一半导体材料层210，形成电容孔401后，在电容孔401内形成存储节点40。
在一实施例中，参见图2d，在电容孔401内形成存储节点40，包括：
在电容孔401的内壁形成第一电极41，第一电极41为沿第一方向开口的杯状；
在第一电极41的内壁以及外壁形成电介质层42；
在电介质层42的内壁以及外壁形成第二电极43。
在此实施例中，存储节点形成的是双面电容结构，双面电容结构能够形成更大的电容量。
第一电极41和第二电极43的材料包括钨(W)、铜(Cu)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、金属硅化物、金属合金中的一种或多种，例如氮化钛(TiN)。
电介质层42的材料包括高K介质材料，高K介质材料可以包含铪元素。具体的，高K介质材料可以包括但不限于铝氧化物(Al 2O 3)、钽氧化物(Ta 2O 3)、钛氧化物(TiO 2)、钇氧化物(Y 2O 3)、锆氧化物(ZrO 2)、锆硅氧化物(ZrSi xO y)、铪氧化物(HfO 2)、铪硅氧化物(HfSi xO y)、铪硅氮氧化物(HfSiON)、铪锆酸盐(HfZrO 4)、镧氧化物(La 2O 3)、镧铝氧化物(LaAl xO y)、镧铪氧化物(LaHf xO y)、铪铝氧化物(HfAl xO y)和/或镨氧化物(Pr 2O 3)等。
参见图5b，方法还包括：在形成第一电极41后，刻蚀去除第二绝缘层23，以及第二区域202内的垂直绝缘层24。
去除第二绝缘层和垂直绝缘层后，有更多的空间用于形成存储节点，使得存储节点的电容量更大。
参见图5c和图2d，在形成第二电极43后，在第二电极43的内壁以及相邻存储节点40之间的空隙处形成导电层50，导电层50填充电容孔401。
导电层可以作为导电材料，将多个第二电极并联在一起，以便后续能对多个存储节点同时进行控制，同时也可以稳定电容柱。
导电层50的材料包括但不限于多晶硅，该多晶硅层还可掺杂硼、砷、磷和锗中的一种或多种。
以上所述，仅为本公开的较佳实施例而已，并非用于限定本公开的保护范围，凡在本公开的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本公开的保护范围之内。
工业实用性
本公开实施例中，能够自对准的方式形成与对应的半导体层连接的接触结构，以及与接触结构连接的存储节点，且接触结构的材料为金属硅化物，如此后续形成的存储节点在与接触结构连接时，可降低接触电阻。

Claims (17)

  1. 一种半导体结构，包括：
    衬底；
    位于所述衬底上的堆叠结构，所述堆叠结构包括沿第一方向延伸且在第二方向和第三方向上间隔排布的半导体层，所述第一方向和所述第二方向为平行于所述衬底平面的方向，且所述第一方向垂直于所述第二方向，所述第三方向为垂直于所述衬底平面的方向；
    接触结构，所述接触结构包括在第一方向上的第一端和第二端，所述接触结构的第一端与所述半导体层连接，所述接触结构的材料包括金属硅化物；
    存储节点，沿第一方向延伸且与对应的接触结构的第二端连接。
  2. 根据权利要求1所述的半导体结构，其中，
    所述接触结构的材料包括硅化钴或硅化钛。
  3. 根据权利要求1所述的半导体结构，其中，还包括：
    电容孔，所述电容孔沿第一方向延伸；
    所述存储节点位于所述电容孔内；所述存储节点包括第一电极、电介质层和第二电极；所述第一电极沿第一方向延伸且与对应的接触结构的第二端连接。
  4. 根据权利要求3所述的半导体结构，其中，
    所述第一电极覆盖所述电容孔的内壁；
    所述电介质层覆盖所述第一电极的内壁以及所述第一电极沿第一方向远离所述接触结构的端面；
    所述第二电极覆盖所述电介质层的内壁，且填充所述电容孔。
  5. 根据权利要求4所述的半导体结构，其中，
    沿所述第一方向，所述堆叠结构包括位于所述接触结构两侧的第一区域和第二区域；
    所述半导体结构还包括：
    第一绝缘层，位于所述第一区域内的沿所述第三方向相邻的两个所述半导体层之间；
    第二绝缘层，位于所述第二区域内的沿所述第三方向相邻的两个所述存储节点之间；
    所述第二绝缘层沿所述第三方向的宽度范围为5nm～10nm。
  6. 根据权利要求3所述的半导体结构，其中，
    所述第一电极为沿第一方向开口的杯状；
    所述电介质层覆盖所述第一电极的内壁以及外壁；
    所述第二电极覆盖所述电介质层的内壁以及外壁。
  7. 根据权利要求6所述的半导体结构，其中，还包括：
    导电层，覆盖所述第二电极的内壁，且填充所述电容孔，以及填充相邻两个存储节点之间的空隙。
  8. 根据权利要求1所述的半导体结构，其中，还包括：
    第一支撑结构，所述第一支撑结构覆盖所述接触结构在第二方向和第三方向 的侧壁，且填充于相邻两个接触结构之间。
  9. 一种半导体结构的制备方法，包括：
    提供衬底；
    在所述衬底上形成堆叠结构预层，所述堆叠结构预层包括沿第三方向交替堆叠的第一半导体材料层和第二半导体材料层；所述第三方向为垂直于所述衬底平面的方向；
    刻蚀所述堆叠结构预层，形成多个贯穿所述堆叠结构预层的沟槽，所述沟槽沿第一方向延伸；在所述沟槽内形成垂直绝缘层；所述第一方向为平行于所述衬底平面的方向；
    去除部分所述第二半导体材料层和部分所述垂直绝缘层，以形成沿第二方向延伸的开口，所述开口暴露部分所述第一半导体材料层；所述第二方向平行于所述衬底平面，且与所述第一方向垂直；
    对所述开口暴露的所述第一半导体材料层进行硅化反应，以形成接触结构，所述接触结构用于连接存储节点，且所述接触结构的材料包括金属硅化物。
  10. 根据权利要求9所述的方法，其中，
    所述接触结构的材料包括硅化钴或硅化钛。
  11. 根据权利要求9所述的方法，其中，形成所述接触结构之后，还包括：
    在所述开口中填充第一支撑结构，所述第一支撑结构覆盖所述接触结构在第二方向和第三方向的侧壁。
  12. 根据权利要求9所述的方法，其中，所述开口将所述堆叠结构预层分割为第一区域和第二区域；
    在形成开口后，刻蚀去除剩余的所述第二半导体材料层；
    在刻蚀去除的所述第二半导体材料层的位置处形成绝缘层；所述绝缘层包括位于所述第一区域的第一绝缘层和位于所述第二区域的第二绝缘层。
  13. 根据权利要求12所述的方法，其中，在形成接触结构后，还包括：
    刻蚀去除位于所述第二区域的第一半导体材料层，以形成电容孔；位于所述第一区域的第一半导体材料层形成为半导体层；
    在所述电容孔内形成存储节点，所述存储节点包括第一电极、电介质层和第二电极；所述第一电极沿第一方向延伸且与对应的接触结构连接。
  14. 根据权利要求13所述的方法，其中，
    所述在所述电容孔内形成存储节点，包括：
    在所述电容孔的内壁形成第一电极；
    在所述第一电极的内壁以及所述第一电极沿第一方向远离所述接触结构的端面形成电介质层；
    在所述电介质层的内壁形成第二电极，所述第二电极填充所述电容孔。
  15. 根据权利要求14所述的方法，其中，还包括：
    在形成存储节点之前，减薄所述第二绝缘层，以使减薄后的所述第二绝缘层沿所述第三方向的宽度范围为5nm～10nm。
  16. 根据权利要求13所述的方法，其中，
    所述在所述电容孔内形成存储节点，包括：
    在所述电容孔的内壁形成第一电极，所述第一电极为沿第一方向开口的杯 状；
    在所述第一电极的内壁以及外壁形成电介质层；
    在所述电介质层的内壁以及外壁形成第二电极。
  17. 根据权利要求16所述的方法，其中，还包括：
    在形成第一电极后，刻蚀去除所述第二绝缘层，以及所述第二区域内的垂直绝缘层；
    在形成第二电极后，在所述第二电极的内壁以及相邻存储节点之间的空隙处形成导电层，所述导电层填充所述电容孔。
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