TWI693703B - 三維記憶體元件及其製造方法 - Google Patents

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Abstract

提供了一種用於形成三維記憶體元件的閘極結構的方法。所述方法包括：在基底上形成交替層堆疊體；在所述交替層堆疊體中形成複數個通道孔，每一個通道孔垂直穿過所述交替層堆疊體；在每一個通道孔的側壁上形成包括儲存層的功能層，其中，所述儲存層具有不平坦表面；形成通道層以覆蓋每一個通道孔中的所述功能層；以及形成填充結構以覆蓋所述通道層並填充每一個通道孔。

Description

三維記憶體元件及其製造方法
本公開的實施例涉及三維(3D)記憶體元件及其製造方法。
透過改進製程技術、電路設計、程式設計演算法、以及製造製程，平面儲存單元被縮放至較小尺寸。然而，隨著儲存單元的特徵尺寸接近下限，平面製程和製造技術變得具有挑戰性和昂貴。結果，對於平面儲存單元的儲存密度接近上限。
3D儲存架構能夠處理平面儲存單元中的密度上限。3D儲存架構包括儲存陣列和用於控制來往於儲存陣列的信號的周邊設備。
於此公開了3D記憶體元件的閘極結構及其製造方法的實施例。
公開的是用於形成三維(3D)NAND記憶體元件的方法，所述方法包括：在基底上形成交替層堆疊體；在所述交替層堆疊體中形成複數個通道孔，每一個通道孔垂直穿過所述交替層堆疊體；在每一個通道孔的側壁上形成包括儲存層的功能層，其中，所述儲存層具有不平坦表面；形成通道層以覆蓋每一 個通道孔中的所述功能層；以及形成填充結構以覆蓋所述通道層並填充每一個通道孔。
在一些實施例中，所述方法還包括將所述儲存層劃分成複數個段。
在一些實施例中，形成所述交替層堆疊體包括：在所述基底上形成複數個導電層/介電質層對，每一個導電層/介電質層對包括導電層和介電質層。
在一些實施例中，所述方法還包括：在形成所述功能層之前，蝕刻所述介電質層的由所述通道孔暴露的部分，以在每一個通道孔的所述側壁上形成複數個凹口。
在一些實施例中，所述方法還包括：形成縫隙，所述縫隙垂直穿過所述交替層堆疊體並在水平方向上延伸；經所述縫隙去除所述交替層堆疊體中的所述介電質層，以形成複數個水平溝槽；以及形成絕緣層以覆蓋所述導電層和所述功能層的暴露的表面。
在一些實施例中，所述方法還包括：在形成所述絕緣層之前，去除所述功能層的由所述複數個水平溝槽暴露的部分，以將所述儲存層劃分成複數個段。
在一些實施例中，所述方法還包括：在形成所述縫隙之後，在所述縫隙以下在所述基底中形成摻雜區；在形成所述絕緣層之後，去除所述絕緣層的在所述縫隙的底部的部分，以暴露所述摻雜區；以及在所述縫隙中形成導電 壁，以使得所述導電壁與所述摻雜區電接觸。
在一些實施例中，所述方法還包括：在形成所述功能層之前，在每一個通道孔的所述側壁上形成複數個凹口。
在一些實施例中，形成所述功能層包括：在每一個通道孔的所述側壁上形成阻障層，用於在操作期間阻隔電子電荷的流出；在所述阻障層的表面上形成所述儲存層，用於在操作期間儲存電子電荷；以及在所述儲存層的表面上形成穿隧層，用於在操作期間使電子電荷穿隧。
在一些實施例中，形成所述阻障層包括：將所述阻障層形成為覆蓋每一個通道孔的所述側壁，使得所述阻障層包括複數個第一角(corner)，所述複數個第一角對應於每一個通道孔的所述側壁上的所述複數個凹口。
在一些實施例中，形成所述儲存層包括：將所述儲存層形成為覆蓋所述阻障層，使得所述儲存層包括複數個第二角，所述複數個第二角對應於所述阻障層的所述複數個第一角。
在一些實施例中，形成所述穿隧層包括：將所述穿隧層形成為覆蓋所述儲存層，使得所述穿隧層包括複數個突起，每一個突起對應於每一個通道孔的所述側壁上的凹口。
本公開的另一方面提供了一種三維(3D)NAND記憶體元件，所述元件包括：交替層堆疊體，設置在基底上；複數個通道孔，在所述交替層堆疊 體中，每一個通道孔垂直穿過所述交替層堆疊體；功能層，設置在每一個通道孔的側壁上，所述功能層包括儲存層，所述儲存層具有不平坦表面；通道層，設置為覆蓋每一個通道孔中的所述功能層；以及填充結構，設置為覆蓋所述通道層並填充每一個通道孔。
在一些實施例中，所述儲存層包括複數個劃分的段。
在一些實施例中，所述交替層堆疊體包括：複數個導電層/介電質層對，每一個導電層/介電質層對包括導電層和介電質層。
在一些實施例中，所述交替層堆疊體包括：由絕緣層覆蓋的複數個導電層；以及相鄰導電層之間的複數個氣隙。
在一些實施例中，所述記憶體元件還包括：縫隙，所述縫隙垂直穿過所述交替層堆疊體並在水平方向上延伸；摻雜區，在所述基底中並位於與所述縫隙相鄰處；以及導電壁，在所述縫隙中並且與所述摻雜區接觸。
在一些實施例中，所述功能層包括：阻障層，設置在每一個通道孔的所述側壁上並被配置為在操作期間阻隔電子電荷的流出；所述儲存層，設置在所述阻障層的表面上並被配置為在操作期間儲存電子電荷；以及穿隧層，設置在所述儲存層的表面上並被配置為在操作期間容許電子電荷的穿隧。
在一些實施例中，所述阻障層包括複數個第一角，所述複數個第一角對應於每一個通道孔的所述側壁上的所述複數個凹口；所述儲存層包括複數 個第二角，所述複數個第二角對應於所述阻障層的所述複數個第一角；以及所述穿隧層包括複數個突起，每一個突起對應於每一個通道孔的所述側壁上的凹口。
在一些實施例中，所述阻障層包括Al2O3子層和SiO2子層；所述儲存層包括第一SiN子層、第一SiON子層、第二SiN子層、第二SiON子層、以及第三SiN子層；以及所述穿隧層包括第一SiO子層、第一SiON子層、第二SiON子層、第三SiON子層、以及第二SiO子層。
基於本公開的說明書、請求項、以及圖樣，本領域技術人員能夠理解本公開的其它方面。
100:基底
200:交替層堆疊體
210:導電層
220:介電質層
230:水平溝槽
240:絕緣層
250:氣隙
300:通道孔
315:凹口
400:功能層
410:阻障層
412:Al2O3子層
414:SiO2子層
415:第一角
420:儲存層
421:第一SiN子層
423、433:第一SiON子層
424:第二SiN子層
425:第二角
427、434:第二SiON子層
429:第三SiN子層
430:穿隧層
431:第一SiO子層
435:突起
437:第三SiON子層
439:第二SiO子層
500:通道層
600:填充結構
700:縫隙
800:位置
A、B:選項
D1:第一內徑
D2:第二內徑
S102~S118:步驟
併入于此並形成說明書的部分的附圖示例本公開的實施例，並且與描述一起進一步用於解釋本公開的原理並使得本領域技術人員能夠做出並使用本公開。
圖1示例根據本公開的一些實施例的用於形成3D記憶體元件的示範性方法的流程圖。
圖2-9示例根據本公開的一些實施例的在圖1中示出的方法的某製造階段的示範性3D記憶體元件的示意性橫截面視圖。
圖10示例根據本公開的一些實施例的3D記憶體元件的示範性通道結構的示意性頂視圖。
圖11示例根據本公開的一些實施例的3D記憶體元件的示範性功能層的示意性橫 截面視圖。
將參照附圖描述本公開的實施例。
雖然討論了具體配置和佈置，但是應當理解，這僅是為示例目的。本領域技術人員將意識到能夠不脫離本公開的精神和範圍而使用其它配置和佈置。對本領域技術人員明顯的是，本公開也能夠採用於各種其它應用中。
應當注意，說明書中對“一個實施例”、“實施例”、“範例實施例”、“一些實施例”等的引用指示描述的實施例可以包括特定特徵、結構、或特性，但是每一個實施例不必然包括該特定特徵、結構、或特性。此外，該短語不必然指相同的實施例。此外，當聯繫實施例描述特定特徵、結構或特性時，不管是否明確描述，與其它實施例相聯繫來實現該特徵、結構或特性都在本領域技術人員的知識範圍內。
通常，至少部分根據上下文中的使用來理解術語。例如，於此使用的術語“一個或複數個”，至少部分取決於上下文，可以用於在單數的意義上描述任何特徵、結構、或特性，或可以用於在複數的意義上描述特徵、結構或特性的組合。類似地，諸如“一”、“一個”、或“所述”的術語再次可以被理解為傳達單數用法或傳達複數用法，至少部分取決於上下文。
將易於理解的是，本公開中的“在……上”、“在……以上”、以及“在……之上”的意思應當被以最寬的方式解釋，使得，“在……上”不僅 意指“直接在……(某物)上”，而且也包括“在……(某物)上”且其間具有中間特徵或層，並且“在……以上”或“在……之上”不僅意指“在……(某物)以上”或“在……(某物)之上”，而且也能夠包括“在……(某物)以上”或“在……(某物)之上”，而其間沒有中間特徵(即，直接在某物上)的意思。
此外，空間上的相對術語，諸如“在……之下”、“在……以下”、“下部的”、“在……以上”、“上部的”等於此可以用於描述的容易，以描述如圖中示例的一個元件或特徵與別的元件(單個或複數個)或特徵(單個或複數個)的關係。除圖中描繪的取向之外，空間上的相對術語還意圖涵蓋使用或操作中的元件的不同取向。設備可以另外地取向(旋轉90度或以其它取向)並且可以同樣地相應解釋於此使用的空間上的相對描述符。
如於此使用的，術語“基底”指一種材料，隨後的材料層要增加到該材料上。能夠對基底自身進行構圖。能夠對增加到基底頂上的材料進行構圖，或者增加到基底頂上的材料能夠保持未構圖。此外，基底能夠包括寬廣系列的半導體材料，諸如矽、鍺、砷化鎵、磷化銦等。替代地，基底能夠由諸如玻璃、塑膠、或藍寶石晶片的非導電材料構成。
如於此使用的，術語“層”指包括具有厚度的區域的材料部分。層能夠在下覆或上覆結構的整個之上延伸，或可以具有比下覆或上覆結構的廣度小的廣度。此外，層能夠是厚度小於連續結構的厚度的同質或異質連續結構的區域。例如，層能夠位於連續結構的頂部表面和底部表面之間的水平平面的任何對之間，位於連續結構的頂部表面和底部表面處。層能夠水平地、垂直地、 和/或沿著錐形表面延伸。基底能夠是層，能夠在其中包括一個或複數個層，和/或能夠在其上、其以上、和/或其以下具有一個或複數個層。層能夠包括複數個層。例如，互連層能夠包括一個或複數個導體和接觸層(其中，形成了接觸部、互連線、和/或過孔)和一個或複數個介電質層。
如於此使用的，術語“名義的/名義地”指在產品或製程的設計階段期間設定的用於部件或製程操作的特性或參數的期望或目標值與期望值以上和/或以下的值的範圍一起。值的範圍能夠歸因於公差或製造製程的稍微變化。如於此使用的，術語“大約”指示能夠基於與主題半導體元件相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語“大約”能夠指示給定量的值，該值在例如該值的10-30%之內(例如，該值的±10%、±20%、或±30%)變化。
如於此使用的，術語“3D記憶體元件”指半導體元件，該半導體元件在橫向取向的基底上具有儲存單元電晶體的垂直取向的串(即，區于此作為“儲存串”，諸如NAND串)，使得儲存串在相對於基底垂直的方向上延伸。如於此使用的，術語“垂直的/垂直地”意指名義上正交於基底的橫向表面。
在3D NAND記憶體元件中，用於儲存資料的儲存單元嵌入於字元線(控制閘極電極)的堆疊體和穿過該堆疊體形成的半導體通道中。每一個字元線透過介電質層與相鄰字元線分開，並且連接至金屬接觸過孔，該過孔進一步連接至金屬互連和外部電路(例如，控制電路)，使得能夠從外部電路控制儲存單元中的包括對資料進行程式設計、讀取、寫入和擦除的單元操作。然而，隨著垂直堆疊更多的字元線和介電質層，單元操作變得越來越具有挑戰性，其中， 資料保持特性是需要改進和/或管理的關鍵挑戰之一。具體地，數個機制，諸如由沿半導體通道的功能層中的電荷捕獲膜(CTF)擴展導致的橫向電荷損失、由經半導體通道的功能層中的較薄的穿隧膜的快速電荷去捕獲(detrap)導致的垂直電荷損失、規則加速測試期間的溫度變化等，能夠導致半導體通道的差的性能，由此危害資料保持特性。因而，公開的用於形成3D記憶體元件的方法包括形成單元結構的功能層中的不平坦表面的CTF。CTF也能夠被劃分成複數個段。這樣，能夠有效地抑制沿CTF的電荷橫向擴展，由此顯著改善單元操作速度和資料保持性能。
圖1示例根據本公開的一些實施例的用於形成3D記憶體元件的示範性方法的流程圖。圖2-9示例根據本公開的一些實施例的處於圖1中示出的方法的某製造階段的示範性3D記憶體元件的示意性橫截面視圖。需要注意，公開的方法能夠應用於閘極先形成或閘極後形成。在本公開中，閘極先形成製程用作與圖1-9結合的範例以演示公開的方法。
如圖1中示出的，方法在步驟S102開始，其中，能夠在基底上形成包括複數個導電層/介電質層對的交替層堆疊體。如圖2中示出的，在一些實施例中，基底100能夠是任何適合的半導體基底，其具有任何適合的結構，諸如單晶單層基底、多結晶矽(多晶矽)單層基底、多晶矽和金屬多層基底等。例如，基底100能夠是p型矽基底。
如圖2中示出的，能夠在基底100上形成包括複數個導電層/介電質層對的交替層堆疊體200。交替層堆疊體200的每一個導電層/介電質層對能夠包括導電層210和介電質層220的交替堆疊體。複數個導電層/介電質層對於此也稱為 “交替導電/介電質堆疊體”。即，在交替層堆疊體200中，複數個導電層210和複數個介電質層220在垂直方向上交替。換句話說，除了給定的交替氧化物/氮化物堆疊體的頂層和底層之外，每一個其它導電層210能夠由兩個相鄰的介電質層220夾置，並且每一個介電質層220能夠由兩個相鄰的導電層210夾置。
在一些實施例中，導電層210能夠包括任何適合的導電材料。例如，導電層210能夠是重摻雜的多晶矽層。在一些實施例中，介電質層330能夠包括任何適合的介電質材料。例如，介電質層330能夠是氮化矽層。交替層堆疊體200能夠透過一個或複數個薄膜沉積製程形成，該薄膜沉積製程包括，但不限於，化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、或其任何組合。
複數個導電層210和介電質層220在平行於基底100的表面的橫向方向上延伸。導電層210均能夠具有相同的厚度或具有不同的厚度。例如，每一個導電層210的厚度能夠在從大約10nm至大約150nm的範圍中。類似地，介電質層220均能夠具有相同的厚度或具有不同的厚度。例如，每一個介電質層220的厚度能夠在從大約10nm至大約150nm的範圍中。在一些實施例中，交替層堆疊體220的總厚度能夠大於1000nm。應當注意，提供厚度範圍是為了示例，並且不應將厚度範圍視為是限制所附請求項的範圍。
交替層堆疊體220能夠包括任何適合數量的層的導電層210和介電質層220。在一些實施例中，交替層堆疊體200中的導電層210和介電質層220的層的總數量等於或大於64。即，導電層/介電質層對的數量能夠等於或大於32。在一些實施例中，能夠存在比交替層堆疊體200中的具有不同厚度的導電層/介電質 層對更多的層。例如，交替層堆疊體200中的底層和頂層能夠是介電質層220。
如圖1中示出的，方法繼續至步驟S104，其中，能夠在交替層堆疊體中形成複數個通道孔。
如圖2中示出的，複數個通道孔300能夠形成於交替層堆疊體200中。在一些實施例中，複數個通道孔300能夠在交替層堆疊體200中佈置為陣列。每一個通道孔300能夠垂直延伸穿過交替層堆疊體200。通道孔300能夠具有高的縱橫比，並且能夠透過蝕刻交替層堆疊體200來形成。在一些實施例中，能夠透過在交替層堆疊體200之上形成遮罩層並使用例如微影對遮罩進行構圖以形成對應於構圖的遮罩層中的複數個通道孔的開口來形成複數個通道孔300。能夠執行適合的蝕刻製程，例如濕式蝕刻、乾式蝕刻、或其組合，以去除交替層堆疊體200的由開口暴露的部分，直至複數個通道孔300暴露基底100。能夠在形成複數個通道孔300之後去除遮罩層。
如圖1中示出的，方法繼續至步驟S106，其中，能夠蝕刻複數個介電質層的由複數個通道孔暴露的部分，以在每一個通道孔的側壁上形成複數個凹口。
如圖3中示出的，能夠透過使用的任何蝕刻製程來去除交替層堆疊體200的介電質層220的在每一個通道孔300的側壁上的部分，該任何蝕刻製程例如是等向性乾式蝕刻或濕式蝕刻。相對於導電層210的材料，蝕刻製程能夠對介電質層220的材料具有充分高的蝕刻選擇性，使得蝕刻製程能夠對導電層210具有最小的影響。等向性乾式蝕刻和/或濕式蝕刻能夠去除介電質層220的由複數個通 道孔00暴露的部分。這樣，能夠在每一個通道孔300的側壁上形成複數個凹口315。從而，步驟S106也能夠被稱為介電質層凹口蝕刻。
如圖3中示出的，每一個凹口315能夠具有水平空心環形，以外側壁作為介電質層220，並以頂壁和底壁作為導電層210。即每一個通道孔300能夠具有不均勻的內徑。在一些實施例中，在通道孔300的其中導電層210為通道孔300的側壁的第一部分處，通道孔300的第一內徑D1能夠在從大約50nm至大約200nm的範圍中。在通道孔300的其中導電層210為通道孔300的側壁的第二部分處，通道孔300的第二內徑D2能夠在從大約60nm至大約220nm的範圍中。在一些實施例中，通道孔300的第二內徑D2能夠比通道孔300的第一內徑D1大大約10%至大約20%。應當注意，以上提到的尺寸範圍和部分範圍僅用作範例，其不限制本公開的範圍。在實際實踐中，能夠透過通道孔布局(layout)、位元線布局、以及間距密度、字元線連接等來確定D1和D2的尺寸。
如圖1中示出的，方法繼續至步驟S108，其中，能夠在每一個通道孔的側壁上形成包括彎曲和褶皺(folded)電荷捕獲膜(CTF)的功能層。
在一些實施例中，在形成功能層之前，能夠在每一個通道孔300的底部形成磊晶層(圖樣中未示出)。在一些實施例中，磊晶層能夠是透過使用選擇性磊晶生長(SEG)製程形成的多結晶矽(多晶矽)層。例如，能夠執行SEG預清洗製程來清洗複數個通道孔300。能夠執行隨後的沉積製程來在每一個通道孔300的底部形成多晶矽層。在一些實施例中，能夠在多晶矽層上執行諸如離子化金屬電漿(IMP)製程的任何適合的摻雜製程，以形成磊晶層。在一些實施例中，磊晶層可以不直接形成於基底100的表面上。能夠於磊晶層與基底100之間形成 一個或複數個層。
如圖4中示出的，功能層400能夠形成於每一個通道孔300的側壁上。功能層400能夠是複合介電質層，諸如阻障層410、儲存層420、以及穿隧層430的組合。在一些實施例中，阻障層410、儲存層420、以及穿隧層430中的每一個能夠是複合介電質層，並且能夠透過一個或複數個薄膜沉積製程形成，該薄膜沉積製程諸如是ALD、CVD、PVD、任何其它適合的製程、或其任何組合。
功能層400的形狀和結構也能夠參照圖10和圖11。圖10示例根據本公開的一些實施例的3D記憶體元件的示範性通道結構的示意性頂視圖。圖11示例了根據本公開的一些實施例的3D記憶體元件的示範性功能層的示意性橫截面視圖。如圖10中示出的，包括阻障層410、儲存層420、以及穿隧層430的功能層400能夠在橫向平面中具有環形結構。
如圖4中示出的，阻障層410形成於每一個通道孔300的側壁上。因為每一個通道孔300的側壁包括複數個凹口315，所以形成於每一個通道孔300的側壁上的阻障層410能夠具有不平坦的表面。例如，如圖4中示出的，阻障層410順應每一個通道孔300的不平坦側壁的形狀。在垂直方向上，阻障層410能夠包括複數個第一角415。在一些實施例中，阻障層410的厚度能夠在從大約3nm至大約20nm的範圍中。
阻障層410能夠用於阻隔電子電荷的流出。在一些實施例中，阻障層410能夠是氧化矽層或氧化矽/氮化矽/氧化矽(ONO)層的組合。在一些實施例中，阻障層410包括高介電常數(高k值)介電質(例如，氧化鋁)。例如，如圖 11中示出的，阻障層410能夠包括Al2O3子層412、SiO2子層414、以及可選的SiON子層(未示出)。在一些實施例中，能夠透過使用複數個沉積製程來形成包括多個子層的儲存層420。
如圖4中示出的，能夠將儲存層420形成為覆蓋阻障層410。因為每一個通道孔300的側壁包括複數個凹口315且阻障層410包括複數個第一角415，所以形成於阻障層410上的儲存層420也能夠具有不平坦的表面。例如，如圖4中示出的，儲存層420順應阻障層410的不平坦表面的形狀。在垂直方向上，儲存層420能夠包括複數個第二角425。在一些實施例中，儲存層420的厚度能夠在從大約3nm至大約20nm的範圍中。
在3D記憶體元件的操作期間，來自通道層500的電子或空穴能夠經由穿隧層430穿隧至儲存層420。儲存層420能夠用於儲存電子電荷(電子或空穴)用於儲存操作，並且儲存層420也能夠稱為電荷捕獲膜(CTF)。儲存層420中的電荷的儲存或去除能夠影響半導體通道的開/關狀態和/或導通。在一些實施例中，儲存層420的彎曲和褶皺形狀能夠降低沿儲存層420的電荷橫向擴展，由此減少CTF中的電荷損失。
儲存層420能夠包括材料的一個或複數個膜，該材料包括但不限於，氮化矽、氮氧化矽、氧化矽和氮化矽的組合、或其任何組合。例如，如圖11中示出的，儲存層420能夠包括第一SiN子層421、第一SiON子層423、第二SiN子層424、第二SiON子層427、以及第三SiN子層429。在一些實施例中，能夠透過使用複數個沉積製程來形成包括多個子層的儲存層420。
如圖4中示出的，能夠將穿隧層430形成為覆蓋儲存層420。因為每一個通道孔300的側壁包括複數個凹口315且儲存層420包括複數個第二角425，所以形成於儲存層420上的穿隧層430順應儲存層420的不平坦表面的形狀。例如，儲存層420能夠具有複數個突起435，每一個突起435對應於介電質層220的一個凹口315。在一些實施例中，穿隧層430的厚度能夠在從大約3nm至大約20nm的範圍中。
穿隧層430能夠用於穿隧電子電荷(電子或空穴)。穿隧層430能夠包括介電質材料，該介電質材料包括但不限於氧化矽、氮化矽、氮氧化矽、或其任何組合。例如，如圖11中示出的，穿隧層430能夠包括第一SiO子層431、第一SiON子層433、第二SiON子層434、第三SiON子層437、以及第二SiO子層439。在一些實施例中，從第一SiON子層433至第二SiON子層434、以及至第三SiON子層437，氮濃度能夠遵循某一梯度增高。在一些實施例中，能夠透過使用複數個沉積製程來形成包括多個子層的穿隧層430。
如圖1中示出的，方法繼續至步驟S110，其中，能夠形成通道以覆蓋每一個通道孔中的功能層，並且能夠形成填充結構以覆蓋通道層並填充每一個通道孔。
如圖4中示出的，通道層500能夠形成於每一個通道孔300中，以覆蓋功能層400的側壁。在一些實施例中，通道層500能夠是透過使用諸如ALD、CVD、PVD、或任何其它適合的製程的薄膜沉積製程形成的非晶矽層或多晶矽層。在一些實施例中，通道層500能夠與磊晶層接觸。在一些實施例中，通道層500能夠在從大約5nm至20nm的範圍中。
在一些實施例中，能夠在每一個通道孔300中形成填充結構600以覆蓋通道層500並填充通道孔300。在一些實施例中，填充結構600能夠是透過使用諸如ALD、CVD、PVD等的任何適合的沉積製程形成的氧化物層。在一些實施例中，填充結構600能夠包括一個或複數個氣隙。在一些實施例中，通道插塞(圖中未示出)能夠形成於填充結構600的頂部上。通道插塞能夠與通道層500接觸。通道插塞的材料能夠包括任何適合的導電材料，諸如Si、W等。能夠透過使用任何適合的沉積製程以及隨後的化學機械平坦化(CMP)製程來形成通道插塞。
如圖1中示出的，方法繼續至步驟S112，其中，能夠在交替層堆疊體中形成複數個縫隙。如圖5中示出的，每一個縫隙700能夠垂直穿過交替層堆疊體200，並且在通道結構的兩個陣列之間基本成直線橫向延伸。能夠透過在交替層堆疊體200之上形成遮罩層並且使用例如微影來對遮罩進行構圖以在構圖的遮罩層中形成對應於複數個縫隙的開口來形成複數個縫隙700。能夠執行適合的蝕刻製程，例如乾式蝕刻和/或濕式蝕刻，以去除交替層堆疊體200的由開口暴露的部分，直至複數個縫隙700暴露基底100。能夠在形成複數個縫隙之後去除遮罩層。
在一些實施例中，能夠透過使用諸如穿過縫隙700的熱擴散和/或離子注入的任何適合的摻雜製程來在每一個縫隙700的底部形成摻雜區(圖中未示出)。摻雜區中的摻雜劑能夠是任何適合的N+或P+離子。在隨後的製程中在每一個縫隙700中形成導電壁之後，每一個導電壁的較下端能夠與對應的摻雜區接觸。應當理解，根據一些實施例，摻雜區能夠形成於較早的製造階段，例如，在形成多層閘極結構之前。
如圖1中示出的，方法繼續至步驟S114，其中，能夠去除交替層堆疊體200中的複數個介電質層220以形成複數個水平溝槽230。如圖6中示出的，複數個水平溝槽230能夠在水平方向上延伸。應當注意，於此使用的術語“水平的/水平地”意指名義上平行於基底的橫向表面(lateral surface)。
在一些實施例中，交替層堆疊體200中的介電質層220用作犧牲層，並且被使用任何適合的蝕刻製程去除，蝕刻製程例如是等向性乾式蝕刻或濕式蝕刻。相對於導電層210的材料，蝕刻製程能夠對介電質層220的材料具有充分高的蝕刻選擇性，使得蝕刻製程能夠對導電層210具有最小的影響。等向性乾式蝕刻和/或等向性濕式蝕刻能夠沿各個方向去除介電質層220，以暴露每一個導電層210的頂部表面和底部表面。這樣，然後能夠在相鄰導電層210之間形成複數個水平溝槽230。
在一些實施例中，介電質層220包括氧化矽，且中間金屬介電質去除能夠是等向性濕式蝕刻製程。等向性濕式蝕刻的蝕刻劑包括稀釋的HF。在一些實施例中，介電質層220包括氮化矽，且等向性濕式蝕刻的蝕刻劑包括磷酸，諸如H3PO4。
在去除介電質層220之後，能夠透過使用任何適合的清潔工藝來清潔複數個縫隙700和複數個水平溝槽230。例如，能夠執行濕式蝕刻清潔工藝來去除縫隙700底部處的本地氧化物，並且能夠執行乾式蝕刻清潔工藝來去除縫隙的側壁上的副產品和聚合物。在清潔工藝之後，能夠透過複數個水平溝槽230暴露導電層210的頂部表面212和底部表面214，以及原始由介電質層220圍繞的功能 層400的外側壁的部分，如圖6中示出的。
如圖1中示出的，在一些實施例中，在步驟S114之後，方法可選地直接進行至步驟S118(選項A)，其中，能夠形成絕緣層以覆蓋複數個導電層的暴露的表面和功能層的暴露的表面。絕緣層能夠用作用於隔離相應的導電層(例如，也稱為字元線或閘極電極)的閘極介電質層。
如圖7中示出的，在一些實施例中，能夠將絕緣層240形成為以一種或多種適合的絕緣材料來覆蓋複數個導電層210的暴露的表面以及功能層400的暴露的表面。例如，能夠利用諸如CVD、PVD、和/或ALD的一種或多種適合的沉積製程來將該一種或多種絕緣材料從縫隙700沉積到水平溝槽230中。
在一些實施例中，絕緣層240的該一種或多種絕緣材料能夠包括提供電絕緣功能的任何適合的材料。例如，該一種或多種絕緣材料能夠包括以下材料種的一種或多種：氧化矽、氮化矽、氮氧化矽、以及高k值介電質材料，高k值介電質材料諸如是氧化鋁(Al2O3)、二氧化鉿(HfO2)、五氧化二鉭(Ta2O5)、氮化鈦(TiN)等、和/或其任何適合的組合。在一些實施例中，絕緣層240能夠是單個膜結構，或包括複數個絕緣子層，每一個絕緣子層具有不同的絕緣材料。
在一些實施例中，能夠透過氧化複數個導電層210的暴露的表面來形成絕緣層240。例如，複數個導電層210是多晶矽層，且能夠執行乾式氧氧化製程或濕式氧氧化製程來氧化多晶矽層的暴露的表面以形成SiO2層作為絕緣層240。在一些其它實施例中，能夠透過諸如CVD、ALD等的一種或多種適合的沉積製程來形成絕緣層240。
在一些實施例中，氮化鈦膜的厚度能夠在從大約1nm至大約10nm的範圍中。在一些實施例中，氣隙250能夠形成於相鄰導電層210之間的間隔中，如圖7中示出的。在一些其它實施例中，相鄰導電層210之間的間隔能夠填充有一種或多種適合的介電質材料。
如圖1中示出的，在一些實施例中，在用於形成絕緣層的步驟S118之前，方法可選地進行至步驟S116(選項B)，其中，能夠去除功能層的由複數個水平溝槽暴露的部分，使得將功能層中的CTF劃分成複數個段。
如圖8中示出的，能夠透過例如等向性乾式蝕刻或濕式蝕刻的任何適合的蝕刻製程將功能層400的由複數個水平溝槽230暴露的部分蝕刻至某深度。相對於導電層210和通道層500的材料，蝕刻製程能夠對阻障層410和儲存層420(例如，CTF)的材料具有充分高的蝕刻選擇性，使得蝕刻製程能夠對導電層210和通道層500具有最小的影響。等向性乾式蝕刻和/或濕式蝕刻能夠去除阻障層410和儲存層420的由複數個水平溝槽230暴露的部分。這樣，能夠在位置800切斷儲存層420(例如，CTF)，並將其劃分成複數個段，從而抑制沿儲存層420的電荷橫向擴展。
在劃分儲存層420的步驟S116之後，然後能夠執行步驟S118以形成絕緣層240，絕緣層240要被形成為覆蓋複數個導電層210的暴露的表面和功能層400的暴露的表面，如圖9中示出的。步驟S118的詳細描述能夠結合圖7參照以上。
應當注意，能夠在步驟S118之後執行任何適合的步驟以進一步製造 3D記憶體元件。例如，間隔體層(圖中未示出)能夠形成於複數個縫隙700的側壁上，並且導電壁(圖中未示出)能夠形成於複數個縫隙700中的每一個中。導電壁能夠用作陣列公共源，且間隔體層能夠用作閘極線間隔體以提供複數個閘極(例如，導電層240)與導電壁之間的電絕緣。
因而，在根據本公開的一些實施例中，提供了一種用於形成3D記憶體元件的方法。在公開的方法中，將通道孔中的儲存層(例如，CTF)形成為具有不平坦表面，或被進一步劃分成複數個段。透過這樣做，能夠減小或抑制沿CTF的電荷橫向擴展。公開的方法能夠顯著提高3D記憶體元件的單元操作速度和資料保持性能。於此還公開了透過公開的方法製造的3D記憶體元件的實施例。
本公開的一方面提供了一種用於形成三維(3D)NAND記憶體元件的方法，所述方法包括：在基底上形成交替層堆疊體；在所述交替層堆疊體中形成複數個通道孔，每一個通道孔垂直穿過所述交替層堆疊體；在每一個通道孔的側壁上形成包括儲存層的功能層，其中，所述儲存層具有不平坦表面；形成通道層以覆蓋每一個通道孔中的所述功能層；以及形成填充結構以覆蓋所述通道層並填充每一個通道孔。
在一些實施例中，所述方法還包括將所述儲存層劃分成複數個段。
在一些實施例中，形成所述交替層堆疊體包括：在所述基底上形成複數個導電層/介電質層對，每一個導電層/介電質層對包括導電層和介電質層。
在一些實施例中，所述方法還包括：在形成所述功能層之前，蝕刻 所述介電質層的由所述通道孔暴露的部分，以在每一個通道孔的所述側壁上形成複數個凹口。
在一些實施例中，所述方法還包括：形成縫隙，所述縫隙垂直穿過所述交替層堆疊體並在水平方向上延伸；經所述縫隙去除所述交替層堆疊體中的所述介電質層，以形成複數個水平溝槽；以及形成絕緣層以覆蓋所述導電層和所述功能層的暴露的表面。
在一些實施例中，所述方法還包括：在形成所述絕緣層之前，去除所述功能層的由所述複數個水平溝槽暴露的部分，以將所述儲存層劃分成複數個段。
在一些實施例中，所述方法還包括：在形成所述縫隙之後，在所述縫隙以下在所述基底中形成摻雜區；在形成所述絕緣層之後，去除所述絕緣層的在所述縫隙的底部的部分，以暴露所述摻雜區；以及在所述縫隙中形成導電壁，以使得所述導電壁與所述摻雜區電接觸。
在一些實施例中，所述方法還包括：在形成所述功能層之前，在每一個通道孔的所述側壁上形成複數個凹口。
在一些實施例中，形成所述功能層包括：在每一個通道孔的所述側壁上形成阻障層，用於在操作期間阻隔電子電荷的流出；在所述阻障層的表面上形成所述儲存層，用於在操作期間儲存電子電荷；以及在所述儲存層的表面上形成穿隧層，用於在操作期間使電子電荷穿隧。
在一些實施例中，形成所述阻障層包括：將所述阻障層形成為覆蓋每一個通道孔的所述側壁，使得所述阻障層包括複數個第一角，所述複數個第一角對應於每一個通道孔的所述側壁上的所述複數個凹口。
在一些實施例中，形成所述儲存層包括：將所述儲存層形成為覆蓋所述阻障層，使得所述儲存層包括複數個第二角，所述複數個第二角對應於所述阻障層的所述複數個第一角。
在一些實施例中，形成所述穿隧層包括：將所述穿隧層形成為覆蓋所述儲存層，使得所述穿隧層包括複數個突起，每一個突起對應於每一個通道孔的所述側壁上的凹口。
本公開的另一方面提供了一種三維(3D)NAND記憶體元件，所述元件包括：交替層堆疊體，設置在基底上；複數個通道孔，在所述交替層堆疊體中，每一個通道孔垂直穿過所述交替層堆疊體；功能層，設置在每一個通道孔的側壁上，所述功能層包括儲存層，所述儲存層具有不平坦表面；通道層，設置為覆蓋每一個通道孔中的所述功能層；以及填充結構，設置為覆蓋所述通道層並填充每一個通道孔。
在一些實施例中，所述儲存層包括複數個劃分的段。
在一些實施例中，所述交替層堆疊體包括：複數個導電層/介電質層對，每一個導電層/介電質層對包括導電層和介電質層。
在一些實施例中，所述交替層堆疊體包括：由絕緣層覆蓋的複數個導電層；以及相鄰導電層之間的複數個氣隙。
在一些實施例中，所述元件還包括：縫隙，所述縫隙垂直穿過所述交替層堆疊體並在水平方向上延伸；摻雜區，在所述基底中並位於與所述縫隙相鄰處；以及導電壁，在所述縫隙中並且與所述摻雜區接觸。
在一些實施例中，所述功能層包括：阻障層，設置在每一個通道孔的所述側壁上並被配置為在操作期間阻隔電子電荷的流出；所述儲存層，設置在所述阻障層的表面上並被配置為在操作期間儲存電子電荷；以及穿隧層，設置在所述儲存層的表面上並被配置為在操作期間容許電子電荷的穿隧。
在一些實施例中，所述阻障層包括複數個第一角，所述複數個第一角對應於每一個通道孔的所述側壁上的所述複數個凹口；所述儲存層包括複數個第二角，所述複數個第二角對應於所述阻障層的所述複數個第一角；以及所述穿隧層包括複數個突起，每一個突起對應於每一個通道孔的所述側壁上的凹口。
在一些實施例中，所述阻障層包括Al2O3子層和SiO2子層；所述儲存層包括第一SiN子層、第一SiON子層、第二SiN子層、第二SiON子層、以及第三SiN子層；以及所述穿隧層包括第一SiO子層、第一SiON子層、第二SiON子層、第三SiON子層、以及第二SiO子層。
基於本公開的說明書、請求項、以及圖樣，本領域技術人員能夠理解本公開的其它方面。
特定實施例的前述描述將如此充分地揭露本公開的總體特性，以致其他人透過應用本領域技術人員的知識，在沒有不適當的試驗的情況下，能夠容易地修改和/或適應該特定實施例的各種應用，而不脫離本公開的總體概念。因此，基於於此陳述的教導和指導，意圖該適應和修改在公開的實施例的等同的意義和範圍內。應當理解，於此的措詞和術語是用於描述目的，而不是限制，使得本說明書的術語或措詞應由本領域技術人員基於該教導和指導來進行解釋。
以上已經借助於示例實施特定功能及其關係的功能構件塊描述了本公開的實施例。為描述方便，於此任意限定了這些功能構件塊的邊界。能夠限定替代邊界，只要適合地執行了指定功能及其關係就行。
發明內容和摘要部分可以闡述由發明人設想的本公開的一個或複數個但不是全部示範性實施例，並且從而不是意在以任何方式限制本公開和所附請求項。
本公開的廣度和範圍不應受到任何上述示範性實施例的限制，而僅僅應當被根據以下請求項及其等同物限定。
A、B:選項
S102~S118:步驟

Claims (15)

  1. 一種用於形成三維(3D)NAND記憶體元件的方法，包括：在基底上形成交替層堆疊體，其中形成所述交替層堆疊體包括：在所述基底上形成複數個導電層/介電質層對，每一個導電層/介電質層對包括導電層和介電質層；在所述交替層堆疊體中形成複數個通道孔，每一個通道孔垂直穿過所述交替層堆疊體；在每一個通道孔的側壁上形成包括儲存層的功能層，其中，所述儲存層具有不平坦表面；在形成所述功能層之前，蝕刻所述介電質層的由所述通道孔暴露的部分，以在每一個通道孔的所述側壁上形成複數個凹口；形成通道層以覆蓋每一個通道孔中的所述功能層；形成填充結構以覆蓋所述通道層並填充每一個通道孔；形成縫隙，所述縫隙垂直穿過所述交替層堆疊體並在水平方向上延伸；經所述縫隙去除所述交替層堆疊體中的所述介電質層，以形成複數個水平溝槽；以及形成絕緣層於所述水平溝槽中，並覆蓋所述水平溝槽中所述導電層和所述功能層的暴露的表面，其中複數個氣隙形成在所述水平溝槽中，且各個所述氣隙位於覆蓋相鄰的所述導電層的所述表面的所述絕緣層之間。
  2. 如請求項1所述的方法，還包括：將所述儲存層劃分成複數個段。
  3. 如請求項1所述的方法，還包括：在形成所述絕緣層之前，去除所述功能層的由所述複數個水平溝槽暴露的部分，以將所述儲存層劃分成複數個段。
  4. 如請求項1所述的方法，還包括：在形成所述縫隙之後，在所述縫隙以下在所述基底中形成摻雜區；在形成所述絕緣層之後，去除所述絕緣層的在所述縫隙的底部的部分，以暴露所述摻雜區；以及在所述縫隙中形成導電壁，以使得所述導電壁與所述摻雜區電接觸。
  5. 如請求項1所述的方法，其中，形成所述功能層包括：在每一個通道孔的所述側壁上形成阻障層，用於在操作期間阻隔電子電荷的流出；在所述阻障層的表面上形成所述儲存層，用於在操作期間儲存電子電荷；以及在所述儲存層的表面上形成穿隧層，用於在操作期間使電子電荷穿隧。
  6. 如請求項5所述的方法，其中，形成所述阻障層包括：將所述阻障層形成為覆蓋每一個通道孔的所述側壁，使得所述阻障層包括複數個第一角，所述複數個第一角對應於每一個通道孔的所述側壁上的所述複數個凹口。
  7. 如請求項6所述的方法，其中，形成所述儲存層包括：將所述儲存層形成為覆蓋所述阻障層，使得所述儲存層包括複數個第二 角，所述複數個第二角對應於所述阻障層的所述複數個第一角。
  8. 如請求項7所述的方法，其中，形成所述穿隧層包括：將所述穿隧層形成為覆蓋所述儲存層，使得所述穿隧層包括複數個突起，每一個突起對應於每一個通道孔的所述側壁上的凹口。
  9. 一種三維(3D)NAND記憶體元件，包括：交替層堆疊體，設置在基底上，其中所述交替層堆疊體包括：由絕緣層覆蓋的複數個導電層；以及複數個在相鄰導電層之間的氣隙，其中各個所述氣隙位於覆蓋相鄰的所述導電層的所述絕緣層之間；複數個通道孔，在所述交替層堆疊體中，每一個通道孔垂直穿過所述交替層堆疊體；功能層，設置在每一個通道孔的側壁上，其中，所述功能層包括儲存層，所述儲存層具有不平坦表面；通道層，設置為覆蓋每一個通道孔中的所述功能層；以及填充結構，設置為覆蓋所述通道層並填充每一個通道孔。
  10. 如請求項9所述的記憶體元件，其中：所述儲存層包括複數個劃分的段。
  11. 如請求項9所述的記憶體元件，其中，所述交替層堆疊體包括：複數個導電層/介電質層對，每一個導電層/介電質層對包括導電層和介電質層。
  12. 如請求項9所述的記憶體元件，還包括：縫隙，所述縫隙垂直穿過所述交替層堆疊體並在水平方向上延伸；摻雜區，在所述基底中並位於與所述縫隙相鄰處；以及導電壁，在所述縫隙中並且與所述摻雜區接觸。
  13. 如請求項9所述的記憶體元件，所述功能層包括：阻障層，設置在每一個通道孔的所述側壁上並被配置為在操作期間阻隔電子電荷的流出；所述儲存層，設置在所述阻障層的表面上並被配置為在操作期間儲存電子電荷；以及穿隧層，設置在所述儲存層的表面上並被配置為在操作期間容許電子電荷的穿隧。
  14. 如請求項13所述的記憶體元件，其中：所述阻障層包括複數個第一角，所述複數個第一角對應於每一個通道孔的所述側壁上的所述複數個凹口；所述儲存層包括複數個第二角，所述複數個第二角對應於所述阻障層的所述複數個第一角；以及所述穿隧層包括複數個突起，每一個突起對應於每一個通道孔的所述側壁上的凹口。
  15. 如請求項13所述的記憶體元件，其中：所述阻障層包括Al2O3子層和SiO2子層； 所述儲存層包括第一SiN子層、第一SiON子層、第二SiN子層、第二SiON子層、以及第三SiN子層；以及所述穿隧層包括第一SiO子層、第一SiON子層、第二SiON子層、第三SiON子層、以及第二SiO子層。
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