CN111527605B - 三维存储器件及其制造方法 - Google Patents

三维存储器件及其制造方法 Download PDF

Info

Publication number
CN111527605B
CN111527605B CN202080000770.XA CN202080000770A CN111527605B CN 111527605 B CN111527605 B CN 111527605B CN 202080000770 A CN202080000770 A CN 202080000770A CN 111527605 B CN111527605 B CN 111527605B
Authority
CN
China
Prior art keywords
gate line
layer
channel
forming
line slit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202080000770.XA
Other languages
English (en)
Other versions
CN111527605A (zh
Inventor
王清清
徐伟
周文斌
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Publication of CN111527605A publication Critical patent/CN111527605A/zh
Application granted granted Critical
Publication of CN111527605B publication Critical patent/CN111527605B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Abstract

公开了一种用于形成3D存储器件的方法。所述方法包括在衬底上形成交替的电介质堆叠。然后，形成垂直贯穿交替的电介质堆叠的多个沟道结构和虚设沟道结构，沟道结构位于核心区域，并且虚设沟道结构位于阶梯区域。栅极线狭缝结构被形成为垂直贯穿交替的电介质堆叠并且在第一方向上横向延伸。栅极线狭缝结构包括在与第一方向不同的第二方向上具有减小的宽度的狭窄部分。

Description

三维存储器件及其制造方法
技术领域
概括地说，本公开内容涉及半导体技术领域，并且更具体地，涉及用于形成三维(3D)存储器件的方法。
背景技术
通过改进工艺技术、电路设计、编程算法和制造工艺，将平面存储单元缩放至较小尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得富有挑战性和昂贵。因此，用于平面存储单元的存储密度接近上限。三维(3D)存储器体系结构可以解决平面存储单元中的密度限制。
随着半导体技术的进步，诸如3D NAND存储器件之类的3D存储器件不断缩放更多的氧化物/氮化物(ON)层以提高晶圆的面积利用率。在一些现有的3D NAND存储器件中，例如在一些现有的128层3D存储器件设计中，核心/阶梯过渡区域中的沟道孔在每个指存储区(memory finger)中从9行变为3行。应力仿真结果表明，核心/阶梯过渡区域的应力变化很大，这可能导致栅极线狭缝结构(gate line slit structure)在指存储区之间倾斜。栅极线狭缝结构的倾斜能够引起各种泄漏问题，例如字线之间的泄漏、字线与阵列共源极之间的泄漏等。因此，期望开发新的3D存储器件设计来解决这些问题。
发明内容
本文公开了三维(3D)存储器件及其制造方法的实施例。
本公开内容的一个方面提供了一种用于形成三维(3D)存储器件的方法。该方法可以包括在衬底上形成交替的电介质堆叠。该方法还包括形成垂直贯穿交替的电介质堆叠的多个沟道结构和虚设沟道结构。沟道结构位于核心区域，并且虚设沟道结构位于阶梯区域。该方法还包括形成垂直贯穿交替的电介质堆叠并且在第一方向上横向延伸的栅极线狭缝结构。栅极线狭缝结构包括在与第一方向不同的第二方向上具有减小的宽度的狭窄部分。
在一些实施例中，形成栅极线狭缝结构包括图案化掩膜层以在交替的电介质堆叠上形成在第一方向上延伸的开口，其中，该开口包括沿第二方向具有减小的宽度的狭窄部分。形成栅极线狭缝结构还包括使用图案化的掩模层来形成垂直贯穿交替的电介质堆叠的栅极线狭缝。形成栅极线狭缝结构还包括在栅极线狭缝中形成栅极线狭缝结构。
在一些实施例中，形成栅极线狭缝包括基于图案化的掩模层来蚀刻交替的电介质堆叠以形成栅极线狭缝，使得形成的栅极线狭缝的狭窄部分靠近核心区域与阶梯区域的过渡区域。
在一些实施例中，形成栅极线狭缝结构包括：在栅极线狭缝的底部处在衬底中形成掺杂区域；在栅极线狭缝的两个侧壁上形成两个间隙壁层；以及在两个间隙壁层之间形成导电壁，其中，导电壁是与掺杂区域电接触的。
在一些实施例中，形成栅极线狭缝结构包括：在栅极线狭缝中形成栅极线狭缝结构，使得栅极线狭缝结构与至少两个沟道结构之间的距离不小于约120nm，该至少两个沟道结构是同栅极线狭缝结构相邻且靠近核心区域与阶梯区域的过渡区域的。
在一些实施例中，形成交替的电介质堆叠包括形成在垂直方向上堆叠的至少64个电介质层对，其中，每个电介质层对包括第一电介质层和与第一电介质层不同的第二电介质层。
在一些实施例中，形成多个沟道结构和虚设沟道结构包括：同时地形成垂直贯穿交替的电介质堆叠的多个沟道孔，其中，核心区域中的沟道孔的第一子集是以交错阵列形式布置的，并且阶梯区域中的沟道孔的第二子集是以阵列形式布置的；以及同时地在沟道孔的第一子集中形成沟道结构并在沟道孔的第二子集中形成虚设沟道结构。
在一些实施例中，同时地形成多个沟道结构和虚设沟道结构包括：在衬底的由每个沟道孔暴露的表面上形成外延层，然后在每个沟道孔的侧壁上形成功能层，然后在每个沟道孔中形成覆盖功能层并与外延层接触的沟道层，然后形成填充每个沟道孔的电介质填充结构，然后在每个沟道孔的顶部以及在电介质填充结构上形成沟道插塞。
在一些实施例中，在栅极线狭缝中形成栅极线狭缝结构之前，该方法还包括：通过栅极线狭缝，利用导电层来替换交替的电介质堆叠中的第二电介质层。
在一些实施例中，利用导电层来代替交替的电介质中的第二电介质层包括：通过栅极线狭缝去除交替的电介质堆叠中的第二电介质层以形成多个水平沟槽，以及在多个水平沟槽中形成导电层。
本公开内容的另一方面提供了一种三维(3D)存储器件。该器件包括：衬底上的交替的导电/电介质堆叠、以及垂直贯穿所述交替的导电/电介质堆叠的多个沟道结构和虚设沟道结构。沟道结构位于核心区域中，并且虚设沟道结构位于阶梯区域中。该器件还包括栅极线狭缝结构，其垂直贯穿交替的导电/电介质堆叠并且在第一方向上横向延伸。栅极线狭缝结构包括在与第一方向不同的第二方向上具有减小的宽度的狭窄部分。
在一些实施例中，第一方向是字线方向，并且第二方向是位线方向。
在一些实施例中，栅极线狭缝结构的狭窄部分的减小的宽度比栅极线狭缝结构的常规部分的常规宽度至少小40nm。
在一些实施例中，栅极线狭缝结构的狭窄部分的减小的宽度至少是70nm。
在一些实施例中，栅极线狭缝结构的狭窄部分沿第一横向方向的长度不小于沟道结构的直径的两倍加上两个相邻的沟道结构之间的距离。
在一些实施例中，栅极线狭缝结构的狭窄部分沿第一横向方向的长度不小于300nm至500nm之间的范围。
在一些实施例中，栅极线狭缝结构包括导电壁，该导电壁在两个间隙壁层之间并且与衬底的掺杂区域电接触。
在一些实施例中，栅极线狭缝结构与至少两个沟道结构之间的距离不小于约120nm，该至少两个沟道结构是同栅极线狭缝结构相邻并且靠近核心区域和阶梯区域的过渡区域的。
在一些实施例中，交替的电介质堆叠包括在垂直方向上堆叠的至少64个导电/电介质层对。
在一些实施例中，每个沟道结构包括：在沟道孔的底部上的外延层、在沟道孔的侧壁上的功能层、覆盖功能层并与外延层接触的沟道层、填充沟道孔的电介质填充结构、以及在沟道孔的顶部且在电介质填充结构上的沟道插塞。
本领域技术人员根据说明书、权利要求书和附图可以理解本公开内容的其它方面。
附图说明
并入本文并形成说明书的一部分的附图示出了本公开内容的实施例，并且与说明书一起还用于解释本公开内容的原理，并且使得相关领域技术人员能够做出和使用本公开内容。
图1(A)和图1(B)示出了示例性3D存储器件的俯视图；
图2示出了根据本公开内容的一些实施例的示例性3D存储器件的俯视图；
图3示出了根据本公开内容的一些实施例的用于形成3D存储器件的示例性方法的流程图；以及
图4-7示出了在图3中所示方法的某些制造阶段处的示例性3D存储器件的截面图。
将参照附图来描述本公开内容的实施例。
具体实施方式
尽管讨论了具体的配置和布置，但应理解，这仅仅是为了说明的目的而进行的。相关领域的技术人员将认识到，在不脱离本公开内容的精神和范围的情况下，可以使用其它配置和布置。对于相关领域的技术人员将显而易见的是，本公开内容还可以用于各种其它应用中。
应当注意，在说明书中对“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等的引用指示所描述的实施例可以包括特定的特征、结构或特性，但是每个实施例可能不一定包括该特定的特征、结构或特性。而且，这样的短语不一定指代相同的实施例。此外，当结合实施例描述特定的特征、结构或特性时，无论是否被明确描述，结合其它实施例来实现这样的特征、结构或特性都在相关领域的技术人员的知识范围内。
通常，可以至少部分地从上下文中的用法理解术语。例如，至少部分取决于上下文，如本文所用的术语“一个或多个”可用于以单数意义描述任何特征、结构或特性，或可用于以复数意义描述特征、结构或特性的组合。类似地，至少部分取决于上下文，诸如“一”、“一个”或“该”的术语同样可以被理解为表达单数用法或表达复数用法。
应容易理解的是，本公开内容中的“在……上”、“在……之上”和“在……上方”的含义应以最宽泛的方式来解释，使得“在……上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且使得“在……之上”或“在……上方”不仅意味着“在某物之上”或“在某物上方”，而且还可以包括其间没有中间特征或层的“在某物之上”或“在某物上方”的含义(即，直接在某物上)。
此外，为了便于描述，可以在本文使用诸如“在……之下”、“在……下方”、“下”、“在……之上”、“上”等的空间相对术语来描述如图所示的一个元件或特征与另一个元件或特征的关系。除了附图中所示的取向之外，空间相对术语旨在涵盖器件在使用或操作中的不同取向。该器件可以被以其它方式取向(旋转90度或在其它取向)并且本文使用的空间相关描述词同样可以被相应地解释。
如本文所使用的，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底顶部的材料可以被图案化或可以保持未被图案化。此外，衬底可以包括多种半导体材料，例如硅，锗、砷化镓、磷化铟等。可替换地，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。
如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层或上层结构上延伸，或者可以具有小于下层或上层结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶面和底面之间或在顶面和底面处的任何一对侧向平面之间。层可以水平、垂直和/或沿着锥形表面延伸。衬底可以是层，其中可以包括一个层或多个层，和/或可以在其上、上方和/或其下具有一个层或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和触点层(其中形成有互连线和/或过孔触点)以及一个或多个电介质层。
如本文所使用的，术语“标称/标称地”是指在产品或工艺的设计阶段期间设定的部件或工艺步骤的特性或参数的期望值或目标值、连同高于和/或低于期望值的值的范围。值的范围可以是由于制造工艺或公差的轻微变化而引起。如本文所使用的，术语“约”表示可以基于与本发明主题的半导体器件相关联的特定技术节点而变化的给定量的值。基于特定的技术节点，术语“约”可以表示给定量的值，该给定量例如在该值的10-30％内变化(例如，值的±10％、±20％或±30％)。
如本文所使用的，术语“3D存储器件”是指在横向取向的衬底上具有垂直取向的存储单元晶体管串(即，在本文中，区域作为“存储串”，例如NAND串)，使得存储串相对于衬底在垂直方向上延伸的半导体器件。如本文所用，术语“垂直/垂直地”表示标称上垂直于衬底的横向表面。
根据本公开内容的各种实施例提供了一种方法，其用于形成具有用于存储阵列(在本文中也称为“阵列器件”)的顶部选择栅切线结构的3D存储器件。
参照图1(A)，在俯视图中示出了3D存储器件的示意图。如图所示，在一些现有的3DNAND存储器件中，多个栅极线狭缝结构30可以沿着第一横向方向(例如，字线方向“WL”)平行地延伸，以将存储阵列划分成多个指存储区。存储阵列可以包括核心区域10和阶梯区域20。在核心区域10中，每个指存储区可以包括以交错方式布置在两个相邻的狭缝结构30之间的第一数量的行(例如9行)的沟道结构40。如图1(A)所示，与栅极线狭缝结构30相邻的沟道结构40的距离D1通常小于100nm。在阶梯区域中，每个指存储区可以包括以阵列形式布置在两个相邻的栅极线狭缝结构30之间的第二数量的行(例如，3行)的虚设沟道结构50。第二数量小于第一数量。
参照图1(B)，在俯视图中示出了3D存储器件的图。如上所述，随着在存储阵列中形成越多的氧化物/氮化物(ON)层，在核心区域10和阶梯区域20的过渡区域处的局部应力梯度增加，导致栅极线狭缝结构很可能倾斜。如图1(B)所示，由于局部应力梯度，倾斜的栅极线狭缝结构30被短路至位于核心区域10和阶梯区域20的过渡区域D0处的并且与倾斜的栅极线狭缝结构30相邻的两个沟道结构40，从而导致字线之间的泄漏和/或字线与阵列共源极之间的泄漏。这样的泄漏问题能够导致明显的良率(yield)损失(例如，高于70％)。
参照图2，在俯视图中示出了根据本公开内容的一些实施例的3D存储器件的示意图。在一些实施例中，每个栅极线狭缝结构30可以包括在核心区域10和阶梯区域20的过渡区域处的狭窄部分33。参照图2，与标称宽度WGLS相比，栅极线狭缝结构30的狭窄部分33在第二横向方向(例如，位线方向“BL”)上可以具有减小的宽度WN。在一些实施例中，栅极线狭缝结构30的常规部分在第二横向方向上的宽度在100nm至130nm之间的范围内，例如110nm，而栅极线狭缝结构30的狭窄部分33在第二横向方向上的减小的宽度在60nm至90nm之间的范围内，例如大约70nm。
栅极线狭缝结构30的狭窄部分33的位置可以对应于在核心区域10和阶梯区域20的边界处的至少两个沟道结构40。栅极线狭缝结构30的狭窄部分33在第一横向方向(例如，字线方向)上的长度LN取决于沟道结构40的直径以及在相邻的沟道结构40之间的距离。在一些实施例中，栅极线狭缝结构30的狭窄部分33在第一横向方向上的长度LN在300nm至500nm之间的范围内，例如大约400nm。
通过减小栅极线狭缝结构30的狭窄部分33的宽度，栅极线狭缝结构30的狭窄部分33同位于核心区域10和阶梯区域20的过渡区域处且与栅极线狭缝结构30相邻的两个沟道结构40之间的距离D2可以至少增加到120nm，例如在120nm和150nm之间的范围内。因此，即使栅极线狭缝结构30由于核心区域10和阶梯区域20的过渡区域处的局部应力梯度而倾斜，倾斜的栅极线狭缝结构30同位于核心区域10和阶梯区域20的边界处且与倾斜的栅极线狭缝结构30相邻的两个沟道结构40之间的短路风险也能够有效降低，从而避免字线之间的泄漏和/或字线与阵列共源极之间的泄漏。这样，可以明显提高3D存储器件的良率。
参照图3，示出了根据本公开内容的一些实施例的用于形成3D存储器件的示例性方法的流程图。图4-7示出了在图3所示的方法的某些制造阶段处的示例性3D存储器件的截面图。
如图3所示，该方法可以在操作S310处开始，其中可以在衬底上形成交替的电介质堆叠，并且可以在交替的电介质堆叠中形成多个沟道结构和虚设沟道结构。在一些实施例中，形成交替的电介质堆叠和多个沟道结构的细节可以参考美国专利申请No.16/046,847和美国专利申请No.16/047,178，其全部内容通过引用的方式并入本文。
如图4所示，在一些实施例中，衬底100可以是具有任意适当的结构的任意适当的半导体衬底，例如单晶单层衬底、多晶硅(polysilicon)单层衬底、多晶硅和金属多层衬底等。
可以在衬底100上形成包括多个电介质层对的交替的电介质堆叠200。例如，交替的电介质堆叠200可以包括第一电介质层202(例如，氧化硅)和与第一电介质层不同的第二电介质层204(例如，氮化硅)的交替的堆叠。多个第一电介质层202和第二电介质层204在平行于衬底100的表面的横向方向上延伸。在一些实施例中，在交替的电介质堆叠200中存在比由不同材料制成并具有不同厚度的电介质层对更多的层。可以通过一种或多种薄膜沉积工艺来形成交替的电介质堆叠200，该薄膜沉积工艺包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合。
在一些实施例中，交替的电介质堆叠200可以包括多个氧化硅/氮化物层对。每个电介质层对包括氧化硅层202和氮化硅层204。多个氧化物/氮化物层对在本文中也称为“交替的氧化物/氮化物堆叠”。即，在交替的电介质堆叠200中，多个氧化物层202(在纯灰区域中示出)和多个氮化物层204(在具有网格的区域中示出)在垂直方向上交替。换句话说，除了给定的交替的氧化物/氮化物堆叠的顶层和底层之外，其它氧化物层202中的每个都可以被两个相邻的氮化物层204夹在中间，并且氮化物层204中的每个可以被两个相邻的氧化物层202夹在中间。
氧化物层可以各自具有相同的厚度或具有不同的厚度。例如，每个氧化物层的厚度可以在10nm到100nm的范围内，优选地为约25nm。类似地，氮化物层可以各自具有相同的厚度或具有不同的厚度。例如，每个氮化物层的厚度可以在10nm到100nm的范围内，优选地为约35nm。
应注意，在本公开内容中，氧化物层202和/或氮化物层204可以包括任何适当的氧化物材料和/或氮化物材料。例如，氧化物材料可以包括硅化物，并且氮化物材料的元素可以包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂的硅、硅化物或其任意组合。在一些实施例中，氧化物层可以是氧化硅层，并且氮化物层可以是氮化硅层。
交替的电介质堆叠200可以包括氧化物层202和氮化物层204的任意适当数量的层。在一些实施例中，交替的电介质堆叠200中的氧化物层202和氮化物层204的总层数等于或大于128。即，氧化物/氮化物层对的数量可以等于或大于64。在一些实施例中，与所述氧化物/氮化物层对相比，交替的氧化物/氮化物堆叠200包括具有不同材料和/或厚度的更多氧化物层或氮化物层。
如图4所示，多个沟道结构40可以在交替的电介质堆叠200中。在一些实施例中，多个沟道结构40可以在垂直方向(“V”)上贯穿交替的电介质堆叠。如图2所示，多个沟道结构40可以在核心区域10中形成，并且可以以交错的阵列形式布置。在一些实施例中，可以在交替的电介质堆叠200中以及在阶梯区域20中形成多个虚设沟道结构50(图4中未示出)。参照图2，多个虚设沟道结构50可以在垂直方向上贯穿交替的电介质堆叠200并且可以以阵列形式布置。相邻的沟道结构40之间的距离小于相邻的虚设沟道结构50之间的距离。应注意，在一些实施例中，多个沟道结构40和多个虚设沟道结构50可以在相同的制造工艺中同时形成。
在一些实施例中，形成多个沟道结构40和多个虚设沟道结构50可以包括形成多个沟道孔以贯穿交替的电介质堆叠。在一些实施例中，用于形成多个沟道孔的制造工艺可以包括在交替的电介质堆叠200上形成硬掩模层，以及在硬掩模层上涂覆光刻胶层540。在一些实施例中，用于形成多个沟道孔的制造工艺还可以包括通过图案化工艺来蚀刻交替的电介质堆叠件200以形成多个沟道孔。可以在核心区域10中形成沟道孔的子集并以交错阵列形式布置，同时可以在阶梯区域20中形成沟道孔的另一子集并以阵列形式布置。每个沟道孔可以完全贯穿交替的电介质堆叠200，并且可以延伸到衬底100中。形成多个沟道孔的蚀刻工艺可以是干法蚀刻、湿法蚀刻或其组合。在蚀刻工艺之后，可以去除光刻胶层和硬掩模层，并且可以执行清洗工艺以清洗多个沟道孔。
在一些实施例中，可以在核心区域10中的每个沟道孔中形成沟道结构40。在一些实施例中，沟道结构40可以包括：在沟道孔的底部上的外延层410、在沟道孔的侧壁上的功能层420、在沟道孔中的电介质填充结构430、在功能层420与电介质填充结构430之间的沟道层440以及在沟道孔的顶部上的沟道插塞450。功能层420可以包括阻挡层、存储层和隧穿层。在一些实施例中，可以在形成沟道结构40的相同工艺期间在阶梯区域20中的每个沟道孔中形成虚设沟道结构50，并且虚设沟道结构50具有与沟道结构40相同的结构。
在一些实施例中，用于形成多个沟道结构40和/或多个虚设沟道结构50的制造工艺可以包括以下步骤。
在一些实施例中，可以在每个沟道孔的底部上以及在被沟道孔暴露的衬底100上形成外延层410。在一些实施例中，外延层410可以是通过选择性外延生长(SEG)工艺形成的多晶硅(polysilicon)层。在一些实施例中，外延层410可以不直接在衬底100的表面上形成。可以在外延层410和衬底100之间形成一个或多个层。即，外延层410覆盖衬底100。
在一些实施例中，功能层420可以被形成为覆盖每个沟道孔的侧壁和每个沟道孔中的外延层410的顶表面。在一些实施例中，功能层420可以包括阻挡层、存储层和隧穿层，并且可以形成在沟道孔的侧壁上。在一些实施例中，可以通过任意适当的薄膜沉积工艺相继地形成阻挡层、存储层和隧穿层，所述薄膜沉积工艺例如是化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺、原子层沉积(ALD)工艺或其任意适当的组合。阻挡层可以被形成为覆盖每个沟道孔的侧壁和每个沟道孔中的外延层410的顶表面。存储层可以被形成为覆盖阻挡层，并且隧穿层可以被形成为覆盖存储层。
阻挡层可以用于阻挡电荷的流出。在一些实施例中，阻挡层可以是氧化硅层或氧化硅/氮氧化硅/氧化硅(SiO2-SiON-SiO2)多层堆叠的组合。在一些实施例中，阻挡层包括高介电常数(高k)电介质(例如，氧化铝)。在一个示例中，阻挡层主要是在氮化硅沉积工艺之后通过原位蒸汽产生(ISSG)氧化来形成的氧化物层。在一些实施例中，阻挡层的厚度可以小于20nm。
存储层可以用于存储电荷。电荷在存储层中的存储和/或去除能够影响半导体沟道的开/关状态和/或电导率。存储层可以包括多晶硅(polysilicon)或氮化硅。存储层可以包括一个或多个材料膜，所述材料膜包括但不限于氮化硅、氮氧化硅、氧化硅和氮化硅的组合或其任意组合。在一些实施例中，第一存储层8可以包括通过使用一个或多个沉积工艺形成的氮化物层。
隧穿层可以用于隧穿电荷(电子或空穴)。隧穿层可以是包括但不限于氧化硅、氮化硅、氮氧化硅或其任意组合的电介质材料。在一些实施例中，隧穿层可以是通过使用沉积工艺形成的氧化物层。在一些实施例中，隧穿层的厚度可以小于20nm。
在一些实施例中，可以通过例如背面研磨和/或化学机械抛光(CMP)等任意适当的技术，来去除功能层420在沟道孔之外的部分。此外，可以通过例如干法蚀刻(例如，冲孔蚀刻)和/或湿法蚀刻等任意适当的蚀刻工艺，去除每个沟道孔500的底部上的功能层420，以形成暴露或延伸到外延层410中的凹陷。
沟道层440可以被形成为覆盖功能层420并且与外延层410接触。沟道层440可以通过任何适当的薄膜沉积工艺形成，所述薄膜沉积工艺包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)或原子层沉积(ALD)或其组合。在一些实施例中，沟道层440的厚度可以在约10nm至约30nm的范围内。
电介质填充结构430可以被形成为填充每个沟道孔。电介质填充结构430的材料可以包括任意适当的电介质材料，例如氧化硅。在一些实施例中，可以执行一个或多个原子层沉积(ALD)工艺，以在每个沟道孔中形成电介质填充结构430。在一些实施例中，电介质填充结构430可以包括一个或多个气隙。
在一些实施例中，可以通过回蚀工艺(也称为凹陷蚀刻工艺)来去除与核心区域10中的沟道孔的开口靠近的电介质填充结构430的顶部。回蚀工艺可以包括但不限于湿法蚀刻、干法蚀刻或其组合。这样，可以在核心区域10中的每个沟道孔中以及电介质填充结构430的其余部分上方形成圆形凹陷。随后可以执行稀释的氢氟酸(HF)清洗工艺以清洗圆形凹陷。
沟道插塞450可以被形成为填充沟道孔中的圆形凹陷。沟道插塞450可以是通过使用薄膜沉积工艺形成的非晶硅层或多晶硅层，所述薄膜沉积工艺例如低压化学气相沉积(LPCVD)工艺、等离子体增强化学气相沉积(PECVD)工艺、原子层沉积(ALD)或任意其它适当的工艺。沟道插塞450与沟道层440电接触。沟道插塞450的顶表面可以通过任意适当的技术来平坦化，例如背面研磨和/或化学机械抛光(CMP)。
因此，同时形成核心区域10中的多个沟道结构40和阶梯区域20中的多个虚设沟道结构50。
返回参照图3，在下一操作S320中，可以在交替的电介质堆叠中形成多个栅极线狭缝，并且可以通过多个栅极线狭缝去除交替的电介质堆叠中的第二电介质层。
如图5所示，每个栅极线狭缝300可以垂直地贯穿交替的电介质堆叠200，并且沿着字线方向(“WL”)基本上在直线上延伸。可以通过在交替的电介质堆叠200上形成掩模层以及使用例如光刻法对掩模进行图案化，以在图案化的掩模层中形成与多个栅极线狭缝相对应的开口，来形成多个栅极线狭缝300。应注意，每个开口可以包括在核心区域10和阶梯区域20的过渡区域处的狭窄部分。可以执行适当的蚀刻工艺，例如干法蚀刻和/或湿法蚀刻，以去除交替的电介质堆叠200的由开口暴露的部分，直到多个暴露出衬底100为止。可以在形成多个栅极线狭缝300之后去除掩模层。
所形成的栅极线狭缝300可以包括在核心区域10和阶梯区域20的过渡区域处的狭窄部分(对应于图2所示的栅极线狭缝结构30的狭窄部分33)。栅极线狭缝300的狭窄部分可以具有在栅极线狭缝300的底部处沿位线方向(“BL”)测量的减小的宽度BW。在一些实施例中，栅极线狭缝300的狭窄部分的减小的宽度BW可以在从60nm到90nm的范围内，例如70nm，而在栅极线狭缝300的底部沿位线方向测量的栅极线狭缝300的常规部分的宽度可以在100nm至130nm的范围内，例如约110nm。
栅极线狭缝300的狭窄部分的位置可以对应于在核心区域10和阶梯区域20的边界处的至少两个沟道结构40(称为栅极线狭缝结构30的对应的狭窄部分33，如图2所示)。栅极线狭缝300的狭窄部分沿字线方向(“WL”)的长度LN取决于沟道结构40的直径以及相邻的沟道结构40之间的距离。在一些实施例中，栅极线狭缝300的狭窄部分的长度LN不小于沟道结构40的直径的两倍加上两个相邻的沟道结构40之间的距离。在一些实施例中，栅极线狭缝300的狭窄部分在第一横向方向上的长度LN在300nm至500nm之间的范围内，例如大约400nm。
由于与栅极线狭缝300的常规部分的宽度相比，栅极线狭缝300的狭窄部分的宽度减小，因此栅极线狭缝300与在核心区域10和阶梯区域20的过渡区域处且与栅极线狭缝300相邻的两个沟道结构40之间的距离D2可以增大，例如等于或大于120nm。
在一些实施例中，可以通过使用任意适当的掺杂工艺，在每个栅极线狭缝300的底部处形成掺杂区域130，所述掺杂工艺诸如是离子注入和/或通过栅极线狭缝300的热扩散。掺杂区域130中的掺杂剂可以是任意适当的N+或P+离子。在后续工艺中在每个栅极线狭缝300中形成导电壁之后，在后续工艺中形成的每个导电壁的下端可以与对应的掺杂区域130接触。应理解，根据一些实施例，可以在较早的制造阶段中形成掺杂区域，例如在形成交替的电介质结构200之前。
如图5所示，可以去除交替的电介质堆叠200中的第二电介质层204以形成多个水平沟槽214。多个水平沟槽214可以在水平方向上延伸，并且可以用作用于要在后续工艺中形成的栅结构的空间。应注意，本文使用的术语“水平/水平地”是指标称上平行于衬底的横向表面。如上所述，交替的电介质堆叠200中的第二电介质层204用作牺牲层，并且通过使用例如各向同性干法蚀刻或湿法蚀刻等任意适当的蚀刻工艺来去除。蚀刻工艺可以对第二电介质层204的材料具有比第一电介质层202的材料足够高的蚀刻选择性，使得蚀刻工艺可以对第一电介质层202具有最小的影响。等向性干法蚀刻和/或湿法蚀刻可以沿各个方向去除第二电介质层204，以暴露各第一电介质层202的顶表面和底表面。这样，然后可在第一电介质层210之间形成多个水平沟槽214。
在一些实施例中，第二电介质层204包括氮化硅，并且各向同性干法蚀刻的蚀刻剂包括CF4、CHF3、C4F8、C4F6和CH2F2中的一种或多种。各向同性干法蚀刻的射频(RF)功率可以低于约100W，并且偏压可以低于约10V。在一些实施例中，第二电介质层204包括氮化硅，并且湿法蚀刻的蚀刻剂包括磷酸。
在去除第二电介质层204之后，可以通过使用任意适当的清洗工艺来清洗多个栅极线狭缝300和多个水平沟槽214。例如，可以执行磷酸漂洗工艺以去除水平沟槽214的内壁上的杂质。在一些实施例中，漂洗温度可以在大约100℃至大约200℃的范围内，并且漂洗时间可以在约10分钟至约100分钟的范围内。在清洗工艺之后，可以通过多个水平沟槽214暴露第一电介质层210的顶表面212和底表面214以及功能层310的最初被第二电介质层204围绕的外侧壁部分。
返回参照图3，该方法前进至操作S330，其中可以形成导电层以填充每个水平沟槽。
如图6所示，可以通过利用适当的栅电极金属材料填充多个水平沟槽214来形成导电层224。导电层224可以为随后形成的字线(即，栅电极)提供基础材料。栅电极金属材料可以包括用于形成字线的任意适当的导电材料，例如钨、铝、铜、钴或其任意组合。可以使用诸如CVD、物理气相沉积(PVD)、等离子体增强CVD(PECVD)、溅射、金属有机化学气相沉积(MOCVD)和/或ALD等适当的沉积方法将栅电极材料沉积到水平沟槽214中。在一些实施例中，导电层224包括通过CVD形成的钨。在一些实施例中，导电层224的厚度在从30nm到40nm的范围内，例如35nm。
在一些实施例中，在形成导电层224之前，可以在多个水平沟槽214中的每一个中形成绝缘层(未示出)。该绝缘层可以用作用于使在随后的工艺中形成的相应字线(例如，栅电极)与相邻的第一电介质层212绝缘的栅极电介质层。在一些实施例中，绝缘层可以具有单层结构或层叠结构，并且可以形成为利用一种或多种适当的绝缘材料来覆盖水平沟槽214的暴露表面，所述绝缘材料例如是高介电常数(高k值)电介质(例如氧化铝)、氮化钛。例如，可以利用诸如CVD、PVD和/或ALD等一种或多种适当的沉积工艺来将一种或多种绝缘材料沉积到水平沟槽214中。在一些实施例中，可以使用凹陷蚀刻和/或化学机械平坦化处理(CMP)来去除多余的绝缘材料。一种或多种绝缘材料可以包括提供电绝缘功能的任意适当的材料。例如，一种或多种绝缘材料可以包括氧化硅、氮化硅、氮氧化硅、氧化铝、氮化钛等、和/或前述各项的任合适当的组合。在一些实施例中，多个绝缘层可以具有不同的绝缘材料。
在一些实施例中，在形成导电层224之后，可以通过凹陷蚀刻工艺来去除导电层224的一部分。在一些实施例中，为了确保多个栅极之间的绝缘，可以执行诸如湿法蚀刻工艺等凹陷蚀刻工艺，以去除位于栅极线狭缝300的侧壁上的导电层224的暴露部分。应注意，由于导电层224的厚度为约35nm，因此栅极线狭缝300的狭窄部分的减小的宽度D2的最小值至少为70nm，这可以确保通过凹陷蚀刻工艺来完全去除导电层224的在栅极线狭缝300的侧壁上的一部分。在凹陷蚀刻工艺之后，导电层224在各个水平沟槽214中的其余部分可以形成多条字线(即，栅电极)。
这样，可以将交替的电介质堆叠200转换成包括多个导电/电介质层对的交替的导电/电介质堆叠250。每个导电/电介质层对可以包括第一电介质层202和导电层224。应注意，将多个第二电介质层204替换为多个导电层224的工艺称为栅极替换工艺、或者称为字线替换工艺。
返回参照图3，该方法前进到操作S340，其中可以在每个栅极线狭缝中形成栅极线狭缝结构。在如图7所示的一些实施例中，栅极线狭缝结构30可以包括两个间隙壁层310和被两个间隙壁层310夹在中间的导电壁320。
在一些实施例中，每个间隙壁层310可以形成在多个栅极线狭缝300的侧壁上并且具有层压结构。间隙壁层310也被称为栅极线间隙壁(GLSP)层，并且可以包括多个层(未示出)。间隙壁层310可以用于在导电层222(即，字线)和导电壁320之间提供电绝缘。在一些实施例中，用于形成间隙壁层310的制造工艺可以包括通过使用诸如一个或多个原子层沉积(ALD)工艺等多个沉积工艺来在多个栅极线狭缝300的侧壁上形成多个间隙壁子层。多个间隙壁子层的材料可以包括低温氧化物材料(例如，氧化硅)、高k值材料(例如，氮化硅)等。
在一些实施例中，在形成间隙壁层310之后，可以执行蚀刻工艺以使间隙壁层310成形。例如，可以去除间隙壁层310在每个栅极线狭缝300的底部处的部分以暴露衬底100的掺杂区域130。在一些实施例中，可以在衬底100的掺杂区域130上形成凹槽。此外，可以以相同的蚀刻工艺去除间隙壁层310在多个栅极线狭缝300外部的部分。这样，间隙壁层310可以形成在多个栅极线狭缝300的侧壁上。
导电壁320可以被形成为填充多个栅极线狭缝300中的每一个。如图7所示，导电壁320可以夹在每个栅极线狭缝300中的两个间隙壁层310之间。在一些实施例中，导电壁320可以通过沉积任意适当的导电材料来形成，所述导电材料诸如是金属材料(包括钨、铝、铜等)、多晶硅、硅化物和/或前述各项的组合。可以通过使用任意适当的沉积方法将导电材料沉积到多个栅极线狭缝300中，所述沉积方法例如是CVD、物理气相沉积(PVD)、等离子体增强CVD(PECVD)、溅射、金属有机化学气相沉积(MOCVD)和/或ALD。在一些实施例中，导电壁320可以包括通过CVD形成的钨。导电壁320在栅极线狭缝300的底部处与掺杂区域130接触，并且用作多个NAND串的阵列共源极(ACS)。在形成导电壁320之后，可以执行化学机械平坦化(CMP)工艺以平坦化所形成的结构的顶表面，如图7所示。
因此，公开了一种3D存储器件及其制造方法。在所公开的方法中，包括用于形成多个栅极线狭缝的多个开口的掩模可以在核心区域和阶梯区域的过渡区域附近具有狭窄部分。形成的栅极线狭缝结构可以包括在核心区域和阶梯区域的过渡区域处的狭窄部分。具体地，每个栅极线狭缝结构的狭窄部分可以在位线方向上具有减小的宽度。这样，可以增加每个栅极线狭缝结构的狭窄部分同核心区域和阶梯区域的过渡区域处的相邻的沟道结构之间的距离，以避免字线之间和/或字线与阵列共源极之间的潜在泄漏。这样，可以显着提高3D存储器件的良率。
以上对具体实施例的描述将从而充分地揭示本公开内容的一般性质，使得其它人可以通过应用本领域技术内的知识来容易地修改和/或调整这类具体实施例的各种应用，无需过度实验，且不脱离本公开内容的一般概念。因此，基于本文给出的教导和指导，这样的调整和修改旨在处于所公开的实施例的等同变换的含义和范围内。应理解，本文中的措辞或术语是出于描述的目的而非限制的目的，使得本说明书的术语或措辞将由本领域技术人员根据教导和指导来解释。
上面已借助于功能构建块描述了本公开内容的实施例，该功能构建块示出了规定的功能及其关系的实现。为了描述的方便，本文任意定义了这些功能构建块的边界。只要适当地执行了规定的功能和关系，就可以定义可替换的边界。
发明内容和摘要部分可以阐述如由发明人设想的本公开内容的一个或多个但不是全部的示例性实施例，并且因此不旨在以任何方式限制本公开内容和所附权利要求书。
本公开内容的广度和范围不应受任何上述示例性实施例的限制，而应仅根据所附权利要求及其等同变换来定义。

Claims (20)

1.一种用于形成三维(3D)存储器件的方法，包括：
在衬底上形成交替的电介质堆叠；
形成垂直贯穿所述交替的电介质堆叠的多个沟道结构和虚设沟道结构，其中，所述沟道结构位于核心区域，并且所述虚设沟道结构位于阶梯区域；以及
形成垂直贯穿所述交替的电介质堆叠的栅极线狭缝，并且在所述栅极线狭缝中形成在第一方向上横向延伸的栅极线狭缝结构；
其中，所述栅极线狭缝结构包括在与所述第一方向不同的第二方向上具有减小的宽度的狭窄部分；
所述栅极线狭缝结构包括与所述衬底的掺杂区域电接触的导电壁。
2.根据权利要求1所述的方法，其中，形成所述栅极线狭缝包括：
图案化掩模层，以在所述交替的电介质堆叠上形成在所述第一方向上延伸的开口，其中，所述开口包括沿所述第二方向具有减小的宽度的狭窄部分；以及
使用所图案化的掩模层来形成垂直贯穿所述交替的电介质堆叠的所述栅极线狭缝。
3.根据权利要求2所述的方法，其中，使用所图案化的掩模层来形成垂直贯穿所述交替的电介质堆叠的所述栅极线狭缝包括：
基于所图案化的掩模层来蚀刻所述交替的电介质堆叠以形成所述栅极线狭缝，使得所形成的栅极线狭缝的狭窄部分靠近所述核心区域和所述阶梯区域的过渡区域。
4.根据权利要求1所述的方法，其中，形成所述栅极线狭缝结构包括：
在所述栅极线狭缝的底部处在所述衬底中形成所述掺杂区域；
在所述栅极线狭缝的两个侧壁上形成两个间隙壁层；以及
在所述两个间隙壁层之间形成所述导电壁，其中，所述导电壁是与所述掺杂区域电接触的。
5.根据权利要求1所述的方法，其中，形成所述栅极线狭缝结构包括：
在所述栅极线狭缝中形成所述栅极线狭缝结构，使得所述栅极线狭缝结构与至少两个沟道结构之间的距离不小于120nm，所述至少两个沟道结构是与所述栅极线狭缝结构相邻且靠近所述核心区域和所述阶梯区域的过渡区域的。
6.根据权利要求1所述的方法，其中，形成所述交替的电介质堆叠包括：
形成在垂直方向上堆叠的至少64个电介质层对，其中，每个电介质层对包括第一电介质层和与所述第一电介质层不同的第二电介质层。
7.根据权利要求1所述的方法，其中，形成所述多个沟道结构和虚设沟道结构包括：
同时地形成垂直贯穿所述交替的电介质堆叠的多个沟道孔，其中，所述核心区域中的沟道孔的第一子集是以交错阵列形式布置的，并且所述阶梯区域中的沟道孔的第二子集是以阵列形式布置的；以及
同时地在所述沟道孔的第一子集中形成所述沟道结构并在所述沟道孔的第二子集中形成所述虚设沟道结构。
8.根据权利要求7所述的方法，其中，同时地形成所述多个沟道结构和虚设沟道结构包括：
在所述衬底的由每个沟道孔暴露的表面上形成外延层；
在每个沟道孔的侧壁上形成功能层；
在每个沟道孔中形成覆盖所述功能层并与所述外延层接触的沟道层；
形成填充每个沟道孔的电介质填充结构；以及
在每个沟道孔的顶部上且在所述电介质填充结构上形成沟道插塞。
9.根据权利要求1所述的方法，在所述栅极线狭缝中形成所述栅极线狭缝结构之前，还包括：
通过所述栅极线狭缝，利用导电层来替换所述交替的电介质堆叠中的第二电介质层。
10.根据权利要求9所述的方法，其中，利用导电层来替换所述交替的电介质中的所述第二电介质层包括：
通过所述栅极线狭缝去除所述交替的电介质堆叠中的所述第二电介质层，以形成多个水平沟槽；以及
在所述多个水平沟槽中形成所述导电层。
11.一种三维(3D)存储器件，包括：
衬底上的交替的导电/电介质堆叠；
多个沟道结构和虚设沟道结构，其垂直贯穿所述交替的导电/电介质堆叠，其中，所述沟道结构位于核心区域，并且所述虚设沟道结构位于阶梯区域；以及
栅极线狭缝结构，其垂直贯穿所述交替的导电/电介质堆叠并且在第一方向上横向延伸；
其中，所述栅极线狭缝结构包括在与第一方向不同的第二方向上具有减小的宽度的狭窄部分；
所述栅极线狭缝结构包括与所述衬底的掺杂区域电接触的导电壁。
12.根据权利要求11所述的器件，其中，所述第一方向是字线方向，并且所述第二方向是位线方向。
13.根据权利要求11所述的器件，其中，所述栅极线狭缝结构的所述狭窄部分的所述减小的宽度比所述栅极线狭缝结构的常规部分的常规宽度至少小40nm。
14.根据权利要求11所述的器件，其中，所述栅极线狭缝结构的所述狭窄部分的所述减小的宽度至少是70nm。
15.根据权利要求11所述的器件，其中，所述栅极线狭缝结构的所述狭窄部分沿所述第一方向的长度不小于所述沟道结构的直径的两倍加上两个相邻的沟道结构之间的距离。
16.根据权利要求11所述的器件，其中，所述栅极线狭缝结构的所述狭窄部分沿所述第一方向的长度不小于300nm至500nm的范围。
17.根据权利要求11所述的器件，还包括两个间隙壁层，其中，所述导电壁在所述两个间隙壁层之间。
18.根据权利要求11所述的器件，其中，所述栅极线狭缝结构与至少两个沟道结构之间的距离不小于120nm，所述至少两个沟道结构是与所述栅极线狭缝结构相邻并且靠近所述核心区域和所述阶梯区域的过渡区域的。
19.根据权利要求11所述的器件，其中，所述交替的电介质堆叠包括在垂直方向上堆叠的至少64个导电/电介质层对。
20.根据权利要求11所述的器件，其中，每个沟道结构包括：
在沟道孔的底部上的外延层；
在所述沟道孔的侧壁上的功能层；
覆盖所述功能层并与所述外延层接触的沟道层；
填充所述沟道孔的电介质填充结构；以及
在所述沟道孔的顶部上且在所述电介质填充结构上的沟道插塞。
CN202080000770.XA 2020-03-20 2020-03-20 三维存储器件及其制造方法 Active CN111527605B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2020/080422 WO2021184357A1 (en) 2020-03-20 2020-03-20 Three-dimensional memory devices and fabricating methods thereof

Publications (2)

Publication Number Publication Date
CN111527605A CN111527605A (zh) 2020-08-11
CN111527605B true CN111527605B (zh) 2021-07-20

Family

ID=71913001

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202080000770.XA Active CN111527605B (zh) 2020-03-20 2020-03-20 三维存储器件及其制造方法

Country Status (4)

Country Link
US (1) US20210296345A1 (zh)
CN (1) CN111527605B (zh)
TW (1) TW202137518A (zh)
WO (1) WO2021184357A1 (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11552100B2 (en) 2020-08-05 2023-01-10 Sandisk Technologies Llc Three-dimensional memory device including a composite semiconductor channel and a horizontal source contact layer and method of making the same
US11600634B2 (en) * 2020-08-05 2023-03-07 Sandisk Technologies Llc Three-dimensional memory device including a composite semiconductor channel and a horizontal source contact layer and method of making the same
CN112185967B (zh) * 2020-09-29 2021-11-09 长江存储科技有限责任公司 一种三维存储器及其制作方法
CN112234066B (zh) * 2020-10-15 2021-12-17 长江存储科技有限责任公司 三维存储器及其制造方法
CN112331667B (zh) * 2020-11-10 2021-09-28 长江存储科技有限责任公司 三维存储器及其制造方法
CN112992916B (zh) * 2021-03-05 2022-12-02 长江存储科技有限责任公司 三维存储器件
CN113437082B (zh) * 2021-06-21 2023-06-16 长江存储科技有限责任公司 一种三维存储器及其制造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101857681B1 (ko) * 2011-07-07 2018-05-14 삼성전자주식회사 3차원 반도체 기억 소자 및 그 제조방법
KR20140018541A (ko) * 2012-08-02 2014-02-13 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR20140063147A (ko) * 2012-11-16 2014-05-27 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9887207B2 (en) * 2014-08-18 2018-02-06 Sandisk Technologies Llc Three dimensional NAND device having dummy memory holes and method of making thereof
US9397043B1 (en) * 2015-03-27 2016-07-19 Kabushiki Kaisha Toshiba Semiconductor memory device
CN106876391B (zh) * 2017-03-07 2018-11-13 长江存储科技有限责任公司 一种沟槽版图结构、半导体器件及其制作方法
CN106920796B (zh) * 2017-03-08 2019-02-15 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
KR102518371B1 (ko) * 2018-02-02 2023-04-05 삼성전자주식회사 수직형 메모리 장치
CN110197830B (zh) * 2019-06-28 2021-06-08 长江存储科技有限责任公司 3d nand存储器及其形成方法
CN110649033B (zh) * 2019-10-25 2022-05-06 长江存储科技有限责任公司 3d存储器件及其制造方法

Also Published As

Publication number Publication date
CN111527605A (zh) 2020-08-11
WO2021184357A1 (en) 2021-09-23
TW202137518A (zh) 2021-10-01
US20210296345A1 (en) 2021-09-23

Similar Documents

Publication Publication Date Title
US11871567B2 (en) Three-dimensional memory devices and fabricating methods thereof
CN111527605B (zh) 三维存储器件及其制造方法
CN111092084B (zh) 三维存储器件及其制作方法
CN110114877B (zh) 三维存储器件及其制作方法
US10014316B2 (en) Three-dimensional memory device with leakage reducing support pillar structures and method of making thereof
US11476277B2 (en) Three-dimensional memory devices and fabricating methods thereof
CN110121774B (zh) 形成三维存储设备的栅极结构的方法
CN111052381B (zh) 三维存储器件及其制作方法
CN113889480A (zh) 三维存储器器件及其制造方法
CN110088906B (zh) 三维存储器件中的高k电介质层及其形成方法
US20200411547A1 (en) Three-dimensional memory devices and fabricating methods thereof
US11844216B2 (en) Three-dimensional memory devices and fabricating methods thereof
TWI725718B (zh) 三維記憶體元件中的具有設置於基底內的導電部分的接觸結構及其形成方法
US11411014B2 (en) Contact structures having conductive portions in substrate in three-dimensional memory devices and methods for forming the same
WO2023028747A1 (en) Three-dimensional memory devices and fabricating methods thereof

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant