CN110114877B - 三维存储器件及其制作方法 - Google Patents

Abstract

公开一种形成三维存储器件的方法。该方法包括：在基底上形成交替绝缘体堆叠层；形成穿过交替绝缘体堆叠层的多个沟道孔；在每个沟道孔中形成沟道结构；在每个沟道孔中的沟道结构上形成沟道柱结构；修整每个沟道柱结构的上部部分，以形成沟道插塞；以及在相邻的沟道插塞之间形成顶部选择栅极隔离。

Description

三维存储器件及其制作方法

相关申请的交叉引用

本申请要求申请号为201710751281.8、申请日为2017年8月28日的中国专利申请的优先权，其整体被引入本文。

技术领域

本公开整体涉及半导体技术领域，尤其涉及一种形成三维(3D)存储器件的方法。

背景技术

通过改善处理技术、电路设计、程序设计算法与制造过程，平面存储单元可缩小到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面处理与制造技术会变得有挑战性并具有高成本。同样，平面存储单元的存储器密度接近上限。三维(3D)存储器架构可解决平面存储单元中的密度限制。

随着半导体技术的进步，3D存储器件(例如3D NAND存储器件)不断缩放更多氧化物/氮化物(ON)层以改善晶圆(wafer)的面积使用率。在一些现有的3D NAND存储器件中，存储器指(memory finger)包括以交错的方式配置的九行沟道孔，这需要大晶圆。在不改变储存容量的情况下缩减晶圆尺寸并由此缩减3D NAND存储器件的尺寸是一项挑战。

发明内容

本文公开了形成三维(3D)存储器件的方法的实施例。

形成三维(3D)存储器件的方法可包括：在基底上形成交替绝缘体堆叠层；形成穿过交替绝缘体堆叠层的多个沟道孔；在每个沟道孔中形成沟道结构；在每个沟道孔中的沟道结构上形成沟道柱结构；修整每个沟道柱结构的上部部分，以形成沟道插塞；以及在相邻的沟道插塞之间形成顶部选择栅极隔离。

在一些实施例中，形成交替绝缘体堆叠层的步骤包括：形成至少32个介电质层对，这些介电质层对在垂直方向上堆叠，其中每个介电质层对包括第一介电质层以及不同于第一介电质层的第二介电质层。

在一些实施例中，形成交替绝缘体堆叠层的步骤包括：形成至少32个介电质层对，这些介电质层对在垂直方向上堆叠，其中每个介电质层对包括氧化硅(silicon oxide)层与氮化硅(silicon nitride)层。

在一些实施例中，该方法还包括：形成第一绝缘层于交替绝缘体堆叠层上，以作为第一绝缘层；以及在第一绝缘层上形成硬掩模层。多个沟道孔可穿过第一绝缘层与硬掩模层。

在一些实施例中，该方法还包括：在形成沟道结构之前，在基底的表面上形成外延层，外延层通过沟道孔被暴露。

在一些实施例中，形成沟道结构的步骤包括：在沟道孔的侧壁上形成功能层；形成沟道层，覆盖功能层的侧壁，沟道层与外延层接触；以及形成填充结构，覆盖沟道层的侧壁并填充沟道孔。

在一些实施例中，形成功能层的步骤包括：在第一沟道孔的侧壁上形成阻挡层，以阻挡电荷的流出；在第一阻挡层的表面上形成存储层，以在3D存储器件的操作期间储存电荷；以及在第一存储层的表面上形成隧穿层，以隧穿电荷。

在一些实施例中，形成沟道柱结构的步骤包括：在沟道结构中形成凹槽，以暴露沟道层的上部部分；在凹槽中形成沟道柱结构；以及平坦化沟道柱结构的顶表面。

在一些实施例中，形成沟道插塞的步骤包括：移除硬掩模层以暴露沟道柱结构的侧壁的上部部分；以及修整沟道柱结构的侧壁以缩减沟道柱结构的上部部分在横向方向上的直径，以形成沟道插塞。

在一些实施例中，该方法还包括：在形成沟道插塞之后，在第一绝缘层上形成顶部选择栅极结构。

在一些实施例中，形成顶部选择栅极结构的步骤包括：形成第二绝缘层以覆盖沟道柱结构的被暴露的表面和沟道插塞的被暴露的表面；在第一绝缘层与第二绝缘层上形成栅极电极层；移除栅极电极层的上部部分以暴露第二绝缘层的顶表面，栅极电极层的剩余部分形成顶部选择栅极结构；以及形成第三绝缘层以覆盖顶部选择栅极结构。

在一些实施例中，形成顶部选择栅极隔离的步骤包括：在相邻的沟道插塞之间形成沟槽，沟槽穿过第三绝缘层与顶部选择栅极结构以暴露第一绝缘层；以及在沟槽中沉积介电质材料，以形成顶部选择栅极隔离。

在一些实施例中，形成顶部选择栅极隔离的步骤包括：形成具有沿横向方向延伸的波浪形状的顶部选择栅极隔离。

在一些实施例中，该方法还包括：形成一对狭缝，狭缝穿过交替绝缘体堆叠层，并沿横向方向平行延伸；在该一对狭缝之间形成N行的沟道孔，其中每一行的沟道孔与相邻行的沟道孔交错排列，且N为偶数；以及在第N/2行的沟道孔与第N/2+1行的沟道孔之间形成顶部选择栅极隔离。

在一些实施例中，该方法还包括：在该一对狭缝之间形成八行的沟道孔；以及于第四行的沟道孔与第五行的沟道孔之间形成顶部选择栅极隔离。

在一些实施例中，该方法还包括：形成沟道插塞，沟道插塞的顶表面的直径范围为50纳米(nm)至150纳米；以及形成顶部选择栅极隔离，顶部选择栅极隔离的顶表面的宽度范围为10纳米至110纳米。顶部选择栅极隔离与相邻的沟道插塞之间的最小距离的范围为10纳米至60纳米。

在一些实施例中，该方法还包括：将交替绝缘体堆叠层中的第二介电质层以导电层取代。

本公开的另一方面提供一种三维(3D)存储器件，其包括：位于基底上的交替叠层；穿过交替叠层的多个沟道孔；位于每个沟道孔中的沟道结构；位于每个沟道孔中的沟道结构上的沟道柱结构，其中沟道柱结构的上部部分具有第一直径，其小于沟道柱结构的下部部分的第二直径；以及位于相邻的沟道柱结构之间的顶部选择栅极隔离。

在一些实施例中，交替叠层包括：至少32个导电/介电质层对，在垂直方向上堆叠，其中每个导电/介电质层对包括介电质层与导电层。

在一些实施例中，交替叠层包括：至少32个导电/介电质层对，在垂直方向上堆叠，其中每个导电/介电质层对包括氧化硅层与钨(tungsten)层。

在一些实施例中，3D存储器件还包括：位于交替绝缘体堆叠层上的第一绝缘层，作为第一绝缘层。多个沟道孔穿过第一绝缘层与硬掩模层。

在一些实施例中，沟道结构包括：位于沟道孔的底部上的外延层；位于沟道孔的侧壁上的功能层；覆盖功能层的侧壁的沟道层，且沟道层与外延层接触；以及覆盖沟道层的侧壁并填充沟道孔的填充结构。

在一些实施例中，功能层包括：位于第一沟道孔的侧壁上的阻挡层，用以阻挡电荷的流出；位于第一阻挡层的表面上的存储层，用以在3D存储器件的操作期间储存电荷；以及位于第一存储层的表面上的隧穿层，用以隧穿电荷。

在一些实施例中，3D存储器件还包括：位于第一绝缘层上的顶部选择栅极结构；位于顶部选择栅极结构与沟道柱结构之间的第二绝缘层；以及位于顶部选择栅极结构的顶表面上的第三绝缘层。

在一些实施例中，顶部选择栅极隔离穿过第三绝缘层与顶部选择栅极结构。

在一些实施例中，顶部选择栅极隔离具有沿横向方向延伸的波浪形状。

在一些实施例中，3D存储器件还包括：穿过交替绝缘体堆叠层的一对狭缝，狭缝沿横向方向平行延伸。在该一对狭缝之间设置有N行的沟道孔，且N为偶数。每一行的沟道孔与相邻行的沟道孔交错排列。顶部选择栅极隔离位于第N/2行的沟道孔与第N/2+1行的沟道孔之间。

在一些实施例中，数字N为8。

在一些实施例中，沟道插塞的顶表面的直径范围为50纳米至150纳米。顶部选择栅极隔离的顶表面的宽度范围为10纳米至110纳米。顶部选择栅极隔离与相邻的沟道插塞之间的最小距离的范围为10纳米至60纳米。

本领域技术人员根据本公开的说明书、权利要求书以及附图可理解本公开的其他方面。

附图说明

附图并入本文并构成说明书的一部分，其例示出了本公开的实施例，并且与详细说明一起进一步用于解释本公开所揭示的原理，以使相关领域技术人员能够制作及使用本公开所揭示的内容。

图1示出示范性3D存储器件的俯视图；

图2示出根据本公开的一些实施例的形成3D存储器件的示例性方法的流程图；

图3至图14示出示例性3D存储器件在图2中所示方法的某些制造阶段的剖视图；以及

图15示出根据本公开的一些实施例的示例性3D存储器件的俯视图。

以下将参照附图对本公开的实施例进行说明。

具体实施方式

尽管本文讨论了具体的结构及配置，但应该理解，这仅仅是为了说明及示例的目的而完成的。相关领域的技术人员应可理解，在不脱离本公开的精神及范围的情况下，可以使用其他结构及布置。对于相关领域的技术人员显而易见的是，本公开还可以用于每个种其他应用中。

值得注意的是，在说明书中对提及“一个实施例”、“实施例”、“示范性实施例”、“某些实施例”等的引用表示所描述的实施例可以包括特定的特征、结构或特性，但并非每个实施例都一定需要包括此特定的特征、结构或特性，而且这些用语不一定指相同的实施例。此外，当特定特征、结构或特性结合实施例描述时，无论是否于文中明确教示，结合其他实施例来实现这些特征、结构或特性皆属于相关领域的技术人员的知识范围内。

一般而言，术语可以至少部分地根据上、下文中的用法来理解。例如，如本文所使用的术语“一个或多个”可用于以单数意义描述任何特征、结构或特性，或可用于描述特征、结构或特征的复数组合，至少可部分取决于上、下文。类似地，术语诸如“一”、“一个”或“该”也可以被理解为表达单数用法或传达复数用法，至少可部分取决于上、下文。

应该容易理解的是，本文中的“在...上面”、“在...之上”及“在...上方”的含义应该以最宽泛的方式来解释，使得「在...上面」不仅意味着“直接在某物上”，而且还包括在某物上且两者之间具有中间特征或中间层。再者，“在...之上”或“在...上方”不仅意味着在某物之上或在某物上方的含义，而且还可以包括两者之间没有中间特征或中间层(即，直接在某物上)的含义。

此外，为了便于描述，可以在说明书使用诸如“在...下面”、“在...之下”、“较低”、“在...之上”、“上部”等空间相对术语来描述一个组件或特征与另一个或多个组件或特征的关系，如附图中所表示。除了附图中描绘的方向之外，这些空间相对术语旨在涵盖使用或处理步骤中的器件的不同方位或方向。装置可以其他方式定向(例如以旋转90度或以其它方向来定向)，并且同样能相应地以说明书中所使用的空间相关描述来解释。

如本文所使用的，术语“基底”是指在其上添加后续材料层的材料。基底本身可以被图案化。添加在基底顶部的材料可以被图案化或可以保持不被图案化。此外，基底可以包括各种半导体材料，例如硅、锗、砷化镓、磷化铟等。或者，基底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。

如本文所使用的，术语“层”是指材料部分，其区域具有厚度。层的范围可以在整个下层或上层结构上延伸，或者其范围可以小于下层或上层结构的范围。此外，层可以为均匀或不均匀连续结构的区域，其厚度可小于该连续结构的厚度。例如，层可以位于该连续结构的顶表面及底表面之间或在该连续结构的顶表面及底表面之间的任何一对水平平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。基底可以为层，其中可以包括一层或多层，和/或可以在其上面和/或下面具有一层或多层。层可以包含多层。例如，互连层可以包括一个或多个导体及接触层(其中形成有接触、互联线和/或通孔)以及一个或多个介电层。

本文所使用的术语“标称(nominal)/标称上(nominally)”是指在产品或制造过程的设计时间期间设定的组件或处理操作的特性或参数的期望值或目标值，以及高于和/或低于期望值的数值范围。数值范围可能由于制造工艺或公差而有轻微变化。如本文所使用的术语“约/大约(about)”表示可能会随着与对象半导体器件相关联的特定技术点而改变给定量的数值。基于特定的技术点，术语“约/大约”可以指示出给定量数值，例如在该数值的10-30％内变化(例如，该数值的±10％、±20％或±30％)。

本文所使用的术语“3D存储器件(3D memory device)”是指一直半导体器件，其在横向取向的基底上具有垂直取向的存储单元晶体管串(本文称为“存储串”，例如NAND串)，使得存储串是相对于基底沿着垂直方向延伸。本文所用的术语“垂直/垂直地”是指标称上垂直于基底的横向表面。

根据本公开的各个实施例，提供一种3D存储器件的形成方法，其具有顶部选择栅极隔离(top selective gate cut)结构以用于存储器阵列(在本文也被称为“阵列器件”)。通过修整沟道柱结构的上部部分，所形成的沟道插塞可在横向方向上具有缩减的尺寸。也就是说，可增加两个相邻的沟道插塞之间的间距。如此，在不占据一行沟道孔的位置的情况下，顶部选择栅极隔离可被配置在相邻的沟道插塞之间。通过减少每个存储器手指(memoryfinger)中的沟道孔的数量，每个存储器手指的面积可缩小。因此，可以在不降低存储容量的情况下减小晶圆(wafer)的尺寸要求，从而减小3D NAND存储器件的尺寸，并降低成本。

请参考图1，其示出3D存储器件的俯视示意图。如图所示，在一些现有的3D NAND存储器件中，多条狭缝30可沿横向方向平行延伸，以将存储器阵列分为多个存储器手指。每个存储器手指可包括九行沟道孔5，这些沟道孔5在两个相邻的狭缝30之间交错排列。顶部选择栅极(top selective gate,TSG)隔离位于存储器手指的中间以将存储器手指分隔为两个相等的部分。由于尺寸的限制，顶部选择栅极隔离20占据了九行沟道孔中的第五行的沟道孔5的位置。

请参考图2，其示出根据本公开的一些实施例的形成3D存储器件的示例性方法的流程图。图3至图14示出示例性3D存储器件在图2所示方法的某些制造阶段的剖视图。

如图2所示，该方法可从步骤S110开始，其中可在基底上形成交替绝缘体堆叠层、第一绝缘层与硬掩模层。

如图3所示，在一些实施例中，基底1可为具有任何合适结构的任何适合的半导体基底，例如单晶单层基底、多晶硅单层基底、多晶硅与金属的多层基底等。

包括多个介电质层对的交替绝缘体堆叠层2可形成于基底1上。例如，交替绝缘体堆叠层2可包括第一介电质层102(例如氧化硅(silicon oxide))与不同于第一介电质层的第二介电质层104(例如氮化硅(silicon nitride))的交替堆栈。多个第一介电质层102与第二介电质层104在横向方向上延伸，而横向方向平行于基底1的表面。在一些实施例中，在交替绝缘体堆叠层2中还具有这些介电质层对以外的更多层，且由不同材料所制成并具有不同厚度。交替绝缘体堆叠层2可由一个或多个薄膜沉积处理所形成，薄膜沉积处理包括但不限于化学气相沉积(chemical vapor deposition,CVD)、物理气相沉积(physical vapordeposition,PVD)、原子层沉积(atomic layer deposition,ALD)或其任何组合。

在一些实施例中，交替绝缘体堆叠层2可包括多个氧化硅/氮化硅层对。每个介电质层对包括氧化硅层102与氮化硅层104。多个氧化层/氮化层对在此也称为“交替氧化物/氮化物堆叠层”。也就是说，在交替绝缘体堆叠层2中，多个氧化层102(显示在带有点状的区域)与多个氮化层104(显示在带有网格的区域)在垂直方向上交替。换句话说，除了给定的交替氧化物/氮化物堆叠层的顶层和底层之外，其他的每个氧化层102可被夹设在两个相邻的氮化层104之间，且每个氮化层104可被夹设在两个相邻的氧化层102之间。

每个氧化层可具有相同或不同的厚度。举例而言，每个氧化层的厚度范围可为10纳米(nm)至100纳米，较佳为约25纳米。类似地，每个氮化层可具有相同或不同的厚度。举例而言，每个氮化层的厚度范围可为10纳米至100纳米，较佳为约35纳米。

须注意的是，在本公开中，氧化层102和/或氮化层104可包括任何适合的氧化物材料和/或氮化物材料。举例来说，氧化物材料可包括硅化物，而氮化物材料的元素可包括但不限于钨(tungsten,W)、钴(cobalt,Co)、铜(copper,Cu)、铝(aluminum,Al)、掺杂硅、硅化物或其任何组合。在一些实施例中，氧化层可为氧化硅层，且氮化层可为氮化硅层。

交替绝缘体堆叠层2可包括任何适合层数的氧化层102与氮化层104。在一些实施例中，交替绝缘体堆叠层2中的氧化层102与氮化层104的总层数大于或等于64。也就是说，氧化层/氮化层对的数量可大于或等于32。在一些实施例中，交替氧化物/氮化物堆叠层2包括在这些氧化层/氮化层对以外的更多不同材料和/或厚度的氧化层或氮化层。

第一绝缘层3可形成在交替绝缘体堆叠层2上。在一些实施例中，第一绝缘层3可由任何适合的绝缘材料和/或介电质材料所制成，例如氧化硅。须说明的是，第一绝缘层3的材料可不同于交替绝缘体堆叠层2中的氮化层的材料。第一绝缘层3可形成在交替绝缘体堆叠层2的顶表面上。硬掩模层4可为形成在第一绝缘层3的顶表面上的氮化层。举例来说，硬掩模层4可为氮化硅层。

在一些实施例中，交替绝缘体堆叠层2、第一绝缘层3和/或硬掩模层4可由一个或多个沉积处理所形成。须说明的是，本公开所使用的术语“沉积处理”可指任何适合的沉积处理，沉积处理包括但不限于化学气相沉积(CVD)处理、物理气相沉积(PVD)处理、原子层沉积(ALD)处理和/或其任何适合的组合。

请返回参考图2，在下一个步骤S120中，可形成多个沟道孔5以穿过交替绝缘体堆叠层2、第一绝缘层3与硬掩模层4，且可于每个沟道孔5中形成沟道结构。

在一些实施例中，可将多个沟道孔5形成并以交错阵列的形式排列。举例而言，如图1中的俯视图所示，每一行的沟道孔5可与相邻行的沟道孔5交错排列。如图3中的剖视图所示，每个沟道孔5可完全穿过交替绝缘体堆叠层2与第一绝缘层3，并可延伸至基底1内。在一些实施例中，沟道孔5可通过蚀刻交替绝缘体堆叠层2、第一绝缘层3与硬掩模层4以及随后的清洁处理所形成。形成沟道孔5的蚀刻处理可为干式蚀刻，或是湿式蚀刻与后续的清洁处理的结合。

在一些实施例中，可于每个沟道孔5中形成沟道结构。沟道结构可包括位于沟道孔5底部的外延层6、沟道孔5的侧壁上的功能层10以及沟道孔5中的填充结构12，且沟道层11位于功能层10与介电质填充结构12之间。功能层10可包括阻挡层7、存储层8与隧穿层9。

如图4所示，外延层6可形成于沟道孔5的底部与沟道孔5所暴露的基底1上。在一些实施例中，外延层6可为由选择性外延生长(selective epitaxial growth,SEG)处理所形成的多晶硅层。在一些实施例中，外延层6可不直接形成在基底1的表面上。一个或多个层可形成于外延层6与基底1之间。也就是说，外延层6覆盖在基底1上。

功能层10可包括阻挡层7、存储层8与隧穿层9，并可形成于沟道孔5的侧壁上。阻挡层7可用以阻挡电荷的流出。在一些实施例中，阻挡层7可为氧化硅层或是结合氧化硅/氮氧化硅(silicon oxynitride)/氧化硅(SiO₂-SiON-SiO₂)的多层堆叠。在一些实施例中，阻挡层7包括高介电常数(high-k)的介电质(例如，氧化铝)。在一范例中，阻挡层7主要为氧化层，而氧化层是在氮化硅沉积处理之后由原位蒸汽发生(In-Situ Steam Generation,ISSG)氧化作用所形成。在一些实施例中，阻挡层7的厚度可小于20纳米。

存储层8可用以储存电荷。在存储层8中的储存电荷和/或移除电荷可影响半导体沟道的开/关状态和/或传导性。存储层8可包括多晶硅或氮化硅。存储层8可包括一个或多个膜层，其材料包括但不限于氮化硅、氮氧化硅、氧化硅与氮化硅的组合、或其任何组合。在一些实施例中，第一存储层8可包括利用一个或多个沉积处理所形成的氮化层。

隧穿层9可用以隧穿电荷(电子或空穴)。隧穿层9可为介电质材料，其包括但不限于氧化硅、氮化硅、氮氧化硅、或其任何组合。在一些实施例中，隧穿层9可为利用一个或多个沉积处理所形成的氧化层。在一些实施例中，隧穿层9的厚度可小于20纳米。

如图4所示，可形成沟道层11以覆盖功能层10、外延层的暴露表面以及硬掩模层4。在一些实施例中，沟道层11可为利用薄膜沉积处理所形成的非晶硅层或多晶硅层，薄膜沉积处理例如低压化学气相沉积(low pressure chemical vapor deposition,LPCVD)处理、等离子体增强化学气相沉积(plasma enhanced chemical vapor deposition,PECVD)处理、原子层沉积(ALD)或任何其它适合的处理。在一些实施例中，沟道层11的厚度可小于约20纳米。

可形成介电质填充结构12以覆盖沟道层11并填充沟道孔5。在一些实施例中，填充结构12可为利用沉积处理所形成的氧化层，沉积处理例如原子层沉积(ALD)处理。在一些实施例中，填充结构12可包括一个或多个空隙(未示出)。

请返回参考图2，在下一个步骤S130中，在每个沟道孔5的上部部分中可形成沟道柱结构15。

如图5所示，可移除填充结构12的上部部分(这通常被称为“回蚀(etch back)”)，使得填充结构12的剩余部分的顶表面低于第一绝缘层3的顶表面，但不低于第一绝缘层3的底表面，以获得较好的器件特性。在一些实施例中，填充结构12的上部部分可通过利用凹槽蚀刻处理来移除，凹槽蚀刻处理包括但不限于湿式蚀刻、干式蚀刻或其组合。举例而言，可进行非选择性干式蚀刻处理(non-selective dry etching process)以移除填充结构12的上部部分。如此一来，凹槽13可形成在沟道孔5中并位于填充结构12的剩余部分上。可进行后续的稀氢氟酸(hydrofluoric acid,HF)清洁处理以清洁凹槽13的侧壁与底部。

如图6所示，可形成顶部沟道层14以覆盖硬掩模层4并填充填充结构12上的凹槽13。顶部沟道层14可为利用薄膜沉积处理所形成的非晶硅层或多晶硅层，薄膜沉积处理例如低压化学气相沉积(LPCVD)处理、等离子体增强化学气相沉积(PECVD)处理、原子层沉积(ALD)或任何其它适合的处理。顶部沟道层14与沟道层11接触。

如图7所示，可通过任何适合的技术，例如背面研磨(backside grinding)和/或化学机械抛光(chemical mechanical polishing,CMP)，平坦化顶部沟道层14的顶表面。如此一来，可移除位于沟道孔5之外的顶部沟道层14的上部部分，而位于沟道孔5内侧的顶部沟道层14的剩余部分可形成沟道柱结构15。沟道柱结构15的顶表面可与硬掩模层4的顶表面位于同一水平。沟道柱结构15在垂直方向上的厚度范围可为30纳米至100纳米，且沟道柱结构15在横向方向上的直径可相同于沟道孔5的直径。

请返回参考图2，在下一个步骤S140中，可修整沟道柱结构15的上部部分以形成沟道插塞16。如图8所示，可通过使用任何适合的蚀刻处理来移除硬掩模层4，蚀刻处理例如湿式蚀刻、干式蚀刻或其组合。在一些实施例中，亦可蚀刻第一绝缘层3的上部部分。因此，可暴露出每个沟道柱结构15的上部部分。

如图9所示，可进行修整处理以移除每个沟道柱结构15的暴露部分的外部，以缩减沟道柱结构15的上部部分的直径。举例而言，可进行图案化与蚀刻处理以移除每个沟道柱结构15的暴露部分的外部。每个沟道柱结构15的暴露部分的剩余部形成沟道插塞16。在一些实施例中，沟道插塞16可被用以作为顶部选择栅极沟道。由于每个沟道插塞16相较于沟道柱结构15的下部部分具有缩减的直径，因此增加了相邻的沟道插塞16之间的距离。

请返回参考图2，在下一个步骤S150中，可在第一绝缘层3上形成顶部选择栅极结构。形成顶部选择栅极结构的制造过程可包括以下操作。

如图10所示，可形成第二绝缘层17以完全覆盖每个沟道插塞16所暴露的表面。在一些实施例中，第二绝缘层17可由任何适合的绝缘材料和/或介电质材料所制成，例如氧化硅。

如图11所示，可在第一绝缘层3与第二绝缘层17上形成栅极电极层18。在一些实施例中，栅极电极层18可为非晶硅层或多晶硅层。第二绝缘层17与栅极电极层18之每一个可利用薄膜沉积处理来形成，薄膜沉积处理例如CVD、PVD、ALD或任何其它适合的处理。可移除栅极电极层的上部部分以暴露第二绝缘层17的顶表面。在一些实施例中，可进行化学机械抛光(CMP)处理以平坦化第二绝缘层17的顶表面。栅极电极层18的剩余部分可形成顶部选择栅极结构。在一些实施例中，顶部选择栅极结构18的厚度范围可为约10纳米至约100纳米。如图12所示，可在第二绝缘层17的所暴露的顶表面以及顶部选择栅极结构18上形成第三绝缘层19。

请返回参考图2，在下一个步骤S160中，可在相邻的沟道插塞16之间形成顶部选择栅极隔离20。如图15中的俯视图所示，顶部选择栅极隔离20可具有在水平方向上延伸的波浪形状。在一些实施例中，在相邻的狭缝30之间以交错的方式配置有N行的沟道插塞16，而数字N为偶数。顶部选择栅极隔离20可位于第N/2行的沟道插塞16与第N/2+1行的沟道插塞16之间。举例而言，在相邻的狭缝30之间以交错的方式配置成八行的沟道插塞16，如图15所示。顶部选择栅极隔离20可位于第四行的沟道插塞16与第五行的沟道插塞16之间，使得位于相邻狭缝30之间的所有沟道插塞16被分隔成两个相同的群组。在一些实施例中，形成顶部选择栅极隔离20的制造过程可包括以下步骤。

如图13的剖视图所示，可在相邻的沟道插塞16之间形成沟槽20。如上所述，沟槽20具有在水平方向延伸的波浪形状，且位于第四行的沟道插塞16与第五行的沟道插塞16之间。在垂直方向中，沟槽20可穿过第三绝缘层19与顶部选择栅极结构18以暴露出第一绝缘层3。如图14所示，可将介电质材料填充至沟槽20中以形成顶部选择栅极隔离21。在一些实施例中，顶部选择栅极隔离21的宽度范围可为约10纳米至约110纳米。

在一些实施例中，任何相邻的沟道孔5对之间的距离彼此相同。据此，任何相邻的沟道插塞16对之间的距离也彼此相同。举例来说，如图15所示，距离E相同于距离D。在一些实施例中，距离D、E的范围可为约100纳米至约180纳米。每个沟道插塞16的顶表面的直径C的范围可为约50纳米至约150纳米。也就是说，一对相邻的沟道插塞16之间的距离范围可为约30纳米至约130纳米。顶部选择栅极隔离21的顶表面的宽度范围可为约10纳米至约110纳米。顶部选择栅极隔离21与其相邻的沟道插塞16之间的最小距离范围可为约10纳米至约60纳米。

在一些实施例中，可进行栅极替换处理(也可称为“字线替换”处理)以将交替绝缘体堆叠层2的第二介电质层104(例，氮化硅)取代为导电层(例如，钨)。据此，在栅极替换处理之后，交替绝缘体堆叠层可变为交替导电/绝缘体堆叠层。以导电层取代第二介电质层104的过程可通过对第二介电质层104(例如，氮化硅)进行对第一介电质层102(例如，氧化硅)有选择性的湿式蚀刻，并用导电层(例如，钨)填充此结构来进行。导电层可通过PVD、CVD、ALD、任何其它适合的处理、或其任何组合来填充。导电层可包括任何适合的导电材料，导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、硅化物或其任何组合。由顶部选择栅极隔离21所区分的顶部选择栅极结构18可用以作为存储单元的顶部选择栅极(top select gate,TSG)，而不是利用交替导电/绝缘体堆叠层的顶部三层导电层作为顶部选择栅极(TSG)。

相应地，公开了一种形成3D存储器件的方法。通过修整沟道柱结构的上部部分，所形成的沟道插塞可在横向方向上具有缩减的尺寸。也就是说，可增加两个相邻的沟道插塞之间的间距。如此，在不占据一行沟道孔的位置的情况下，顶部选择栅极隔离可被布置在相邻的沟道插塞之间。举例而言，通过使用所公开的方法，如图1所示的3D存储器件的存储器手指中的九行的沟道孔的排列方式可被改变为如图15所示的3D存储器件的存储器手指中的八行的沟道孔的排列方式。通过减少每个存储器手指(memory finger)中的沟道孔的数量，每个存储器手指的面积可缩小约8.8％。因此，可以在不降低存储容量的情况下减小晶圆(wafer)的尺寸要求，从而减小3D NAND存储器件的尺寸，并降低成本。

形成三维(3D)存储器件的方法可包括：在基底上形成交替绝缘体堆叠层；形成穿过交替绝缘体堆叠层的多个沟道孔；在每个沟道孔中形成沟道结构；在每个沟道孔中的沟道结构上形成沟道柱结构；修整每个沟道柱结构的上部部分，以形成沟道插塞；以及在相邻的沟道插塞之间形成顶部选择栅极隔离。

在一些实施例中，形成交替绝缘体堆叠层的步骤包括：形成在垂直方向上堆叠的至少32个介电质层对，其中每个介电质层对包括第一介电质层以及不同于第一介电质层的第二介电质层。

在一些实施例中，形成交替绝缘体堆叠层的步骤包括：形成在垂直方向上堆叠的至少32个介电质层对，其中每个介电质层对包括氧化硅层与氮化硅层。

在一些实施例中，该方法还包括：在交替绝缘体堆叠层上形成第一绝缘层，以作为第一绝缘层；以及在第一绝缘层上形成硬掩模层。多个沟道孔可穿过第一绝缘层与硬掩模层。

在一些实施例中，该方法还包括：在形成沟道结构之前，在由沟道孔所暴露的基底的表面上形成外延层。

在一些实施例中，形成沟道结构的步骤包括：在沟道孔的侧壁上形成功能层；形成沟道层，覆盖功能层的侧壁，沟道层与外延层接触；以及形成覆盖沟道层的侧壁的填充结构，并填充沟道孔。

在一些实施例中，形成功能层的步骤包括：在第一沟道孔的侧壁上形成阻挡层，以阻挡电荷的流出；在第一阻挡层的表面上形成存储层，以在3D存储器件的操作期间储存电荷；以及在第一存储层的表面上形成隧穿层，以隧穿电荷。

在一些实施例中，形成沟道柱结构的步骤包括：在沟道结构中形成凹槽，以暴露沟道层的上部部分；在凹槽中形成沟道柱结构；以及平坦化沟道柱结构的顶表面。

在一些实施例中，形成沟道插塞的步骤包括：移除硬掩模层以暴露沟道柱结构的侧壁的上部部分；以及修整沟道柱结构的侧壁以缩减沟道柱结构的上部部分在横向方向上的直径，以形成沟道插塞。

在一些实施例中，该方法还包括：在形成沟道插塞之后，在第一绝缘层上形成顶部选择栅极结构。

在一些实施例中，形成顶部选择栅极结构的步骤包括：形成第二绝缘层以覆盖沟道柱结构的暴露表面与沟道插塞的暴露表面；在第一绝缘层与第二绝缘层上形成栅极电极层；移除栅极电极层的上部部分以暴露第二绝缘层的顶表面，栅极电极层的剩余部分形成顶部选择栅极结构；以及形成第三绝缘层以覆盖顶部选择栅极结构。

在一些实施例中，形成顶部选择栅极隔离的步骤包括：在相邻的沟道插塞之间形成沟槽，沟槽穿过第三绝缘层与顶部选择栅极结构以暴露第一绝缘层；以及在沟槽中沉积介电质材料，以形成顶部选择栅极隔离。

在一些实施例中，形成顶部选择栅极隔离的步骤包括：形成具有沿横向方向延伸的波浪形状的顶部选择栅极隔离。

在一些实施例中，该方法还包括：形成一对狭缝，狭缝穿过交替绝缘体堆叠层，狭缝沿横向方向平行延伸；在该对狭缝之间形成N行的沟道孔，其中每一行的沟道孔与相邻行的沟道孔交错排列，且N为偶数；以及在第N/2行的沟道孔与第N/2+1行的沟道孔之间形成顶部选择栅极隔离。

在一些实施例中，该方法还包括：在该对狭缝之间形成八行的沟道孔；以及于第四行的沟道孔与第五行的沟道孔之间形成顶部选择栅极隔离。

在一些实施例中，该方法还包括：形成沟道插塞，沟道插塞的顶表面的直径范围为50纳米至150纳米；以及形成顶部选择栅极隔离，顶部选择栅极隔离的顶表面的宽度范围为10纳米至110纳米。顶部选择栅极隔离与相邻的沟道插塞之间的最小距离的范围为10纳米至60纳米。

在一些实施例中，该方法还包括：将交替绝缘体堆叠层中的第二介电质层以导电层取代。

本公开的另一方面提供一种三维(3D)存储器件，其通过上述制作方法来形成。该3D存储器件包括：位于基底上的交替叠层；穿过交替叠层的多个沟道孔；位于每个沟道孔中的沟道结构；位于每个沟道孔中的沟道结构上的沟道柱结构，其中沟道柱结构的上部部分具有第一直径，其小于沟道柱结构的下部部分的第二直径；以及位于相邻的沟道柱结构之间的顶部选择栅极隔离。

在一些实施例中，交替叠层包括：在垂直方向上堆叠的至少32个导电/介电质层对，其中每个导电介电质层对包括介电质层与导电层。

在一些实施例中，交替叠层包括：在垂直方向上堆叠的至少32个导电/介电质层对，其中每个导电/介电质层对包括氧化硅层与钨层。

在一些实施例中，3D存储器件还包括：位于交替绝缘体堆叠层上的第一绝缘层，作为第一绝缘层。多个沟道孔穿过第一绝缘层与硬掩模层。

在一些实施例中，沟道结构包括：位于沟道孔的底部上的外延层；位于沟道孔的侧壁上的功能层；覆盖功能层的侧壁的沟道层，且沟道层与外延层接触；以及覆盖沟道层的侧壁并填充沟道孔的填充结构。

在一些实施例中，功能层包括：位于第一沟道孔的侧壁上的阻挡层，用以阻挡电荷的流出；位于第一阻挡层的表面上的存储层，用以在3D存储器件的操作期间储存电荷；以及位于第一存储层的表面上的隧穿层，用以隧穿电荷。

在一些实施例中，3D存储器件还包括：位于第一绝缘层上的顶部选择栅极结构；位于顶部选择栅极结构与沟道柱结构之间的第二绝缘层；以及位于顶部选择栅极结构的顶表面上的第三绝缘层。

在一些实施例中，顶部选择栅极隔离穿过第三绝缘层与顶部选择栅极结构。

在一些实施例中，顶部选择栅极隔离具有沿横向方向延伸的波浪形状。

在一些实施例中，3D存储器件还包括：穿过交替绝缘体堆叠层的一对狭缝，狭缝沿横向方向平行延伸。在该对狭缝之间设置有N行沟道孔，且N为偶数。每一行沟道孔与相邻行的沟道孔交错排列。顶部选择栅极隔离位于第N/2行的沟道孔与第N/2+1行的沟道孔之间。

在一些实施例中，数字N为8。

在一些实施例中，沟道插塞的顶表面的直径范围为50纳米至150纳米。顶部选择栅极隔离的顶表面的宽度范围为10纳米至110纳米。顶部选择栅极隔离与相邻的沟道插塞之间的最小距离的范围为10纳米至60纳米。

以上对具体实施例的描述将充分揭示本公开内容的一般性质，其他人可以通过应用相关领域技术范围内的知识，轻易地将特定实施例调整和/或修改以用于各种应用，而无需过度实验与背离本公开内容的一般概念。因此，基于本公开给出的教导及指导，这样的修改及调整仍应属于本公开的实施例的等同物的含义及范围内。应该理解的是，本文中的措辞或术语是为了描述的目的而非限制的目的，使得本说明书的术语或措辞将由相关领域技术人员根据教导及指导来解释。

以上本公开的实施例已借助于功能构建块来描述，这些功能构建块示出了特定功能及其关系的实现。为了描述的方便，这些功能构建块的边界/范围在本文中已被任意的定义。只要适当地实现其所指定的功能及关系，可以定义出替代边界。

发明内容及摘要部分可以阐述出发明人所设想的本公开的一个或多个的示范性实施例，但并非全部的示范性实施例，并且因此不旨在以任何方式限制本公开内容及所附权利要求范围。

本公开的广度及范围不应受上述任何示范性实施例所限制，而应仅根据以下权利要求及其等同物来限定。

Claims (27)

1.一种形成三维(3D)存储器件的方法，包括：

在基底上形成交替绝缘体堆叠层；

形成穿过所述交替绝缘体堆叠层的多个沟道孔；

在每个沟道孔中形成沟道结构；

在每个沟道孔中的所述沟道结构上形成沟道柱结构；

修整每个沟道柱结构的上部以形成沟道插塞，使得所形成的沟道插塞在横向方向上具有缩减的尺寸，其中，所述沟道插塞是在相邻的狭缝之间以交错的方式配置的N行沟道插塞，且N为偶数；

在第N/2行的沟道插塞与第N/2+1行的沟道插塞之间形成顶部选择栅极隔离。

2.如权利要求1所述的方法，其中形成所述交替绝缘体堆叠层的步骤包括：

形成在垂直方向上堆叠的至少32个介电质层对，其中每个介电质层对包括第一介电质层以及不同于所述第一介电质层的第二介电质层。

3.如权利要求1所述的方法，其中形成所述交替绝缘体堆叠层的步骤包括：

形成在垂直方向上堆叠的至少32个介电质层对，其中每个介电质层对包括氧化硅层以及氮化硅层。

4.如权利要求1所述的方法，还包括：

形成第一绝缘层于所述交替绝缘体堆叠层上，以作为所述第一绝缘层来覆盖所述交替绝缘体堆叠层的上表面；以及

在所述第一绝缘层上形成硬掩模层；

其中所述多个沟道孔穿过所述第一绝缘层与所述硬掩模层。

5.如权利要求4所述的方法，还包括：

在形成所述沟道结构之前，在通过所述沟道孔暴露的所述基底的表面形成外延层。

6.如权利要求5所述的方法，其中形成所述沟道结构的步骤包括：

在所述沟道孔的侧壁上形成功能层；

形成覆盖所述功能层的侧壁的沟道层，所述沟道层与所述外延层接触；以及

形成填充结构，覆盖所述沟道层的侧壁并填充所述沟道孔。

7.如权利要求6所述的方法，其中形成所述功能层包括：

在所述沟道孔的侧壁上形成阻挡层，用以阻挡电荷的流出；

在所述阻挡层的表面形成存储层，用以所述三维存储器件的操作期间存储电荷；以及

在所述存储层的表面形成隧穿层，用以隧穿电荷。

8.如权利要求6所述的方法，其中形成所述沟道柱结构的步骤包括：

在所述沟道结构中形成凹槽，以暴露所述沟道层的上部；

在所述凹槽中形成沟道柱结构；以及

平坦化所述沟道柱结构的顶表面。

9.如权利要求6所述的方法，其中形成所述沟道插塞的步骤包括：

移除所述硬掩模层以暴露所述沟道柱结构的侧壁的上部；以及

修整所述沟道柱结构的所述侧壁，以缩减所述沟道柱结构的所述上部在横向方向上的直径，以形成所述沟道插塞。

10.如权利要求4所述的方法，还包括：

在形成所述沟道插塞之后，在所述第一绝缘层上形成顶部选择栅极结构。

11.如权利要求10所述的方法，其中形成所述顶部选择栅极结构的步骤包括：

形成第二绝缘层以覆盖所述沟道柱结构的所暴露的表面与所述沟道插塞的所暴露的表面；

在所述第一绝缘层与所述第二绝缘层上形成栅极电极层；

移除所述栅极电极层的上部以暴露所述第二绝缘层的顶表面，所述栅极电极层的剩余部分形成所述顶部选择栅极结构；以及

形成第三绝缘层以覆盖所述顶部选择栅极结构。

12.如权利要求11所述的方法，其中形成所述顶部选择栅极隔离的步骤包括：

在相邻的沟道插塞之间形成沟槽，所述沟槽穿过所述第三绝缘层与所述顶部选择栅极结构以暴露所述第一绝缘层；以及

在所述沟槽中沉积介电质材料，以形成所述顶部选择栅极隔离。

13.如权利要求11所述的方法，其中，所述相邻的狭缝沿所述横向方向平行延伸，并且其中每一行的所述沟道孔与相邻行的所述沟道孔交错排列。

14.如权利要求13所述的方法，还包括：

在所述相邻的狭缝之间形成8行的沟道孔；以及

在第4行的沟道孔与第5行的沟道孔之间形成所述顶部选择栅极隔离。

15.如权利要求11所述的方法，还包括：

形成所述沟道插塞，所述沟道插塞的顶表面的直径是在50纳米(nm)至150纳米的范围内；以及

形成所述顶部选择栅极隔离，所述顶部选择栅极隔离的顶表面的宽度是在10纳米至110纳米的范围内；

其中形成所述顶部选择栅极隔离的步骤包括：形成具有沿横向方向延伸的波浪形状的所述顶部选择栅极隔离，并且所述顶部选择栅极隔离与相邻的沟道插塞之间的最小距离的范围为10纳米至60纳米。

16.如权利要求2所述的方法，还包括：

以导电层替换所述交替绝缘体堆叠层中的所述第二介电质层。

17.一种三维(3D)存储器件，包括：

交替叠层，位于基底上；

多个沟道孔，穿过所述交替叠层；

沟道结构，位于每个沟道孔中；

沟道柱结构，位于每个沟道孔中的所述沟道结构上，其中沟道柱结构的上部部分具有第一直径，其小于所述沟道柱结构的下部部分的第二直径；

顶部选择栅极隔离，位于相邻的沟道柱结构之间；

一对狭缝，穿过所述交替叠层，其中在所述一对狭缝之间设置有N行的沟道孔，且N为偶数；以及

其中所述顶部选择栅极隔离位于第N/2行的沟道孔与第N/2+1行的沟道孔之间。

18.如权利要求17所述的器件，其中所述交替叠层包括：

至少32个导电/介电质层对，在垂直方向上堆叠，其中每个导电/介电质层对包括介电质层与导电层。

19.如权利要求17所述的器件，其中所述交替叠层包括：

至少32个导电/介电质层对，在垂直方向上堆叠，其中每个导电/介电质层对包括氧化硅层和钨层。

20.如权利要求17所述的器件，还包括：

第一绝缘层，位于所述交替叠层上，作为所述第一绝缘层来覆盖所述交替叠层的上表面；以及

硬掩模层，位于所述第一绝缘层上；

其中所述多个沟道孔穿过所述第一绝缘层和硬掩模层。

21.如权利要求20所述的器件，其中所述沟道结构包括：

外延层，位于所述沟道孔的底部上；

功能层，位于所述沟道孔的侧壁上；

沟道层，覆盖所述功能层的侧壁，所述沟道层与所述外延层接触；以及

填充结构，覆盖所述沟道层的侧壁，并填充所述沟道孔。

22.如权利要求21所述的器件，其中所述功能层包括：

阻挡层，位于所述沟道孔的侧壁，被配置用于阻挡电荷的流出；

存储层，位于所述阻挡层的表面，被配置用于在所述三维存储器件的操作期间存储电荷；以及

隧穿层，位于所述存储层的表面，被配置用于隧穿电荷。

23.如权利要求20所述的器件，还包括：

顶部选择栅极结构，位于所述第一绝缘层上；

第二绝缘层，位于所述顶部选择栅极结构与所述沟道柱结构之间；以及

第三绝缘层，位于所述顶部选择栅极结构的顶表面上。

24.如权利要求23所述的器件，其中：

所述顶部选择栅极隔离穿过所述第三绝缘层与所述顶部选择栅极结构。

25.如权利要求23所述的器件，其中，所述一对狭缝沿横向方向平行延伸，并且每一行沟道孔与相邻行的所述沟道孔交错排列。

26.如权利要求25所述的器件，其中，N是8。

27.如权利要求23所述的器件，其中：

所述沟道插塞的顶表面的直径是在50纳米至150纳米之间的范围内；以及

所述顶部选择栅极隔离的顶表面的宽度是在10纳米至110纳米之间的范围内；以及

其中，所述顶部选择栅极隔离具有沿横向方向延伸的波浪形状，并且所述顶部选择栅极隔离与相邻的沟道插塞之间的最小距离的范围为10纳米至60纳米。

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