CN106920799B - 半导体结构及其制造方法 - Google Patents

Abstract

本发明公开了一种半导体结构及其制造方法。此种半导体结构包括：包含第一导电层和第一介电层的一叠层、形成于叠层上的一第二导电层、穿过第二导电层和叠层的多个开口、及分别形成于开口中的多个贯穿结构。贯穿结构分别包括一存储器层、一栅介电层、一通道层、一介电材料、及一接垫。通道层和叠层通过存储器层隔绝，通道层和第二导电层通过栅介电层隔绝，且存储器层和栅介电层具有不同组成。

Description

半导体结构及其制造方法

技术领域

本发明是关于一种半导体结构及其制造方法。本发明特别是关于一种其中提供给通道层不同类型的隔绝方式的半导体结构、及其制造方法。

背景技术

半导体元件逐渐地变得更密集且更小。随着这股潮流，三维存储器被发展出来。在典型的三维存储器半导体结构中，作为存储器层的结构也可能用于提供栅介电层给串行选择线。因此，在存储单元的写入/擦除期间，用于串行选择线的栅介电层也可能带有电荷。如此一来，便需要额外的电路来控制用于串行选择线的栅介电层的写入/擦除。

发明内容

在本发明中，提供二种隔绝方式。因此，能够避免上述问题。

根据一些实施例，提供一种半导体结构。此种半导体结构包括一基板及形成于基板上的一叠层。叠层包括多个第一导电层和多个第一介电层，且这些第一导电层和这些第一介电层彼此交替叠层。此种半导体结构还包括形成于叠层上的一第二导电层。此种半导体结构还包括穿过第二导电层和叠层的多个开口。此种半导体结构还包括分别形成于开口中的多个贯穿结构。这些贯穿结构分别包括一存储器层、一栅介电层、一通道层、一介电材料、及一接垫。存储器层和栅介电层形成于开口各者的侧壁上。通道层形成于存储器层和栅介电层上。通道层定义一空间。介电材料和接垫形成于通道层所定义的空间中，其中接垫的位置高于介电材料。通道层和叠层通过存储器层隔绝，通道层和第二导电层通过栅介电层隔绝，且存储器层和栅介电层具有不同组成。

根据一些实施例，提供一种半导体结构的制造方法。此种半导体结构的制造方法包括下列步骤。在一基板上形成一叠层，其中叠层包括多个第一层和多个第二层，这些第一层和这些第二层彼此交替叠层。在叠层上形成一硬掩模。形成穿过硬掩模和叠层的多个开口。形成分别位于开口的侧壁上的多个存储器层。形成分别位于存储器层上的多个通道层。在开口中填充一介电材料。形成分别位于开口中介电材料上的多个接垫。移除硬掩模。移除存储器层延伸超出叠层的多个部分。形成分别位于通道层上的多个栅介电层。在叠层上形成一第二导电层。通道层和叠层通过存储器层隔绝，通道层和第二导电层通过栅介电层隔绝，且存储器层和栅介电层具有不同组成。

为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：

附图说明

图1绘示根据实施例的一种半导体结构。

图2绘示根据实施例的另一种半导体结构。

图3A～图3P绘示根据实施例的一种半导体结构的制造方法。

图4A～图4O绘示根据实施例的另一种半导体结构的制造方法。

【符号说明】

102：基板

104：叠层

106、106(B)：第一导电层

108、108(B)：第一介电层

110：第二导电层

112：开口

114：贯穿结构

116：存储器层

122：栅介电层

124：通道层

126：介电材料

128：接垫

130：第二介电层

132：第三导电层

134：连接件

136：衬层

216：存储器层

224：通道层

302：基板

304：叠层

306：第一层

308、308(T)：第二层

310：硬掩模

312：开口

314：存储器层

320：通道层

322：介电材料

324：接垫

326：栅介电层

328：第二导电层

330：第二介电层

332：贯穿孔

334：衬层

336：导电材料

338：连接件

340：第三导电层

402：基板

404：叠层

406：第一层

408：第二层

410：第二导电层

412：硬掩模

414：开口

416：存储器层

422：通道层

424：介电材料

426：接垫

428：栅介电层

430：第二介电层

432：贯穿孔

434：衬层

436：导电材料

438：连接件

440：第三导电层

2101：串行选择线

2102：接地选择线

1181～1184：氧化物层

1201～1203：氮化物层

3140：存储器层

3161～3164：氧化物层

3181～3183：氮化物层

3200：通道层

3220：介电材料

3240：导电材料

3260：氧化物层

4160：存储器层

4181～4184：氧化物层

4201～4203：氮化物层

4220：通道层

4240：介电材料

4260：导电材料

4280：氧化物层

S：空间

具体实施方式

以下将参照所附图式，对于各种不同的实施例进行更详细的说明。为了清楚起见，是示例性地描述三维垂直栅极反及(NAND)存储器结构。然而，根据实施例的半导体结构并不受限于此。

须注意的是，为了清楚起见，图式中的元件可能并未反映其实际上的尺寸。此外，在一些图式中，可能省略一些未就其细节作讨论的元件。

须注意的是，此处所用的表达方式只是为了叙述示例性的实施例而提供，并非欲用于限定本发明。举例来说，除非文内有另外指定，否则单数形态「一」和「该」也意欲包括多个形态。此外，包括在一种方法中的步骤并不需要依照特定的顺序进行。在可能的情况下，一步骤可在另一步骤之前、之后、或同时进行。

可以预期的是，一实施例中的元件和特征也可能出现于其他实施例中，以达较佳的实施方式，而相同的描述内容则就此省略。

请参照图1，其提供根据实施例的一种半导体结构。半导体结构包括一基板102及一叠层104，叠层104形成于基板102上。叠层104包括多个第一导电层106和多个第一介电层108，且第一导电层106和第一介电层108彼此交替叠层。第一导电层106可由p型重掺杂多晶硅或金属等材料形成。第一介电层108可由氧化物形成。半导体结构还包括一第二导电层110，形成于叠层104上。第二导电层110可由p型或n型重掺杂多晶硅形成，典型地由n型重掺杂多晶硅形成。半导体结构还包括多个开口112，穿过第二导电层110和叠层104。半导体结构还包括多个贯穿结构114，分别形成于开口112中。

贯穿结构114分别包括一存储器层116、一栅介电层122、一通道层124、一介电材料126、和一接垫128。存储器层116和栅介电层122形成于开口112各者的侧壁上。在一些实施例中，栅介电层122的位置高于存储器层116。存储器层116和栅介电层122具有不同组成。举例来说，存储器层116可具有氧化物/氮化物/氧化物(ONO)结构、氧化物/氮化物/氧化物/氮化物/氧化物(ONONO)结构、氧化物/氮化物/氧化物/氮化物/氧化物/氮化物/氧化物(ONONONO)结构、氮氧化硅(SiON)/氮化硅(SiN)/氧化物结构、或任一其他适合的隧穿/捕捉/势垒结构。在图1中，存储器层116是绘示成具有ONONONO结构。亦即，存储器层116包括氧化物层1181～1184和氮化物层1201～1203，其中氧化物层1181、氮化物层1201和氧化物层1182构成隧穿结构，氮化物层1202构成捕捉结构，氧化物层1183、氮化物层1203和氧化物层1184构成势垒结构。栅介电层122可为由氧化物形成的层。通道层124形成于存储器层116和栅介电层122上。通道层124可由未掺杂的多晶硅形成。通道层124定义一空间S，亦即开口112的残留空间。介电材料126和接垫128形成于通道层124所定义的空间S中，其中接垫128的位置高于介电材料126。在一些实施例中，介电材料126的上表面的水平高度高于叠层104的上表面。介电材料126可为氧化物。接垫128可由n型重掺杂多晶硅形成。通道层124和叠层104通过存储器层116隔绝(不论是空间中或者电性上)，通道层124和第二导电层110通过栅介电层122隔绝。在一些实施例中，通道层124和第二导电层110只通过栅介电层122隔绝。

根据一些实施例，底部的第一介电层108(B)可为氧化物埋层，底部的第一导电层106(B)可包括接地选择线，且其他的第一导电层106可包括字线。对于存储器结构来说，存储单元是定义在字线和通道层的交点处。此外，第二导电层110可包括串行选择线，且贯穿结构114中至少一者的通道层124和串行选择线由贯穿结构114中该至少一者的栅介电层122隔绝。

在一些实施例中，例如是在应用于环绕式栅极(gate all-around，GAA)类型的存储器结构的实施例中，开口112为孔洞。在这样的情况下，整个底部的第一导电层106(B)可作为一接地选择线，其他的第一导电层106可分别作为一字线，且整个第二导电层110可作为一串行选择线。

在一些实施例中，例如是在应用于单栅极垂直通道(single gate verticalchannel，SGVC)类型的存储器结构的实施例中，开口112为沟槽。叠层104和第二导电层110可都被沟槽分成多个平行部分。在这样的情况下，底部的第一导电层106(B)包括多个接地选择线，其他的第一导电层106分别包括多个字元线，且第二导电层110包括多个串行选择线。

半导体结构还可包括一第二介电层130、一第三导电层132、多个连接件134、和其他典型的元件(未绘示)。第二介电层130形成于第二导电层110上。第二介电层130可由氧化物形成。第三导电层132形成于第二介电层130上。第三导电层132可由金属形成。第三导电层132可包括多个字元线。连接件134各者将各位线连接至对应的接垫128。连接件134可分别包括一衬层136，以补偿工艺中的覆盖性偏差(overlay shift)。

请参照图2，其提供根据实施例的另一种半导体结构。在图2所示的半导体结构中，开口112为沟槽，且叠层104和第二导电层110二者都被沟槽分成多个平行部分。在图2所示的半导体结构中，位在一个沟槽中的存储器层216和通道层224形成为U形，且第二导电层110包括位在该沟槽二侧的一串行选择线2101和一接地选择线2102。贯穿结构114中至少一者的通道层224和串行选择线2101通过贯穿结构114中该至少一者的栅介电层122隔绝。贯穿结构114中至少一者的通道层224和接地选择线2102通过贯穿结构114中该至少一者的栅介电层122隔绝。图2所示的半导体结构的其他方面、特征、和细节，是类似于参照图1所示的半导体结构而描述者。

接下来将说明所述半导体结构的制造方法。图3A～图3P绘示根据实施例的一种半导体结构的制造方法。

请参照图3A，提供一基板302。在基板302上形成一叠层304。叠层304包括多个第一层306和多个第二层308，且第一层306和第二层308彼此交替叠层。在一些实施例中，第一层306为第一导电层，第二层308为第一介电层。第一导电层可由p型重掺杂多晶硅形成，第一介电层可由氧化物形成。在一些实施例中，第一层306为牺牲层，第二层308为第一介电层。牺牲层可由氮化物形成，第一介电层可由氧化物形成。此外，在接下来的步骤中，特别是在形成所述贯穿结构之后，将以一导电材料取代牺牲层。因此，能够形成多个第一导电层，其中第一导电层和第一介电层彼此交替叠层。在本方法中，于第二层308是由氧化物形成的情况下，顶部的第二层308(T)的厚度大于其他的第二层308。

在叠层304上形成一硬掩模310。硬掩模310能够作为接下来的化学机械平坦化(chemical mechanical planarization，CMP)工艺中的停止层。硬掩模310可为由氮化硅形成的层。或者，硬掩模310可包括一氮化硅层和一氧化物层。氮化硅层能够避免具有高深宽比的线形叠层的倒塌或弯曲。在本方法中，在移除硬掩模310之后，可能包括至少一串行选择线的第二导电层可形成在相同于硬掩模310的位置。因此，硬掩模310的厚度可依想要的串行选择线特性而定。

请参照图3B，形成多个开口312，开口312穿过硬掩模310和叠层304。更具体地说，基板302可由开口312暴露出来。开口312可为孔洞或沟槽等型态。在开口312为孔洞的情况下，本方法能够应用于环绕式栅极类型的存储器结构。而在开口312为沟槽的情况下，本方法能够应用于单栅极垂直通道类型的存储器结构。此外，本方法能够应用于源极在底部(bottom source)类型的存储器结构。

之后，形成分别位于开口312的侧壁上的多个存储器层314。形成分别位于存储器层314上的多个通道层320。在开口312中填充一介电材料322。形成分别位于开口312中介电材料322上的多个接垫324。

请参照图3C，在硬掩模310上和开口312中共形地形成一存储器层3140。这能够通过沉积工艺来进行。存储器层3140可具有ONO结构、ONONO结构、ONONONO结构、氮氧化硅/氮化硅/氧化物结构、或任一其他适合的隧穿/捕捉/势垒结构。在图3C中，存储器层3140是绘示成具有ONONONO结构。亦即，存储器层3140包括氧化物层3161～3164和氮化物层3181～3183，其中氧化物层3161、氮化物层3181和氧化物层3162构成隧穿结构，氮化物层3182构成捕捉结构，氧化物层3163、氮化物层3183和氧化物层3164构成势垒结构。在存储器层3140上形成一通道层3200。通道层3200可由未掺杂的多晶硅通过沉积来形成。接着，在通道层3200上形成一介电材料3220，并将其填充至开口312的残留空间中。这能够通过沉积工艺来进行。介电材料3220可为氧化物。在一些实施例中，孔隙或间隙可形成在介电材料3220内，并有利于减少二个相邻通道层的耦接率(coupling rate)。

请参照图3D，进行平坦化工艺，例如CMP工艺，以移除介电材料3220在通道层3200上的部份。接着，介电材料3220在开口312中的顶部部分也被移除，如图3E所示。这能够通过使用稀释氢氟酸(DHF)或BOE蚀刻液的浸渍(dip)工艺来进行。残留在开口312各者中的介电材料322具有水平高度高于叠层304上表面的上表面。此外，介电材料322的上表面的水平高度可低于硬掩模310的上表面。

请参照图3F，在通道层3200上形成一导电材料3240，并将其填充至开口312的残留空间中，这例如是通过沉积来进行。导电材料3240可为n型重掺杂多晶硅。接着，如图3G所示，进行平坦化工艺如CMP工艺，并停止于硬掩模310上。如此一来，存储器层3140被分成分别形成于开口312的侧壁上的多个存储器层314。通道层3200被分成分别形成于存储器层314上的多个通道层320。此外，多个接垫324分别形成于开口312中，于介电材料322上。

之后，移除硬掩模310和存储器层314延伸超出叠层304的多个部分。更具体地说，移除存储器层314延伸超出叠层304的部分的步骤可包括一氮化物移除步骤和一氧化物移除步骤，且移除硬掩模310的步骤和该氮化物移除步骤能够同时进行。然而，本方法并不受限于此。

请参照图3H，进行氮化物移除步骤，这例如是通过使用磷酸(H3PO4)的浸渍工艺来进行。从而，能够移除存储器层314的氮化物层3181～3183延伸超出叠层304的部分。此外，由氮化硅形成的硬掩模310也能够被移除。

请参照图3I，进行氧化物移除步骤，这例如是通过使用DHF的浸渍工艺来进行。从而，能够移除存储器层314的氧化物层3161～3164存储器层314延伸超出叠层304的部分。在存储器层314包括氮氧化硅层的情况下，氮氧化硅层延伸超出叠层304的部分在氮化物移除步骤和氧化物移除步骤二者的过程中都能够被部分地移除，并可在这二个步骤完成之后被彻底地移除。根据一些实施例，为了彻底地毁去存储器层314延伸超出叠层304的部分，可交替重多个次的氮化物移除步骤和氧化物移除步骤。在一些实施例中，完全移除存储器层314延伸超出叠层304的部分。或者，存储器层314延伸超出叠层304的部分中残留的氮化物层具有小于的厚度，较佳地小于或等于举例来说，可残留部分不会捕捉电荷的氧化物层3161、氮化物层3181和氧化物层3162，而并未背离实施例的范围。

之后，形成多个栅介电层326，栅介电层326分别位于通道层320上。栅介电层可由氧化工艺形成。举例来说，如图3J所示，能够进行硅材料的氧化工艺，例如热氧化工艺或临场蒸气产生(in situ steam generation，ISSG)氧化工艺。因此，一氧化物层3260共形于通道层320和接垫324暴露于叠层304之外的部分地形成。根据一些实施例，氧化物层3260可具有约的厚度。或者，可进行沉积工艺，而一氧化物层共形地形成在整个结构上。氧化物层3260在通道层320上的部分作为栅介电层326。在一些实施例中，可以移除氧化物层3260的其他部分，例如形成在接垫324上的部份。

请参照图3K，在形成栅介电层326之后，在叠层304上形成一第二导电层328。如此一来，通道层320和叠层304是通过存储器层314隔绝，通道层320和第二导电层328则通过具有不同于存储器层314的组成的栅介电层326隔绝。根据一些实施例，第二导电层328可由p型或n型重掺杂多晶硅形成，较佳地由n型重掺杂多晶硅形成。举例来说，这能够通过沉积工艺和随后的CMP工艺来进行。或者，金属可用于形成第二导电层328。举例来说，第二导电层328可具有钛/氮化钛(TiN)/钨结构。此外，在一些实施例中，可对第二导电层328和接垫324进行自对准硅化工艺，以降低电阻。第二导电层328可包括串行选择线。第二导电层328还可包括接地选择线。

之后，可进行其他用于半导体结构的制造方法的典型工艺。举例来说，请参照图3L，可在第二导电层328和接垫324上形成一第二介电层330，其作为层间介电质。这能够通过沉积工艺和随后的CMP工艺来进行。第二介电层330可由氧化物形成。接着，如图3M所示，形成对应接垫324的多个贯穿孔332。请参照图3N，形成分别位于贯穿孔332侧壁上的多个衬层334。这能够通过沉积工艺和随后的蚀刻工艺来进行。衬层334可由氧化物或氮化硅等材料形成。接着，如图3O所示，在贯穿孔332中填充一导电材料336。这能够通过化学气相沉积(chemical vapor deposition，CVD)工艺和随后的CMP工艺来进行。导电材料336可包括钛、氮化钛、和钨。如此一来，便形成多个包括衬层334和导电材料336的连接件338。它们用于提供接垫324和在接下来的步骤中形成的一第三导电层340之间的电性连接。请参照图3P，在第二介电层330上形成第三导电层340。第三导电层340可由金属形成。第三导电层340可包括多个字元线。在这样的情况下，接垫324可为位线接垫，且通过连接件338连接至位线。

图4A～图4O绘示根据实施例的另一种半导体结构的制造方法。

请参照图4A，提供一基板402。在基板402上形成一叠层404。叠层404包括多个第一层406和多个第二层408，且第一层406和第二层408彼此交替叠层。在一些实施例中，第一层406为第一导电层，第二层408为第一介电层。第一导电层可由p型重掺杂多晶硅形成，第一介电层可由氧化物形成。在一些实施例中，第一层406为牺牲层，第二层408为第一介电层。牺牲层可由氮化物形成，第一介电层可由氧化物形成。此外，在接下来的步骤中，特别是在形成所述贯穿结构之后，将以一导电材料取代牺牲层。因此，能够形成多个第一导电层，其中第一导电层和第一介电层彼此交替叠层。

接着，在叠层404上形成一第二导电层410。第二导电层410可由p型或n型重掺杂多晶硅形成，较佳地由n型重掺杂多晶硅形成。第二导电层410能够用于提供串行选择线和接地选择线(接地选择线为选择性提供)。

在形成第二导电层410之后，在第二导电层410上形成一硬掩模412。硬掩模412能够作为接下来的CMP工艺中的停止层。硬掩模412可为由氮化硅形成的层。或者，硬掩模412可包括一氮化硅层和一氧化物层。氮化硅层能够避免具有高深宽比的线形叠层的倒塌或弯曲。

请参照图4B，形成多个开口414，开口414穿过硬掩模412、第二导电层410和叠层404。更具体地说，基板402可由开口414暴露出来。开口414可为孔洞或沟槽等型态。在开口414为孔洞的情况下，本方法能够应用于环绕式栅极类型的存储器结构。而在开口414为沟槽的情况下，本方法能够应用于单栅极垂直通道类型的存储器结构。此外，本方法能够应用于源极在底部类型的存储器结构。

之后，形成分别位于开口414的侧壁上的多个存储器层416。形成分别位于存储器层416上的多个通道层422。在开口414中填充一介电材料424。形成分别位于开口414中介电材料424上的多个接垫426。

请参照图4C，在硬掩模412上和开口414中共形地形成一存储器层4160。这能够通过沉积工艺来进行。存储器层4160可具有ONO结构、ONONO结构、ONONONO结构、氮氧化硅/氮化硅/氧化物结构、或任一其他适合的隧穿/捕捉/势垒结构。在图4C中，存储器层4160是绘示成具有ONONONO结构。亦即，存储器层4160包括氧化物层4181～4184和氮化物层4201～4203，其中氧化物层4181、氮化物层4201和氧化物层4182构成隧穿结构，氮化物层4202构成捕捉结构，氧化物层4183、氮化物层4203和氧化物层4184构成势垒结构。在一些实施例中，例如应用于源极在底部类型的存储器结构的实施例中，移除存储器层4160形成在开口414底部的部分，并暴露出基板402。接着，在存储器层4160上形成一通道层4220。通道层4220可由未掺杂的多晶硅通过沉积来形成。接着，在通道层4220上形成一介电材料4240，并将其填充至开口414的残留空间中。这能够通过沉积工艺来进行。介电材料4240可为氧化物。在一些实施例中，孔隙或间隙可形成在介电材料4240，并有利于减少二个相邻通道层的耦接率。

请参照图4D，进行平坦化工艺，例如CMP工艺，以移除介电材料4240在通道层4220上的部份。接着，介电材料4240在开口414中的顶部部分也被移除，如图4E所示。这能够通过使用DHF或BOE蚀刻液的浸渍工艺来进行。残留在开口414各者中的介电材料424具有水平高度高于叠层404上表面的上表面。此外，介电材料424的上表面的水平高度可低于第二导电层410的上表面。

请参照图4F，在通道层4220上形成一导电材料4260，并将其填充至开口414的残留空间中，这例如是通过沉积来进行。导电材料4260可为n型重掺杂多晶硅。接着，如图4G所示，进行平坦化工艺如CMP工艺，并停止于硬掩模412上。如此一来，存储器层4160被分成分别形成于开口414的侧壁上的多个存储器层416。通道层4220被分成分别形成于存储器层416上的多个通道层422。此外，多个接垫426分别形成于开口414中，于介电材料424上。

之后，移除硬掩模412和存储器层416延伸超出叠层404的多个部分。更具体地说，移除存储器层416延伸超出叠层404的部分的步骤可包括一氮化物移除步骤和一氧化物移除步骤，且移除硬掩模412的步骤和该氮化物移除步骤能够同时进行。然而，本方法并不受限于此。

请参照图4H，进行氮化物移除步骤，这例如是通过使用磷酸的浸渍工艺来进行。从而，能够移除存储器层416的氮化物层4201～4203延伸超出叠层404的部分。此外，由氮化硅形成的硬掩模412也能够被移除。

请参照图4I，进行氧化物移除步骤，这例如是通过使用DHF的浸渍工艺来进行。从而，能够移除存储器层416的氧化物层4181～4184延伸超出叠层404的部分。在存储器层416包括氮氧化硅层的情况下，氮氧化硅层延伸超出叠层404的部分在氮化物移除步骤和氧化物移除步骤二者的过程中都能够被部分地移除，并可在这二个步骤完成之后被彻底地移除。根据一些实施例，为了彻底地毁去存储器层416延伸超出叠层404的部分，可交替重多个次的氮化物移除步骤和氧化物移除步骤。在一些实施例中，完全移除存储器层416延伸超出叠层404的部分。或者，存储器层416延伸超出叠层404的部分中残留的氮化物层具有小于的厚度，较佳地小于或等于举例来说，可残留部分不会捕捉电荷的氧化物层4181、氮化物层4201和氧化物层4182，而并未背离实施例的范围。

之后，形成多个栅介电层428，栅介电层428分别位于通道层422上。这能够通过氧化工艺(例如热氧化工艺或ISSG氧化工艺)和随后的沉积工艺来进行。因此，一氧化物层4280共形地形成在整个结构上，如图4J所示。由氧化工艺形成的氧化物层可具有约的厚度，并提供较佳的质量给栅介电层428。然而，氧化物层4280可以只由沉积工艺形成。氧化物层4280在通道层422上的部分作为栅介电层428。在一些实施例中，可以移除氧化物层4280的其他部分。

由于存储器层416和栅介电层428具有不同组成，通道层422能够通过不同方式来与叠层404和第二导电层410隔绝。

之后，可进行其他用于半导体结构的制造方法的典型工艺。举例来说，请参照图4K，可在第二导电层410和接垫426上形成一第二介电层430，其作为层间介电质。这能够通过沉积工艺和随后的CMP工艺来进行。第二介电层430可由氧化物形成。接着，如图4L所示，形成对应接垫426的多个贯穿孔432。请参照图4M，形成分别位于贯穿孔432侧壁上的多个衬层434。这能够通过沉积工艺和随后的蚀刻工艺来进行。衬层434可由氧化物或氮化硅等材料形成。接着，如图4N所示，在贯穿孔432中填充一导电材料436。这能够通过CVD工艺和随后的CMP工艺来进行。导电材料436可包括钛、氮化钛、和钨。如此一来，便形成多个包括衬层434和导电材料436的连接件438。它们用于提供接垫426和在接下来的步骤中形成的一第三导电层440之间的电性连接。请参照图4O，在第二介电层430上形成第三导电层440。第三导电层440可由金属形成。第三导电层440可包括多个字元线。在这样的情况下，接垫426可为位线接垫，且通过连接件438连接至位线。

总而言之，根据实施例，能够提供二种方式来分离通道层和字线、和分离通道层和串行选择线。因此，串行选择线的控制将不会不利地受到例如存储单元的控制的影响。因此，不需要额外的电路来控制用于串行选择线的栅介电层的写入/擦除。

综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (10)

1.一种半导体结构，包括：

一基板；

一叠层，形成于该基板上，其中该叠层包括多个第一导电层和多个第一介电层，这些第一导电层和这些第一介电层彼此交替叠层；

一第二导电层，形成于该叠层上；

多个开口，穿过该第二导电层和该叠层；以及

多个贯穿结构，分别形成于这些开口中，其中这些贯穿结构分别包括：

一存储器层和一栅介电层，形成于这些开口各者的侧壁上；

一通道层，形成于该存储器层和该栅介电层上，并定义一空间；及

一介电材料和一接垫，形成于该通道层所定义的该空间中，其中该接垫的位置高于该介电材料；

其中该通道层和该叠层通过该存储器层隔绝，该通道层和该第二导电层通过该栅介电层隔绝，且该存储器层和该栅介电层具有不同组成。

2.根据权利要求1所述的半导体结构，其中这些贯穿结构各者的该介电材料的上表面的水平高度高于该叠层的上表面。

3.根据权利要求1所述的半导体结构，其中这些贯穿结构各者的该通道层和该第二导电层只通过这些贯穿结构各者的该栅介电层隔绝。

4.根据权利要求1所述的半导体结构，其中该第二导电层包括一串行选择线，且这些贯穿结构中至少一者的该通道层和该串行选择线通过这些贯穿结构中该至少一者的该栅介电层隔绝。

5.根据权利要求1所述的半导体结构，其中这些贯穿结构各者的该存储器层具有ONO结构、ONONO结构、ONONONO结构、或氮氧化硅/氮化硅/氧化物结构，这些贯穿结构各者的该栅介电层为由氧化物形成的层，且其中这些贯穿结构各者的该栅介电层的位置高于这些贯穿结构各者的该存储器层。

6.一种半导体结构的制造方法，包括：

在一基板上形成一叠层，其中该叠层包括多个第一层和多个第二层，这些第一层和这些第二层彼此交替叠层；

在该叠层上形成一硬掩模；

形成穿过该硬掩模和该叠层的多个开口；

形成分别位于这些开口的侧壁上的多个存储器层；

形成分别位于这些存储器层上的多个通道层；

在这些开口中填充一介电材料；

形成分别位于这些开口中该介电材料上的多个接垫；

移除该硬掩模；

移除这些存储器层延伸超出该叠层的多个部分；

形成分别位于这些通道层上的多个栅介电层；以及

在该叠层上形成一第二导电层；

其中这些通道层和该叠层通过这些存储器层隔绝，这些通道层和该第二导电层通过这些栅介电层隔绝，且这些存储器层和这些栅介电层具有不同组成。

7.根据权利要求6所述的半导体结构的制造方法，

其中在形成该叠层的步骤，这些第二层中一顶部的第二层的厚度大于这些第二层中其他的第二层；且

其中形成该第二导电层的步骤是在形成这些栅介电层的步骤之后进行。

8.根据权利要求7所述的半导体结构的制造方法，其中在形成这些栅介电层的步骤，这些栅介电层是由氧化工艺形成。

9.根据权利要求6所述的半导体结构的制造方法，

其中形成该第二导电层的步骤是在形成该硬掩模的步骤之前进行，且该硬掩模是形成在该第二导电层上；且

其中在形成这些开口的步骤，这些开口穿过该硬掩模、该第二导电层和该叠层。

10.根据权利要求9所述的半导体结构的制造方法，其中在形成这些栅介电层的步骤，这些栅介电层是由氧化工艺和随后的沉积工艺形成。