CN107863346B - 一种nand串结构及其制备方法 - Google Patents

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Abstract

本发明公开了一种NAND串结构，包括垂直贯穿等级层堆栈的通道孔，形成在通道孔内的介质层，形成在介质层内的半导体通道层，形成在半导体通道层内的隔离层，以及形成在通道孔的第一端的塞入层；塞入层覆盖介质层、半导体通道层和隔离层，塞入层的宽度或直径大于与其接触的半导体通道层外壁的宽度或直径。本发明通过增大NAND串顶部塞入层的关键尺寸，降低了NAND串顶部的电阻，以及NAND串顶部与其他结构形成接触时的接触电阻，并增大了NAND串顶部与其他结构形成接触时的对准余度。

Description

一种NAND串结构及其制备方法
技术领域
本发明涉及一种NAND串结构及其制备方法，属于3D NAND存储器制造技术领域。
背景技术
随着对高度集成电子装置的持续重视，对以更高的速度和更低的功率运行并具有增大的器件密度的半导体存储器件存在持续的需求。为达到这一目的，已经发展了具有更小尺寸的器件和具有以水平和垂直阵列布置的晶体管单元的多层器件。3D NAND是业界所研发的一种新兴的闪存类型，通过垂直堆叠多层数据存储单元来解决2D或者平面NAND闪存带来的限制，其具备卓越的精度，支持在更小的空间内容纳更高的存储容量，可打造出存储容量比同类NAND技术高达数倍的存储设备，进而有效降低成本和能耗，能全面满足众多消费类移动设备和要求最严苛的企业部署的需求。
目前的NAND存储器制造工艺中，NAND串与其他结构形成接触时的接触面积较小，导致接触电阻较大，且不易于对准。因此，如何降低NAND串与其他结构形成接触时的接触电阻，并增大NAND串与其他结构形成接触时的对准余度，是目前亟待解决的问题。
发明内容
本发明提供了一种NAND串结构及其制备方法，旨在通过增大NAND串顶部塞入层的关键尺寸，降低NAND串顶部的电阻，以及NAND串顶部与其他结构形成接触时的接触电阻，并增大NAND串顶部与其他结构形成接触时的对准余度。
按照本发明的一个方面，提供了一种NAND串结构，包括垂直贯穿等级层堆栈的通道孔，形成在通道孔内的介质层，形成在介质层内的半导体通道层，形成在半导体通道层内的隔离层，以及形成在通道孔的第一端的塞入层；所述塞入层覆盖所述介质层、半导体通道层和隔离层，所述塞入层的宽度或直径大于与其接触的半导体通道层外壁的宽度或直径。
优选地，所述塞入层由导电材料构成，用于使所述NAND串结构与第一结构形成良好的电性接触。
优选地，所述第一结构为其他的NAND串结构，或者所述第一结构为导电触点。
优选地，在所述通道孔的第二端，所述半导体通道层穿过所述介质层，用于与第二结构接触。
优选地，所述第二结构为硅外延层，或者所述第二结构为其他的NAND串结构，或者所述第二结构为导电触点。
优选地，所述等级层堆栈包括多个导体/绝缘体层对。
优选地，所述塞入层与所述介质层、半导体通道层和隔离层的接触界面均高于所述等级层堆栈中的最上层导体层的上表面。
按照本发明的另一个方面，提供了一种NAND存储器，其包括上述NAND串结构。
优选地，所述NAND存储器还包括与所述NAND串结构的塞入层接触的第一结构，所述第一结构为其他的NAND串结构，或者所述第一结构为导电触点。
优选地，所述NAND存储器还包括与所述NAND串结构的半导体通道层接触的第二结构，所述第二结构为硅外延层，或者所述第二结构为其他的NAND串结构，或者所述第二结构为导电触点。
按照本发明的又一个方面，提供了一种NAND串的制备方法，包括如下步骤：
形成垂直贯穿等级层堆栈的通道孔；
在通道孔内形成介质层、半导体通道层和隔离层；
在通道孔的第一端形成塞入层，所述塞入层覆盖所述介质层、半导体通道层和隔离层，所述塞入层的宽度或直径大于与其接触的半导体通道层外壁的宽度或直径。
优选地，在通道孔内形成初始介质层、初始半导体通道层和初始隔离层后，将初始隔离层的上部去除，形成凹陷，得到所述隔离层。
优选地，去除所述隔离层顶部以上露出的初始半导体通道层，得到所述半导体通道层。
优选地，去除所述隔离层顶部以上露出的初始介质层，得到所述介质层。
优选地，所述塞入层由导电材料构成，用于使所述NAND串与第一结构形成良好的电性接触。
优选地，所述塞入层由绝缘材料构成，用作后续工艺的牺牲层。
优选地，将所述塞入层的绝缘材料替换为导电材料，形成新的塞入层，用于使所述NAND串与第一结构形成良好的电性接触。
优选地，所述第一结构为其他的NAND串结构，或者所述第一结构为导电触点。
优选地，在所述通道孔的第二端，所述半导体通道层穿过所述介质层与第二结构接触。
与现有技术相比，本发明具有以下有益效果：
在形成NAND串顶部塞入层之前，通过两次刻蚀工艺分别去除通道孔上部的半导体通道层和介质层(如氧化硅/氮化硅/氧化硅叠层)，具体地，去除半导体通道中凹陷隔离层(如氧化硅)顶部以上露出的半导体通道层而保留凹陷隔离层顶部以下的半导体通道层，去除凹陷隔离层顶部以上露出的介质层而保留凹陷隔离层顶部以下的介质层，同时避免去除凹陷隔离层顶部以上露出的介质层外围的等级层堆栈上的阻挡层(如氧化硅)，此外，还应该尽量减少对凹陷隔离层的损耗，防止凹陷隔离层上表面的水平位置降低至阻挡层以下。通过上述处理之后再形成NAND串顶部塞入层，能有效增大NAND串顶部塞入层的关键尺寸(提高约40nm)，进而降低NAND串顶部的电阻，以及NAND串顶部与其他结构形成接触时的接触电阻，并增大NAND串顶部与其他结构形成接触时的对准余度(每侧提高约20nm)。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
图1为本发明实施例的NAND串结构示意图；
图2A-2E为本发明实施例的NAND串的制备工艺步骤示意图；
图3为形成NAND串的示例方法300的流程图。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
应当理解，虽然这里可使用术语第一、第二等描述各种元件，但这些元件不应受限于这些术语。这些术语用于使一个元件区别于另一个元件。例如，第一元件可以称为第二元件，类似地，第二元件可以称为第一元件，而不背离本发明的范围。如此处所用的，术语“和/或”包括一个或多个所列相关项目的任意及所有组合。
应当理解，当称一个元件在另一元件“上”、“连接到”或“耦合到”另一元件时，它可以直接在另一元件上或者连接到或耦合到另一元件，或者还可以存在插入的元件。相反，当称一个元件“直接在”另一元件上或者“直接连接到”或“直接耦合到”另一元件时，不存在插入的元件。其他的用于描述元件之间关系的词语应当以类似的方式解释(例如，“在...之间”相对于“直接在...之间”、“相邻”相对于“直接相邻”等)。这里当称一个元件在另一元件上时，它可以在另一元件上或下，直接耦合到另一元件，或者可以存在插入的元件，或者元件可以通过空隙或间隙分隔开。
这里所用的术语仅仅是为了描述特定实施例，并非要限制本发明。如此处所用的，除非上下文另有明确表述，否则单数形式“一”和“该”均同时旨在包括复数形式。还应当理解，术语“包括”、“包括”和/或“包括”，当在此处使用时，指定了所述特征、整体、步骤、操作、元件和/或组件的存在，但并不排除一个或多个其他的特征、整体、步骤、操作、元件、组件和/或其组合的存在或添加。
本发明的一些实施例中，NAND串结构如图1所示。等级层堆栈103形成在硅基板101上，通道孔垂直贯穿等级层堆栈103。NAND串形成在通道孔内，具体包括形成在通道孔内的介质层109和覆盖介质层109的半导体通道层111。半导体通道层111穿过介质层109的开口与硅基板101接触，隔离层113形成在半导体通道层111内。通道孔顶部形成有塞入层115，塞入层115覆盖介质层109、半导体通道层111和隔离层113。
在一些实施例中，通道孔的横截面为圆形，塞入层115的直径大于与其接触的半导体通道层外壁的直径；在一些实施例中，通道孔的横截面为方形、五边形、六边形或其他形状，塞入层的宽度大于与其接触的半导体通道层外壁的宽度。所述宽度用于表征塞入层和半导体通道层外壁横截面的特征尺寸。在一些实施例中，所述宽度为方形、五边形、六边形或者其他形状的边的长度。在一些实施例中，所述宽度为通道孔中心到方形、五边形、六边形或者其他形状的边的距离。
在一些实施例中，介质层109、半导体通道层111和隔离层113均位于塞入层115的下方。
在一些实施例中，硅基板101由单晶硅制成，也可由其他合适的材料制成，例如但不限于硅、锗、绝缘体上硅薄膜(SOI)。在一些实施例中，硅基板101上形成有掺杂区(图中未示出)，通道孔形成在掺杂区上。在一些实施例中，掺杂区上形成有硅外延层107，硅外延层107从掺杂区上外延生长得到，与硅基板101直接接触。在一些实施例中，硅外延层107形成在通道孔的一端，介质层109和半导体通道层111与硅外延层107接触，其中，半导体通道层111穿过介质层109的开口与硅外延层107接触。在一些实施例中，硅外延层107被掺杂到期望的掺杂水平。
在一些实施例中，用第一结构替换硅基板101，半导体通道层111穿过介质层109的开口与所述第一结构接触。在一些实施例中，所述第一结构为其他的NAND串结构，以使得形成的NAND存储器包括多层NAND串结构。在一些实施例中，所述第一结构为导电触点，以使得NAND串结构与外界形成电性连接。
在一些实施例中，等级层堆栈103包括多个绝缘层对。
在一些实施例中，等级层堆栈103上形成有阻挡层105，通道孔垂直贯穿等级层堆栈103和阻挡层105。在一些实施例中，阻挡层105包括一层或多层绝缘层。
在一些实施例中，等级层堆栈103和阻挡层105中的绝缘层材料为氮化硅、氧化硅和氮氧化硅中的一种或多种的组合。在一些实施例中，等级层堆栈103中一些位置的绝缘层对与另一些位置的绝缘层对可以由不同的材料制成并具有不同的厚度，例如，等级层堆栈中一些位置的绝缘层对中的第一绝缘层的厚度为5-40nm，第二绝缘层的厚度为5-40nm；另一些位置的绝缘层对中的第一绝缘层的厚度为10-40nm，第二绝缘层的厚度为10-40nm；又一些位置的绝缘层对中的第一绝缘层的厚度为50-200nm，第二绝缘层的厚度为5-40nm。在一些实施例中，阻挡层105的厚度为50-250nm。
在一些实施例中，将等级层堆栈103中的绝缘层对中的一种绝缘层替换为导体层，从而在等级层堆栈中形成多个导体/绝缘体层对。在一些实施例中，使用导体层替换绝缘体层的工艺可以采用选择性湿法刻蚀，去除该种绝缘体层后，再将导体材料填入该种绝缘体层被去除后留出的空位中，形成导体/绝缘体层对。在一些实施例中，导体层由导电材料制成，包括但不限于钨、钴、铜、铝和硅化物中的一种或几种的组合，可以采用CVD、ALD和/或其他合适的方法填充形成导体层。
在一些实施例中，等级层堆栈103中的导体层用作多个NAND串的选择门或字线。在一些实施例中，多个NAND串的选择门形成在NAND串的上端。在一些实施例中，多个NAND串的选择门形成在NAND串的下端。
在一些实施例中，塞入层115与介质层109、半导体通道层111和隔离层113的接触界面均高于等级层堆栈103中的最上层导体层的上表面。
在一些实施例中，塞入层115与介质层109、半导体通道层111和隔离层113的接触界面均高于等级层堆栈103的上表面。
在一些实施例中，半导体通道层111由非晶硅、多晶硅或单晶硅制成。半导体通道层111的厚度为5-20nm。
在一些实施例中，介质层109是多个层的组合，包括但不限于隧道层、存储单元层和阻隔层。在一些实施例中，所述隧道层包括绝缘材料，包括但不限于氧化硅、氮化硅或氮氧化硅，或者上述材料的组合。在一些实施例中，隧道层的厚度为5-15nm，半导体通道中的电子或空穴可以通过这层隧道层隧穿至NAND串的存储单元层中。在一些实施例中，存储单元层可以用于存储操作NAND的电荷，存储单元层中的电荷的存储或是移除决定了半导体通道的开关状态。存储单元层的材料包括但不限于氮化硅、氮氧化硅或硅，或者以上材料的组合。在一些实施例中，存储单元层的厚度为3-15nm。在一些实施例中，阻隔层材料为氧化硅、氮化硅或高介电常数绝缘材料，或者多种以上材料的组合。例如一个氧化硅层或一个包含氧化硅/氮化硅/氧化硅(ONO)三层的厚度为4-15nm的复合层。在一些实施例中，阻隔层可以进一步包括一个高K介电层(例如厚度为1-5nm的氧化铝)。
在一些实施例中，隔离层113的材料为氧化硅。
在一些实施例中，塞入层115由导电材料构成，用于使NAND串与第二结构形成良好的电性接触。在一些实施例中，塞入层115由导体和/或半导体材料构成。在一些实施例中，塞入层115由钴、镍、钛、钨、硅化钴、硅化镍、硅化钛、硅化钨、氮化钴、氮化镍、氮化钛、氮化钨、单晶硅、多晶硅、非晶硅中的一种或多种的组合构成。在一些实施例中，所述第二结构为其他的NAND串结构，以使得形成的NAND存储器包括多层NAND串结构。在一些实施例中，所述第二结构为导电触点，以使得NAND串结构与外界形成良好的电性接触。
图2A-2E为本发明实施例的NAND串的制备工艺步骤示意图；图3为形成NAND串的示例方法300的流程图。
示例方法300开始于操作302，如图3所示，在通道孔内形成介质层和半导体通道层。如图2A所示，在硅基板201上形成等级层堆栈203，通道孔垂直贯穿等级层堆栈203，在通道孔内形成介质层209和覆盖介质层209的半导体通道层211，半导体通道层211覆盖介质层209的开口内壁并与硅基板201接触，隔离层213形成在半导体通道层211内并填充通道孔。
在一些实施例中，硅基板201上形成有掺杂区(图中未示出)，通道孔形成在掺杂区上，可以使用注入和/或扩散工艺形成掺杂区。在一些实施例中，采用干法刻蚀或湿法刻蚀形成通道孔。
在一些实施例中，掺杂区上形成有硅外延层207，硅外延层207从掺杂区上外延生长得到，与硅基板201直接接触。在一些实施例中，硅外延层207形成在通道孔的一端，介质层209和半导体通道层211与硅外延层207接触，半导体通道层211覆盖硅外延层207上的介质层开口内壁并与硅外延层207接触。在一些实施例中，使用注入和/或扩散工艺使硅外延层207被掺杂到期望的掺杂水平。
在一些实施例中，用第一结构替换硅基板201，半导体通道层211穿过介质层209的开口与所述第一结构接触。在一些实施例中，所述第一结构为其他的NAND串结构，以使得形成的NAND存储器包括多层NAND串结构。在一些实施例中，所述第一结构为导电触点，以使得NAND串结构与外界形成电性连接。
在一些实施例中，等级层堆栈203包括多个绝缘层对。在一些实施例中，等级层堆栈203上形成有阻挡层205，通道孔垂直贯穿等级层堆栈203和阻挡层205。在一些实施例中，阻挡层205包括一层或多层绝缘层。在一些实施例中，等级层堆栈203和阻挡层205中的绝缘层材料为氮化硅、氧化硅和氮氧化硅中的一种或多种的组合。在一些实施例中，形成多个绝缘层对的工艺可以使用薄膜沉淀工艺，包括但不限于化学气相沉积法(CVD)、物理气相沉积法(PVD)和原子层沉积法(ALD)中的一种或多种的组合，或者其他合适的方法。
在一些实施例中，半导体通道层211由非结晶、多结晶或单晶硅制成。半导体通道层211的厚度为5-20nm。
在一些实施例中，介质层209是多个层的组合，包括但不限于隧道层、存储单元层和阻隔层。在一些实施例中，所述隧道层包括绝缘材料，包括但不限于氧化硅、氮化硅或氮氧化硅，或者上述材料的组合。在一些实施例中，隧道层的厚度为5-15nm。在一些实施例中，存储单元层的材料包括但不限于氮化硅、氮氧化硅或硅，或者以上材料的组合。在一些实施例中，存储单元层的厚度为3-15nm。在一些实施例中，阻隔层材料为氧化硅、氮化硅或高介电常数绝缘材料，或者多种以上材料的组合。例如一个氧化硅层或一个包含氧化硅/氮化硅/氧化硅(ONO)三层的厚度为4-15nm的复合层。在一些实施例中，阻隔层可以进一步包括一个高K介电层(例如厚度为1-5nm的氧化铝)。
在一些实施例中，隔离层213的材料为氧化硅。
在一些实施例中，形成介质层209和半导体通道层211的工艺可以使用薄膜沉淀工艺，包括但不限于化学气相沉积法(CVD)、物理气相沉积法(PVD)和原子层沉积法(ALD)中的一种或多种的组合，或者其他合适的方法。
示例方法300继续操作于304，如图3所示，将隔离层的上部去除，形成凹陷。如图2B所示，将通道孔内的隔离层213的上部去除，形成凹陷215，得到凹陷隔离层217。在一些实施例中，可以采用干法刻蚀或者湿法刻蚀形成凹陷。在一些实施例中，凹陷215的深度为10-200nm。
示例方法300继续操作于306，如图3所示，去除凹陷隔离层顶部以上露出的半导体通道层。如图2C所示，去除凹陷隔离层217顶部以上露出的半导体通道层后，剩余半导体通道层219。在一些实施例中，可以采用干法刻蚀或者湿法刻蚀去除凹陷隔离层顶部以上露出的半导体通道层。值得注意的是，在一些实施例中，该步骤仅去除凹陷隔离层顶部以上露出的半导体通道层，而保留凹陷隔离层顶部以下的半导体通道层。在另一些实施例中，该步骤不仅去除凹陷隔离层顶部以上露出的半导体通道层，而且会进一步去除凹陷隔离层顶部以下的半导体通道层。
示例方法300继续操作于308，如图3所示，去除凹陷隔离层顶部以上露出的介质层。如图2D所示，去除凹陷隔离层217顶部以上露出的介质层，剩余介质层221。在前述去除凹陷隔离层217顶部以上露出的半导体通道层的基础上，进一步去除凹陷隔离层217顶部以上露出的介质层，能有效增大后续形成的塞入层的关键尺寸，有利于获得更小的NAND串顶部电阻以及NAND串顶部与其他结构形成接触时的接触电阻，并增大NAND串顶部与其他结构形成接触时的对准余度。在一些实施例中，通道孔内的凹陷隔离层217会随着凹陷隔离层217顶部以上露出的介质层的去除而被少量减薄。
在一些实施例中，应该尽量减少对凹陷隔离层217的损耗，防止凹陷隔离层217的上表面在水平位置降低至形成导体/绝缘体层对后的等级层堆栈的最上层导体层的上表面以下。在一些实施例中，形成导体/绝缘体层对后的等级层堆栈是通过将等级层堆栈203中的绝缘层对中的一种绝缘层替换为导体层后形成的。
在一些实施例中，应该尽量减少对凹陷隔离层217的损耗，防止凹陷隔离层217的上表面在水平位置降低至阻挡层205以下。
值得注意的是，该步骤仅去除凹陷隔离层217顶部以上露出的介质层，而保留凹陷隔离层217顶部以下的介质层，同时保留凹陷隔离层217顶部以上露出的介质层外围的阻挡层205。
在一些实施例中，可以采用干法刻蚀，湿法刻蚀或者二者的组合去除凹陷隔离层217顶部以上露出的介质层。
示例方法300继续操作于310，如图3所示，填充通道孔，形成塞入层。如图2E所示，形成的塞入层223覆盖介质层221、半导体通道层219和隔离层217。
在一些实施例中，通道孔的横截面为圆形，塞入层223的直径大于与其接触的半导体通道层外壁的直径；在一些实施例中，通道孔的横截面为方形、五边形、六边形或其他形状，塞入层的宽度大于与其接触的半导体通道层外壁的宽度。所述宽度用于表征塞入层和半导体通道层外壁横截面的特征尺寸。在一些实施例中，所述宽度为方形、五边形、六边形或者其他形状的边的长度。在一些实施例中，所述宽度为通道孔中心到方形、五边形、六边形或者其他形状的边的距离。
在一些实施例中，塞入层223由导电材料构成，用于使NAND串与第二结构形成良好的电性接触。在一些实施例中，塞入层223由导体和/或半导体材料构成。在一些实施例中，塞入层223由钴、镍、钛、钨、硅化钴、硅化镍、硅化钛、硅化钨、氮化钴、氮化镍、氮化钛、氮化钨、单晶硅、多晶硅、非晶硅中的一种或多种的组合构成。
在一些实施例中，塞入层223也可以由绝缘材料构成。在一些实施例中，塞入层223由氧化铝构成。在一些实施例中，塞入层223用作牺牲层，例如，可以采用绝缘材料形成塞入层223，而在后续工艺中再将塞入层223的绝缘材料替换为导电材料，进而形成新的由导电材料构成的塞入层，以使NAND串顶部与第二结构形成良好的电性接触。在一些实施例中，使用导电材料替换绝缘材料的工艺可以采用干法刻蚀或湿法刻蚀，去除塞入层绝缘材料后，再将导体材料填入塞入层绝缘材料被去除后留下的空位中，形成由导电材料构成的塞入层。值得注意的是，塞入层223在用作牺牲层时，也可以由导电材料构成，可根据制作工艺的实际需要确定塞入层材料。
在一些实施例中，所述第二结构为其他的NAND串结构，以使得形成的NAND存储器包括多层NAND串结构。在一些实施例中，所述第二结构为导电触点，以使得NAND串结构与外界形成良好的电性接触。
在一些实施例中，可以使用薄膜沉淀工艺完成上述填充过程，包括但不限于化学气相沉积法(CVD)、物理气相沉积法(PVD)或原子层沉积法(ALD)，或者上述方法的组合，或者其他合适的方法。
在一些实施例中，在上述填充过程完成后，对结构表面进行化学机械抛光(CMP)，使塞入层顶部与结构上表面对齐。
应当指出，上述形成NAND串的方法仅为示例性的，并不应当用来形成对本发明的限制，可以根据实际需要调整上述方法中的步骤内容和/或顺序，以获得相同或相似的技术效果。
综上所述，本发明在形成NAND串顶部塞入层之前，通过两次刻蚀工艺分别去除通道孔上部的半导体通道层和介质层，能有效增大NAND串顶部塞入层的关键尺寸(提高约40nm)，进而降低NAND串顶部的电阻，以及NAND串顶部与其他结构形成接触时的接触电阻，并增大NAND串顶部与其他结构形成接触时的对准余度(每侧提高约20nm)。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (19)

1.一种NAND串结构，其特征在于，包括垂直贯穿等级层堆栈的通道孔，形成在通道孔内的介质层，形成在介质层内的半导体通道层，形成在半导体通道层内的隔离层，以及形成在通道孔的第一端的塞入层；所述塞入层覆盖所述介质层、半导体通道层和隔离层，所述塞入层的宽度或直径大于与其接触的半导体通道层外壁的宽度或直径，并且所述塞入层的顶部与所述通道孔的开口齐平。
2.如权利要求1所述的NAND串结构，其特征在于，所述塞入层由导电材料构成，用于使所述NAND串结构与第一结构形成良好的电性接触。
3.如权利要求2所述的NAND串结构，其特征在于，所述第一结构为其他的NAND串结构，或者所述第一结构为导电触点。
4.如权利要求1至3中任一项所述的NAND串结构，其特征在于，在所述通道孔的第二端，所述半导体通道层穿过所述介质层，用于与第二结构接触。
5.如权利要求4所述的NAND串结构，其特征在于，所述第二结构为硅外延层，或者所述第二结构为其他的NAND串结构，或者所述第二结构为导电触点。
6.如权利要求1至3中任一项所述的NAND串结构，其特征在于，所述等级层堆栈包括多个导体/绝缘体层对。
7.如权利要求6所述的NAND串结构，其特征在于，所述塞入层与所述介质层、半导体通道层和隔离层的接触界面均高于所述等级层堆栈中的最上层导体层的上表面。
8.一种NAND存储器，其特征在于，包括权利要求1至7中任一项所述的NAND串结构。
9.如权利要求8所述的NAND存储器，其特征在于，还包括与所述NAND串结构的塞入层接触的第一结构，所述第一结构为其他的NAND串结构，或者所述第一结构为导电触点。
10.如权利要求8或9所述的NAND存储器，其特征在于，还包括与所述NAND串结构的半导体通道层接触的第二结构，所述第二结构为硅外延层，或者所述第二结构为其他的NAND串结构，或者所述第二结构为导电触点。
11.一种NAND串的制备方法，其特征在于，包括如下步骤：
形成垂直贯穿等级层堆栈的通道孔；
在通道孔内形成介质层、半导体通道层和隔离层；
在通道孔的第一端形成塞入层，所述塞入层覆盖所述介质层、半导体通道层和隔离层，所述塞入层的宽度或直径大于与其接触的半导体通道层外壁的宽度或直径，并且所述塞入层的顶部与所述通道孔的开口齐平。
12.如权利要求11所述的NAND串的制备方法，其特征在于，在通道孔内形成初始介质层、初始半导体通道层和初始隔离层后，将初始隔离层的上部去除，形成凹陷，得到所述隔离层。
13.如权利要求12所述的NAND串的制备方法，其特征在于，去除所述隔离层顶部以上露出的初始半导体通道层，得到所述半导体通道层。
14.如权利要求12所述的NAND串的制备方法，其特征在于，去除所述隔离层顶部以上露出的初始介质层，得到所述介质层。
15.如权利要求11至14中任一项所述的NAND串的制备方法，其特征在于，所述塞入层由导电材料构成，用于使所述NAND串与第一结构形成良好的电性接触。
16.如权利要求11至14中任一项所述的NAND串的制备方法，其特征在于，所述塞入层由绝缘材料构成，用作后续工艺的牺牲层。
17.如权利要求16所述的NAND串的制备方法，其特征在于，将所述塞入层的绝缘材料替换为导电材料，形成新的塞入层，用于使所述NAND串与第一结构形成良好的电性接触。
18.如权利要求17所述的NAND串的制备方法，其特征在于，所述第一结构为其他的NAND串结构，或者所述第一结构为导电触点。
19.如权利要求11至14中任一项所述的NAND串的制备方法，其特征在于，在所述通道孔的第二端，所述半导体通道层穿过所述介质层与第二结构接触。
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