CN105870068A - 存储装置及其制造方法 - Google Patents
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Abstract
一种存储装置及其制造方法。该方法包括：在衬底上交替堆叠多个隔离层和多个牺牲层；图案化多个隔离层和所述多个牺牲层以形成开口；在开口中形成下选通管的沟道；在开口中且在下选通管的沟道上形成多个存储单元的存储复合层和沟道层；在开口中且在多个存储单元的存储复合层和沟道层上形成上选通管的沟道；去除多个牺牲层以形成第一凹部、多个第二凹部以及第三凹部；在第一凹部中形成下选通管的栅绝缘层并且在第三凹部中形成上选通管的栅绝缘层；以及在第一凹部中形成下选通管的栅极，在多个第二凹部中形成多个存储单元的控制栅极，并在第三凹部中形成上选通管的栅极。
Description
技术领域
本公开的实施例涉及存储装置及其制造方法。
背景技术
由于工艺的限制，传统的平面存储装置的存储密度已经很难继续提高。为了进一步提高单位衬底面积上的存储容量，出现了一种三维存储装置。在该三维存储装置中，下选通管、存储器串和上选通管由下至上依次形成在衬底上。存储器串包括多个堆叠的存储器，每个存储器的控制栅极沿水平方向形成且每个存储器的沟道层沿垂直方向形成。下选通管和上选通管负责控制存储器串的打开和关断。
在上述三维存储装置的制造过程中，先采用第一工序形成下选通管，再采用第二工序形成存储器串，最后采用第三工序形成上选通管。第一工序、第二工序和第三工序基本上是重复相同的工艺步骤，延长了制造周期并增加了制造成本。另外，在实施第一工序、第二工序和第三工序时，需要将下选通管、存储器串和上选通管精确对准，增加了工艺难度；尤其是在三维存储装置的堆叠高度高的情况下，对准精度更加难以控制。
发明内容
根据本公开的实施例，提供一种存储装置的制造方法。该存储装置包括衬底以及由下至上依次形成在所述衬底上的下选通管、多个存储单元和上选通管。所述方法包括：提供所述衬底；在所述衬底上交替堆叠多个隔离层和多个牺牲层；图案化所述多个隔离层和所述多个牺牲层，以形成开口；在所述开口中形成所述下选通管的沟道；在所述开口中且在所述下选通管的沟道上形成所述多个存储单元的存储复合层和沟道层，其中所述多个存储单元的存储复合层位于所述多个存储单元的沟道层和所述开口的侧壁之间；在所述开口中且在所述多个存储单元的存储复合层和沟道层上形成所述上选通管的沟道；去除所述多个牺牲层以形成第一凹部、多个第二凹部以及第三凹部，其中所述第一凹部露出所述下选通管的沟道，所述多个第二凹部露出所述多个存储单元的存储复合层，并且所述第三凹部露出所述上选通管的沟道；在所述第一凹部中形成所述下选通管的栅绝缘层并且在所述第三凹部中形成所述上选通管的栅绝缘层；以及在所述第一凹部中形成所述下选通管的栅极，在所述多个第二凹部中形成所述多个存储单元的控制栅极，并在所述第三凹部中形成所述上选通管的栅极。
例如，在所述开口中形成所述下选通管的沟道包括：相对于衬底而言，所述下选通管的沟道的上表面形成为邻接位于所述下选通管的栅极和与所述下选通管相邻的存储单元的控制栅极之间的隔离层。
例如，在所述多个隔离层当中，位于所述下选通管的栅极和与所述下选通管相邻的存储单元的控制栅极之间的隔离层的厚度大于位于所述多个存储单元的控制栅极之间的隔离层的厚度。
例如，在所述开口中形成所述下选通管的沟道包括：
采用选择性生长技术，在所述开口的底部形成所述下选通管的沟道。
例如，在所述开口中且在所述下选通管的沟道上形成所述多个存储单元的存储复合层和沟道层包括：在所述下选通的沟道上及所述开口的侧壁上形成所述存储复合层；形成第一沟道层以覆盖所述存储复合层；去除部分所述第一沟道层和部分所述存储复合层，以露出所述下选通管的沟道；在所述开口中形成第二沟道层，所述第二沟道层连接所述第一沟道层和所述下选通管的沟道，所述第一沟道层的未去除部分和所述第二沟道层构成所述多个存储单元的沟道层。
例如，于在所述开口中形成第二沟道层之后，所述方法还包括：在所述开口中形成绝缘材料层，以填满所述开口。
例如，在所述开口中形成第二沟道层包括：所述第二沟道层形成为填满所述开口。
例如，在所述开口中形成第二沟道层包括：所述第二沟道层形成为不填满所述开口，从而在所述开口中形成气隙。
例如，在所述开口中且在所述下选通管的沟道上形成所述多个存储单元的存储复合层和沟道层包括：在所述下选通的沟道上及所述开口的侧壁上形成所述存储复合层；去除部分所述存储复合层，以露出所述下选通管的沟道；在所述开口中形成所述多个存储单元的沟道层，所述多个存储单元的沟道层连接所述下选通管的沟道。
例如，于在所述开口中形成所述多个存储单元的沟道层之后，所述方法还包括：在所述开口中形成绝缘材料层，以填满所述开口。
例如，在所述开口中形成所述多个存储单元的沟道层包括：所述沟道层形成为填满所述开口。
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例如，在所述开口中且在所述多个存储单元的存储复合层和沟道层上形成所述上选通管的沟道包括：去除位于所述开口的上部的存储复合层、沟道层和绝缘材料层；并且在所述开口中形成所述上选通管的沟道，所述上选通管的沟道连接所述多个存储单元的沟道层。
例如，在所述开口中且在所述多个存储单元的存储复合层和沟道层上形成所述上选通管的沟道包括：去除位于所述开口的上部的存储复合层和沟道层；并且在所述开口中形成所述上选通管的沟道，所述上选通管的沟道连接所述多个存储单元的沟道层。
例如，在所述开口中且在所述多个存储单元的存储复合层和沟道层上形成所述上选通管的沟道包括：相对于衬底而言，所述上选通管的沟道的下表面形成为邻接位于所述上选通管的栅极和与所述上选通管相邻的存储单元的控制栅极之间的隔离层。
例如，在所述多个隔离层当中，位于所述上选通管的栅极和与所述上选通管相邻的存储单元的控制栅极之间的隔离层的厚度大于位于所述多个存储单元的控制栅极之间的隔离层的厚度。
例如，去除所述多个牺牲层以形成第一凹部、多个第二凹部以及第三凹部包括：图案化所述多个隔离层和所述多个牺牲层以形成沟槽；自所述沟槽的侧壁去除所述多个牺牲层，以在所述沟槽的侧壁处形成第一凹部、多个第二凹部以及第三凹部。
例如，在所述第一凹部中形成所述下选通管的栅绝缘层并且在所述第三凹部中形成所述上选通管的栅绝缘层包括：对所述第一凹部露出的所述下选通管的沟道和所述第三凹部露出的所述上选通管的沟道进行热氧化，以形成所述下选通管的栅绝缘层和所述上选通管的栅绝缘层。
例如，在从所述多个存储单元的沟道层到所述开口的侧壁的方向上，所述存储复合层包括电荷隧穿层、电荷存储层和电荷阻挡层。
例如，所述存储装置为三维NAND存储装置。
根据本公开的实施例，提供一种存储装置，该存储装置包括衬底以及由下至上依次形成在所述衬底上的下选通管、多个存储单元和上选通管。所述下选通管包括沟道、栅极以及位于沟道和栅极之间的栅绝缘层；所述多个存储单元包括沟道层、多个控制栅极以及位于沟道层和多个控制栅极之间的存储复合层；所述上选通管包括沟道、栅极以及位于沟道和栅极之间的栅绝缘层；所述下选通管的沟道、所述多个存储单元的沟道层和存储复合层、以及所述上选通管的沟道形成柱形结构；所述下选通管的栅极、所述多个存储单元的控制栅极和所述上选通管的栅极设置在所述柱形结构的侧壁上并通过多个隔离层而彼此隔开。
例如，所述下选通管的栅绝缘层和所述多个存储单元的存储复合层彼此断开。
例如，所述上选通管的栅绝缘层和所述多个存储单元的存储复合层彼此断开。
例如，相对于衬底而言，所述下选通管的沟道的上表面设置为邻接位于所述下选通管的栅极和与所述下选通管相邻的存储单元的控制栅极之间的隔离层。
例如，在所述多个隔离层当中，位于所述下选通管的栅极和与所述下选通管相邻的存储单元的控制栅极之间的隔离层的厚度大于位于所述多个存储单元的控制栅极之间的隔离层的厚度。
例如，相对于衬底而言，所述上选通管的沟道的下表面设置为邻接位于所述上选通管的栅极和与所述上选通管相邻的存储单元的控制栅极之间的隔离层。
例如，在所述多个隔离层当中，位于所述上选通管的栅极和与所述上选通管相邻的存储单元的控制栅极之间的隔离层的厚度大于位于所述多个存储单元的控制栅极之间的隔离层的厚度。
例如，在对应于所述多个存储单元的位置处，所述柱形结构由里向外依次包括绝缘材料层、所述沟道层和所述存储复合层。
例如，在对应于所述多个存储单元的位置处，所述柱形结构由里向外依次包括所述沟道层和所述存储复合层。
例如，在对应于所述多个存储单元的位置处，所述柱形结构的中央具有气隙。
例如，所述存储装置为三维NAND存储装置。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。
图1是根据本公开实施例的存储装置的制造方法的流程图；
图2至图14是根据本公开实施例的存储装置的制造方法的结构示意图；
图15是根据本公开实施例的存储装置的截面示意图；
图16是根据本公开实施例的存储装置的电路示意图；
图17是根据本公开实施例的存储装置的变形一的截面示意图；以及
图18是根据本公开实施例的存储装置的变形二的截面示意图。
图19是根据本公开实施例的三维NAND存储装置的立体示意图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另作定义，此处使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开专利申请说明书以及权利要求书中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现在“包括”或者“包含”前面的元件或者物件涵盖出现在“包括”或者“包含”后面列举的元件或者物件及其等同，并不排除其他元件或者物件。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
根据本公开的实施例，提供一种存储装置的制造方法，该存储装置包括衬底以及由下至上依次形成在衬底上的下选通管、多个存储单元和上选通管。下面，将参照附图对根据本公开实施例的存储装置的制造方法进行详细的描述。如图1所示，根据本公开实施例的存储装置的制造方法包括以下步骤。
S1、提供衬底。
例如，如图2所示，衬底10被提供。在该步骤中，可以清洗衬底10。例如，衬底10可以包括制作在其上的隔离结构；隔离结构可以是浅沟槽隔离结构或者局部氧化隔离结构。例如，衬底10可以包括制作在其上的集成电路，例如用于驱动存储装置的驱动电路。例如，衬底10可以是半导体衬底，诸如硅衬底、绝缘体上硅衬底、硅-锗衬底、硅-锗-碳衬底等；或者衬底10可以是绝缘衬底，诸如氧化硅衬底、玻璃衬底、塑料衬底；或者衬底10可以是导电衬底，诸如金属衬底。
在根据本公开实施例的一个示例中，衬底10为硅衬底。
S2、在衬底上交替堆叠多个隔离层和多个牺牲层。
例如，如图3所示，在衬底10上交替堆叠多个隔离层20和多个牺牲层30。多个隔离层20和多个牺牲层30在垂直于衬底的方向上交替堆叠。例如，隔离层20由诸如氧化硅的绝缘材料形成，牺牲层30由诸如氮化硅的绝缘材料形成。例如，隔离层20和牺牲层30通过溅射、化学气相沉积、分子束外延等方法形成。
例如，如图3所示，隔离层20与衬底10接触，隔离层20位于相邻的牺牲层30之间，且隔离层20位于多个隔离层20和多个牺牲层30所构成的堆叠的顶表面。例如，隔离层20和牺牲层30的数量可以根据存储装置中包括的存储单元的数量来设定。
在随后的工艺步骤中，将去除多个牺牲层30并在多个牺牲层30所在的位置处分别形成下选通管的栅极、多个存储单元的控制栅极和上选通管的栅极。
S3、图案化多个隔离层和多个牺牲层，以形成开口。
例如，如图4所示，上述多个隔离层20和多个牺牲层30被图案化，以形成开口40。例如，在垂直于衬底10的方向上，开口40穿过多个隔离层20和多个牺牲层30而到达衬底10。例如，在垂直于纸面的方向上，开口40是封闭的；也就是，开口40被隔离层20和牺牲层30包围。在随后的工艺步骤中，将在开口40中形成下选通管的沟道、多个存储单元的沟道层和上选通管的沟道。开口40的数量可以根据需要设置为一个、两个或更多个。在图4中，作为示例，示出了两个开口40。
S4、在开口中形成下选通管的沟道。
例如，如图5所示，在开口40中形成下选通管的沟道50。例如，采用选择性生长技术，在开口40的底部形成下选通管的沟道50；选择性生长技术可以是外延技术，诸如分子束外延技术。通过选择性生长技术，用于形成沟道50的材料可以仅形成在开口40的底部而不会形成到开口40的侧壁或其他位置，从而可以避免采用其他工艺来去除不必要的材料，简化了制造工艺，缩短了制造周期。
例如，下选通管的沟道50由硅、锗、硅锗、III-V族化合物半导体、II-VI族化合物半导体等形成。进一步地，例如下选通管的沟道50由单晶硅形成。
S5、在开口中且在下选通管的沟道上形成多个存储单元的存储复合层和沟道层，其中多个存储单元的存储复合层位于多个存储单元的沟道层和开口的侧壁之间。
例如，如图6至9所示，在开口40中且在下选通管的沟道50上形成多个存储单元的存储复合层60和沟道层70，其中多个存储单元的存储复合层60位于多个存储单元的沟道层70和开口40的侧壁之间。
例如，在从多个存储单元的沟道层70到开口40的侧壁的方向上，存储复合层60包括电荷隧穿层、电荷存储层和电荷阻挡层(未示出)。例如，电荷隧穿层和电荷阻挡层的任一方可以由一种或多种绝缘材料形成，例如氧化硅、氮化硅、高k绝缘材料等；电荷隧穿层的材料和电荷阻挡层的材料可以相同或不同。例如，电荷存储层可以包括导电纳米颗粒；或者电荷存储层可以包括电荷存储介质层，例如由氮化硅形成。
例如，沟道层70由硅、锗、硅锗、III-V族化合物半导体、II-VI族化合物半导体等形成。进一步地，例如沟道层70由多晶硅形成。
例如，在步骤S5中，在开口中且在下选通管的沟道上形成多个存储单元的存储复合层和沟道层包括以下步骤：
S51、在下选通管的沟道50上及开口40的侧壁上形成存储复合层60，如图6所示；
S52、形成第一沟道层71以覆盖存储复合层60，如图7所示；
S53、去除部分第一沟道层71和部分存储复合层60，以露出下选通管的沟道50，如图8所示；以及
S54、在开口40中形成第二沟道层72，第二沟道层72连接第一沟道层71和下选通管的沟道50，第一沟道层71的未去除部分和第二沟道层72构成多个存储单元的沟道层70，如图9所示。
例如，第一沟道层71和第二沟道层72可以由相同或不同的材料形成。
例如，在上述步骤S53中，采用刻蚀工艺，去除位于下选通管的沟道50上的第一沟道层71和存储复合层60以露出下选通管的沟道50。
沟道层70与存储复合层60之间的界面可能会影响存储装置的特性。在上述步骤S52和S53中，首先形成第一沟道层71然后再进行刻蚀以露出下选通管的沟道50，这样可以避免沟道层70与存储复合层60之间的界面受到刻蚀工艺的影响，可以在沟道层70与存储复合层60之间形成良好的界面。
在上述步骤S53中，在进行刻蚀工艺时可能会影响第一沟道层71的未去除部分。在上述步骤S54中，在开口40中形成第二沟道层72，一方面可以通过第二沟道层72连接第一沟道层71和下选通管的沟道50以使得第一沟道层71的未去除部分和第二沟道层72构成多个存储单元的沟道层70，另一方面可以通过第二沟道层72修复可能受到蚀刻工艺影响的第一沟道层71的未去除部分。
例如，在上述步骤S51和S52中，形成的存储复合层60和第一沟道层71可能会覆盖多个隔离层20和多个牺牲层30所构成的堆叠的顶表面。例如，在上述步骤S53中，存储复合层60和第一沟道层71的覆盖堆叠(该堆叠由多个隔离层20和多个牺牲层30构成)的顶表面的部分被一并去除。
例如，在上述步骤S54中，在开口40中形成第二沟道层72之后，还在开口40中形成绝缘材料层80，以填满开口40，参见图9。如上所述，沟道层70可以由多晶硅形成。通常，多晶硅层的厚度越大，多晶硅层中的晶界缺陷就越多。因此，可以将沟道层70形成到存储装置所需要的厚度，而将开口40的剩余部分用绝缘材料层80填充。例如，绝缘材料层80可以由任何合适的绝缘材料形成，诸如氧化硅。
例如，在上述步骤S54中，第二沟道层72形成为填满开口40，参见图17所述的存储装置。在此情况下，可能会使得沟道层70的厚度增大而导致较多的晶界缺陷，但是会省略形成绝缘材料层80的步骤而简化制造工艺。
例如，在上述步骤S54中，第二沟道层72形成为不填满开口40，从而在开口40中形成气隙110，参见图18所示的存储装置。在此情况下，可以将沟道层70的厚度控制在存储装置所需要的厚度而减少晶界缺陷且同时可以省略形成绝缘材料层80的步骤，然而可能难以保证气隙110在多个开口40中的结构一致性，导致一定的工艺差异性。
备选地，尽管未示出，在步骤S5中，在开口中且在下选通管的沟道上形成多个存储单元的存储复合层和沟道层包括以下步骤：
S51’、在下选通的沟道50上及开口40的侧壁上形成存储复合层60；
S52’、去除部分存储复合层60，以露出下选通管的沟道50；
S53’、在开口40中形成多个存储单元的沟道层70，多个存储单元的沟道层70连接下选通管的沟道50。
例如，在上述步骤S51’至S53’中，沟道层70一次形成，可以简化制造工艺。
例如，在上述步骤S53’中，在开口40中形成沟道层70之后，还在开口40中形成绝缘材料层80，以填满开口40。
例如，在上述步骤S53’中，沟道层70形成为填满开口40。例如，在上述步骤S53’中，沟道层70形成为不填满开口40，从而在开口40中形成气隙110。
例如，在上述步骤S5之后，根据本公开实施例的存储装置的制造方法还包括以下步骤。
S6、在开口中且在多个存储单元的存储复合层和沟道层上形成上选通管的沟道。
例如，如图10和11所示，在开口40中且在多个存储单元的存储复合层60和沟道层70上形成上选通管的沟道90。例如，上选通管的沟道90由硅、锗、硅锗、III-V族化合物半导体、II-VI族化合物半导体等形成。进一步地，例如上选通管的沟道90由单晶硅形成。例如，上选通管的沟道90的上表面形成为与开口40的上端齐平。
例如，上述步骤S6进一步包括以下步骤：
S61、在形成有绝缘材料层80的情况下，去除位于开口40的上部的存储复合层60、沟道层70和绝缘材料层80，并且在未形成有绝缘材料层80的情况下，去除位于开口40的上部的存储复合层60和沟道层70。例如，可以选择适当的刻蚀工艺，以一次性去除位于开口40的上部的存储复合层60、沟道层70和绝缘材料层80或者一次性去除位于开口40的上部的存储复合层60和沟道层70
S62、在开口40中形成上选通管的沟道90，上选通管的沟道90连接多个存储单元的沟道层70。
S7、去除多个牺牲层以形成第一凹部、多个第二凹部以及第三凹部，其中第一凹部露出下选通管的沟道，多个第二凹部露出多个存储单元的存储复合层，并且第三凹部露出上选通管的沟道。
例如，如图12和13所示，多个牺牲层30被去除以形成第一凹部33’、多个第二凹部34’以及第三凹部35’，第一凹部33’露出下选通管的沟道50，多个第二凹部34’露出多个存储单元的存储复合层60，并且第三凹部34’露出上选通管的沟道90。
例如，步骤S7进一步包括以下步骤。
S71、图案化多个隔离层20和多个牺牲层30以形成沟槽100，如图12所示。例如，在垂直于衬底10的方向上，沟槽100穿过多个隔离层20和多个牺牲层30而到达衬底10。例如，在垂直于纸面的方向上，沟槽100是贯通的；也就是，在垂直于纸面的方向上，沟槽100的端部不再具有牺牲层30或隔离层20。
S72、自沟槽100的侧壁去除多个牺牲层30，以在沟槽100的侧壁处形成第一凹部33’、多个第二凹部34’以及第三凹部35’，如图13所示。
S8、在第一凹部中形成下选通管的栅绝缘层并且在第三凹部中形成上选通管的栅绝缘层。
例如，如图14所示，在第一凹部33’中形成下选通管的栅绝缘层31并且在第三凹部35’中形成上选通管的栅绝缘层32。例如，下选通管的栅绝缘层31和上选通管的栅绝缘层32同时形成，以简化制造工艺。例如，对第一凹部33’露出的下选通管的沟道50和第三凹部35’露出的上选通管的沟道90进行热氧化，以形成下选通管的栅绝缘层31和上选通管的栅绝缘层32。如上所述，多个第二凹部34’露出多个存储单元的存储复合层60。在存储复合层60的电荷隧穿层、电荷存储层和电荷阻挡层当中，第二凹部34’露出的是电荷阻挡层且电荷阻挡层抗氧化；因此，在热氧化工艺中，电荷阻挡层可以保护存储复合层60不受影响。在根据本公开的实施例中，采用热氧化工艺，一方面可以同时形成下选通管的栅绝缘层31和上选通管的栅绝缘层32，另一方面可以不对存储单元的存储复合层60造成任何影响。
在一种对比技术中，下选通管的栅绝缘层和上选通管的栅绝缘层由与存储复合层相同的材料形成，从而导致下选通管的栅绝缘层和上选通管的栅绝缘层包括具有电荷存储能力的层，使得下选通管和上选通管的阈值电压漂移。然而，在根据本公开的实施例中，可以根据需要，设计期望的存储复合层并设计期望的上和下选通管的栅绝缘层，从而既能保证存储单元的特性又能保证上和下选通管的特性。
S9、在第一凹部中形成下选通管的栅极，在多个第二凹部中形成多个存储单元的控制栅极，并在第三凹部中形成上选通管的栅极。
例如，如图15所示，在第一凹部33’中形成下选通管的栅极33，在多个第二凹部34’中形成多个存储单元的控制栅极34，并在第三凹部35’中形成上选通管的栅极35。例如，下选通管的栅极33、多个存储单元的控制栅极34和上选通管的栅极35采用相同的材料同时形成，以简化制造工艺。例如，下选通管的栅极33、多个存储单元的控制栅极34和上选通管的栅极35采用任何合适的导电材料或半导体材料形成，诸如掺杂多晶硅、钨、铜、铝、钽、钛、钴等。
例如，步骤S9进一步包括以下步骤。
S91、形成栅极材料以填充第一凹部33’、多个第二凹部34’和第三凹部35’。例如，采用沉积方法，将栅极材料填充入第一凹部33’、多个第二凹部34’和第三凹部35’。
S92、去除突出于第一凹部33’、多个第二凹部34’和第三凹部35’的栅极材料，以形成下选通管的栅极33、多个存储单元的控制栅极34和上选通管的栅极35并且下选通管的栅极33、多个存储单元的控制栅极34和上选通管的栅极35通过隔离层20而彼此隔开。
通过上述的步骤S1至S9即可完成根据本公开实施例的存储装置的制造方法。在根据本发明实施例的存储装置的制造方法中，下选通管、多个存储单元和上选通管同时形成(举例而言，下选通管与多个存储单元之间的隔离层、多个存储单元之间的隔离层、以及多个存储单元与上选通管之间的隔离层同时形成；对应于下选通管的牺牲层、对应于多个存储单元的牺牲层、以及对应于上选通管的牺牲层同时形成；下选通管的栅绝缘层和上选通管的栅绝缘层同时形成；下选通管的栅极、多个存储单元的控制栅极和上选通管的栅极同时形成)，避免了重复相似的工艺，简化了制造工艺，缩短了制造周期并减少了制造成本。另外，在根据本发明实施例的存储装置的制造方法中，预先形成开口，下选通管的沟道、多个存储单元的沟道层以上选通管的沟道均形成在开口中，从而可以提高下选通管、多个存储单元和上选通管的对准精度。
例如，如图15所示，在根据本公开实施例的制造方法中，相对于衬底10而言，下选通管的沟道50的上表面形成为邻接位于下选通管的栅极33和与下选通管相邻的存储单元的控制栅极34之间的隔离层20(也就是，下选通管的沟道50的上表面形成为邻接由下往上数的第二个隔离层20)。这样一来，可以提高存储装置的特性。更进一步地，例如，下选通管的沟道50的上表面形成为介于位于下选通管的栅极33和与下选通管相邻的存储单元的控制栅极34之间的隔离层20的上和下表面之间(也就是，下选通管的沟道50的上表面形成为介于由下往上数的第二个隔离层20的上和下表面之间)，以进一步提高存储装置的特性。如上所述，在步骤S4中形成下选通管的沟道50；为了在步骤S4中容易地实现上述结构，例如在多个隔离层20当中，位于下选通管的栅极33和与下选通管相邻的存储单元的控制栅极34之间的隔离层20的厚度大于位于多个存储单元的控制栅极34之间的隔离层20的厚度(也就是，由下往上数第二个隔离层20的厚度大于位于多个存储单元的控制栅极34之间的隔离层20的厚度)。例如，兼顾到制造效率和器件特性，位于下选通管的栅极33和与下选通管相邻的存储单元的控制栅极34之间的隔离层20的厚度是位于多个存储单元的控制栅极34之间的隔离层20的厚度的2-5倍，更进一步地例如为3倍。
例如，如图15所示，在根据本公开实施例的制造方法中，相对于衬底10而言，上选通管的沟道90的下表面形成为邻接位于上选通管的栅极35和与上选通管相邻的存储单元的控制栅极34之间的隔离层20(也就是，上选通管的沟道90的下表面形成为邻接由上往下数的第二个隔离层20)。这样一来，可以提高存储装置的特性。更进一步地，例如，上选通管的沟道90的下表面形成为介于位于上选通管的栅极35和与上选通管相邻的存储单元的控制栅极34之间的隔离层20的上和下表面之间(也就是，上选通管的沟道90的下表面形成为介于由上往下数的第二个隔离层20的上和下表面之间)，以进一步提高存储装置的特性。如上所述，在步骤S6中形成上选通管的沟道90；为了在步骤S6中容易地实现上述结构，例如在多个隔离层20当中，位于上选通管的栅极35和与上选通管相邻的存储单元的控制栅极34之间的隔离层20的厚度大于位于多个存储单元的控制栅极34之间的隔离层20的厚度。(也就是，由上往下数第二个隔离层20的厚度大于位于多个存储单元的控制栅极34之间的隔离层20的厚度)。例如，兼顾到制造效率和器件特性，位于上选通管的栅极35和与上选通管相邻的存储单元的控制栅极34之间的隔离层20的厚度是位于多个存储单元的控制栅极34之间的隔离层20的厚度的2-5倍，更进一步地例如为3倍。
例如，如图15所示，在根据本公开实施例的制造方法中，所制造的存储装置为三维NAND存储装置，沟槽100将存储装置划分为多个分区。在图15中，作为示例，示出了一个分区包括一排NAND存储串。需要说明的是，在实际应用中，可以根据需要在一个分区设置多排NAND存储串。
根据本发明的实施例，还提供一种存储装置。图15为根据本公开实施例的存储装置的截面示意图，图16为根据本公开实施例的存储装置的电路图。如图15和16所示，该存储装置包括衬底10以及由下至上依次形成在所述衬底10上的下选通管2、多个存储单元3和上选通管4；下选通管2包括沟道50、栅极33以及位于沟道50和栅极33之间的栅绝缘层31；多个存储单元3包括沟道层70、多个控制栅极34以及位于沟道层70和多个控制栅极之间34的存储复合层60；上选通管4包括沟道90、栅极35以及位于沟道90和栅极35之间的栅绝缘层32；下选通管的沟道50、多个存储单元3的沟道层70和存储复合层60、以及上选通管4的沟道90形成柱形结构；并且下选通管2的栅极33、多个存储单元4的控制栅极34和上选通管4的栅极35设置在所述柱形结构的侧壁上并通过多个隔离层20而彼此隔开。
需要说明的是，在图15中示出了左右两个相同的存储串，图16的电路图仅示出了一个存储串的电路连接关系。
例如，如图15所示，下选通管2的栅绝缘层31和多个存储单元3的存储复合层60彼此断开。由此，可以独立地设计栅绝缘层31和存储复合层60并可以通过如上所述的简化的制造工艺来制造存储装置。
例如，如图15所示，上选通管4的栅绝缘层32和多个存储单元3的存储复合层60彼此断开。由此，可以独立地设计栅绝缘层32和存储复合层60并可以通过如上所述的简化的制造工艺来制造存储装置。
例如，如图15所示，相对于衬底10而言，下选通管2的沟道50的上表面设置为邻接位于下选通管2的栅极33和与下选通管2相邻的存储单元3的控制栅极34之间的隔离层(也就是说，下选通管2的沟道50的上表面设置为邻接由下往上数的第二个隔离层20)。这样一来，可以改善根据本公开实施例的存储装置的特性。进一步地，为了容易地实现上述结构，例如，在多个隔离层22当中，位于下选通管2的栅极33和与下选通管2相邻的存储单元3的控制栅极34之间的隔离层的厚度大于位于多个存储单元3的控制栅极之间的隔离层的厚度。
例如，如图15所示，相对于衬底10而言，上选通管4的沟道90的下表面设置为邻接位于上选通管4的栅极35和与上选通管4相邻的存储单元3的控制栅极34之间的隔离层(也就是说，上选通管4的沟道90的下表面设置为邻接由上往下数的第二个隔离层20)。这样一来，可以改善根据本公开实施例的存储装置的特性。进一步地，为了容易地实现上述结构，例如，在多个隔离层当20中，位于上选通管4的栅极35和与上选通管4相邻的存储单元3的控制栅极34之间的隔离层的厚度大于位于多个存储单元3的控制栅极34之间的隔离层的厚度。
例如，如图15所示，在对应于多个存储单元的位置处，所述柱形结构由里向外依次包括绝缘材料层80、沟道层70和存储复合层60。
图17和图18为根据本公开实施例的存储装置的变形。例如，如图17所示，在对应于多个存储单元的位置处，所述柱形结构由里向外依次包括沟道层70和存储复合层60。例如，如图18所示，在对应于多个存储单元的位置处，所述柱形结构的中央具有气隙110。
例如，根据本公开实施例的存储装置为三维NAND存储装置。图19为根据本公开实施例的三维NAND存储装置的立体示意图。在此情形下，例如根据本公开实施例的存储装置还包括沟槽100，沟槽100将存储装置划分为多个分区。在图19中，作为示例，示出了一个分区包括一排NAND存储串。需要说明的是，在实际应用中，可以根据需要在一个分区设置多排NAND存储串。
需要说明的是，图15、图17和图18可以为沿图19的A-A线截取的截面图。
在本公开实施例的所有附图中，作为示例示出了四个存储单元。然而，本公开实施例不限于此，存储单元可以为两个、三个或更多个。
以上所述仅是本公开的示范性实施例，而非用于限制本公开的保护范围，本公开的保护范围由权利要求确定。
Claims (20)
1.一种存储装置的制造方法，该存储装置包括衬底以及由下至上依次形成在所述衬底上的下选通管、多个存储单元和上选通管，其中
所述方法包括：
提供所述衬底；
在所述衬底上交替堆叠多个隔离层和多个牺牲层；
图案化所述多个隔离层和所述多个牺牲层，以形成开口；
在所述开口中形成所述下选通管的沟道；
在所述开口中且在所述下选通管的沟道上形成所述多个存储单元的存储复合层和沟道层，其中所述多个存储单元的存储复合层位于所述多个存储单元的沟道层和所述开口的侧壁之间；在所述开口中且在所述多个存储单元的存储复合层和沟道层上形成所述上选通管的沟道；
去除所述多个牺牲层以形成第一凹部、多个第二凹部以及第三凹部，其中所述第一凹部露出所述下选通管的沟道，所述多个第二凹部露出所述多个存储单元的存储复合层，并且所述第三凹部露出所述上选通管的沟道；
在所述第一凹部中形成所述下选通管的栅绝缘层并且在所述第三凹部中形成所述上选通管的栅绝缘层；以及
在所述第一凹部中形成所述下选通管的栅极，在所述多个第二凹部中形成所述多个存储单元的控制栅极，并在所述第三凹部中形成所述上选通管的栅极。
2.根据权利要求1所述的存储装置的制造方法，其中在所述开口中形成所述下选通管的沟道包括：
相对于衬底而言，所述下选通管的沟道的上表面形成为邻接位于所述下选通管的栅极和与所述下选通管相邻的存储单元的控制栅极之间的隔离层。
3.根据权利要求2所述的存储装置的制造方法，其中
在所述多个隔离层当中，位于所述下选通管的栅极和与所述下选通管相邻的存储单元的控制栅极之间的隔离层的厚度大于位于所述多个存储单元的控制栅极之间的隔离层的厚度。
4.根据权利要求1所述的存储装置的制造方法，其中在所述开口中形成所述下选通管的沟道包括：
采用选择性生长技术，在所述开口的底部形成所述下选通管的沟道。
5.根据权利要求1所述的存储装置的制造方法，其中在所述开口中且在所述下选通管的沟道上形成所述多个存储单元的存储复合层和沟道层包括：
在所述下选通的沟道上及所述开口的侧壁上形成所述存储复合层；
形成第一沟道层以覆盖所述存储复合层；
去除部分所述第一沟道层和部分所述存储复合层，以露出所述下选通管的沟道；
在所述开口中形成第二沟道层，所述第二沟道层连接所述第一沟道层和所述下选通管的沟道，
其中所述第一沟道层的未去除部分和所述第二沟道层构成所述多个存储单元的沟道层。
6.根据权利要求5所述的存储装置的制造方法，其中于在所述开口中形成第二沟道层之后，所述方法还包括：在所述开口中形成绝缘材料层，以填满所述开口。
7.根据权利要求5所述的存储装置的制造方法，其中在所述开口中形成第二沟道层包括：所述第二沟道层形成为填满所述开口。
8.根据权利要求5所述的存储装置的制造方法，其中在所述开口中形成第二沟道层包括：所述第二沟道层形成为不填满所述开口，从而在所述开口中形成气隙。
9.根据权利要求1所述的存储装置的制造方法，其中在所述开口中且在所述下选通管的沟道上形成所述多个存储单元的存储复合层和沟道层包括：
在所述下选通的沟道上及所述开口的侧壁上形成所述存储复合层；
去除部分所述存储复合层，以露出所述下选通管的沟道；
在所述开口中形成所述多个存储单元的沟道层，所述多个存储单元的沟道层连接所述下选通管的沟道。
10.根据权利要求9所述的存储装置的制造方法，其中于在所述开口中形成所述多个存储单元的沟道层之后，所述方法还包括：在所述开口中形成绝缘材料层，以填满所述开口。
11.根据权利要求9所述的存储装置的制造方法，其中在所述开口中形成所述多个存储单元的沟道层包括：所述沟道层形成为填满所述开口。
12.根据权利要求9所述的存储装置的制造方法，其中在所述开口中形成所述多个存储单元的沟道层包括：所述沟道层形成为不填满所述开口，从而在所述开口中形成气隙。
13.根据权利要求6或10所述的存储装置的制造方法，其中在所述开口中且在所述多个存储单元的存储复合层和沟道层上形成所述上选通管的沟道包括：
去除位于所述开口的上部的存储复合层、沟道层和绝缘材料层；并且
在所述开口中形成所述上选通管的沟道，所述上选通管的沟道连接所述多个存储单元的沟道层。
14.根据权利要求7-8及11-12任一项所述的存储装置的制造方法，其中在所述开口中且在所述多个存储单元的存储复合层和沟道层上形成所述上选通管的沟道包括：
去除位于所述开口的上部的存储复合层和沟道层；并且
在所述开口中形成所述上选通管的沟道，所述上选通管的沟道连接所述多个存储单元的沟道层。
15.根据权利要求1所述的存储装置的制造方法，其中在所述开口中且在所述多个存储单元的存储复合层和沟道层上形成所述上选通管的沟道包括：
相对于衬底而言，所述上选通管的沟道的下表面形成为邻接位于所述上选通管的栅极和与所述上选通管相邻的存储单元的控制栅极之间的隔离层。
16.根据权利要求15所述的存储装置的制造方法，其中
在所述多个隔离层当中，位于所述上选通管的栅极和与所述上选通管相邻的存储单元的控制栅极之间的隔离层的厚度大于位于所述多个存储单元的控制栅极之间的隔离层的厚度。
17.根据权利要求1所述的存储装置的制造方法，其中去除所述多个牺牲层以形成第一凹部、多个第二凹部以及第三凹部包括：
图案化所述多个隔离层和所述多个牺牲层以形成沟槽；
自所述沟槽的侧壁去除所述多个牺牲层，以在所述沟槽的侧壁处形成第一凹部、多个第二凹部以及第三凹部。
18.根据权利要求1所述的存储装置的制造方法，其中在所述第一凹部中形成所述下选通管的栅绝缘层并且在所述第三凹部中形成所述上选通管的栅绝缘层包括：
对所述第一凹部露出的所述下选通管的沟道和所述第三凹部露出的所述上选通管的沟道进行热氧化，以形成所述下选通管的栅绝缘层和所述上选通管的栅绝缘层。
19.根据权利要求1所述的存储装置的制造方法，其中在从所述多个存储单元的沟道层到所述开口的侧壁的方向上，所述存储复合层包括电荷隧穿层、电荷存储层和电荷阻挡层。
20.根据权利要求1所述的存储装置的制造方法，其中所述存储装置为三维NAND存储装置。
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