CN106847821B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，方法包括：提供基底，沿延伸方向包括用于形成沟道通孔的第一区域和位于第一区域两侧的第二区域，沿第一区域指向第二区域的方向为第一方向，与第一方向垂直的是第二方向；在基底上形成叠层结构；在叠层结构上形成具有多个图形开口的光刻胶层，图形开口沿第一方向和第二方向呈类矩阵排列，与第二区域相邻的图形开口为第一开口，剩余为第二开口，第一开口尺寸大于第二开口尺寸，且第一开口沿第一方向的尺寸大于沿第二方向的尺寸；以光刻胶层为掩膜刻蚀叠层结构，形成沟道通孔。通过本发明技术方案，避免第一开口对应的沟道通孔尺寸过小且难以露出基底的问题、以及第一开口和相邻第二开口间距过小的问题。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
半导体存储器可以根据其操作性质分为易失性存储器和非易失性存储器。易失性存储器在缺少外加电源时丢失存储的数据，易失性存储器包括静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)等等；非易失性存储器包括只读存储器(ROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪速存储器、相变RAM(PRAM)、磁性RAM(MRAM)、电阻性RAM(RRAM)、铁电RAM(FRAM)等等。目前，闪速存储器是一种重要的非易失性存储器类型，其包括NOR(或非)型闪速存储器和NAND(与非)型闪速存储器。
随着对集成度和存储容量需求的不断发展，3D(三维)NAND存储器应运而生。3DNAND存储器是一种基于平面NAND存储器的新型产品，3DNAND存储器的主要特色是将平面结果转化为立体结构，大大节省了硅片面积，降低了制造成本。
但是，现有技术3D NAND存储器的性能有待提高。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，提高3D NAND存储器的性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包沿延伸方向括用于形成沟道通孔的第一区域以及位于所述第一区域两侧的第二区域，其中，平行于所述基底表面的方向上，沿所述第一区域指向第二区域的方向为第一方向，与所述第一方向垂直的是第二方向；在所述基底上形成叠层结构，所述叠层结构包括多层交错堆叠的第一材料层和第二材料层，所述第二材料层形成于相邻的第一材料层之间；在所述叠层结构上形成光刻胶层，所述光刻胶层内具有露出部分所述第一区域叠层结构顶部的多个图形开口，所述多个图形开口沿所述第一方向和第二方向呈类矩阵排列，在所述第一方向上与所述第二区域相邻的图形开口为第一开口，剩余所述图形开口为第二开口，所述第一开口尺寸大于所述第二开口尺寸，且所述第一开口沿所述第一方向的尺寸大于沿所述第二方向的尺寸；以所述光刻胶层为掩膜，刻蚀所述叠层结构，在所述叠层结构内形成露出所述基底的沟道通孔。
可选的，所述第一开口沿所述第一方向的尺寸与沿所述第二方向的尺寸的差值为2nm至3nm。
可选的，所述第一开口沿所述第二方向的尺寸与所述第二开口沿所述第二方向的尺寸的差值为1nm至2nm。
可选的，在平行于所述基底表面的方向上，所述第二开口的截面形状为圆形，所述第一开口的截面形状为椭圆形；所述第一开口沿所述第二方向的尺寸大于所述第二开口的直径。
可选的，在所述第一方向上，相邻行图形开口交错排布。
可选的，在所述第一方向上，所述矩阵的行数为奇数，沿所述第二区域指向第一区域的方向上，相邻行图形开口的间距递减，且中间一行的第一图形开口与相邻行第一图形开口的间距相等；或者，在所述第一方向上，所述矩阵的行数为偶数，沿所述第二区域指向第一区域的方向上，相邻行图形开口的间距递减。
可选的，沿所述第二区域指向第一区域的方向上，相邻行图形开口的间距的差值为2nm至3nm。
可选的，所述第一材料层为氧化硅层，所述第二材料层为氮化硅层。
可选的，在所述基底上形成叠层结构后，在所述叠层结构上形成光刻胶层之前，所述形成方法还包括：在所述叠层结构上形成硬掩膜层；刻蚀所述叠层结构的步骤包括：以所述光刻胶层为掩膜，刻蚀所述硬掩膜层；去除所述光刻胶层；去除所述光刻胶层后，以图形化的所述硬掩膜层为掩膜，刻蚀所述叠层结构。
可选的，所述硬掩膜层的材料为碳、氮化硅、或氮化硅和氧化硅的叠层材料。
相应的，本发明还提供一种半导体结构，包括：基底，所述基底沿延伸方向包括用于形成沟道通孔的第一区域以及位于所述第一区域两侧的第二区域，其中，平行于所述基底表面的方向上，沿所述第一区域指向第二区域的方向为第一方向，与所述第一方向垂直的是第二方向；位于所述基底上的叠层结构，所述叠层结构包括多层交错堆叠的第一材料层和第二材料层，所述第二材料层位于相邻的第一材料层之间；位于所述叠层结构上的光刻胶层，所述光刻胶层内具有露出部分所述第一区域叠层结构顶部的多个图形开口，所述多个图形开口沿所述第一方向和第二方向呈类矩阵排列，在所述第一方向上与所述第二区域相邻的图形开口为第一开口，剩余所述图形开口为第二开口，所述第一开口尺寸大于所述第二开口尺寸，且所述第一开口沿所述第一方向的尺寸大于沿所述第二方向的尺寸。
可选的，所述第一开口沿所述第一方向的尺寸与沿所述第二方向的尺寸的差值为2nm至3nm。
可选的，所述第一开口沿所述第二方向的尺寸与所述第二开口沿所述第二方向的尺寸的差值为1nm至2nm。
可选的，在平行于所述基底表面的方向上，所述第二开口的截面形状为圆形，所述第一开口的截面形状为椭圆形；所述第一开口沿所述第二方向的尺寸大于所述第二开口的直径。
可选的，在所述第一方向上，相邻行图形开口交错排布。
可选的，在所述第一方向上，所述矩阵的行数为奇数，沿所述第二区域指向第一区域的方向上，相邻行图形开口的间距递减，且中间一行的第一图形开口与相邻行第一图形开口的间距相等；或者，在所述第一方向上，所述矩阵的行数为偶数，沿所述第二区域指向第一区域的方向上，相邻行图形开口的间距递减。
可选的，沿所述第二区域指向第一区域的方向上，相邻行图形开口的间距的差值为2nm至3nm。
可选的，所述第一材料层为氧化硅层，所述第二材料层为氮化硅层。
可选的，所述半导体结构还包括：位于所述叠层结构和光刻胶层之间的硬掩膜层。
可选的，所述硬掩膜层的材料为碳、氮化硅、或氮化硅和氧化硅的叠层材料。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供一种半导体结构的形成方法的技术方案，包括：提供基底，所述基底沿延伸方向包括用于形成沟道通孔的第一区域以及位于所述第一区域两侧的第二区域，其中，平行于所述基底表面的方向上，沿所述第一区域指向第二区域的方向为第一方向，与所述第一方向垂直的是第二方向；在所述基底上形成叠层结构；在叠层结构上形成光刻胶层，所述光刻胶层内具有露出部分所述第一区域叠层结构顶部的多个图形开口，所述多个图形开口沿所述第一方向和第二方向呈类矩阵排列，在所述第一方向上与所述第二区域相邻的图形开口为第一开口，剩余所述图形开口为第二开口，所述第一开口尺寸大于所述第二开口尺寸，且所述第一开口沿所述第一方向的尺寸大于沿所述第二方向的尺寸。本发明通过使所述第一开口尺寸大于所述第二开口尺寸、且所述第一开口沿所述第一方向的尺寸大于沿所述第二方向的尺寸的方案，一方面，所述第一开口为与所述第二区域相邻的图形开口，即所述第一开口位于所述第一区域的边界处，在半导体制造中，刻蚀所述叠层结构以形成沟道通孔时，对所述第一开口位置处的叠层结构和所述第二开口位置处的叠层结构的刻蚀负载效应(loading effect)不同，因此通过本发明所述技术方案，可以避免所述第一开口对应的沟道通孔尺寸过小且难以露出所述基底的问题，从而可以避免沟道电流无法导通的问题，改善了外孔电流特性；另一方面，可以避免所述第一开口和相邻第二开口间距过小的问题，在半导体制造中，通常在相邻所述沟道通孔之间的叠层结构内形成字线开口，并向所述字线开口内填充金属层，因此可以避免对后续向所述第一开口和相邻第二开口所对应沟道通孔之间的字线开口内填充金属层的工艺造成不良影响；结合以上两个方面，使所形成器件的性能得到提高。
可选方案中，在所述第一方向上，所述矩阵的行数为奇数，沿所述第二区域指向第一区域的方向上，相邻行图形开口的间距递减，且中间一行的第一图形开口与相邻行图形开口的间距相等；或者，在所述第一方向上，所述矩阵的行数为偶数，沿所述第二区域指向第一区域的方向上，相邻行图形开口的间距递减；在半导体制造中，向所述字线开口内填充金属层的工艺通常为向所述第一开口对应的沟道通孔与相邻第二开口对应的沟道通孔之间的字线开口内填充金属层，并通过所述金属层的自身流动，沿所述第二区域指向第一区域的方向填充其他字线开口；因此，通过相邻行图形开口的间距递减的方案，可以提高所述金属层的流动填充效果，进而有利于提高所形成器件的性能得到提高。
本发明还提供一种半导体结构，包括：基底，所述基底沿延伸方向包括用于形成沟道通孔的第一区域以及位于所述第一区域两侧的第二区域，其中，平行于所述基底表面的方向上，沿所述第一区域指向第二区域的方向为第一方向，与所述第一方向垂直的是第二方向；位于所述基底上的叠层结构；位于所述叠层结构上的光刻胶层，所述光刻胶层内具有露出部分所述第一区域叠层结构顶部的多个图形开口，所述多个图形开口沿所述第一方向和第二方向呈类矩阵排列，在所述第一方向上与所述第二区域相邻的图形开口为第一开口，剩余所述图形开口为第二开口，所述第一开口尺寸大于所述第二开口尺寸，且所述第一开口沿所述第一方向的尺寸大于沿所述第二方向的尺寸。本发明通过使所述第一开口尺寸大于所述第二开口尺寸、且所述第一开口沿所述第一方向的尺寸大于沿所述第二方向的尺寸的方案，一方面，所述第一开口为与所述第二区域相邻的图形开口，即所述第一开口位于所述第一区域的边界处，在半导体制造中，刻蚀所述叠层结构以形成沟道通孔时，对所述第一开口位置处的叠层结构和所述第二开口位置处的叠层结构的刻蚀负载效应(loadingeffect)不同，因此通过本发明所述技术方案，可以避免所述第一开口对应的沟道通孔尺寸过小且难以露出所述基底的问题，从而可以避免沟道电流无法导通的问题，改善了外孔电流特性；另一方面，可以避免所述第一开口和相邻第二开口间距过小的问题，在半导体制造中，通常在相邻所述沟道通孔之间的叠层结构内形成字线开口，并向所述字线开口内填充金属层，因此可以避免对后续向所述第一开口和相邻第二开口所对应沟道通孔之间的字线开口内填充金属层的工艺造成不良影响；结合以上两个方面，使所形成器件的性能得到提高。
附图说明
图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图；
图4至图9是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；
具体实施方式
由背景技术可知，3D NAND存储器的性能有待提高。图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图，现结合一种半导体结构的形成方法分析其性能有待提高的原因。
结合参考图1和图2，图1是俯视图，图2是图1沿AA1割线的剖面结构示意图，提供基底20，所述基底20沿延伸方向包括用于形成沟道通孔(channel hole)的第一区域Ⅰ以及位于所述第一区域Ⅰ两侧的第二区域Ⅱ，其中，平行于所述基底20表面的方向上，沿所述第一区域Ⅰ指向第二区域Ⅱ的方向为第一方向(如图1中y方向所示)，与所述第一方向垂直的是第二方向(如图1中x方向所示)。
继续结合参考图1和图2，在所述基底20上形成叠层结构(未标示)，所述叠层结构包括多层交错堆叠的氧化硅层30和氮化硅层40，所述氮化硅层40形成于相邻的氧化硅层30之间。
继续结合参考图1和图2，在所述叠层结构(未标示)上形成硬掩膜层50，在所述硬掩膜层50上形成光刻胶层10，所述光刻胶层10内具有露出部分所述第一区域Ⅰ硬掩膜层50顶部的多个图形开口(未标示)，所述多个图形开口沿所述第一方向(如图1中y方向所示)和第二方向(如图1中x方向所示)呈类矩阵排列，在所述第一方向上与所述第二区域Ⅱ相邻的图形开口为第一开口11，剩余所述图形开口为第二开口12。
所述第一开口11和第二开口12沿所述第一方向的尺寸相同，所述第一开口11和第二开口12沿所述第二方向的尺寸也相同。具体地，在平行于所述基底10表面的方向上，所述第一开口11和第二开口12的截面形状均为圆形；此外，在所述第一方向上，相邻行图形开口交错排布，且相邻行图形开口的间距相等，即S1＝S2＝S3＝S4。
参考图3，以所述光刻胶层10(如图2所示)为掩膜，刻蚀所述硬掩膜层50；去除所述光刻胶层10；去除所述光刻胶层10后，以图形化的所述硬掩膜层50为掩膜，刻蚀所述叠层结构(未标示)，在所述叠层结构内形成露出所述基底20的沟道通孔45。
所述第一开口11(如图2所示)为与所述第二区域Ⅱ相邻的图形开口，即所述第一开口11(如图2所示)位于所述第一区域Ⅰ的边界处，在以图形化的所述硬掩膜层50为掩膜刻蚀所述叠层结构的过程中，所述刻蚀工艺对所述第二开口12远离所述第一开口11一侧两侧的硬掩膜层50刻蚀损耗程度大于对所述第一开口11远离所述第二开口12一侧两侧的硬掩膜层50刻蚀损耗程度，因此在刻蚀所述叠层结构的过程中，在所述叠层结构内，所述第一开口11所对应区域的纵宽比(aspect ratio)大于所述第二开口12所对应区域的纵宽比，对所述第一开口11位置处的叠层结构和所述第二开口12位置处的叠层结构的刻蚀负载效应(loading effect)不同，从而导致刻蚀所述第一开口11所对应叠层结构的刻蚀速率小于刻蚀所述第二开口12所对应叠层结构的刻蚀速率，进而导致所述第一开口11所对应沟道通孔45的尺寸小于所述第二开口12所对应沟道通孔45的尺寸，且所述第一开口11所对应沟道通孔45容易出现刻蚀不足(under etch)的问题，即所述第一开口11所对应沟道通孔45未露出所述基底20的概率较高，从而导致沟道电流无法导通，进而降低所形成存储器的电学性能。
此外，后续步骤还包括：在相邻所述沟道通孔45之间的叠层结构内形成字线开口，并向所述字线开口内填充金属钨。向所述字线开口内填充金属钨时，通常为向所述第一开口11所对应的沟道通孔45与相邻第二开口12所对应的沟道通孔45之间的字线开口内填充金属钨，并通过所述金属钨的自身流动，沿所述第二区域Ⅱ指向第一区域Ⅰ的方向填充其他字线开口，而相邻行图形开口的间距相等，从而导致沿所述第二区域Ⅱ指向第一区域Ⅰ的方向上，向相邻所述沟道通孔45之间的字线开口(如图1中区域B所示)内填充金属钨的工艺难度较大。
为了解决所述技术问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底沿延伸方向包括用于形成沟道通孔的第一区域以及位于所述第一区域两侧的第二区域，其中，平行于所述基底表面的方向上，沿所述第一区域指向第二区域的方向为第一方向，与所述第一方向垂直的是第二方向；在所述基底上形成叠层结构，所述叠层结构包括多层交错堆叠的第一材料层和第二材料层，所述第二材料层形成于相邻的第一材料层之间；在所述叠层结构上形成光刻胶层，所述光刻胶层内具有露出部分所述第一区域叠层结构顶部的多个图形开口，所述多个图形开口沿所述第一方向和第二方向呈类矩阵排列，在所述第一方向上与所述第二区域相邻的图形开口为第一开口，剩余所述图形开口为第二开口，所述第一开口沿所述第一方向的尺寸大于沿所述第二方向的尺寸，且所述第一开口沿所述第二方向的尺寸大于所述第二开口沿所述第二方向的尺寸。
本发明通过使所述第一开口尺寸大于所述第二开口尺寸、且所述第一开口沿所述第一方向的尺寸大于沿所述第二方向的尺寸的方案，一方面，所述第一开口为与所述第二区域相邻的图形开口，即所述第一开口位于所述第一区域的边界处，在半导体制造中，刻蚀所述叠层结构以形成沟道通孔时，对所述第一开口位置处的叠层结构和所述第二开口位置处的叠层结构的刻蚀负载效应(loading effect)不同，因此通过本发明所述技术方案，可以避免所述第一开口对应的沟道通孔尺寸过小且难以露出所述基底的问题，从而可以避免沟道电流无法导通的问题，改善了外孔电流特性；另一方面，可以避免所述第一开口和相邻第二开口间距过小的问题，在半导体制造中，通常在相邻所述沟道通孔之间的叠层结构内形成字线开口，并向所述字线开口内填充金属层，因此可以避免对后续向所述第一开口和相邻第二开口所对应沟道通孔之间的字线开口内填充金属层的工艺造成不良影响；结合以上两个方面，使所形成器件的性能得到提高。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图9是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
结合参考图4和图5，图4是俯视图，图5是图4沿CC1割线的剖面结构示意图，提供基底200，所述基底200沿延伸方向包括用于形成沟道通孔(channel hole)的第一区域Ⅰ以及位于所述第一区域Ⅰ两侧的第二区域Ⅱ，其中，平行于所述基底200表面的方向上，沿所述第一区域Ⅰ指向第二区域Ⅱ的方向为第一方向(如图4中Y方向所示)，与所述第一方向垂直的是第二方向(如图4中X方向所示)。
本实施例中，所形成的半导体结构为3D NAND存储器。所述基底200为后续形成半导体结构的工艺提供工艺平台。
本实施例中，所述基底200为硅基底。在其他实施例中，所述基底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述基底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底，所述基底内还可以形成有埋层。
参考图6，图6是基于图5的剖面结构示意图，在所述基底200上形成叠层结构(未标示)，所述叠层结构包括多层交错堆叠的第一材料层300和第二材料层400，所述第二材料层400形成于相邻的第一材料层300之间。
所述第一材料层300用于对相邻存储器之间起到绝缘作用；所述第二材料层400起到牺牲层的作用，为后续金属层的形成占据空间位置，在后续工艺中需去除部分所述第二材料层400，并在所述第二材料层400位置处形成金属层。所述第一材料层300和第二材料层400的材料不同。
本实施例中，所述第一材料层300为氧化硅层。氧化硅为半导体领域常用的材料，且氧化硅材料的绝缘效果较好，此外，氧化硅材料的工艺兼容性较高。
本实施例中，所述第二材料层400为氮化硅层。氮化硅为半导体领域常用的材料，且氮化硅为较容易被去除的材料，此外，氮化硅材料的工艺兼容性较高。
所述第一材料层300和第二材料层400的层数以及厚度根据实际工艺需求而定。
需要说明的是，本实施例中，后续的工艺步骤包括在所述叠层结构和基底200内形成字线开口，采用选择性外延生长(SEG)工艺在所述字线开口底部形成外延层，为了避免出现所述外延层与后续所形成底层栅极结构相接触而直接导通的问题，从而避免对所述底层栅极结构的开关性能造成不良影响，位于所述基底200表面的第一材料层300的厚度大于其他第一材料层300的厚度，从而使所形成外延层的顶部低于位于所述基底200表面的第一材料层300顶部。
继续参考图6，还需要说明的是，在所述基底200上形成叠层结构(未标示)后，所述形成方法还包括：在所述叠层结构上形成硬掩膜层500。
所述硬掩膜层500用于作为后续刻蚀所述叠层结构以形成沟道通孔的刻蚀掩膜，从而可以使所形成沟道通孔的形貌良好。
本实施例中，所述硬掩膜层500的材料为碳。在其他实施例中，所述硬掩膜层的材料还可以是氮化硅、或氮化硅和氧化硅的叠层材料。
结合参考图7和图8，图7是俯视图，图8是图7沿EE1割线的剖面结构示意图，在所述叠层结构(未标示)上形成光刻胶层100，所述光刻胶层100内具有露出部分所述第一区域Ⅰ叠层结构顶部的多个图形开口(未标示)，所述多个图形开口沿所述第一方向(如图4中Y方向所示)和第二方向(如图4中X方向所示)呈类矩阵排列，在所述第一方向上与所述第二区域Ⅱ相邻的图形开口为第一开口110，剩余所述图形开口为第二开口120，所述第一开口110尺寸(未标示)大于所述第二开口120尺寸(未标示)，且所述第一开口110沿所述第一方向的尺寸D1(如图7所示)大于沿所述第二方向的尺寸D2(如图7所示)。
所述光刻胶层100用于作为后续图形化所述硬掩膜层500的刻蚀掩膜。相应的，后续沿所述第一开口110和第二开口120刻蚀所述叠层结构，从而在所述叠层结构内形成沟道通孔。
所述多个图形开口沿所述第一方向和第二方向呈类矩阵排列。需要说明的是，后续步骤包括：在所形成沟道通孔中填充多晶硅层；在相邻所述多晶硅层之间(如图7中区域G所示)的叠层结构内形成字线开口；在所述字线开口中填充金属层，以形成字线。在半导体制造中，所述字线开口相互贯通，且在所述字线开口中填充金属层的步骤中，通过向所述第一开口110所对应的沟道通孔与相邻第二开口120所对应的沟道通孔之间的字线开口内填充金属层，并通过所述金属层的自身流动，沿所述第二区域Ⅱ指向第一区域Ⅰ的方向填充其他字线开口。本实施例中，为了提高所述金属层的流动效果，在所述第一方向上，相邻行图形开口交错排布，从而提高后续相邻多晶硅层之间的字线开口的尺寸。
其中，相邻行图形开口交错排布指的是：在所述第一方向上，一列图形开口的位置与相邻一列图形开口之间的间隙位置相对应，在所述第二方向上，一行图形开口的位置与相邻一行图形开口之间的间隙位置相对应。
在平行于所述基底200表面的方向上，所述图形开口根据所形成沟道通孔的截面形状而定。本实施例中，为了降低工艺难度、以及工艺规格的控制难度，所述第二开口120所对应沟道通孔的截面形状为圆形。
相应的，所述第二开口120的截面形状为圆形，所述第二开口120沿所述第二方向的尺寸D4与沿第一方向的尺寸D3相等，即沿所述第二方向的尺寸D4和沿第一方向的尺寸D3为所述第二开口120的直径。
本实施例中，所述第一开口110尺寸(未标示)大于所述第二开口120尺寸(未标示)；相应的，所述第一开口110沿所述第二方向的尺寸D2大于所述第二开口120沿所述第二方向的尺寸D4，且所述第一开口110沿所述第二方向的尺寸D2大于所述第二开口120沿所述第一方向的尺寸D3；也就是说，所述第一开口110沿所述第二方向的尺寸D2大于所述第二开口120的直径。
所述图形开口的数量根据后续所形成沟道通孔的数量而定。相邻行图形开口交错排布，因此当相邻两列图形开口的数量为奇数时，在所述第一方向上，所述矩阵的行数为奇数；当相邻两列图形开口的数量为偶数时，在所述第一方向上，所述矩阵的行数为偶数。
本实施例中，沿所述第一方向上，相邻两列图形开口的数量为9个，但不仅限于9个。
所述第一开口110为与所述第二区域Ⅱ相邻的图形开口，即所述第一开口110位于所述第一区域Ⅰ的边界处，在半导体制造中，在所述叠层结构内形成沟道通孔的刻蚀工艺过程中，对所述第一开口110位置处的叠层结构和所述第二开口120位置处的叠层结构的刻蚀负载效应(loading effect)不同，当所述第一开口110的开口尺寸和第二开口120的开口尺寸相同时，所述第一开口110所对应的沟道通孔容易出现尺寸过小且难以露出所述基底200的问题，因此本发明通过使所述第一开口110尺寸大于所述第二开口120尺寸的方案，可以避免所述第一开口110所对应的沟道通孔尺寸过小且难以露出所述基底200的问题，从而避免沟道电流无法导通的问题。
此外，所述第一开口110沿所述第一方向的尺寸D1大于沿所述第二方向的尺寸D2，从而可以避免所述第一开口110和相邻第二开口120间距过小的问题，进而避免对后续向所述字线开口内填充金属层的工艺造成不良影响，有利于提高所述金属层的流动效果。
本实施例中，所述第二开口120的截面形状为圆形，为了降低工艺难度，在平行于所述基底200表面的方向上，所述第一开口110的截面形状为椭圆形。
所述第一开口110尺寸大于所述第二开口120尺寸，也就是说，所述第一开口110沿所述第二方向的尺寸D2大于所述第二开口120沿所述第一方向和第二方向中的最大尺寸。
具体到本实施例中，所述第一开口110沿所述第二方向的尺寸D2大于所述第二开口120沿所述第二方向的尺寸D4，且所述第一开口110沿所述第二方向的尺寸D2大于所述第二开口120沿所述第一方向D3，即所述第一开口110沿所述第二方向的尺寸D2大于所述第二开口120的直径。
需要说明的是，所述第一开口110沿所述第二方向的尺寸D2与所述第二开口120沿所述第二方向的尺寸D4的差值不宜过小，也不宜过大。如果所述差值过小，则后续增大所述第一开口110所对应的沟道通孔尺寸、以及改善外孔电流特性的效果较差；如果所述差值过大，容易导致相邻所述第一开口110和第二开口120之间的间距、相邻所述第二开口120之间的间距、或所述第二开口120尺寸过小的问题。为此，本实施例中，所述第一开口110沿所述第二方向的尺寸D2与所述第二开口120沿所述第二方向D4的尺寸的差值为1nm至2nm；相应的，所述第一开口110沿所述第二方向的尺寸D2与所述第二开口120沿所述第一方向D3的尺寸的差值为1nm至2nm；也就是说，所述椭圆形第一开口110的长轴与所述第二开口120的直径的差值为1nm至2nm。
还需要说明的是，所述第一开口110沿所述第一方向的尺寸D1与沿所述第二方向的尺寸D2的差值不宜过小，也不宜过大。如果所述差值过小，容易出现所述第一开口110沿所述第二方向的尺寸D2过大的情况，从而容易导致所述第一开口110与相邻所述第二开口120的间距过小，进而导致后续金属层的流动效果和填充效果下降；如果所述差值过大，则后续增大所述第一开口110所对应的沟道通孔尺寸、以及改善外孔电流特性的效果较差。为此，本实施例中，所述第一开口110沿所述第一方向的尺寸D1与沿所述第二方向的尺寸D2的差值为2nm至3nm，也就是所，所述椭圆形第一开口110的长轴与短轴之间的差值为2nm至3nm。
此外，为了提高后续所述金属层沿所述第二区域Ⅱ指向第一区域Ⅰ的流动效果和填充效果，本实施例中，沿所述第二区域Ⅱ指向第一区域Ⅰ的方向上，相邻行图形开口的间距递减，且中间一行的第一图形开口110与相邻行第一图形开口110的间距相等，例如图7中所示，L1＞L2＞L3＞L4。
在其他实施例中，当在所述第一方向上，所述矩阵的行数为偶数时，沿所述第二区域指向第一区域的方向上，相邻行图形开口的间距递减。
其中，任意相邻行图形开口的间距的变化都会对其他相邻行图形开口的间距产生影响。本实施例中，为了保证相邻行图形开口的间距递减的同时，避免相邻所述图形开口的间距出现过小的情况，以免对后续金属层的填充产生不良影响，沿所述第二区域Ⅱ指向第一区域Ⅰ的方向上，相邻行图形开口的间距的差值为2nm至3nm。
需要说明的是，本实施例中，相邻行图形开口的间距可以以同一差值进行递减，也可以以不同差值进行递减。
还需要说明的是，本实施例中，通过设计相应的掩膜版(mask)，从而实现所述光刻胶层100中第一开口110和第二开口120的尺寸和形貌的设定。
参考图9，以所述光刻胶层100(如图8所示)为掩膜，刻蚀所述叠层结构(未标示)，在所述叠层结构内形成露出所述基底200的沟道通孔450。
所述沟道通孔450为后续形成多晶硅层提供空间位置，且所形成多晶硅层用于作为存储单元的导电通道。
具体地，刻蚀所述叠层结构的步骤包括：以所述光刻胶层100为掩膜，刻蚀所述硬掩膜层500；去除所述光刻胶层100；去除所述光刻胶层100后，以图形化的所述硬掩膜层500为掩膜，刻蚀所述叠层结构。
本实施例中，刻蚀所述硬掩膜层500后，采用灰化或湿法去胶的工艺去除所述光刻胶层100。
本实施例中，在所述叠层结构上形成光刻胶层100(如图8所示)后，所述光刻胶层100内具有露出部分所述第一区域Ⅰ叠层结构顶部的多个图形开口(未标示)，所述多个图形开口沿所述第一方向(如图4中Y方向所示)和第二方向(如图4中X方向所示)呈类矩阵排列，在所述第一方向上与所述第二区域Ⅱ相邻的图形开口为第一开口110(如图7所示)，剩余所述图形开口为第二开口120(如图7所示)；通过使所述第一开口110尺寸大于所述第二开口120尺寸、且所述第一开口110沿所述第一方向的尺寸D1(如图7所示)大于沿所述第二方向的尺寸D2(如图7所示)的方案，一方面，所述第一开口110为与所述第二区域Ⅱ相邻的图形开口，即所述第一开口110位于所述第一区域Ⅰ的边界处，在刻蚀所述叠层结构以形成沟道通孔450(如图9所示)时，对所述第一开口110位置处的叠层结构和所述第二开口120位置处的叠层结构的刻蚀负载效应(loading effect)不同，因此通过本发明所述技术方案，可以避免所述第一开口110对应的沟道通孔450尺寸过小且难以露出所述基底200(如图8所示)的问题，从而可以避免沟道电流无法导通的问题，改善了外孔电流特性；另一方面，可以避免所述第一开口110和相邻第二开口120间距过小的问题，在半导体制造中，通常在相邻所述沟道通孔450之间(如图7中区域G所示)的叠层结构内形成字线开口，并向所述字线开口内填充金属层，因此可以避免对后续向所述第一开口110和相邻第二开口120所对应沟道通孔450之间的字线开口内填充金属层的工艺造成不良影响；结合以上两个方面，使所形成器件的性能得到提高。
继续结合参考图7和图8，图7是俯视图，图8是图7沿EE1割线的剖面结构示意图。相应的，本发明还提供一种半导体结构。所述半导体结构包括：
基底200，所述基底200沿延伸方向包括用于形成沟道通孔(channel hole)的第一区域Ⅰ以及位于所述第一区域Ⅰ两侧的第二区域Ⅱ，其中，平行于所述基底200表面的方向上，沿所述第一区域Ⅰ指向第二区域Ⅱ的方向为第一方向(如图4中Y方向所示)，与所述第一方向垂直的是第二方向(如图4中X方向所示)；位于所述基底200上的叠层结构(未标示)，所述叠层结构包括多层交错堆叠的第一材料层300和第二材料层400，所述第二材料层400位于相邻的第一材料层300之间；位于所述叠层结构上的光刻胶层100，所述光刻胶层100内具有露出部分所述第一区域Ⅰ叠层结构顶部的多个图形开口(未标示)，所述多个图形开口沿所述第一方向(如图4中Y方向所示)和第二方向(如图4中X方向所示)呈类矩阵排列，在所述第一方向上与所述第二区域Ⅱ相邻的图形开口为第一开口110，剩余所述图形开口为第二开口120，所述第一开口110尺寸(未标示)大于所述第二开口120尺寸(未标示)，且所述第一开口110沿所述第一方向的尺寸D1(如图7所示)大于沿所述第二方向的尺寸D2(如图7所示)。
本实施例中，所述基底200为半导体结构的工艺提供工艺平台。具体地，所述半导体结构为3D NAND存储器。
本实施例中，所述基底200为硅基底。在其他实施例中，所述基底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述基底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底，所述基底内还可以形成有埋层。
所述第一材料层300用于对相邻存储器之间起到绝缘作用；所述第二材料层400起到牺牲层的作用，在半导体制造中，需去除部分所述第二材料层400，并在所述第二材料层400位置处形成金属层。所述第一材料层300和第二材料层400的材料不同。
本实施例中，所述第一材料层300为氧化硅层。氧化硅为半导体领域常用的材料，且氧化硅材料的绝缘效果较好，此外，氧化硅材料的工艺兼容性较高。
本实施例中，所述第二材料层400为氮化硅层。氮化硅为半导体领域常用的材料，且氮化硅为较容易被去除的材料，此外，氮化硅材料的工艺兼容性较高。
所述第一材料层300和第二材料层400的层数以及厚度根据实际工艺需求而定。
需要说明的是，本实施例中，后续的工艺步骤包括在所述叠层结构和基底200内形成字线开口，采用选择性外延生长(SEG)工艺在所述字线开口底部形成外延层，为了避免出现所述外延层与后续所形成底层栅极结构相接触而直接导通的问题，从而避免对所述底层栅极结构的开关性能造成不良影响，位于所述基底200表面的第一材料层300的厚度大于其他第一材料层300的厚度，从而使所形成外延层的顶部低于位于所述基底200表面的第一材料层300顶部。
需要说明的是，所述半导体结构还包括：位于所述叠层结构和光刻胶层100之间的硬掩膜层500。
所述硬掩膜层500用于作为后续刻蚀所述叠层结构以形成沟道通孔的刻蚀掩膜，从而可以使所形成沟道通孔的形貌良好。
本实施例中，所述硬掩膜层500的材料为碳。在其他实施例中，所述硬掩膜层的材料还可以是氮化硅、或氮化硅和氧化硅的叠层材料。
所述光刻胶层100用于作为图形化所述硬掩膜层500的刻蚀掩膜。相应的，后续沿所述第一开口110和第二开口120刻蚀所述叠层结构，从而在所述叠层结构内形成沟道通孔。
所述多个图形开口沿所述第一方向和第二方向呈类矩阵排列。需要说明的是，后续步骤包括：在所形成沟道通孔中填充多晶硅层；在相邻所述多晶硅层之间(如图7中区域G所示)的叠层结构内形成字线开口；在所述字线开口中填充金属层，以形成字线。在半导体制造中，所述字线开口相互贯通，且在所述字线开口中填充金属层的步骤中，通过向所述第一开口110所对应的沟道通孔与相邻第二开口120所对应的沟道通孔之间的字线开口内填充金属层，并通过所述金属层的自身流动，沿所述第二区域Ⅱ指向第一区域Ⅰ的方向填充其他字线开口。本实施例中，为了提高所述金属层的流动效果，在所述第一方向上，相邻行图形开口交错排布，从而提高后续相邻多晶硅层之间的字线开口的尺寸。
其中，相邻行图形开口交错排布指的是：在所述第一方向上，一列图形开口的位置与相邻一列图形开口之间的间隙位置相对应，在所述第二方向上，一行图形开口的位置与相邻一行图形开口之间的间隙位置相对应。
在平行于所述基底200表面的方向上，所述图形开口根据所形成沟道通孔的截面形状而定。本实施例中，为了降低工艺难度、以及工艺规格的控制难度，所述第二开口120所对应沟道通孔的截面形状为圆形。
相应的，所述第二开口120的截面形状为圆形，所述第二开口120沿所述第二方向的尺寸D4与沿第一方向的尺寸D3相等，即沿所述第二方向的尺寸D4和沿第一方向的尺寸D3为所述第二开口120的直径。
本实施例中，所述第一开口110尺寸(未标示)大于所述第二开口120尺寸(未标示)；相应的，所述第一开口110沿所述第二方向的尺寸D2大于所述第二开口120沿所述第二方向的尺寸D4，且所述第一开口110沿所述第二方向的尺寸D2大于所述第二开口120沿所述第一方向的尺寸D3；也就是说，所述第一开口110沿所述第二方向的尺寸D2大于所述第二开口120的直径。
所述图形开口的数量根据后续所形成沟道通孔的数量而定。相邻行图形开口交错排布，因此当相邻两列图形开口的数量为奇数时，在所述第一方向上，所述矩阵的行数为奇数；当相邻两列图形开口的数量为偶数时，在所述第一方向上，所述矩阵的行数为偶数。
本实施例中，沿所述第一方向上，相邻两列图形开口的数量为9个，但不仅限于9个。
所述第一开口110为与所述第二区域Ⅱ相邻的图形开口，即所述第一开口110位于所述第一区域Ⅰ的边界处，在半导体制造中，在所述叠层结构内形成沟道通孔的刻蚀工艺过程中，对所述第一开口110位置处的叠层结构和所述第二开口120位置处的叠层结构的刻蚀负载效应(loading effect)不同，当所述第一开口110的开口尺寸和第二开口120的开口尺寸相同时，所述第一开口110所对应的沟道通孔容易出现尺寸过小且难以露出所述基底200的问题，因此本发明通过使所述第一开口110尺寸大于所述第二开口120尺寸的方案，可以避免所述第一开口110所对应的沟道通孔尺寸过小且难以露出所述基底200的问题，从而避免沟道电流无法导通的问题。
此外，所述第一开口110沿所述第一方向的尺寸D1大于沿所述第二方向的尺寸D2，从而可以避免所述第一开口110和相邻第二开口120间距过小的问题，进而避免对后续向所述字线开口内填充金属层的工艺造成不良影响，有利于提高所述金属层的流动效果。
本实施例中，所述第二开口120的截面形状为圆形，为了降低工艺难度，在平行于所述基底200表面的方向上，所述第一开口110的截面形状为椭圆形。
所述第一开口110尺寸大于所述第二开口120尺寸，也就是说，所述第一开口110沿所述第二方向的尺寸D2大于所述第二开口120沿所述第一方向和第二方向中的最大尺寸。
具体到本实施例中，所述第一开口110沿所述第二方向的尺寸D2大于所述第二开口120沿所述第二方向的尺寸D4，且所述第一开口110沿所述第二方向的尺寸D2大于所述第二开口120沿所述第一方向D3，即所述第一开口110沿所述第二方向的尺寸D2大于所述第二开口120的直径。
需要说明的是，所述第一开口110沿所述第二方向的尺寸D2与所述第二开口120沿所述第二方向的尺寸D4的差值不宜过小，也不宜过大。如果所述差值过小，则后续增大所述第一开口110所对应的沟道通孔尺寸、以及改善外孔电流特性的效果较差；如果所述差值过大，容易导致相邻所述第一开口110和第二开口120之间的间距、相邻所述第二开口120之间的间距、或所述第二开口120尺寸过小的问题。为此，本实施例中，所述第一开口110沿所述第二方向的尺寸D2与所述第二开口120沿所述第二方向D4的尺寸的差值为1nm至2nm；相应的，所述第一开口110沿所述第二方向的尺寸D2与所述第二开口120沿所述第一方向D3的尺寸的差值为1nm至2nm；也就是说，所述椭圆形第一开口110的长轴与所述第二开口120的直径的差值为1nm至2nm。
还需要说明的是，所述第一开口110沿所述第一方向的尺寸D1与沿所述第二方向的尺寸D2的差值不宜过小，也不宜过大。如果所述差值过小，容易出现所述第一开口110沿所述第二方向的尺寸D2过大的情况，从而容易导致所述第一开口110与相邻所述第二开口120的间距过小，进而导致后续金属层的流动效果和填充效果下降；如果所述差值过大，则后续增大所述第一开口110所对应的沟道通孔尺寸、以及改善外孔电流特性的效果较差。为此，本实施例中，所述第一开口110沿所述第一方向的尺寸D1与沿所述第二方向的尺寸D2的差值为2nm至3nm，也就是所，所述椭圆形第一开口110的长轴与短轴之间的差值为2nm至3nm。
此外，为了提高后续所述金属层沿所述第二区域Ⅱ指向第一区域Ⅰ的流动效果和填充效果，本实施例中，沿所述第二区域Ⅱ指向第一区域Ⅰ的方向上，相邻行图形开口的间距递减，且中间一行的第一图形开口110与相邻行第一图形开口110的间距相等，例如图7中所示，L1＞L2＞L3＞L4。
在其他实施例中，当在所述第一方向上，所述矩阵的行数为偶数时，沿所述第二区域指向第一区域的方向上，相邻行图形开口的间距递减。
其中，任意相邻行图形开口的间距的变化都会对其他相邻行图形开口的间距产生影响。本实施例中，为了保证相邻行图形开口的间距递减的同时，避免相邻所述图形开口的间距出现过小的情况，以免对后续金属层的填充产生不良影响，沿所述第二区域Ⅱ指向第一区域Ⅰ的方向上，相邻行图形开口的间距的差值为2nm至3nm。
需要说明的是，本实施例中，相邻行图形开口的间距可以以同一差值进行递减，也可以以不同差值进行递减。
还需要说明的是，本实施例中，通过设计相应的掩膜版(mask)，从而实现所述光刻胶层100中第一开口110和第二开口120的尺寸和形貌的设定。
本发明通过使所述第一开口110尺寸大于所述第二开口120尺寸、且所述第一开口110沿所述第一方向的尺寸D1(如图7所示)大于沿所述第二方向的尺寸D2(如图7所示)的方案，一方面，所述第一开口110为与所述第二区域Ⅱ相邻的图形开口，即所述第一开口110位于所述第一区域Ⅰ的边界处，在半导体制造中，刻蚀所述叠层结构以形成沟道通孔时，对所述第一开口110位置处的叠层结构和所述第二开口120位置处的叠层结构的刻蚀负载效应不同，因此通过本发明所述技术方案，可以避免所述第一开口110对应的沟道通孔尺寸过小且难以露出所述基底200(如图8所示)的问题，从而可以避免沟道电流无法导通的问题，改善了外孔电流特性；另一方面，可以避免所述第一开口110和相邻第二开口120间距过小的问题，在半导体制造中，通常在相邻所述沟道通孔之间(如图7中区域G所示)的叠层结构内形成字线开口，并向所述字线开口内填充金属层，因此可以避免对后续向所述第一开口110和相邻第二开口120所对应沟道通孔450之间的字线开口内填充金属层的工艺造成不良影响；结合以上两个方面，使所形成器件的性能得到提高。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底沿延伸方向包括用于形成沟道通孔的第一区域以及位于所述第一区域两侧的第二区域，其中，平行于所述基底表面的方向上，沿所述第一区域指向第二区域的方向为第一方向，与所述第一方向垂直的是第二方向；
在所述基底上形成叠层结构，所述叠层结构包括多层交错堆叠的第一材料层和第二材料层，所述第二材料层形成于相邻的第一材料层之间；
在所述叠层结构上形成光刻胶层，所述光刻胶层内具有露出部分所述第一区域叠层结构顶部的多个图形开口，所述多个图形开口沿所述第一方向和第二方向呈类矩阵排列，在所述第一方向上与所述第二区域相邻的图形开口为第一开口，剩余所述图形开口为第二开口，所述第一开口尺寸大于所述第二开口尺寸，且所述第一开口沿所述第一方向的尺寸大于沿所述第二方向的尺寸；
以所述光刻胶层为掩膜，刻蚀所述叠层结构，在所述叠层结构内形成露出所述基底的沟道通孔。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一开口沿所述第二方向的尺寸与所述第二开口沿所述第二方向的尺寸的差值为1nm至2nm。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一开口沿所述第一方向的尺寸与沿所述第二方向的尺寸的差值为2nm至3nm。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，在平行于所述基底表面的方向上，所述第二开口的截面形状为圆形，所述第一开口的截面形状为椭圆形；
所述第一开口沿所述第二方向的尺寸大于所述第二开口的直径。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述第一方向上，相邻行图形开口交错排布。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述第一方向上，所述矩阵的行数为奇数，沿所述第二区域指向第一区域的方向上，相邻行图形开口的间距递减，且中间一行的第一图形开口与相邻行第一图形开口的间距相等；
或者，在所述第一方向上，所述矩阵的行数为偶数，沿所述第二区域指向第一区域的方向上，相邻行图形开口的间距递减。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，沿所述第二区域指向第一区域的方向上，相邻行图形开口的间距的差值为2nm至3nm。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一材料层为氧化硅层，所述第二材料层为氮化硅层。
9.如权利要求7所述的半导体结构的形成方法，其特征在于，在所述基底上形成叠层结构后，在所述叠层结构上形成光刻胶层之前，所述形成方法还包括：在所述叠层结构上形成硬掩膜层；
刻蚀所述叠层结构的步骤包括：以所述光刻胶层为掩膜，刻蚀所述硬掩膜层；去除所述光刻胶层；去除所述光刻胶层后，以图形化的所述硬掩膜层为掩膜，刻蚀所述叠层结构。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，所述硬掩膜层的材料为碳、氮化硅、或氮化硅和氧化硅的叠层材料。
11.一种半导体结构，其特征在于，包括：
基底，所述基底沿延伸方向包括用于形成沟道通孔的第一区域以及位于所述第一区域两侧的第二区域，其中，平行于所述基底表面的方向上，沿所述第一区域指向第二区域的方向为第一方向，与所述第一方向垂直的是第二方向；
位于所述基底上的叠层结构，所述叠层结构包括多层交错堆叠的第一材料层和第二材料层，所述第二材料层位于相邻的第一材料层之间；
沟道通孔，通过以位于所述叠层结构上的光刻胶层为掩膜刻蚀所述叠层结构得到；所述光刻胶层内具有露出部分所述第一区域叠层结构顶部的多个图形开口，所述多个图形开口沿所述第一方向和第二方向呈类矩阵排列，在所述第一方向上与所述第二区域相邻的图形开口为第一开口，剩余所述图形开口为第二开口，所述第一开口尺寸大于所述第二开口尺寸，且所述第一开口沿所述第一方向的尺寸大于沿所述第二方向的尺寸。
12.如权利要求11所述的半导体结构，其特征在于，所述第一开口沿所述第二方向的尺寸与所述第二开口沿所述第二方向的尺寸的差值为1nm至2nm。
13.如权利要求11所述的半导体结构，其特征在于，所述第一开口沿所述第一方向的尺寸与沿所述第二方向的尺寸的差值为2nm至3nm。
14.如权利要求11所述的半导体结构，其特征在于，在平行于所述基底表面的方向上，所述第二开口的截面形状为圆形，所述第一开口的截面形状为椭圆形；
所述第一开口沿所述第二方向的尺寸大于所述第二开口的直径。
15.如权利要求11所述的半导体结构，其特征在于，在所述第一方向上，相邻行图形开口交错排布。
16.如权利要求11所述的半导体结构，其特征在于，在所述第一方向上，所述矩阵的行数为奇数，沿所述第二区域指向第一区域的方向上，相邻行图形开口的间距递减，且中间一行的第一图形开口与相邻行第一图形开口的间距相等；
或者，在所述第一方向上，所述矩阵的行数为偶数，沿所述第二区域指向第一区域的方向上，相邻行图形开口的间距递减。
17.如权利要求16所述的半导体结构，其特征在于，沿所述第二区域指向第一区域的方向上，相邻行图形开口的间距的差值为2nm至3nm。
18.如权利要求11所述的半导体结构，其特征在于，所述第一材料层为氧化硅层，所述第二材料层为氮化硅层。
19.如权利要求11所述的半导体结构，其特征在于，所述半导体结构还包括：位于所述叠层结构和光刻胶层之间的硬掩膜层。
20.如权利要求19所述的半导体结构，其特征在于，所述硬掩膜层的材料为碳、氮化硅、或氮化硅和氧化硅的叠层材料。
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