CN110620035B - 半导体结构、三维存储器件及其制备方法 - Google Patents

半导体结构、三维存储器件及其制备方法 Download PDF

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Abstract

本发明提供一种半导体结构、三维存储器件及其制备方法，所述制备方法包括：提供衬底，其中，所述衬底上形成有第一绝缘层；在所述第一绝缘层上形成第二绝缘层；在所述第二绝缘层上形成衍生层，其中，所述衍生层的硬度为第一硬度；以及对所述衍生层进行处理，处理后的衍生层的硬度为第二硬度，其中，所述第二硬度大于所述第一硬度。本发明的三维存储器件的制备方法，解决了现有技术的绝缘层和牺牲层之间的衍生层容易形成缺口，从而影响三维存储器件的品质的问题。

Description

半导体结构、三维存储器件及其制备方法
技术领域
本发明涉及半导体器件技术领域，具体涉及一种半导体结构、三维存储器件及其制备方法。
背景技术
三维(3Dimension,3D)存储器是一种将存储单元三维地布置在衬底之上的存储设备，其具有集成密度高、存储容量大以及功耗低等优点，从而在电子产品中得到了广泛的应用。但是，现有的三维存储器件的制备方法在对堆叠结构蚀刻时以形成沟道孔时，绝缘层和牺牲层之间的衍生层容易形成缺口，从而影响三维存储器件的品质。
发明内容
鉴于此，本发明实施例提供了三维存储器件的制备方法，解决了现有技术的绝缘层和牺牲层之间的衍生层容易形成缺口，从而影响三维存储器件的品质的问题。
本发明提供一种三维存储器件的制备方法，所述制备方法包括：
提供衬底，其中，所述衬底上形成有第一绝缘层；
在所述第一绝缘层上形成第二绝缘层；
在所述第二绝缘层上形成衍生层，其中，所述衍生层的硬度为第一硬度；以及
对所述衍生层进行处理，处理后的衍生层的硬度为第二硬度，其中，所述第二硬度大于所述第一硬度。
一种实施方式中，在所述第二绝缘层上形成衍生层的同时对所述衍生层进行处理。
一种实施方式中，在所述衍生层上形成另一第一绝缘层。
一种实施方式中，所述“对所述衍生层进行处理”包括：
通过第一工艺对所述衍生层进行处理，所述第一工艺包括加热、等离子体点燃及加入反应气体中的一种或多种。
一种实施方式中，所述加热的温度为400～800度。
一种实施方式中，所述等离子体的功率为400～1900w。
一种实施方式中，所述反应气体为NH3。
一种实施方式中，所述反应气体的流率为400～2000sccm。
一种实施方式中，通过所述第一工艺对所述衍生层处理的时间为1～4秒。
一种实施方式中，所述“通过第一工艺对所述衍生层进行处理，所述第一工艺包括加热、等离子体点燃及加入反应气体中的一种或多种”和所述“在所述衍生层上形成另一第一绝缘层”之间，所述制备方法还包括：
通过第二工艺对所述衍生层进行处理，所述第二工艺包括加热。
一种实施方式中，所述加热的温度为400～800度。
一种实施方式中，通过所述第二工艺对所述衍生层处理的时间为0.5～2秒。
一种实施方式中，在所述“在所述衍生层上形成另一第一绝缘层”之后，所述制备方法包括：
在所述另一第一绝缘层上依次形成另一第二绝缘层、另一衍生层、和另一第一绝缘层，其中，在形成所述另一衍生层时对所述另一衍生层进行处理，以使处理后的另一衍生层的硬度大于所述第一硬度；以及
多次重复以上步骤以形成半导体结构。
本发明还提供一种半导体结构，包括衬底和设于所述衬底上的堆栈层，所述堆栈层包括第一绝缘层、第二绝缘层和衍生层，所述第一绝缘层和所述第二绝缘层交替设置，所述衍生层设于所述第二绝缘层和靠近所述第二绝缘层并位于所述第二绝缘层背离所述衬底方向上的所述第一绝缘层之间，所述衍生层的硬度与所述第二绝缘层的硬度相匹配。
一种实施方式中，所述硬度相匹配至少包括所述衍生层的硬度与所述第二绝缘层的硬度相等。
本发明还提供一种三维存储器件，所述三维存储器件包括上述的半导体结构、沟道孔和NAND串，所述沟道孔贯穿所述堆栈层，所述NAND串填充于所述沟道孔中。
本申请实施例提供的三维存储器件的制备方法通过对所述衍生层进行处理，从而使得处理后的衍生层的硬度大于所述第一硬度，从而使得衍生层在后续加工的过程中不容易形成缺口，保证了三维存储器件的电性能的稳定性和可靠性，提高三维存储器件的制备良率。
附图说明
为了更清楚地说明本发明的技术方案，下面将对实施方式中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以如这些附图获得其他的附图。
图1是本申请实施例提供的一种三维存储器件的制备方法的流程示意图。
图2-图5是图1中制备方法的各工艺的剖面结构示意图。
图6是本申请实施例提供的另一种三维存储器件的制备方法的流程示意图。
图7-图8是图6中制备方法的各工艺的剖面结构示意图。
图9是本申请实施例提供的一种半导体结构的结构示意图。
图10是本申请实施例提供的一种三维存储器件的结构示意图。
具体实施方式
下面将参照附图更详细地描述本发明的具体实施方式。虽然附图中显示了本发明的示例性实施方式，但应当理解的是，还可以采用不同于在此描述的其他方式来实施本发明，因此，本发明不受下面这些实施方式的限制。
三维存储器件的绝缘层和牺牲层交替沉积过程中，在牺牲层沉积结束之后和绝缘层沉积之前的一段时间，形成牺牲层的部分气体还有残留，残留的气体会在牺牲层表面形成一层薄薄的衍生层。该衍生层的硬度小于牺牲层和绝缘层的硬度，因此在后续对三维存储器件进行蚀刻以形成沟道孔时，由于衍生层的硬度和牺牲层和绝缘层的硬度不同，从而在蚀刻过程中衍生层容易出现缺口等缺陷，从而导致形成的沟道孔的孔壁不平整，严重影响了三维存储器件的电性能的稳定性和可靠性，及降低了三维存储器件的制备良率。
鉴于此，本发明提供一种三维存储器件的方法，以保证三维存储器件的电性能的稳定性和可靠性，大大提高了三维存储器件的制备良率。该方法是如下实现的，首先，提供衬底，其中，所述衬底上形成有第一绝缘层。其次，在所述第一绝缘层上形成第二绝缘层。然后，在所述第二绝缘层上形成衍生层，其中，所述衍生层的硬度为第一硬度。最后，对所述衍生层进行处理，处理后的衍生层的硬度为第二硬度，其中第二硬度大于第一硬度。图1为本申请提供的一种三维存储器件的制备方法的流程示意图。如图1所示，所述三维存储器件的制备方法包括如下的S110～S140。
S110：提供衬底，其中，所述衬底10上形成有第一绝缘层21。
具体的，请参阅图2，所述衬底10的材质例如为硅，当然还可以为其他含硅的衬底，例如SOI(绝缘体上硅)、SiGe、Si:C等。本实施例中，第一绝缘层21为氧化硅层，第一绝缘层21形成于衬底10上，具体可通过采用原硅酸四乙酯(Tetraethylorthosilicate，TEOS)作为化学气相沉积(Chemical Vapor Deposition,CVD)工艺的前驱体材料沉积于衬底10上。当然，第一绝缘层21还可通过氮氧化硅等材料构成，第一绝缘层21还可通过原子层沉积(Atomic layer deposition，ALD)或其他合适的沉积方法沉积于衬底10上。
S120：在所述第一绝缘层21上形成第二绝缘层22。
具体的，请参阅图3，在所述第一绝缘层21背向衬底10的表面形成第二绝缘层22，本实施例中，第二绝缘层22由氮化硅构成，具体可通过采用甲硅烷(SiH4)作为化学气相沉积(CVD)工艺的前驱体材料沉积于第一绝缘层21上。第一绝缘层21和第二绝缘层22的硬度接近或相同。当然，第二绝缘层22还可由无定型硅、多晶硅或氧化铝等材料构成。第二绝缘层22还可通过原子层沉积(ALD)或其他合适的沉积方法沉积于第一绝缘层21上。
S130：在所述第二绝缘层22上形成衍生层23，其中，所述衍生层23的硬度为第一硬度。
具体的，请参阅图4，本实施例中的衍生层23形成于第二绝缘层22背向第一绝缘层21的表面，该衍生层23由第二绝缘层22形成完成之后的部分残留气体形成，该衍生层23的第一硬度小于第一绝缘层21和第二绝缘层22的硬度。
S140：对所述衍生层23进行处理，处理后的衍生层23的硬度为第二硬度，其中，所述第二硬度大于所述第一硬度。
具体的，通过第一工艺对所述衍生层23进行处理，所述第一工艺包括加热、等离子体点燃及加入反应气体，其中，所述加热的温度为400～800度，可选地，加热的温度为550度。所述等离子体的功率为400～1900w。所述反应气体为NH3，所述反应气体的流率为400～2000sccm。本实施例中，通过所述第一工艺对所述衍生层23处理的时间为1～4秒。从而使得通过第一工艺处理的所述衍生层23的第二硬度大于第一硬度。具体的，第二硬度的参数与第二绝缘层22或第一绝缘层21的硬度参数相等或相近，换言之，经过第一工艺处理后的衍生层23的硬度与第二绝缘层22或第一绝缘层21的硬度相等或相近，从而使得后续蚀刻由第一绝缘层21、第二绝缘层22和衍生层23形成的堆栈层时，由于衍生层23的硬度与第一绝缘层21和第二绝缘层22的硬度相等或相近，从而不会出现因为衍生层23的硬度不够而形成缺口等缺陷的现象，使得形成的沟道孔孔壁平整，以保证三维存储器件的电性能的稳定性和可靠性，大大提高了三维存储器件的制备良率。本实施例通过对衍生层23进行加热、等离子气体点燃和加入反应气体，及控制相关参数，使得衍生层23的硬度变得更硬，以与第一绝缘层21或第二绝缘层22的硬度相等或相近。且通过控制第一工艺对衍生层23处理的时间，保证了经过第一工艺处理的衍生层23与第一绝缘层21和第二绝缘层22的硬度更加接近。
其他实施例中，第一工艺还可以是加热、等离子体点燃或加入反应气体中的一种或两种，当然，第一工艺还可包括除加热、等离子体点燃和加入反应气体以外的其他工艺条件，只要能使衍生层23的硬度变硬，以使衍生层23的硬度与第一绝缘层21或第二绝缘层22的硬度相同或相近。
具体的，等离子体可通过使用两个电容耦合板施加射频场给气体而产生。这些板之间的气体通过射频场进行的电离点燃等离子体，从而在等离子体放电区域产生自由电子。这些电子被射频场加速，并且会与气相反应物分子发生碰撞。这些电子与反应物分子的碰撞可形成参与沉积过程的自由基物质。应该理解的是，射频场可以经由任何合适的电极耦合。
本申请实施例提供的三维存储器件的制备方法通过对所述衍生层23进行处理，从而使得处理后的衍生层23的硬度大于所述第一硬度，具体的，处理后的衍生层23的硬度与第一绝缘层21和第二绝缘层22的硬度相等或相近，从而使得衍生层23在后续加工的过程中不容易形成缺口，保证了三维存储器件的电性能的稳定性和可靠性，提高三维存储器件的制备良率。
图6为本申请提供的另一种三维存储器件的制备方法的流程示意图。如图6所示，所述三维存储器件的制备方法包括如下的S210～S260。
S210：提供衬底10，其中，所述衬底10上形成有第一绝缘层21。
具体的，请参阅图2，所述衬底10的材质例如为硅，当然还可以为其他含硅的衬底10，例如SOI(绝缘体上硅)、SiGe、Si:C等。本实施例中，第一绝缘层21为氧化硅层，第一绝缘层21形成于衬底10上，具体可通过采用原硅酸四乙酯(TEOS)作为化学气相沉积(CVD)工艺的前驱体材料沉积于衬底10上。当然，第一绝缘层21还可通过氮氧化硅等材料构成，第一绝缘层21还可通过原子层沉积(ALD)或其他合适的沉积方法沉积于衬底10上。
S220：在所述第一绝缘层21上形成第二绝缘层22。
具体的，请参阅图3，在所述第一绝缘层21背向衬底10的表面形成第二绝缘层22，本实施例中，第二绝缘层22由氮化硅构成，具体可通过采用甲硅烷(SiH4)作为化学气相沉积(CVD)工艺的前驱体材料沉积于第一绝缘层21上。第一绝缘层21和第二绝缘层22的硬度接近或相同。当然，第二绝缘层22还由无定型硅、多晶硅或氧化铝等材料构成。第二绝缘层22还可通过原子层沉积(ALD)或其他合适的沉积方法沉积于第一绝缘层21上。
S230：在所述第二绝缘层22上形成衍生层23，其中，所述衍生层23的硬度为第一硬度。
具体的，请参阅图4，本实施例中的衍生层23形成于第二绝缘层22背向第一绝缘层21的表面，该衍生层23由第二绝缘层22形成完成之后的部分残留气体形成，该衍生层23的第一硬度小于第一绝缘层21和第二绝缘层22的硬度。
S240：对所述衍生层23进行处理，处理后的衍生层23的硬度为第二硬度，其中，所述第二硬度大于所述第一硬度。
具体的，通过第一工艺对所述衍生层23进行处理，所述第一工艺包括加热、等离子体点燃及加入反应气体，其中，所述加热的温度为400～800度，可选地，加热的温度为550度。所述等离子体的功率为400～1900w。所述反应气体为NH3，所述反应气体的流率为400～2000sccm。本实施例中，通过所述第一工艺对所述衍生层23处理的时间为1～4秒。从而使得通过第一工艺处理的所述衍生层23的第二硬度大于第一硬度，可选地，第二硬度的参数与第二绝缘层22或第一绝缘层21的硬度参数相等或相近，换言之，经过第一工艺处理后的衍生层23的硬度与第二绝缘层22或第一绝缘层21的硬度相等或相近，从而使得后续蚀刻由第一绝缘层21、第二绝缘层22和衍生层23形成的堆栈层时，由于衍生层23的硬度与第一绝缘层21和第二绝缘层22的硬度相等或相近，从而不会出现因为衍生层23的硬度不够而形成缺口的现象，使得形成的沟道孔孔壁平整，以保证三维存储器件的电性能的稳定性和可靠性，大大提高了三维存储器件的制备良率。本实施例通过对衍生层23进行加热、等离子气体点燃和加入反应气体，及控制相关参数，使得衍生层23的硬度变得更硬，以与第一绝缘层21和第二绝缘层22的硬度相等或相近。且通过控制第一工艺对衍生层23处理的时间，保证了经过第一工艺处理的衍生层23与第一绝缘层21和第二绝缘层22的硬度更加接近。
其他实施例中，第一工艺还可以是加热、等离子体点燃或加入反应气体中的一种或两种，当然，第一工艺还可包括除加热、等离子体点燃和加入反应气体以外的其他工艺条件，只要能使衍生层23的硬度变硬，以使衍生层23的硬度与第二绝缘层22的硬度相同或相近即可。
具体的，等离子体可通过使用两个电容耦合板施加射频场给气体而产生。这些板之间的气体通过射频场进行的电离点燃等离子体，从而在等离子体放电区域产生自由电子。这些电子被射频场加速，并且会与气相反应物分子发生碰撞。这些电子与反应物分子的碰撞可形成参与沉积过程的自由基物质。应该理解的是，射频场可以经由任何合适的电极耦合。
可选地，在所述第二绝缘层22上形成衍生层23的同时对所述衍生层23进行处理。也就是说，S230、S240同时进行，从而可以缩短衍生层23的处理时间，提高生产效率，降低生产成本。
S250：通过第二工艺对所述衍生层23进行处理，所述第二工艺包括加热。
具体的，所述加热的温度为400～800度，可选地，加热的温度为550度。本实施例中，通过第二工艺对所述衍生层23处理的时间为0.5～2秒，从而使得通过第二工艺处理的所述衍生层23的硬度与第一绝缘层21或第二绝缘层22的硬度更加接近，从而使得后续蚀刻由第一绝缘层21、第二绝缘层22和衍生层23形成的堆栈层时，由于衍生层23的硬度与第一绝缘层21和第二绝缘层22的硬度相等或相近，从而不会出现因为衍生层23的硬度不够而形成缺口的现象，使得形成的沟道孔孔壁平整，以保证三维存储器件的电性能的稳定性和可靠性，大大提高了三维存储器件的制备良率。其他实施例中，第二工艺还可以是加热、等离子体点燃或加入反应气体中的一种或多种，当然，第二工艺还可包括除加热以外的其他工艺条件，只要能使衍生层23的硬度变硬，以使衍生层23的硬度与第二绝缘层22的硬度相同或相近即可。
本实施例中，S240、S250可与S230同时进行，即，在衍生层23形成开始时进行S240，在S240结束后进行S250。从而可以缩短衍生层23的处理时间，提高生产效率，降低生产成本。
S260：在所述衍生层23上形成另一第一绝缘层21。
具体的，请参阅图5，在所述衍生层23背向所述第二绝缘层22的表面上形成另一第一绝缘层21，形成另一第一绝缘层21的方式和上述形成第一绝缘层21的方式相同。
多次依次重复步骤S220、S230、S240、S250、和S260，以形成半导体结构100。具体的，请参阅图7，在所述另一第一绝缘层21上依次形成另一第二绝缘层22、另一衍生层23、和另一第一绝缘层21。本实施例中，在形成另一衍生层23时对所述另一衍生层23进行处理，以使处理后的另一衍生层23的硬度大于所述第一硬度，具体对所述衍生层23的处理方法与S240和S250相同，使处理后的另一衍生层23的硬度与第一绝缘层21或第二绝缘层22相等或相近。从而使得衍生层23在后续加工的过程中不容易形成缺口，保证了三维存储器件的电性能的稳定性和可靠性，提高三维存储器件的制备良率。
然后对半导体结构100进行蚀刻，请参阅图8，一次性形成贯穿第一绝缘层21、第二绝缘层22和衍生层23，至达衬底10的沟道孔210，并将NAND串220填充于所述沟道孔210中从而形成三维存储器件200。
本申请实施例提供的三维存储器件200的制备方法通过对所述衍生层23进行处理，从而使得处理后的衍生层23的硬度大于所述第一硬度，具体的，处理后的衍生层23的硬度与第一绝缘层21和第二绝缘层22的硬度相等或相近，从而使得衍生层23在后续加工的过程中不容易形成缺口，保证了三维存储器件200的电性能的稳定性和可靠性，提高三维存储器件的制备良率。
请参阅图9，图9为本申请实施例提供的一种半导体结构100的结构示意。半导体结构100包括衬底10和设于所述衬底10上的堆栈层20，所述堆栈层20包括第一绝缘层21、第二绝缘层22和衍生层23，所述第一绝缘层21和所述第二绝缘层22交替设置，所述衍生层23设于所述第二绝缘层22和靠近所述第二绝缘层22并位于所述第二绝缘层22背离所述衬底10方向上的所述第一绝缘层21之间，所述衍生层23的硬度与所述第二绝缘层22的硬度相匹配，其中，所述硬度相匹配至少包括所述衍生层23的硬度与所述第二绝缘层22的硬度相等。从而使得衍生层23在后续加工的过程中不容易形成缺口，保证了三维存储器件的电性能的稳定性和可靠性，提高三维存储器件的制备良率。其他实施例中，所述衍生层23的硬度与所述第二绝缘层22的硬度可相差一定范围，只要刻蚀时，所述衍生层23不会出现缺口等缺陷即可。
本申请还提供了一种三维存储器件，所述三维存储器件可由前述描述的三维存储器件的制备方法制备而成。请参阅图10，图10为本申请实施例提供的一种三维存储器件200的结构示意图。所述三维存储器件200包括上述的半导体结构100、沟道孔210和NAND串220，所述半导体结构100包括衬底10和设于所述衬底10上的堆栈层20，所述堆栈层20包括第一绝缘层21、第二绝缘层22和衍生层23，所述沟道孔210贯穿所述堆栈层20，即，所述沟道孔210贯穿第一绝缘层21、第二绝缘层22和衍生层23，所述NAND串220填充于所述沟道孔210中。本实施例中，衍生层23的硬度与第二绝缘层22或第一绝缘层21的硬度相等或相近，从而不会出现因为衍生层23的硬度不够而形成缺口的现象，使得形成的沟道孔210孔壁平整，以保证三维存储器件200的电性能的稳定性和可靠性，大大提高了三维存储器件200的制备良率。
以上所述是本发明的示例性实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以对其做出若干改进和润饰，这些改进和润饰也视为本发明的保护范围。

Claims (16)

1.一种三维存储器件的制备方法，其特征在于，所述制备方法包括：
提供衬底，其中，所述衬底上形成有第一绝缘层；
在所述第一绝缘层上形成第二绝缘层；
在所述第二绝缘层上形成衍生层，其中，所述衍生层的硬度为第一硬度；以及
对所述衍生层进行处理，处理后的衍生层的硬度为第二硬度，其中，所述第二硬度大于所述第一硬度。
2.如权利要求1所述的制备方法，其特征在于，在所述第二绝缘层上形成衍生层的同时对所述衍生层进行处理。
3.如权利要求1所述的制备方法，其特征在于，在所述衍生层上形成另一第一绝缘层。
4.如权利要求3所述的制备方法，其特征在于，所述“对所述衍生层进行处理”包括：
通过第一工艺对所述衍生层进行处理，所述第一工艺包括加热、等离子体点燃及加入反应气体中的一种或多种。
5.如权利要求4所述的制备方法，其特征在于，所述加热的温度为400～800度。
6.如权利要求4所述的制备方法，其特征在于，所述等离子体的功率为400～1900w。
7.如权利要求4所述的制备方法，其特征在于，所述反应气体为NH3。
8.如权利要求7所述的制备方法，其特征在于，所述反应气体的流率为400～2000sccm。
9.如权利要求5-8任一项所述的制备方法，其特征在于，通过所述第一工艺对所述衍生层处理的时间为1～4秒。
10.如权利要求4所述的制备方法，其特征在于，所述“通过第一工艺对所述衍生层进行处理，所述第一工艺包括加热、等离子体点燃及加入反应气体中的一种或多种”和所述“在所述衍生层上形成另一第一绝缘层”之间，所述制备方法还包括：
通过第二工艺对所述衍生层进行处理，所述第二工艺包括加热。
11.如权利要求10所述的制备方法，其特征在于，所述加热的温度为400～800度。
12.如权利要求11所述的制备方法，其特征在于，通过所述第二工艺对所述衍生层处理的时间为0.5～2秒。
13.如权利要求3所述的制备方法，其特征在于，在所述“在所述衍生层上形成另一第一绝缘层”之后，所述制备方法包括：
在所述另一第一绝缘层上依次形成另一第二绝缘层、另一所述衍生层、和另一第一绝缘层，其中，在形成所述另一衍生层时对所述另一衍生层进行处理，以使处理后的衍生层的硬度大于所述第一硬度；以及
多次重复以上步骤以形成半导体结构。
14.一种半导体结构，其特征在于，包括衬底和设于所述衬底上的堆栈层，所述堆栈层包括第一绝缘层、第二绝缘层和衍生层，所述第一绝缘层和所述第二绝缘层交替设置，所述衍生层设于所述第二绝缘层和靠近所述第二绝缘层并位于所述第二绝缘层背离所述衬底方向上的所述第一绝缘层之间，所述衍生层的硬度与所述第二绝缘层的硬度相等或相近。
15.如权利要求14所述的半导体结构，其特征在于，所述硬度相等或相近至少包括所述衍生层的硬度与所述第二绝缘层的硬度相等。
16.一种三维存储器件，其特征在于，所述三维存储器件包括权利要求14或15所述的半导体结构、沟道孔和NAND串，所述沟道孔贯穿所述堆栈层，所述NAND串填充于所述沟道孔中。
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