KR20080012056A - 반도체 메모리 소자의 유전체막 형성방법 - Google Patents

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Abstract

본 발명은 반도체 메모리 소자의 유전체막 형성 방법에 관한 것으로, 반도체 메모리 소자의 유전체막 형성 공정시 RA-CVD 방식을 이용하여 제1 산화막, 질화막, 제2 산화막을 순차적으로 증착하여 인-시튜 방식으로 한 장비 내에서 유전체막을 증착하여 공정 시간을 단축하고 유전체막의 각 계면에 이물질이 생성되는 감소시켜 소자의 특성을 개선시킬 수 있는 반도체 메모리 소자의 유전체막 제조 방법을 개시한다.
유전체막, 스텝 커버레이지, RA-CVD

Description

반도체 메모리 소자의 유전체막 형성방법{Method for forming dielectric layer of semiconductor memory device}
도 1은 종래 기술에 따른 반도체 메모리 소자의 유전체막을 나타내는 TEM 사진이다.
도 2 및 도 3은 본 발명의 일실시 예에 따른 반도체 메모리 소자의 유전체막 형성방법을 설명하기 위한 소자의 단면도이다.
도 4 및 도 5는 RA-CVD 샤워 헤드의 단면도 및 평면도이다.
<도면의 주요 부분에 대한 설명>
10 : 반도체 기판 11: 터널 산화막
12 : 플로팅 게이트용 도전막 13 : 소자 분리막
14 : 제1 산화막 15 : 질화막
16 : 제2 산화막 17 : ONO 유전체막
본 발명은 반도체 메모리 소자의 유전체막 형성 방법에 관한 것으로, 특히 스텝 커버레이지가 우수한 반도체 메모리 소자의 유전체막 형성 방법에 관한 것이다.
최근 고집적화 되는 반도체 메모리 소자는 집적도 향상을 위하여 소자의 크기를 점차 줄여 가고 있다. 이 중 플래시 메모리 소자의 게이트는 플로팅 게이트와 콘트롤 게이트 사이에 ONO 유전체막을 증착하여 사용하고 있는데 플로팅 게이트간의 스페이스가 점자 찾아지면서 원하는 플로팅 게이트의 표면적을 확보하기 위하여 플로팅 게이트의 높이가 높아져 에스펙트비(Aspect Ratio)가 매우 크게 증가하였다.
일반적으로 ONO 유전체막은 수십장의 웨이퍼가 동시에 증착되는 배치 타입(batch type)의 LP-CVD 방법을 이용하여 증착하였다. 이는 고집적화에 따라 ONO 유전체막의 두께가 얇아지면서 균일한 증착이 점차 어려워지고 있는 일정이다. 특히, LP-CVD 산화막의 경우 스텝 커버레이지(step coverage)가 취약하기 때문에 유전체막 두께를 하향 조절할 경우 한계 두께 이하로의 증착이 어려운 실정이다.
도 1은 종래 기술에 따른 반도체 메모리 소자의 유전체막을 나타내는 TEM 사진이다.
도 1을 참조하면, 유전체 막의 제1 산화막과 제2 산화막의 경우 DCS-HTO를 이용하여 형성하고, 질화막의 LP CVD를 이용하여 증착한 모습이다. 유전체막의 플로팅 게이트 상부와 측면 두께를 측정해 보면 약 84%의 스텝 커버레이지를 가져서 플로팅 게이트의 상부와 측면의 두께 차이가 많이 나는 것을 볼 수 있다. 이는 고 집적 셀의 경우 그 정도가 더욱 심화되고, 소자의 동작속도와 유관하여 더 이상의 두께 감소를 어렵게 하는 원인이 된다.
본 발명이 이루고자 하는 기술적 과제는 반도체 메모리 소자의 유전체막 형성 공정시 RA-CVD 방식을 이용하여 제1 산화막, 질화막, 제2 산화막을 순차적으로 증착하여 인-시튜 방식으로 한 장비 내에서 유전체막을 증착하여 공정 시간을 단축하고 유전체막의 각 계면에 이물질이 생성되는 감소시켜 소자의 특성을 개선시킬 수 있는 반도체 메모리 소자의 유전체막 제조 방법을 제공하는 데 있다.
본 발명의 일실시 예에 따른 반도체 메모리 소자의 유전체막 형성 방법은 반도체 기판 상에 터널 산화막, 플로팅 게이트용 도전막을 순차적으로 형성하는 단계, 및 RA-CVD 방식을 이용한 증착 방식으로 상기 플로팅 게이트용 도전막 상에 제1 산화막, 질화막, 제2 산화막을 순차적으로 적층하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2 내지 도 3은 본 발명의 일실시 예에 따른 반도체 메모리 소자의 유저네막 형성 방법을 설명하기 위한 소자의 단면도이다.
도 2를 참조하면, 반도체 기판(10) 상에 터널 산화막(11) 및 플로팅 게이트용 도전막(12)을 순차적으로 적층한 후, 소정 영역을 식각하는 식각 공정을 진행하여 플로팅 게이트용 도전막(12), 터널 산호막(11), 및 반도체 기판을 소정 깊이로 식각하여 ISO 트렌치를 형성한다. 그 후, ISO 트렌치 내에만 잔류하도록 절연막을 매립하여 소자 분리막(13)을 형성한다.
도 3을 참조하면, 전처리 세정 공정을 진행하여 플로팅 게이트용 도전막(12) 표면에 형성된 자연 산화막을 제거한다. 세정 공정은 묽은 BOE 용액 또는 묽은 HF 용액을 사용하는 것이 바람직하다.
그 후, 전체 구조 상에 제1 산화막(14), 질화막(15), 및 제2 산화막(16)을 순차적으로 적층하여 ONO 유전체막(17)을 형성한다. 이때 유전체막(17) 형성 공정은 RA(Radical Assisted)-CVD 방식으로 실시하는 것이 바람직하다. RA-CVD 방식은 싱글 챔버 방식으로 원격 플라즈마 CVD 기술과 샤워 헤드 CVD 기술의 장점을 접목시킨 기술로서, 저온에서도 플라즈마에 의해 반응 기체가 레디컬 형태로 생성되어 뛰어난 반응성을 가지게 된다.
이를 좀더 상세히 설명하면 다음과 같다.
도 4 및 도 5는 RA-CVD 샤워 헤드의 단면도 및 평면도이다.
도 4 및 도 5를 참조하면, RA-CVD 샤워 헤드는 소스 기체와 반응기 체(radical)가 서로 다른 홀을 통해 웨이퍼 표면에 균일하게 분사되도록 구성되어 있다. 이동안, 웨이퍼는 챔버 위에서 회전하여 웨이퍼 중앙과 끝단에서 소스와 반응기체가 균일하게 반응할 수 있도록 한다. 이로써, 균일도(uniformity)와 스텝 커버레이지가 우수하고, 기존 LP CVD 방식의 산화막보다 막질이 우수하며 높은 증착률을 갖는 ONO 유전체막(17)을 형성할 수 있다. 또한 상술한 방식은 인-시튜(in-situ) 방식으로 한 장비 내에서 제1 산화막(14), 질화막(15), 및 제2 산화막(16)을 모두 증착할 수 있으므로 후속 공정으로의 전화 과정에서 시간 지체에 의한 각 계면에 생성되는 이물질의 발생을 감소시킬 수 있다.
ONO 유전체막(17)의 공정 조건을 살펴보면 다음과 같다.
제1 산화막(14) 및 제2 산화막(16)은 550℃~650℃의 온도범위와 1~2 torr의 분위기에서 SiH4와 N2O 가스를 이용하여 형성한다. 이때, SiH4/N2O 가스 플로우는 10/8000~20/8000 sccm으로 하고, N2O 가스는 150~200W의 마이크로 웨이브를 이용한 플라즈마에 의한 레디컬 형태로 한다.
질화막(15)은 550℃~650℃의 온도범위와 1~2 torr의 분위기에서 SiH2Cl2와 NH3 가스를 이용하여 형성한다. 이때, SiH2Cl2/NH3 가스 플로우는 40/1600~80/1600 sccm으로 하고, NH3 가스는 50~100W의 마이크로 웨이브를 이용한 플라즈마에 의한 레디컬 형태로 한다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
본 발명의 일실시 예에 따르면, 반도체 메모리 소자의 유전체막 형성 공정시 RA-CVD 방식을 이용하여 제1 산화막, 질화막, 제2 산화막을 순차적으로 증착하여 인-시튜 방식으로 한 장비 내에서 유전체막을 증착하여 공정 시간을 단축하고 유전체막의 각 계면에 이물질이 생성되는 감소시켜 소자의 특성을 개선시킬 수 있다.

Claims (8)

  1. 반도체 기판 상에 터널 산화막, 플로팅 게이트용 도전막을 순차적으로 형성하는 단계; 및
    반응 가스를 레디컬 형태로 생성하는 RA-CVD 방식을 이용한 증착 방식으로 상기 플로팅 게이트용 도전막 상에 제1 산화막, 질화막, 제2 산화막을 순차적으로 증착하여 ONO 유전체막을 형성하는 단계를 포함하는 반도체 메모리 소자의 유전체막 형성 방법.
  2. 제 1 항에 있어서,
    상기 RA-CVD 방식은 상기 제1 산화막, 상기 질화막, 및 상기 제2 산화막을 인-시튜 방식으로 형성하는 반도체 메모리 소자의 유전체막 형성 방법.
  3. 제 1 항에 있어서,
    상기 제1 산화막, 상기 질화막, 및 상기 제2 산화막은 550℃~650℃의 온도범위와 1~2 torr의 분위기에서 형성하는 반도체 메모리 소자의 유전체막 형성 방법.
  4. 제 1 항에 있어서, 상기 제1 산화막 및 상기 제2 산화막은 소스 가스로 SiH4와 상기 반응 가스로 N2O 가스를 이용하여 형성하는 반도체 메모리 소자의 유전체막 형성 방법.
  5. 제 4 항에 있어서,
    상기 SiH4/N2O 가스 플로우는 10/8000~20/8000 sccm으로 하고, 상기 N2O 가스는 150~200W의 마이크로 웨이브를 이용한 플라즈마에 의해 레디컬 형태로 하는 반도체 메모리 소자의 유전체막 형성 방법.
  6. 제 1 항에 있어서,
    상기 질화막은 소스 가스로 SiH2Cl2와 상기 반응 가스로 NH3 가스를 이용하여 형성하는 반도체 메모리 소자의 유전체막 형성 방법.
  7. 제 6 항에 있어서,
    상기 SiH2Cl2/NH3 가스 플로우는 40/1600~80/1600 sccm으로 하고, 상기 NH3 가스는 50~100W의 마이크로 웨이브를 이용한 플라즈마에 의해 레디컬 형태로 하는 반도체 메모리 소자의 유전체막 형성 방법.
  8. 제 1 항에 있어서, 상기 플로팅 게이트용 도전막 형성 단계 이후 상기 ONO 유전체막을 형성하는 단계 이전에,
    상기 플로팅 게이트용 도전막 표면에 생성되는 자연 산화막을 제거하는 전처리 세정 공정을 실시하는 반도체 메모리 소자의 유전체막 형성 방법.
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US9214381B2 (en) 2013-03-12 2015-12-15 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same

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