CN110010617A - 一种三维存储器及其制备方法 - Google Patents

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CN110010617A CN201910239374.1A CN201910239374A CN110010617A CN 110010617 A CN110010617 A CN 110010617A CN 201910239374 A CN201910239374 A CN 201910239374A CN 110010617 A CN110010617 A CN 110010617A
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    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
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    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Abstract

本发明公开了一种三维存储器及其制备方法，所述三维存储器包括：堆叠结构以及贯穿所述堆叠结构的沟道通孔；其中，所述堆叠结构，包括若干交替层叠的存储单元以及层间介质层；所述存储单元包括沿所述沟道通孔的径向由内向外依次设置的存储器层以及栅极层。

Description

一种三维存储器及其制备方法
技术领域
本发明涉及存储器件技术领域，尤其涉及一种三维存储器及其制备方法。
背景技术
存储器(Memory)是现代信息技术中用于保存信息的记忆设备。随着各类电子设备对集成度和数据存储密度的需求的不断提高，普通的二维存储器件越来越难以满足要求，在这种情况下，三维(3D)存储器应运而生。
三维存储器由于具有较高的存储密度、可控的生产成本、合适的编擦速度及保持特性，已经成为非易失存储市场中的主流产品。在三维存储器中，存储器层起到控制存储器电荷存储的功能，是器件完成存储功能的关键结构。现阶段，存储器层常用结构是阻挡层-俘获层-隧穿层，且通常沿沟道通孔侧壁依次沉积形成。然而，随着市场对存储密度的更高要求，三维存储器堆叠结构的层数不断增多，堆叠结构中单层厚度不断减薄，现有存储器层结构的循环(cycling)及保持(retention)特性越来越难以满足要求，编程时的耦合(coupling)效应出现恶化。
发明内容
有鉴于此，本发明的主要目的在于提供一种三维存储器及其制备方法。
为达到上述目的，本发明的技术方案是这样实现的：
本发明实施例提供了一种三维存储器，包括：堆叠结构以及贯穿所述堆叠结构的沟道通孔；其中，
所述堆叠结构，包括若干交替层叠的存储单元以及层间介质层；所述存储单元包括沿所述沟道通孔的径向由内向外依次设置的存储器层以及栅极层。
上述方案中，所述存储器层包括远离所述沟道通孔一侧的阻挡层，所述阻挡层形成在距离所述沟道通孔内壁20-50nm的位置处。
上述方案中，所述存储器层包括远离所述沟道通孔一侧的阻挡层，所述阻挡层为氧化层并通过氧化工艺而得到。
上述方案中，所述存储器层包括靠近所述沟道通孔一侧的隧穿层以及俘获层，所述隧穿层以及所述俘获层沿所述沟道通孔的径向由内向外依次设置；所述隧穿层以及所述俘获层是通过对俘获材料层进行部分氧化得到，其中，所述俘获材料层被氧化部分形成所述隧穿层，所述俘获材料层未被氧化部分形成所述俘获层。
上述方案中，还包括：沟道层，所述沟道层位于所述沟道通孔的内壁，与所述存储器层相接触。
本发明实施例还提供了一种三维存储器的制备方法，所述方法包括以下步骤：
形成叠层结构，所述叠层结构包括若干交替层叠的牺牲层以及层间介质层；
形成贯穿所述叠层结构的沟道通孔；
去除所述牺牲层朝向所述沟道通孔的部分以形成沟槽；
在所述沟槽内形成存储器层。
上述方案中，所述沟槽的深度为距所述沟道通孔内壁20-50nm。
上述方案中，所述存储器层包括远离所述沟道通孔一侧的阻挡层，所述阻挡层的形成步骤包括：
从所述沟槽底部对剩余的所述牺牲层进行部分氧化，所述牺牲层被氧化部分形成所述存储器层中的所述阻挡层。
上述方案中，所述存储器层包括靠近所述沟道通孔一侧的隧穿层以及俘获层，所述隧穿层以及所述俘获层沿所述沟道通孔的径向由内向外依次设置；所述隧穿层以及所述俘获层的形成步骤包括：
在所述沟槽内形成俘获材料层，对所述俘获材料层进行部分氧化，其中，所述俘获材料层被氧化部分形成所述隧穿层，所述俘获材料层未被氧化部分形成所述俘获层。
上述方案中，所述方法还包括：在所述沟道通孔的内壁形成沟道层，所述沟道层与所述存储器层相接触。
本发明实施例所提供的三维存储器及其制备方法，所述三维存储器包括：堆叠结构以及贯穿所述堆叠结构的沟道通孔；其中，所述堆叠结构，包括若干交替层叠的存储单元以及层间介质层；所述存储单元包括沿所述沟道通孔的径向由内向外依次设置的存储器层以及栅极层。如此，所述存储单元的存储器层与栅极层一一对应，各存储器层由层间介质层间隔，提高了器件的保持特性，改善了器件编程时的耦合效应；该结构为提高存储器层膜层质量提供了条件，有助于改善器件疲劳特性和低场编程特性。
附图说明
图1为相关技术中三维存储器结构剖面示意图；
图2为相关技术中三维存储器完成栅极层填充后的局部结构剖面放大示意图；
图3为本发明实施例提供的三维存储器结构剖面示意图；
图4为本发明实施例提供的三维存储器的制备方法的流程示意图；
图5至图12为本发明实施例提供的三维存储器的制备过程中的器件结构剖面示意图。
附图标记说明：
10、20-半导体衬底；
11、21-叠层结构；211-牺牲层；212-层间介质层；
21’-堆叠结构；
12、22-存储器层；121、221-阻挡层；122、222-俘获层；123、223-隧穿层；
222’-俘获材料层；
13、23-沟道层；
24-栅极结构；241-高k介质层；142、242-栅极层。
具体实施方式
下面将参照附图更详细地描述本发明公开的示例性实施方式。虽然附图中显示了本发明的示例性实施方式，然而应当理解，可以以各种形式实现本发明，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本发明，并且能够将本发明公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本发明必然存在第一元件、部件、区、层或部分。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
图1为相关技术中三维存储器结构剖面示意图。
如图所示，三维存储器包括：半导体衬底10；叠层结构11，形成在所述半导体衬底10上；沟道通孔CH，通过刻蚀工艺形成，所述沟道通孔CH贯穿所述叠层结构11，并暴露所述半导体衬底10；在沟道通孔CH内形成有存储器层12以及沟道层13，其中，所述存储器层12包括沿所述沟道通孔CH径向由外向内依次形成的阻挡层121、俘获层122、隧穿层123。所述存储器层12沿所述沟道通孔CH的轴向方向延伸，是一个连续完整的层结构；阻挡层121、俘获层122、隧穿层123通过CVD或ALD工艺依次沉积形成。
接下来，参考图2。在三维存储器完成栅极层填充后，各栅极层142对应存储器层12上的不同区域，从而，各存储单元使用存储器层12上的不同区域进行电荷存储。然而，随着市场对存储密度要求的不断提高，三维存储器堆叠结构层数不断增多，为了减少应力影响并控制工艺成本，堆叠结构中单层厚度随之不断减薄。由此，导致了以下问题出现：
1、堆叠结构垂直方向上每个存储单元间距缩短，则临近不同编擦状态下的各存储单元间相互影响增强，电子在俘获层122内沿沟道方向扩散(spreading)现象更明显(如图中箭头①方向所示)，导致三维存储器保持特性降低；
2、编程时，栅极层142边缘电场会对栅极层层间位置处对应的存储器层施加影响，使层间位置处对应的俘获层122也有电子存入(如图中箭头②方向所示)，从而恶化编程时的耦合效应；
3、由于阻挡层121、俘获层122、隧穿层123是通过CVD或ALD等沉积工艺形成的，缺陷较多，膜层质量难以保证，影响了器件的保持特性以及使用稳定性；
4、由于隧穿层123和俘获层122是通过两步法沉积形成的，二者界面处会产生大量缺陷，且俘获层122中的N元素会在工艺间隙逃逸，造成界面陷阱(interface trap)较高，进一步影响器件的循环及保持效果。
相关技术中，降低器件横向扩散(lateral spreading)的方法主要是通过增强俘获层的电子俘获能力，或者减少存储器层各层间界面态影响，但这些方法均不能避免扩散现象的发生，还会影响到器件其他特性。而针对耦合问题，本领域现阶段主要是通过调整层间介质层凹陷(recess)来调整边缘电场分布，从而减少非存储区电荷隧穿；然而，编程时的耦合效应仍然有待进一步改善。
基于此，本发明实施例提供了一种三维存储器；具体请参见图3。如图所示，所述三维存储器包括：堆叠结构21’以及贯穿所述堆叠结构21’的沟道通孔CH；其中，所述堆叠结构21’，包括若干交替层叠的存储单元以及层间介质层212；所述存储单元包括沿所述沟道通孔CH的径向由内向外依次设置的存储器层22以及栅极层242。
本发明实施例还提供了一种三维存储器的制备方法；具体请参见附图4。如图所示，所述方法包括以下步骤：
步骤101、形成叠层结构，所述叠层结构包括若干交替层叠的牺牲层以及层间介质层；
步骤102、形成贯穿所述叠层结构的沟道通孔；
步骤103、去除所述牺牲层朝向所述沟道通孔的部分以形成沟槽；
步骤104、在所述沟槽内形成存储器层。
本发明实施例提供的三维存储器及其制备方法，各存储单元的存储器层均形成在牺牲层朝向沟道通孔的沟槽内，从而与最终填充的栅极层一一对应，各存储器层由层间介质层间隔，成为若干独立的存储器层结构，如此，提高了器件的保持特性，改善了器件编程时的耦合效应；为提高存储器层膜层质量提供了条件，有助于改善器件疲劳特性和低场编程特性。
下面，结合图5至图12中三维存储器的制备过程中的器件结构剖面示意图，对本发明实施例提供的三维存储器及其制备方法再作进一步详细的说明。
首先，请参考图5。
在本发明一实施例中，所述三维存储器还包括半导体衬底20。所述半导体衬底20可以包括至少一个单质半导体材料(例如为硅(Si)衬底、锗(Ge)衬底)、至少一个III-V化合物半导体材料、至少一个II-VI化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料。
执行步骤101，形成叠层结构21，所述叠层结构21包括若干交替层叠的牺牲层211以及层间介质层212。在一实施例中，所述叠层结构21形成在所述半导体衬底20上；所述牺牲层211以及所述层间介质层212沿第一方向交替层叠，所述第一方向例如为与所述半导体衬底20垂直的方向。这里，所述牺牲层211例如为伪栅极层，其材料包括但不限于硅氮化物；所述层间介质层212为后续工艺在所述牺牲层211位置处形成的存储单元之间的绝缘隔离层，其材料包括但不限于硅氧化物、硅氮化物层、硅氮氧化物以及其它高介电常数(高k)介质层。本实施例中，所述牺牲层211可以由氮化硅(SiN)形成，所述层间介质层212可以由氧化硅(SiO2)形成，从而形成的叠层结构21为NO叠层。牺牲层211以及层间介质层212可以利用化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺或原子层沉积(ALD)工艺形成；其中，牺牲层211以及层间介质层212可以具有彼此相同的厚度，也可以具有彼此不同的厚度。
然后，继续参考图5，执行步骤102，形成贯穿所述叠层结构21的沟道通孔CH。所述沟道通孔CH可以通过干法刻蚀工艺形成。在一实施例中，所述CH沿垂直所述半导体衬底20/所述叠层结构21的第一方向延伸。
在一可选实施例中，在所述沟道通孔CH的底部、所述半导体衬底20上，形成外延层(SEG)。所述外延层可以通过选择性外延生长单晶硅而形成，并且所述外延层可以作为下选择管沟道。
接下来，请参考图6。
执行步骤103，去除所述牺牲层211朝向所述沟道通孔CH的部分以形成沟槽。在该步骤中，例如从沟道通孔CH内去除所述牺牲层211的部分，以形成所述沟槽；所述沟槽用于在其内部形成存储器层。在一实施例中，可以采用刻蚀工艺来去除所述牺牲层211的部分；该刻蚀工艺例如为湿法刻蚀工艺。可以理解地，所述叠层结构21中的所述层间介质层212可以在该步骤中少量损失。
在一实施例中，所述沟槽的深度例如为距所述沟道通孔CH内壁20-50nm。
接下来，执行步骤104，在所述沟槽内形成存储器层。图7至图10示出了所述存储器层形成步骤的一种可选方式。
在本实施例中，所述存储器层22可以包括沿所述沟道通孔CH径向由外向内依次设置的阻挡层221、俘获层222、隧穿层223(如图10所示)。由于所述存储器层22形成在由层间介质层212间隔的凹槽内，因此所述三维存储器包括与层间介质层212交替层叠的多个存储器层22，每一存储器层22位于相邻两层间介质层212之间。可以理解地，所述存储器层是三维存储器中完成电荷存储的结构，多个独立的存储器层分别与多个栅极层一一对应，从而形成多个存储单元；每一存储单元中，由栅极层控制，在与其对应的存储器层中存入或释放电荷。
在本发明各实施例中，所述沟道通孔CH径向具体为与所述第一方向垂直的第二方向。
请参考图7。在一实施例中，所述存储器层22包括远离所述沟道通孔CH一侧的阻挡层221，所述阻挡层221为氧化层并通过氧化工艺而得到。具体地，在去除部分所述牺牲层211形成所述沟槽后，从所述沟槽底部对剩余的所述牺牲层211进行部分氧化，所述牺牲层211被氧化部分形成所述存储器层22中的所述阻挡层221。
从所述沟槽底部进行氧化具体可以为从所述CH内进行氧化。所述部分氧化具体可以为使所述牺牲层211在朝向所述CH的一侧形成为具有第一氧化厚度的所述阻挡层221。
可以理解地，对于相关技术中采用沉积工艺形成的阻挡层121，由于气源选择及工艺特性，采用这类方法形成的阻挡层121中缺陷较多，降低了三维存储器的保持特性以及使用稳定性。而本申请实施例采用氧化工艺形成阻挡层221，膜层质量更优，层内缺陷(filminner trap)更少，有助于改善器件的保持特性以及使用稳定性。
在一具体实施例中，所述氧化工艺为高温热氧化工艺；在一优选实施例中，所述氧化工艺为原位蒸汽产生(In-Situ Steam Generation，ISSG)工艺。氧化形成的所述阻挡层221例如为SiO2层；所述牺牲层211可以为SiN层，并通过对所述沟槽暴露的SiN牺牲层211氧化而得到SiO2阻挡层221。所述阻挡层221形成在距离所述沟道通孔CH内壁20-50nm的位置处。
请参考图8。在一实施例中，形成所述存储器层22的步骤还包括：在所述沟槽内填充俘获材料层222’。所述俘获材料层222’例如由SiN，SiON，Al2O3等HK介质材料构成，或者由上述材料的复合层构成；并可以通过ALD工艺、CVD工艺或其他合适的沉积工艺得到。
为了完全填充所述沟槽，所述俘获材料层222’可以部分形成在沟道通孔CH的内壁上。此时，所述方法还包括：沿所述沟道通孔CH方向去除形成在所述沟道通孔CH内壁上的部分俘获材料层222’，以使所述俘获材料层222’仅位于所述沟槽内。也就是说，最终形成的俘获材料层222’由所述层间介质层212间隔开，每一存储器层具有与之对应的俘获材料层222’；所述俘获材料层222’的外壁与所述沟道通孔CH的内壁对齐。形成的具体结构可以如图9所示。
所述去除形成在CH内壁上的部分俘获材料层222’例如通过干法刻蚀工艺完成。
接下来，请参考图10。对所述俘获材料层222’进行部分氧化，其中，所述俘获材料层222’被氧化部分形成所述隧穿层223，所述俘获材料层222’未被氧化部分形成所述俘获层222。如此，形成了靠近所述沟道通孔CH一侧的隧穿层223以及俘获层222，所述隧穿层223以及所述俘获层222沿所述沟道通孔CH的径向由内向外依次设置；所述隧穿层223以及所述俘获层222是通过对俘获材料层222’进行部分氧化得到。
对所述俘获材料层222’进行部分氧化具体可以为从所述CH内对暴露的所述俘获材料层222’进行氧化。所述部分氧化具体可以为使所述俘获材料层222’在朝向所述CH的一侧形成为具有第二氧化厚度的所述隧穿层223。
可以理解地，相比于相关技术中采用两步沉积工艺依次形成俘获层122以及隧穿层123，本申请实施例一方面，采用氧化工艺形成隧穿层223，得到的所述隧穿层223膜层质量更优，层内缺陷更少，有助于改善器件的保持特性以及使用稳定性；另一方面，俘获层222和隧穿层223由一次沉积的俘获材料层222’形成，最终得到的所述俘获层222和所述隧穿层223之间是连续结构，不存在明显的界面，减少了二者界面间的寄生电荷，界面缺陷较少，进一步改善了器件的疲劳特性和保持特性。
在一具体实施例中，所述氧化工艺为高温热氧化工艺；在一优选实施例中，所述氧化工艺为原位蒸汽产生(In-Situ Steam Generation，ISSG)工艺。氧化形成的所述隧穿层223例如为SiON层或者SiO2层。其中，当所述隧穿层223形成为SiON层时，所述隧穿层223与所述俘获层222相比，具有低N含量的部分为所述隧穿层223，而具有高N含量的部分为所述俘获层222。
在一实施例中，所述俘获材料层222’可以为SiN层，从而通过对CH一侧暴露的SiN俘获材料层222’氧化而得到所述隧穿层223；在该实施例中，所述隧穿层223可以是梯度氧化的，具体来说，可以沿CH的径向由内向外氧化强度逐渐降低。在另一实施例中，所述俘获材料层222’还可以为SiN/SiON复合层，通过沉积SiN/SiON复合层获得N含量多梯度分布的俘获材料层222’，进一步在氧化工艺中降低CH一侧的隧穿层223内的N含量，形成包括能带工程隧穿子部分的隧穿层；在该实施例中，氧化后可以获得N含量非均匀变化的隧穿层223，并且俘获层222内也可以保留复合层结构。换言之，在本发明实施例中，所述俘获层222例如为SiN层或者SiN与SiON的多层复合结构。
接下来，在一优选实施例中，所述方法还可以包括高温退火步骤。高温退火可以平衡所述隧穿层223与所述俘获层222内的N元素分布，减少缺陷，从而提高器件的编程和擦写性能。
接下来，请参考图11。所述方法还包括：在所述沟道通孔CH的内壁形成沟道层23，所述沟道层23与所述存储器层22相接触。所述沟道层23为所述三维存储器提供载流子移动的通道。
接下来，请参考图12。在完成沟道通孔CH内各结构层填充后，所述方法还包括：将叠层结构21中剩余的牺牲层211置换为栅极层242，至少其中之一所述栅极层242与至少其中之一所述存储器层22一一对应，从而构成若干存储单元，最终形成了由存储单元和层间介质层212相互交替层叠的堆叠结构21’。如此，形成的器件结构如图3所示。
在一实施例中，所述方法具体包括：去除所述叠层结构21中剩余的所述牺牲层211以形成栅极沟槽，在所述栅极沟槽内完成栅极结构24填充。所述栅极结构24中主要结构为栅极层242；在一些实施例中，所述栅极结构24还可以包括在所述栅极沟槽中沉积的一层高k介质层241；进一步地，所述栅极结构24还可以包括在所述高k介质层241内沉积的金属阻挡层(图中未示出)；最后，采用栅极金属材料填充所述栅极沟槽，形成所述栅极层242。所述栅极层242的材料(栅极金属材料)具体为电极材料，例如钨、镍或者钨镍合金等。所述高k介质层241、所述金属阻挡层、所述栅极层242可以通过在栅线隔槽/阵列共源极通孔(图中未示出)中使用CVD或ALD工艺沉积形成。
三维存储器的其他细节，例如字线连接区、周边互连等，并非本发明的重点，在此不再展开描述。
在本发明的上下文中，三维存储器可以为3D闪存，例如3D NAND闪存。
综上所述，本发明实施例提供的三维存储器及其制备方法，所述存储单元的存储器层与栅极层一一对应，各存储器层为独立结构并由层间介质层隔绝开，阻止了载流子向其他存储单元的扩散，并且由于栅极层层间位置处没有对应的存储器层结构，避免了层间位置处的电荷存储，提高了器件的保持特性，改善了器件编程时的耦合效应；该结构为提高存储器层膜层质量提供了条件，有助于改善器件疲劳特性和低场编程特性；所述存储器层内的阻挡层及隧穿层采用氧化工艺形成，膜层质量更优，层内缺陷更少，有助于改善器件的保持特性以及使用稳定性；俘获层及隧穿层由一次沉积的俘获材料层经氧化工艺形成，最终得到的所述俘获层和所述隧穿层之间是连续结构，不存在明显的界面，减少了二者界面间的寄生电荷，界面缺陷较少，进一步改善了器件的疲劳特性和保持特性。
需要说明的是，本发明提供的三维存储器实施例与三维存储器的制备方法实施例属于同一构思；各实施例所记载的技术方案中各技术特征之间，在不冲突的情况下，可以任意组合。但需要进一步说明的是，本发明实施例提供的三维存储器，其各技术特征组合已经可以解决本发明所要解决的技术问题；因而，本发明实施例所提供的三维存储器可以不受本发明实施例提供的三维存储器的制备方法的限制，任何能够形成本发明实施例所提供的三维存储器结构的制备方法所制备的三维存储器均在本发明保护的范围之内。
以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种三维存储器，其特征在于，包括：堆叠结构以及贯穿所述堆叠结构的沟道通孔；其中，
所述堆叠结构，包括若干交替层叠的存储单元以及层间介质层；所述存储单元包括沿所述沟道通孔的径向由内向外依次设置的存储器层以及栅极层。
2.根据权利要求1所述的三维存储器，其特征在于，所述存储器层包括远离所述沟道通孔一侧的阻挡层，所述阻挡层形成在距离所述沟道通孔内壁20-50nm的位置处。
3.根据权利要求1所述的三维存储器，其特征在于，所述存储器层包括远离所述沟道通孔一侧的阻挡层，所述阻挡层为氧化层并通过氧化工艺而得到。
4.根据权利要求1所述的三维存储器，其特征在于，所述存储器层包括靠近所述沟道通孔一侧的隧穿层以及俘获层，所述隧穿层以及所述俘获层沿所述沟道通孔的径向由内向外依次设置；所述隧穿层以及所述俘获层是通过对俘获材料层进行部分氧化得到，其中，所述俘获材料层被氧化部分形成所述隧穿层，所述俘获材料层未被氧化部分形成所述俘获层。
5.根据权利要求1所述的三维存储器，其特征在于，还包括：沟道层，
所述沟道层位于所述沟道通孔的内壁，与所述存储器层相接触。
6.一种三维存储器的制备方法，其特征在于，所述方法包括以下步骤：
形成叠层结构，所述叠层结构包括若干交替层叠的牺牲层以及层间介质层；
形成贯穿所述叠层结构的沟道通孔；
去除所述牺牲层朝向所述沟道通孔的部分以形成沟槽；
在所述沟槽内形成存储器层。
7.根据权利要求6所述的方法，其特征在于，所述沟槽的深度为距所述沟道通孔内壁20-50nm。
8.根据权利要求6所述的方法，其特征在于，所述存储器层包括远离所述沟道通孔一侧的阻挡层，所述阻挡层的形成步骤包括：
从所述沟槽底部对剩余的所述牺牲层进行部分氧化，所述牺牲层被氧化部分形成所述存储器层中的所述阻挡层。
9.根据权利要求6所述的方法，其特征在于，所述存储器层包括靠近所述沟道通孔一侧的隧穿层以及俘获层，所述隧穿层以及所述俘获层沿所述沟道通孔的径向由内向外依次设置；所述隧穿层以及所述俘获层的形成步骤包括：
在所述沟槽内形成俘获材料层，对所述俘获材料层进行部分氧化，其中，所述俘获材料层被氧化部分形成所述隧穿层，所述俘获材料层未被氧化部分形成所述俘获层。
10.根据权利要求6所述的方法，其特征在于，所述方法还包括：
在所述沟道通孔的内壁形成沟道层，所述沟道层与所述存储器层相接触。
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