CN110473876A - 一种三维存储器及其制备方法 - Google Patents

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Abstract

本发明实施例公开了一种三维存储器，包括：堆叠结构，以及至少一个贯穿所述堆叠结构的通孔；所述三维存储器还包括沟道层以及源极，所述沟道层以及所述源极共同设置于所述通孔内。此外，本发明实施例还公开了一种三维存储器的制备方法。

Description

一种三维存储器及其制备方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种三维存储器及其制备方法。
背景技术
三维NAND存储器是目前非易失存储器的主流结构。作为一种典型的垂直沟道式三维NAND存储器，通常包括衬底以及位于衬底上的堆叠结构，在所述堆叠结构内形成贯穿堆叠结构的多个沟道通孔(Channel Hole，CH)，以及规律性分布在所述多个CH之间的栅缝隙(Gate Line Slit，GLS)；在所述CH内形成有沟道层，沟道层顶部设置存储器的漏极并与位线连接；在GLS内形成有所述三维存储器的阵列共源极(Array common source，ACS)，具体地，在GLS底部形成有源极掺杂区(存储器的源极)，所述源极掺杂区与所述沟道层可以通过衬底导通，在所述源极掺杂区上设置有源极金属电极；如此，形成了完整的电流通路。例如，在执行读操作时，位线加正压，电流从漏极进入，经沟道层，衬底，源极掺杂区，从源极金属电极流出。
然而，由于一个GLS往往对应着多个CH，各CH与GLS之间的距离有近有远，靠近GLS的沟道通孔(outer hole)中电流通路要短于远离GLS的沟道通孔(inner hole)的电流通路，这一差异会导致两种沟道通孔中存储单元的阈值电压(cell Vt)存在差异。此外，GLS作为形成在堆叠结构上的沟槽，其存在占据了很大的存储区面积，对存储密度的进一步提高产生了一定的阻碍。
发明内容
有鉴于此，本发明的主要目的在于提供一种三维存储器及其制备方法。
为达到上述目的，本发明的技术方案是这样实现的：
本发明实施例提供了一种三维存储器，包括：堆叠结构，以及至少一个贯穿所述堆叠结构的通孔；
所述三维存储器还包括沟道层以及源极，所述沟道层以及所述源极共同设置于所述通孔内。
上述方案中，所述沟道层沿所述通孔的轴向设置，并在所述通孔的底部与所述源极导电连接。
上述方案中，所述三维存储器还包括源极金属电极；
所述源极金属电极位于所述通孔内，与所述源极导电连接；
所述源极金属电极与所述沟道层通过隔离层隔开。
上述方案中，所述堆叠结构包括若干间隔堆叠的栅极层；
在所述通孔内还设置有存储层，所述存储层沿所述通孔的轴向设置，并位于所述沟道层与所述若干间隔堆叠的栅极层之间。
上述方案中，在所述通孔内还设置有下选择管沟道层；
所述沟道层与所述源极分别与所述下选择管沟道层接触。
本发明实施例还提供了一种三维存储器的制备方法，所述方法包括以下步骤：
提供堆叠结构，所述堆叠结构内具有至少一个贯穿所述堆叠结构的通孔；
在所述通孔内形成所述三维存储器的沟道层以及源极。
上述方案中，所述沟道层沿所述通孔的轴向设置，并在所述通孔的底部与所述源极导电连接。
上述方案中，所述在所述通孔内形成所述三维存储器的沟道层以及源极，包括：
在所述通孔内形成所述沟道层；
在所述沟道层上形成隔离层；
刻蚀所述隔离层，以暴露出所述沟道层底部的部分区域；
在所述通孔内形成所述源极，所述源极与所述沟道层底部的被暴露的部分区域导电连接；
所述方法还包括：在所述通孔内的所述源极上形成源极金属电极，所述源极金属电极与所述源极导电连接，与所述沟道层通过所述隔离层隔开。
上述方案中，所述堆叠结构包括若干间隔堆叠的栅极层；
在形成所述沟道层前，所述方法还包括：在所述通孔内形成存储层，所述存储层沿所述通孔的轴向设置；
所述沟道层形成在所述存储层上，以使所述存储层位于所述沟道层与所述若干间隔堆叠的栅极层之间。
上述方案中，在形成所述沟道层前，所述方法还包括：在所述通孔底部形成下选择管沟道层；
所述沟道层与所述源极分别形成在所述下选择管沟道层上，分别与所述下选择管沟道层接触。
本发明实施例所提供的三维存储器及其制备方法，其中，所述三维存储器包括：堆叠结构，以及至少一个贯穿所述堆叠结构的通孔；所述三维存储器还包括沟道层以及源极，所述沟道层以及所述源极共同设置于所述通孔内。如此，直接在每一通孔内形成沟道层以及源极，从而形成了完整的电路通路，避免了各沟道通孔内沟道层与阵列共源极距离不同导致的存储单元阈值电压差异的问题；此外，无需在堆叠结构上形成栅缝隙，增大了三维存储器存储区的可用面积，有利于进一步提高存储密度。
附图说明
图1为相关技术中三维存储器结构剖面示意图；
图2为相关技术中三维存储器栅缝隙与沟道通孔的排列结构俯视图；
图3为本发明实施例提供的三维存储器结构剖面示意图；
图4为本发明实施例提供的三维存储器的制备方法的流程示意图；
图5a至图5j为本发明实施例提供的三维存储器的制备过程中的器件结构剖面示意图。
附图标记说明：
10、20-衬底；
11、21-堆叠结构；211-介质层；212-栅极层；
12、22-下选择管沟道层；
13-存储层；231-阻挡层；232-存储层；233-隧穿层；
24-保护层；
15、25-沟道层；
26-隔离层；
17、27-源极掺杂区/源极；
18、28-源极金属电极。
具体实施方式
下面将参照附图更详细地描述本发明公开的示例性实施方式。虽然附图中显示了本发明的示例性实施方式，然而应当理解，可以以各种形式实现本发明，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本发明，并且能够将本发明公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本发明必然存在第一元件、部件、区、层或部分。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
图1为相关技术中三维存储器结构剖面示意图。如图所示，该三维存储器是一种典型的垂直沟道式三维NAND存储器，包括衬底10以及位于衬底10上的堆叠结构11，在所述堆叠结构11内具有多个贯穿堆叠结构11的CH，在CH内形成有下选择管沟道层12，在所述下选择管沟道层12上形成有存储层13以及沟道层15，沟道层15由位线引出；在多个CH之间还形成有GLS，在GLS内形成有所述三维存储器的阵列共源极，具体包括源极掺杂区17以及设置在所述源极掺杂区17上的源极金属电极18。在实际应用中，电流的流通路径为：沟道层15-下选择管沟道层12-衬底10-源极掺杂区17-源极金属电极18。
图2为相关技术中三维存储器栅缝隙与沟道通孔的排列结构俯视图。如图所示，在相关技术的三维存储器结构中，一个GLS对应着多个CH，各CH与GLS之间的距离有近有远，靠近GLS的沟道通孔中电流通路要短于远离GLS的沟道通孔的电流通路，这一差异会导致两种沟道通孔中存储单元的阈值电压存在差异。此外，GLS作为形成在堆叠结构上的沟槽，其存在占据了很大的存储区面积，对存储密度的进一步提高产生了一定的阻碍。
基于此，本发明实施例提供了一种三维存储器；具体请参见图3。如图所示，所述三维存储器，包括：堆叠结构21，以及至少一个贯穿所述堆叠结构21的通孔30；所述三维存储器还包括沟道层25以及源极27，所述沟道层25以及所述源极27共同设置于所述通孔30内。
本发明实施例还提供了一种的制备方法；具体请参见附图4。如图所示，所述方法包括以下步骤：
步骤101、提供堆叠结构，所述堆叠结构内具有至少一个贯穿所述堆叠结构的通孔；
步骤102、在所述通孔内形成所述三维存储器的沟道层以及源极。
下面，结合图5a至图5j中三维存储器的制备过程中的器件结构剖面示意图，对本发明实施例提供的三维存储器及其制备方法再作进一步详细的说明。
首先，请参考图5a。在一实施例中，在步骤101之前，所述方法还包括：提供衬底20。在所述衬底20上形成所述堆叠结构21。
这里，所述衬底20，可以包括至少一个单质半导体材料(例如为硅(Si)衬底、锗(Ge)衬底)、至少一个III-V化合物半导体材料、至少一个II-VI化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料。
所述堆叠结构21包括若干间隔堆叠的栅极层212；所述栅极层212可以由电极材料形成，例如为钨、镍或者钨镍合金等。
在一实施例中，所述堆叠结构21还可以包括与若干所述栅极层212交替层叠的若干介质层211，所述介质层211位于两相邻栅极层212之间，以使所述栅极层212间隔堆叠。所述介质层211的材料包括但不限于硅氧化物、硅氮化物层、硅氮氧化物等介质材料。在一具体实施例中，所述介质层211的材料包括SiO2；所述栅极层212的材料包括金属钨。
接下来，刻蚀所述叠层结构21，形成所述通孔30。所述通孔30贯穿所述叠层结构21，并暴露所述半导体衬底20。本发明实施例中所述通孔30可以与相关技术中CH的形成工艺相同，例如通过干法刻蚀工艺形成。
接下来，请参考图5b。在一具体实施例中，在形成所述沟道层前，所述方法还包括：在所述通孔30底部形成下选择管沟道层22；在后续步骤中，所述沟道层与所述源极分别形成在所述下选择管沟道层22上，分别与所述下选择管沟道层22接触。
这里，所述下选择管沟道层22可以通过在所述衬底20上选择性外延生成而形成；因此，所述下选择管沟道层22也可以称为第一选择性外延层(SEG)。所述外延层可以为外延生长的单晶硅，也可以为其它合适的半导体材料。
在一具体实施例中，所述在所述通孔内形成所述三维存储器的沟道层以及源极，包括：在所述通孔内形成所述沟道层；在所述沟道层上形成隔离层；刻蚀所述隔离层，以暴露出所述沟道层底部的部分区域；在所述通孔内形成所述源极，所述源极与所述沟道层底部的被暴露的部分区域导电连接；所述方法还包括：在所述通孔内的所述源极上形成源极金属电极，所述源极金属电极与所述源极导电连接，与所述沟道层通过所述隔离层隔开。
在一具体实施例中，在形成所述沟道层前，所述方法还包括：在所述通孔内形成存储层，所述存储层沿所述通孔的轴向设置。具体地，请参考图5c。在所述通孔30内形成存储层232。
在一实施例中，所述形成存储层232的步骤可以包括：在所述通孔30内依次形成阻挡层231、存储层232、隧穿层233。所述阻挡层231的材料可以为氧化物(如SiO2)，也可以为高介电常数(高k)材料(如Al2O3)与其它氧化物的复合层；所述存储层232可以为电荷俘获型存储层，其材料具体可以包括氮化物(如SiN)或氮氧化物(如SiON)，也可以为上述材料的复合层；所述隧穿层233的材料可以为氧化物(如SiO2)。上述各层可以使用ALD工艺沉积形成。在一具体实施例中，所述阻挡层、存储层、隧穿层可以分别为SiN层、SiO2层、SiN层，从而形成ONO叠层结构。
接下来，请参考图5f。在所述通孔30内形成所述三维存储器的沟道层25。所述沟道层25沿所述通孔30的轴向设置，并将在所述通孔30的底部与所述源极导电连接。
所述沟道层25形成在所述存储层232上，以使所述存储层232位于所述沟道层25与所述若干间隔堆叠的栅极层212之间。如此，在栅极层212上加压时，所述沟道层25内的电荷进入所述存储层232，实现电荷存储。
在一实施例中，在形成所述沟道层25之前，还包括：去除所述通孔30底部的所述存储层232，暴露所述下选择管沟道层22的步骤。
具体地，请参考图5d。在所述存储层232上(具体可以在隧穿层233上)形成一层保护层24。所述保护层24可以通过ALD或CVD工艺沉积形成；所述保护层24的材料可选为与所述隧穿层233的材料具有较大的刻蚀选择比，例如可以包括：多晶硅、SiN或其他高K材料(如AlO、ZrO等)。所述保护层24可以保护所述隧穿层233的侧壁，避免在后续工艺中损坏所述隧穿层233。
接下来，请参考图5e。去除所述通孔30底部的所述隧穿层233、存储层232、阻挡层231，以暴露所述下选择管沟道层22。
接下来，请参考图5f。在所述通孔30内形成沟道层25。
在一实施例中，形成的所述沟道层25与所述下选择管沟道层22接触。所述沟道层25的材料包括多晶硅。
接下来，请参考图5g。在所述沟道层25上形成隔离层26。所述隔离层26覆盖所述沟道层25；所述隔离层26的材料可以为绝缘材料，例如高K材料。
接下来，请参考图5h。去除所述通孔30底部的所述隔离层26，暴露所述下选择管沟道层22。
接下来，请参考图5i。在所述通孔30内形成所述三维存储器的源极27。
在一实施例中，所述源极27可以通过在所述衬底20上选择性外延生成而形成；因此，所述源极27也可以称为第二选择性外延层(SEG)。所述源极27可以为外延生长的单晶硅，也可以为其它合适的半导体材料。此外，所述源极27为掺杂区，例如通过离子注入形成N型掺杂区。
这里，所述源极27与所述沟道层25底部的被暴露的部分区域导电连接。
接下来，请参考图5j。在所述通孔30内的所述源极27上形成源极金属电极28。
这里，所述源极金属电极28位于所述通孔30内，与所述源极27导电连接；所述源极金属电极28与所述沟道层25通过隔离层26隔开。所述源极金属电极28的材料例如包括金属钨。
在一些实施例中，在形成源极金属电极28之前，还可以包括在所述通孔30内沉积一层阻挡层(图中未示出)的步骤；从而形成的三维存储器中，还包括包覆所述源极金属电极28的阻挡层。所述阻挡层的材料例如包括TiN。
在后续步骤中，还可以进一步形成导电栓塞层，从而分别将沟道层25以及源极金属电极28引出。
本发明各实施例，直接在每一通孔内形成沟道层以及源极，从而形成了完整的电路通路，避免了各沟道通孔内沟道层与阵列共源极距离不同导致的存储单元阈值电压差异的问题；此外，无需在堆叠结构上形成栅缝隙，增大了三维存储器存储区的可用面积，有利于进一步提高存储密度。
需要说明的是，本发明提供的三维存储器实施例与三维存储器的制备方法实施例属于同一构思；各实施例所记载的技术方案中各技术特征之间，在不冲突的情况下，可以任意组合。但需要进一步说明的是，本发明实施例提供的三维存储器，其各技术特征组合已经可以解决本发明所要解决的技术问题；因而，本发明实施例所提供的三维存储器可以不受本发明实施例提供的三维存储器的制备方法的限制，任何能够形成本发明实施例所提供的三维存储器结构的制备方法所制备的三维存储器均在本发明保护的范围之内。
以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种三维存储器，其特征在于，包括：堆叠结构，以及至少一个贯穿所述堆叠结构的通孔；
所述三维存储器还包括沟道层以及源极，所述沟道层以及所述源极共同设置于所述通孔内。
2.根据权利要求1所述的三维存储器，其特征在于，所述沟道层沿所述通孔的轴向设置，并在所述通孔的底部与所述源极导电连接。
3.根据权利要求1所述的三维存储器，其特征在于，所述三维存储器还包括源极金属电极；
所述源极金属电极位于所述通孔内，与所述源极导电连接；
所述源极金属电极与所述沟道层通过隔离层隔开。
4.根据权利要求1所述的三维存储器，其特征在于，所述堆叠结构包括若干间隔堆叠的栅极层；
在所述通孔内还设置有存储层，所述存储层沿所述通孔的轴向设置，并位于所述沟道层与所述若干间隔堆叠的栅极层之间。
5.根据权利要求1所述的三维存储器，其特征在于，在所述通孔内还设置有下选择管沟道层；
所述沟道层与所述源极分别与所述下选择管沟道层接触。
6.一种三维存储器的制备方法，其特征在于，所述方法包括以下步骤：
提供堆叠结构，所述堆叠结构内具有至少一个贯穿所述堆叠结构的通孔；
在所述通孔内形成所述三维存储器的沟道层以及源极。
7.根据权利要求6所述的方法，其特征在于，所述沟道层沿所述通孔的轴向设置，并在所述通孔的底部与所述源极导电连接。
8.根据权利要求6所述的方法，其特征在于，所述在所述通孔内形成所述三维存储器的沟道层以及源极，包括：
在所述通孔内形成所述沟道层；
在所述沟道层上形成隔离层；
刻蚀所述隔离层，以暴露出所述沟道层底部的部分区域；
在所述通孔内形成所述源极，所述源极与所述沟道层底部的被暴露的部分区域导电连接；
所述方法还包括：在所述通孔内的所述源极上形成源极金属电极，所述源极金属电极与所述源极导电连接，与所述沟道层通过所述隔离层隔开。
9.根据权利要求6所述的方法，其特征在于，所述堆叠结构包括若干间隔堆叠的栅极层；
在形成所述沟道层前，所述方法还包括：在所述通孔内形成存储层，所述存储层沿所述通孔的轴向设置；
所述沟道层形成在所述存储层上，以使所述存储层位于所述沟道层与所述若干间隔堆叠的栅极层之间。
10.根据权利要求6所述的方法，其特征在于，在形成所述沟道层前，所述方法还包括：在所述通孔底部形成下选择管沟道层；
所述沟道层与所述源极分别形成在所述下选择管沟道层上，分别与所述下选择管沟道层接触。
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