TWI773082B - 具有在三維記憶體元件中的突出部分的通道結構和用於形成其的方法 - Google Patents

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Abstract

在基底之上形成穿過介電質疊層垂直地延伸的第一開口。介電質疊層包括垂直地交替的介電質層和犧牲層。移除犧牲層面向第一開口的部分以形成多個第一凹槽。沿著多個第一凹槽的側壁形成多個停止結構。在多個第一凹槽中的多個停止結構之上形成多個儲存結構。從與多個第一凹槽相對的多個第二凹槽移除多個犧牲層以暴露多個停止結構。移除多個停止結構以暴露多個儲存結構。在多個第二凹槽中的多個儲存結構之上形成多個阻擋結構。

Description

具有在三維記憶體元件中的突出部分的通道結構和用於形成 其的方法
本發明內容有關於三維(3D)記憶體元件及其製造方法。
透過改進製程技術、電路設計、程式設計演算法和製造製程來將平面記憶體單元按比例縮小到較小的尺寸。然而，當記憶體單元的特徵尺寸接近下限時，平面製程和製造技術變得越來越有挑戰性且造價昂貴。因此，平面記憶體單元的記憶體密度接近上限。
3D記憶體架構可以處理在平面記憶體單元中的密度限制。3D記憶體架構包括記憶體陣列和用於控制往返記憶體陣列的訊號的週邊設備。
在本發明內容中公開了3D記憶體元件和用於形成其的方法的實施方式。
在一個示例中，公開了用於形成3D記憶體元件的方法。在基底之上形成穿過介電質疊層垂直地延伸的第一開口。介電質疊層包括介電質層和與介電質層交錯的犧牲層。移除犧牲層面向開口的部分以形成多個第一凹槽。沿著 多個第一凹槽的側壁形成多個停止結構。在多個第一凹槽中的多個停止結構之上形成多個儲存結構。從與多個第一凹槽相對的多個第二凹槽移除多個犧牲層以暴露多個停止結構。移除多個停止結構以暴露多個儲存結構。在多個第二凹槽中的多個儲存結構之上形成多個阻擋結構。
在另一示例中，公開了用於形成3D記憶體元件的方法。在基底之上形成穿過介電質疊層垂直地延伸的第一開口。介電質疊層包括介電質層和與介電質層交錯的犧牲層。移除犧牲層面向開口的部分以形成多個第一凹槽。沿著多個第一凹槽的側壁以及頂表面和底表面形成多個第一阻擋結構。在多個第一凹槽中的多個第一阻擋結構之上形成多個儲存結構。移除多個犧牲層以形成多個第二凹槽並暴露多個第一阻擋結構。沿著多個第二凹槽的側壁以及頂表面和底表面形成多個第二阻擋結構，使得多個第二阻擋結構中的每個的厚度與多個第二阻擋結構中的每個的厚度在實質上相同。
在又一示例中，3D記憶體元件包括記憶體疊層和沿著垂直方向穿過記憶體疊層延伸的通道結構，記憶體疊層包括導電層和與導電層交錯的介電質層。通道結構具有沿著橫向方向突出並分別面向導電層的多個突出部分以及分別面向介電質層而不沿著橫向方向突出的多個正常部分。通道結構包括分別在突出部分中的多個阻擋結構。導電層中的每個的垂直尺寸與儲存結構中的相應儲存結構的垂直尺寸在實質上相同。
100:3D記憶體元件
102:基底
110:通道結構
106,236,336:導電層
108,208,308:介電質層
104,205,305:記憶體疊層
112:半導體插塞
113:突出部分
114:記憶體膜
115:正常部分
116,116A,116B,232,319:阻擋結構
118:儲存結構
120:穿隧層
122,222,322:上覆層
124:通道插塞
126:半導體通道
130:狹縫結構
132:隔板
134:源極觸點
202,302:矽基底
204,304:介電質疊層
206,306:犧牲層
210,310:開口
212,312:單晶矽插塞
216:停止結構
218,318:儲存結構
220,320:凹槽
221,321:穿隧層
226,326:半導體通道
228,328:通道插塞
229,329:狹縫
230,330:凹槽
234,334:通道結構
316:第一阻擋結構
317:第二阻擋結構
400,500:方法
402,406,408,410,412,414,416,418,420,422,502,504,506,508,510,512,514,516,518,520:操作
L T :陷阱長度
L G :閘極長度
L B :阻擋長度
X,Y:方向
被併入本文並形成說明書的一部分的圖式示出本發明內容的實施方式，並連同描述一起進一步用來解釋本發明內容的原理並使在相關領域中的技術人員能夠製造和使用本發明內容。
圖1A和1B示出根據本發明內容的一些實施方式的示例性3D記憶體元件的橫截面的側視圖。
圖2A-2G示出根據本發明內容的一些實施方式的用於形成3D記憶體元件的示例性製造製程。
圖3A-3E示出根據本發明內容的一些實施方式的用於形成3D記憶體元件的另一示例性製造製程。
圖4示出根據本發明內容的一些實施方式的用於形成3D記憶體元件的示例性方法的流程圖。
圖5示出根據本發明內容的一些實施方式的用於形成3D記憶體元件的另一示例性方法的流程圖。
圖6示出通道結構的電子顯微圖像。
將參考圖式描述本發明內容的實施方式。
雖然討論了特定的配置和佈置，但應理解，這僅為了說明性目的而完成。因此，其它配置和佈置可以被使用而不偏離本發明內容的範圍。另外，本發明內容還可以用於各種其它應用。如在本發明內容中描述的功能和結構特徵可以與彼此且以未在圖式中描繪的方式被組合、調整和修改，使得這些組合、調整和修改在本發明內容的範圍內。
通常，可以至少部分地從在上下文中的用法來理解術語。例如，至少部分地根據上下文，如在本文使用的術語“一個或多個”可以用於在單數意義上描述任何特徵、結構或特性或可以用於在複數意義上描述特徵、結構或特性的組合。類似地，至少部分地根據上下文，術語例如“一(a)”、“一個(an)”和“所述(the)”再次可以被理解為傳達單數用法或傳達複數用法。此外，再 次至少部分地根據上下文，術語“基於”可被理解為不一定意欲傳達排他的一組因素，且可替代地允許存在不一定明確地描述的額外因素。
應容易理解，在本發明內容中的“在……上”、“在……上面”和“在……之上”的含義應以最廣泛的方式被解釋，使得“在……上”不僅意指“直接在某物上”，而且還包括“在某物上”而在其之間有中間特徵或層的含義，以及“在……上面”或“在……之上”不僅意指“在某物上面”或“在某物之上”的含義，但還可以包括它“在某物上面”或“在某物之上”而在其之間沒有中間特徵或層(即，直接在某物上)的含義。
此外，空間相對術語例如“在……下面”、“在……之下”、“下部”、“在……之上”、“上部”等可以在本文為了便於描述而用於描述一個元件或特徵與如在圖式中所示的另外的元件或特徵的關係。除了在圖式中描繪的定向以外，空間相對術語意欲還包括在使用中的或正在操作中的設備的不同定向。裝置可以以另外方式被定向(旋轉90度或在其它定向處)，且在本文使用的空間相對描述符可以相應地同樣被解釋。
如在本文使用的，術語“基底”指隨後的材料層被添加到其上的材料。基底本身可以被圖案化。在基底的頂部上添加的材料可以被圖案化或可以保持未被圖案化。此外，基底可以包括大量半導體材料(諸如矽、鍺、砷化鎵、磷化銦等)。可選地，基底可以由非導電材料(諸如玻璃、塑膠或藍寶石晶圓)製成。
如在本文使用的，術語“層”指包括具有一定厚度的區域的材料部分。層可以在整個底層或上覆結構之上延伸，或可以具有比底層或上覆結構的長度小的長度。此外，層可以是具有比連續結構的厚度小的厚度的同質或不同質連續結構的區域。例如，層可以位於在連續結構的頂表面和底表面之間或在其處的任一對水平面之間。層可以水平地、垂直地和/或沿著錐形表面延伸。基 底可以是層，可以包括在其中的一個或多個層，和/或可以具有在其上、在其之上和/或在其之下的一個或多個層。層可以包括多個層。例如，互連層可以包括一個或多個導體和接觸層(其中，形成互連線和/或通孔觸點)和一個或多個介電質層。
如在本文使用的，術語“名義上(實質上)/名義上地(實質上地)”指在產品或過程的設計階段期間設置的部件或過程步驟的特性或參數的期望或目標值，連同高於和/或低於期望值的值的範圍。值的範圍可能是由於在製造製程或容限中的輕微變化。如在本文使用的，術語“大約”指示可以基於與主題半導體元件相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語“大約”可以指示在例如值的10-30%(例如，值的±10%、±20%或±30%)內變化的給定量的值。
如在本文使用的，術語“3D記憶體元件”指具有在橫向定向的基底上的記憶體單元電晶體的垂直定向的串(在本文被稱為“記憶體串”，例如NAND記憶體串)的半導體元件，使得記憶體串在相對於基底的垂直方向上延伸。如在本文使用的，術語“垂直的/垂直地”意指在名義上垂直於基底的橫向表面。
電荷俘獲是在一些記憶體元件(例如3D NAND記憶體元件)中使用的半導體記憶體技術，其使用氮化矽膜作為儲存層以儲存電子。在一些記憶體元件中，一個記憶體單元的電荷俘獲層(例如，氮化矽膜)通常不沿著單元串與另一記憶體單元的電荷俘獲層隔離。但替代地，電荷俘獲層可在記憶體串中的多個記憶體單元當中被共用。在電荷層在多個記憶體單元當中被共用的情況下，為一個記憶體單元俘獲的電荷可散佈到另一記憶體單元，從而引起在相鄰記憶體單元之間的電荷散佈(也被稱為電荷遷移)。電荷散佈可能對資料保留特性變成問題並引起干擾問題，因為3D記憶體元件繼續垂直地按比例擴大且單元 尺寸和間距積極地縮小。
避免在電荷俘獲層中的電荷遷移問題的一種方法是針對每個記憶體單元將連續的氮化矽膜切割成單獨的部分，從而在物理上阻止電荷在記憶體單元之間散佈。由這樣的方法形成的每個通道結構的側壁通常具有在側視圖中的蛇形剖面，以及連續阻障層(即，通道結構的最外面的層)遵循蛇形剖面(例如，如圖6所示)，電荷俘獲層形成在連續阻障層之上。作為結果，在每個記憶體單元中，電荷俘獲層的相應部分的垂直尺寸(例如，圖6中的陷阱長度L T )變得比阻障層的相應部分的垂直尺寸(例如，圖6中的阻擋長度L B )和相應的閘極長度(例如，圖6中的L G )小。換句話說，蛇形阻障層的部分在電荷俘獲層的每個部分和閘極到閘極介電質之間橫向地延伸，使陷阱長度L T 變得比閘極長度L G 小。在陷阱長度L T 和閘極長度L G 之間的差異引起在每個記憶體單元中的電場的不均勻分佈，從而影響3D記憶體元件的性能。
為了處理上文提到的問題，本發明內容引入解決方案，其中，通道結構具有在3D記憶體元件中的突出部分，其在名義上具有相同的陷阱長度和閘極長度。在一些實施方式中，與彼此分離的多個阻擋結構(而不是在一些已知解決方案中遵循通道結構的蛇形剖面的連續阻障層)不橫向地延伸，以佔據在每個儲存結構和閘極到閘極介電質之間的空間，這減小在已知解決方案中的儲存結構的陷阱長度。在一些實施方式中，阻擋結構不僅在儲存結構和閘極到閘極介電質之間而且在閘極電極和閘極到閘極介電質之間在相同的程度上橫向地延伸，從而補償在已知解決方案中的陷阱長度減小。作為結果，在每個記憶體單元中的電場可以更均勻地分佈，使記憶體單元的控制變得更容易。可以使用各種方法來形成本文公開的通道結構。在一些實施方式中，例如，在閘極更換過程期間，在通道結構的各種層當中最終形成阻擋結構。
圖1A和1B示出根據本發明內容的一些實施方式的示例性3D記憶體 元件100的橫截面的側視圖。3D記憶體元件100可以包括基底102，其可以包括矽(例如，單晶矽)、矽鍺(SiGe)、砷化矽(GaAs)、鍺(Ge)、絕緣體上矽(SOI)、絕緣體上鍺(GOI)或任何其它適當的材料。在一些實施方式中，基底102是經減薄的基底(例如，半導體層)，其透過研磨、蝕刻、化學氣相沉積(CMP)或其任何組合而減薄。注意，在圖1A和1B中包括X-和Y-軸以進一步示出在3D記憶體元件100中的部件的空間關係。3D記憶體元件100的基底102包括在X-方向(即，橫向方向)上橫向地延伸的兩個橫向表面(例如，頂表面和底表面)。如在本文使用的，當基底在Y-方向上位於3D記憶體元件的最低平面中時，一個部件(例如，層或元件)是否在3D記憶體元件(例如，3D記憶體元件100)的另一部件(例如，或層或元件)“上”、“之上”或“之下”是在Y-方向(即，垂直方向)上相對於3D記憶體元件的基底(例如，基底102)而確定的。在整個本發明內容中應用於描述空間關係的相同概念。
3D記憶體元件100可以是單塊3D記憶體元件的部分。術語“單塊”意指在單個基底上形成的3D記憶體元件的部件(例如，週邊設備和記憶體陣列元件)。對於單塊3D記憶體元件，由於周邊元件處理和記憶體陣列元件處理的錯綜複雜，製造遇到額外的限制。例如，記憶體陣列元件(例如，NAND記憶體串)的製造由與在同一基底上已形成或將形成的周邊元件相關聯的熱預算約束。
可選地，3D記憶體元件100可以是非單塊3D記憶體元件的部分，其中，部件(例如，周邊元件和記憶體陣列元件)可單獨地在不同的基底上形成並接著例如以面對面方式被鍵合。在一些實施方式中，記憶體陣列元件基底(例如，基底102)保留作為鍵合非單塊3D記憶體元件的基底，且周邊元件(例如，包括用於製造3D記憶體元件100的操作的任何合適的數位、類比和/或混合訊號周邊電路，諸如，頁面緩衝器、解碼器和鎖存器；未示出)翻轉並朝著記憶體陣列元件(例如，NAND記憶體串)面向下用於混合鍵合。應理解，在一些實施 方式中，記憶體陣列元件基底(例如，基底102)翻轉並朝著周邊元件(未示出)面向下用於混合鍵合，使得在鍵合非單塊3D記憶體元件中，記憶體陣列元件在周邊元件之上。記憶體陣列元件基底(例如，基底102)可以是經減薄的基底(其不是鍵合非單塊3D記憶體元件的基底)，且非單塊3D記憶體元件的後段製程(BEOL)互連可在經減薄的記憶體陣列元件基底的背側上形成。
在一些實施方式中，3D記憶體元件100是NAND快閃記憶體元件，其中，在基底102之上垂直地延伸的NAND記憶體串的陣列中提供記憶體單元。每個NAND記憶體串可以為穿過多個對延伸的通道結構110的形式，每個對包括導電層106和介電質層108(在本文被稱為“導電/介電質層對”)。堆疊的導體/介電質層對在本文也被稱為“記憶體疊層”104。在一些實施方式中，焊墊層(未示出)(例如，氧化矽層)形成在基底102和記憶體疊層104之間。在記憶體疊層104中的導電/介電質層對的數量(例如，32、64、96、128、160、192、224、256等)可確定在3D記憶體元件100中的記憶體單元的數量。記憶體疊層104可包括多個垂直交錯的導電層106和介電質層108。在記憶體疊層104中的導電層106和介電質層108可在垂直方向上交替。導電層106可包括導電材料，包括但不限於鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、多晶矽、摻雜矽、矽化物或其任何組合。每個導電層106可包括由黏接層和閘極介電質層包圍的閘極電極(閘極線)。導電層106的閘極電極可作為字元線橫向地延伸，終止於記憶體疊層104的一個或多個階梯結構處。介電質層108可包括介電質材料，包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。雖然未示出，應理解，在一些實施方式中，記憶體疊層104具有多疊片架構，其包括堆疊在彼此之上的多個記憶體疊片以增加導體/介電質層對的數量。
如圖1A和1B所示，通道結構110可包括在通道結構110的下部分中(例如，在下端處)的半導體插塞112。如在本文使用的，當基底102位於3D記 憶體元件100的最低平面中時，部件(例如，通道結構110)的“上端”是在Y-方向上更遠離基底102的端部，以及部件(例如，通道結構110)的“下端”是在Y-方向上更接近基底102的端部。在一些實例中，半導體插塞112可包括在任何適合的方向上從基底102磊晶地生長的單晶體半導體材料(也被稱為“單晶半導體材料”)，例如，單晶矽。在單晶材料中，整個樣品的晶格可以一直到樣品的邊緣是連續的和不間斷的而沒有晶粒邊界。在一些實施方式中，半導體插塞112包括單晶矽(基底102的相同材料)。換句話說，半導體插塞112可包括與基底102的材料相同的磊晶地生長的半導體層。例如，基底102可以是矽基底，且半導體插塞112可以是單晶矽插塞。半導體插塞112可以起由通道結構110的源極選擇閘極控制的通道的作用。
如圖1A和1B所示，在半導體插塞112之上，通道結構110可具有突出部分113和在垂直方向(例如，Y-方向)上與突出部分113交錯的正常部分115。根據一些實施方式，通道結構110的突出部分113面向記憶體疊層104的導電層106，以及通道結構110的正常部分115面向記憶體疊層104的介電質層108。在一些實施方式中，與正常部分115比較，每個突出部分113橫向地(例如，在圖1A和1B中的X-方向上)突出到相應的導電層106內。相反，根據一些實施方式，每個正常部分115面向相應的介電質層108而不橫向地突出。也就是說，突出部分113的橫向尺寸(例如，在圖1A和1B中的X-方向上)可大於通道結構110的正常部分115的橫向尺寸。作為結果，在一些實施方式中，通道結構110的側壁具有在側視圖中的蛇形剖面，如圖1A和1B所示。
如圖1A和1B所示，通道結構110也可包括填充有半導體材料(例如，作為半導體通道126)和介電質材料(例如，作為記憶體膜114)的開口。在一些實施方式中，記憶體膜114是在半導體插塞112之上並沿著通道結構110的側壁的複合層。應理解，在一些示例中，記憶體膜114的底部可進一步在半導體插塞 112的頂表面之上橫向地延伸。在一些實施方式中，記憶體膜114包括從側壁朝著通道結構110的中心以這個順序的多個阻擋結構116、多個儲存結構118和穿隧層120。
根據一些實施方式，不同於在已知解決方案中的阻障層(其為在通道結構之上並沿著通道結構的側壁形成的連續層，遵循在側視圖中的通道結構的側壁的蛇形剖面)，如在圖1A中所示，阻擋結構116(也被稱為阻擋氧化物)是在通道結構110的突出部分113中而不是正常部分115中的分立結構。也就是說，根據一些實施方式，阻擋結構116在通道結構110的正常部分115中與彼此分離，即，在突出部分113和正常部分115中不是連續的。阻擋結構116可包括氧化矽、氮氧化矽、高介電常數(高k)介電質或其任何組合。在一些實施方式中，阻擋結構116包括氧化矽。在一些實施方式中，閘極介電質層(未示出)橫向地佈置在每個阻擋結構116和相應的導電層106之間。例如，閘極介電質層可包括高介電常數(高k)介電質，包括但不限於氧化鋁(Al2O3)、氧化鉿(HfO2)、氧化鋯(ZrO2)、氧化鉭(Ta2O5)等。
如圖1A所示，多個儲存結構118(也被稱為儲存氮化物)可分別在多個阻擋結構116之上形成。儲存結構118可包括氮化矽、氮氧化矽、矽或其任何組合。在一些實施方式中，儲存結構118包括氮化矽。根據一些實施方式，儲存結構118佈置在通道結構110的突出部分113中。也就是說，通道結構110的每個突出部分113可包括相應的阻擋結構116和在阻擋結構116之上的相應儲存結構118A。不同於在已知解決方案中的連續阻障層(其在儲存結構和相應對的介電質層(即，閘極到閘極介電質)之間橫向地延伸)，在圖1A中的分離的阻擋結構116不佔據垂直地在每個儲存結構118和相應對的介電質層108(在儲存結構118之上和之下)之間的空間。作為結果，每個儲存結構118可與記憶體疊層104的相應對的介電質層108垂直地接觸。因此，根據一些實施方式，儲存結構118的 垂直尺寸(即，陷阱長度L T )與阻擋結構116的垂直尺寸(即，阻擋長度L B )在名義上相同。在一些實施方式中，因為阻擋結構116的垂直尺寸(即，阻擋長度L B )與導電層106(即，記憶體單元的閘極電極)的垂直尺寸(即，閘極長度L G )在名義上相同，儲存結構118的垂直尺寸(即，陷阱長度L T )與導電層106(即，閘極電極)的垂直尺寸(即，閘極長度L G )也在名義上相同。這不同於在已知解決方案中的通道結構，其中，陷阱長度L T 小於閘極長度L G 和阻擋長度L B (例如，在圖6中示出)。
在突出部分113中的每個儲存結構118可以與相應的導電層106共面，並可被由導電層106(即，記憶體單元的閘極電極)產生的電場影響。作為結果，儲存結構118可儲存來自半導體通道126的電荷(例如，電子或電洞)。在儲存結構118中的電荷的儲存或移除可影響接通/斷開狀態和/或半導體通道126的電導率。因為每個導電層106和相應的儲存結構118可具有名義上相同的垂直尺寸，與已知的解決方案比較，由導電層106創建並施加到儲存結構118的電場可以在通道結構110中是更均勻的，從而使對在儲存結構118中的電荷的儲存或移除的控制變得更容易。
如圖1B所示，每個阻擋結構116可在X-方向的兩個方向上橫向地延伸，阻擋結構116的這樣的部分在相應的儲存結構118和相應對的介電質層108(例如，閘極到閘極介電質)之間，以及阻擋結構116的另一部分在相應的導電層106(例如，閘極電極)和相應對的介電質層108之間。也就是說，根據一些實施方式，阻擋結構116包括三個部分：橫向地在導電層106和儲存結構118之間的第一部分、垂直地在儲存結構118和介電質層108之間的第二部分，以及垂直地在導電層106和介電質層108之間的第三部分。在一些實施方式中，阻擋結構116的第二部分和第三部分的垂直尺寸在名義上是相同的，使得導電層106的垂直尺寸(即，閘極長度L G )仍然與儲存結構118的垂直尺寸(即，陷阱長度L T ) 在名義上相同，儲存結構118的垂直尺寸小於阻擋結構116的垂直長度(即，阻擋長度L B )。
如下文關於製造製程詳細描述的，阻擋結構116包括在兩個不同過程中形成的兩個阻擋結構116A和116B。如圖1B所示，第一阻擋結構116A可與儲存結構118接觸，以及第二阻擋結構116B可與導電層106接觸。例如，儲存結構118可首先在第一阻擋結構116A之上形成，以及導電層106可稍後在第二阻擋結構116B之上形成。在一些實施方式中，第一阻擋結構116A和第二阻擋結構116B具有相同的材料，例如，氧化矽。應理解，在介電質層108以及第一阻擋結構116A和第二阻擋結構116B(阻擋結構116)包括相同的材料(例如，氧化矽)的一些示例中，在介電質層108和阻擋結構116之間的介面和邊界可能變得不可區別，且可能在3D記憶體元件100中不可辨別。雖然如此，因為每個導電層106和相應的儲存結構118可具有名義上相同的垂直尺寸，與已知的解決方案比較，由導電層106創建並施加到儲存結構118的電場可以在通道結構110中是更均勻的，從而使對在儲存結構118中的電荷的儲存或移除的控制變得更容易。
雖然阻擋結構116在圖1B中被示為與彼此分離，應理解，在一些示例中，阻擋結構116可以是連續儲存層的部分。例如，阻擋結構116可進一步在通道結構110的正常部分115中垂直地延伸，使得在通道結構110的相鄰突出部分中的每兩個阻擋結構116可由在其間的通道結構110的相應正常部分115中的延伸部分(未示出)連接。雖然儲存結構118在圖1A和1B中被示為與彼此分離，應理解，在一些示例中，儲存結構118可以是連續儲存層的部分。例如，儲存層可包括在通道結構110的突出部分113中的儲存結構118和用於連接在通道結構110的正常部分115中的儲存結構118的保護結構(未示出)。在一些實施方式中，在通道結構110的正常部分115中的每個保護結構與相應的介電質層108(例如，閘極到閘極介電質)共面，且可以不被由導電層106產生的電場影響。在3D記憶體元件100 的製造製程期間，代替儲存電荷，保護結構可連接相鄰的儲存結構118並保護介電質層108。
如圖1A和1B所示，穿隧層120(也被稱為隧穿氧化物)可在儲存結構118之上形成。在一些實施方式中，穿隧層120的厚度在名義上是相同的。根據一些實施方式，穿隧層120在突出部分113中和在正常部分115中是連續的。因此，在通道結構110的突出部分113和正常部分115中的穿隧層120的厚度可以是名義上相同的。來自半導體通道126的電荷(例如，電子或電洞)可穿過穿隧層120隧穿到儲存結構118。穿隧層120可包括氧化矽、氮氧化矽或其任何組合。在一些實施方式中，阻擋結構116包括氧化矽，儲存結構118包括氮化矽，以及穿隧層120包括氧化矽。記憶體膜114因此可被稱為電荷俘獲類型的3D NAND快閃記憶體的“ONO”記憶體膜。
如圖1A和1B所示，半導體通道126可在穿隧層120之上形成。在一些實施方式中，半導體通道126的厚度在穿隧層120之上在名義上是相同的。根據一些實施方式中，半導體通道126在突出部分113中和在正常部分115中是連續的。因此，在通道結構110的突出部分113和正常部分115中的半導體通道126的厚度可以是名義上相同的。半導體通道126可向儲存結構118提供電荷(例如，電子或電洞)，隧穿透過穿隧層120。半導體通道126可包括矽，例如非晶形矽、多晶矽或單晶矽。在一些實施方式中，半導體通道126包括多晶矽。如圖1A和1B所示，在一些實施方式中，半導體通道126的底部穿過穿隧層120的底部垂直地延伸以與半導體插塞112接觸，使得半導體插塞112電氣地連接到半導體通道126。在一些實施方式中，通道結構110的剩餘空間部分地或全部填充有包括介電質材料(例如，氧化矽)的上覆層122(在其中有或沒有空氣間隙的情況下)。上覆層122可在半導體通道126之上形成。在一些實施方式中，NAND記憶體串的每個記憶體單元包括相應的阻擋結構116、相應的儲存結構118，以及在通道結 構110的相應突出部分113中的穿隧層120和半導體通道126的部分。
在一些實施方式中，通道結構110還包括在通道結構110的上部分中(例如，在上端處)的通道插塞124。通道插塞124可在半導體通道126之上並與半導體通道126的上端接觸，以增加用於位元線接觸的接觸區域。通道插塞124可包括半導體材料(例如，多晶矽)。透過在3D記憶體元件100的製造期間覆蓋每個通道結構110的上端，通道插塞124可以起蝕刻停止層的作用，以防止對在通道結構110中填充的介電質(例如，氧化矽和氮化矽)的蝕刻。在一些實施方式中，通道插塞124也起NAND記憶體串的汲極的部分的作用。
如圖1A所示，3D記憶體元件100還可包括穿過記憶體疊層104垂直地延伸的狹縫結構130(例如，閘極線狹縫(GLS))。每個狹縫結構130可橫向地(例如，字元線方向)延伸以將記憶體疊層104分成多個區域，例如，記憶體塊。在一些實施方式中，狹縫結構130是包括隔板132和源極觸點134的源極接觸結構，隔板132和源極觸點134各自穿過記憶體疊層104垂直地延伸。隔板132可包括橫向地在源極觸點134和記憶體疊層104之間的介電質材料(例如，氧化矽)，以使源極觸點134與記憶體疊層104中的周圍導電層106電氣地分離。在一些實施方式中，源極觸點134包括黏接層和由黏接層包圍的導電層。黏接層可包括在基底102之上並與基底102接觸的一種或多種導電材料(例如，氮化鈦(TiN))，以建立與基底102的電連接。在一些實施方式中，導電層包括在其下部分中的多晶矽和在其上部分中的用於接觸金屬互連(未示出)的金屬(例如，W)。雖然未在圖1A和1B中示出，應理解，在一些示例中，狹縫結構130可以是在其中不包括任何觸點(即，不起源極觸點的作用)的絕緣結構。絕緣結構可包括填充有一種或多種介電質材料(包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合)的開口(例如，狹縫)。
雖然未在圖1A和1B中示出，應理解，任何其它適當的部件可作為3D 記憶體元件100的部分而被包括。例如，局部觸點(例如，位元線觸點、字元線觸點和源極線觸點)可被包括在3D記憶體元件100中用於充填，即，電氣地連接通道結構110用於到互連(例如，中段製程(MEOL)互連和BEOL互連)的金屬佈線。在一些實施方式中，3D記憶體元件100還包括周邊元件，例如用於製造3D記憶體元件100的操作的任何適當的數位、類比和/或混合訊號周邊電路。例如，周邊電路可包括頁面緩衝器、解碼器(例如，行解碼器和列解碼器)、感測放大器、驅動器、電荷泵、電流或電壓參考或電路的任何主動或被動部件(例如，電晶體、二極體、電阻器或電容器)中的一項或多項。
圖2A-2G示出根據本發明內容的一些實施方式的用於形成3D記憶體元件的示例性製造製程。圖4示出根據本發明內容的一些實施方式的用於形成3D記憶體元件的示例性方法400的流程圖。在圖2A-2G和圖4中描繪的3D記憶體元件的示例包括在圖1A中描繪的3D記憶體元件100。圖2A-2G和圖4將在一起被描述。應理解，在方法400中所示的操作並不是無遺漏的，以及其它操作也可在任何所示操作之前、之後或之間被進行。此外，一些操作可同時或以與圖4所示的不同的順序被進行。
參考圖4，方法400在操作402開始，在操作402中，在基底之上形成穿過介電質疊層垂直地延伸的第一開口。介電質疊層可包括多個垂直地交錯的介電質層和犧牲層。基底可以是矽基底。
如圖2A所示，在矽基底202之上形成包括垂直地交錯的第一介電質層208和第二介電質層(在本文被稱為“犧牲層”206，在本文一起被稱為“介電質層對”)的介電質疊層204。在一些實施方式中，透過在介電質疊層204的形成之前在矽基底202上沉積介電質材料(例如，氧化矽或熱氧化)來在介電質疊層204和矽基底202之間形成焊墊層(未示出)。介電質層208和犧牲層206可以可選地沉積在矽基底202之上以形成介電質疊層204。在一些實施方式中，每個介 電質層208包括一層氧化矽，且每個犧牲層206包括一層氮化矽。可透過一種或多種薄膜沉積製程(包括但不限於化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其組合)來形成介電質疊層204。
如圖2A所示，形成穿過介電質疊層204垂直地延伸的開口210。在一些實施方式中，穿過介電質疊層204形成多個開口210，使得每個開口210變成用於在稍後的過程中使單獨的通道結構生長的位置。在一些實施方式中，用於形成開口210的製造過程包括濕蝕刻和/或乾蝕刻，例如，深離子反應蝕刻(DRIE)。在一些實施方式中，開口210進一步穿過矽基底202的頂部延伸。穿過介電質疊層204的蝕刻製程可以不在矽基底202的頂表面處停止，且可繼續蝕刻矽基底202的部分。在一些實施方式中，單獨的蝕刻製程用於在穿過介電質疊層204蝕刻之後蝕刻矽基底202的部分。
如圖2A所示，在一些實施方式中，透過用在任何適當的方向上從矽基底202(例如，從底表面和/或側表面)磊晶地生長的單晶矽選擇性地填充開口210的下部分來形成單晶矽插塞212。用於使單晶矽插塞212生長的製造製程可包括但不限於氣相磊晶(VPE)、液相磊晶(LPE)、分子束磊晶(MBE)或其組合。
方法400繼續進行到操作406，如圖4所示，其中，犧牲層面向開口的部分被移除以形成多個第一凹槽。在一些實施方式中，為了移除犧牲層的部分，相對於介電質層對犧牲層的部分選擇性濕蝕刻。
如圖2A所示，透過移除面向開口210的側壁的犧牲層206的部分來形成多個凹槽220。根據一些實施方式，在犧牲層206和開口210之間橫向地形成凹槽220。可透過穿過開口210相對於介電質層208選擇性使用濕蝕刻內蝕刻犧牲層206來形成凹槽220。在犧牲層206包括氮化矽以及介電質層208包括氧化矽的一些實施方式中，包括磷酸的濕蝕刻劑透過開口210被塗敷以蝕刻犧牲層206面向開口210的部分，以形成凹槽220。根據一些實施方式，透過控制蝕刻速率和/或 蝕刻時間，只有犧牲層206的部分以期望的橫向尺寸(例如，在X-方向上)被蝕刻。還理解，在一些示例中，用於形成凹槽220的濕蝕刻製程可以是在形成單晶矽插塞212之前的清洗過程的部分。也就是說，可在凹槽220的形成之後形成單晶矽插塞212。
方法400繼續進行到操作406，如圖4所示，其中，沿著第一凹槽的側壁形成多個停止結構。在一些實施方式中，為了形成多個停止結構，磊晶層從犧牲層面向第一凹槽的側壁的剩餘部分生長。磊晶層可包括多晶矽。在一些實施方式中，為了形成多個停止結構，氧化犧牲層面向第一凹槽的側壁的剩餘部分的部分。
如圖2B所示，分別沿著凹槽220的側壁形成多個停止結構216。停止結構216的材料可不同於犧牲層206的材料，使得對犧牲層206的蝕刻可在停止結構216處停止，如下所述。在一些實施方式中，磊晶層在任何適當的方向上分別從犧牲層206面向凹槽220的側壁的剩餘部分(例如，從犧牲層206的剩餘部分的側表面)生長，以形成與犧牲層206的剩餘部分接觸的停止結構216。磊晶層可包括多晶矽或任何其它適當的材料，取決於犧牲層206的材料。用於使磊晶層生長的製造製程可包括但不限於VPE、液相磊晶(LPE)、分子束磊晶(MBE)或其任何組合。
在一些實施方式中，面向相應凹槽220的側壁的犧牲層206的每個剩餘部分的相應部分被氧化以形成天然氧化物，作為相應的停止結構216。可透過熱氧化過程和/或化學氧化過程來進行氧化過程。在犧牲層206包括氮化矽的一些實施方式中，停止結構216包括氧化矽。應理解，根據氧化過程(例如，氮原子和離子從天然氧化物移除的程度)，停止結構216可以是全部氧化矽、全部氮氧化矽以及氧化矽和氮氧化矽的混合物。在一些實施方式中，透過熱氧化過程來氧化犧牲層206的剩餘部分的部分。使用分子氧作為氧化劑的乾氧化或使用水蒸 氣作為氧化劑的濕氧化可用於在例如不大於大約850℃的溫度下形成停止結構216。例如，熱氧化可包括就地蒸汽生成(ISSG)製程，其使用氧氣和氫氣來產生以蒸汽的形式的水。在一些實施方式中，磊晶層的厚度在形成停止結構216時大於天然氧化物的厚度。
方法400繼續進行到操作408，如圖4所示，其中，在多個第一凹槽中的停止結構之上形成多個儲存結構。如圖2C所示，儲存結構218分別在凹槽220中的停止結構216之上形成(例如，在圖2B中示出)。
在一些實施方式中，為了形成多個儲存結構，沿著開口的側壁、凹槽的頂表面和底表面以及在停止結構之上的凹槽的側壁形成儲存層，並移除儲存層的部分。首先，可使用一種或多種薄膜沉積製程(例如，ALD、CVD、PVD、任何其它適當的製程或其任何組合)穿過開口210沉積一層氮化矽，來沿著開口210的側壁、凹槽220的頂表面和底表面以及在停止結構216之上的凹槽220的側壁形成儲存層(未示出)。接著，可以移除沿著開口210的側壁的儲存層的部分，保留在凹槽220中的儲存層的剩餘部分，以分別在停止結構216之上形成儲存結構218。因為儲存層可完全填充凹槽220，在蝕刻之後的在凹槽220中的儲存層的剩餘部分(即，每個儲存結構218)可具有與相應的停止結構216名義上相同的垂直尺寸。在一些實施方式中，為了移除儲存層的部分，相對於介電質層208對儲存層選擇性濕蝕刻。在儲存層包括氮化矽且介電質層208包括氧化矽的一些實施方式中，包括磷酸的濕蝕刻劑穿過開口210被塗敷以蝕刻儲存層。也可控制蝕刻速率和/或蝕刻時間，使得儲存層的沿著開口210的側壁的部分被移除，保留凹槽220中的儲存結構218完整無缺。
在一些實施方式中，儲存層的部分首先被氧化，且接著儲存層的經氧化的部分被移除，而不是直接移除儲存層的部分以形成如上所述的儲存結構218。在一些實施方式中，透過熱氧化或化學氧化中的至少一項來進行氧化。熱 氧化可包括ISSG。可以以受控方式進行氧化過程，使得只有儲存層的部分被氧化，保持儲存層的剩餘部分完整無缺。可透過熱氧化溫度和/或時間來控制因而得到的天然氧化物(和儲存層的剩餘部分)的厚度。在一些實施方式中，透過例如包括臭氧的化學氧化過程來氧化儲存層的部分。在一些實施方式中，濕化學物質是氫氟酸和臭氧(例如，FOM)的混合物。可透過濕化學成分、溫度和/或時間來控制因而得到的天然氧化物的厚度。
在一些實施方式中，控制氧化過程使得在氧化之後的儲存層的剩餘部分包括具有不同厚度的兩個部分(例如，在X-方向上)：在凹槽220中和在停止結構216之上的儲存結構218，以及在凹槽220之外並面向介電質層208的保護結構(未示出)。由於凹槽220，儲存結構218的厚度可大於保護結構的厚度。保護結構可充當蝕刻停止層，以在稍後的過程中保護在下面的介電質層208。根據一些實施方式，在氧化之後的儲存層的剩餘部分保持具有非均勻厚度的連續層。
在一些實施方式中，為了移除儲存層的經氧化的部分，相對於儲存層的剩餘部分對儲存層的經氧化的部分選擇性濕蝕刻。在一些實施方式中，儲存層包括氮化矽，且透過濕蝕刻使用的蝕刻劑包括氫氟酸。在一些實施方式中，儲存層的剩餘部分包括在凹槽220中和在停止結構216之上的儲存結構218，以及在凹槽220之外並面向介電質層208的保護結構(未示出)。
方向400繼續進行到操作410，如圖4所示，其中，穿隧層和半導體通道在儲存結構之上依序地形成。如圖2C所示，穿隧層221和半導體通道226在儲存結構218之上依序地形成。在一些實施方式中，使用一種或多種薄膜沉積製程(包括但不限於PVD、CVD、ALD或其任何組合)在儲存結構218之上依序地沉積一層氧化矽和一層多晶矽。在一些實施方式中，在針對半導體通道226沉積多晶矽之前，蝕刻穿過穿隧層221的底部，使得半導體通道226的底部與單晶矽插塞212接觸。如圖2C所示，在一些實施方式中，在半導體通道226之上形成上覆 層222，以透過使用一種或多種薄膜沉積製程(包括但不限於PVD、CVD、ALD或其任何組合)將一層氧化矽沉積到開口210內，來部分地或完全填充開口210(例如，在圖2B中)。如圖2C所示，例如透過內蝕刻半導體通道226和上覆層222的頂部並用一層多晶矽填充所內蝕刻的部分，來在半導體通道226之上並與半導體通道226接觸地形成通道插塞228。
方法400繼續進行到操作412，如圖4所示，其中，形成穿過介電質疊層垂直地延伸的第二開口。如圖2D所示，狹縫229是穿過介電質疊層204垂直地延伸的所形成的開口。在一些實施方式中，用於形成狹縫229的製造製程包括濕蝕刻和/或乾蝕刻製程，例如，DRIE。在一些實施方式中，首先，蝕刻介電質疊層204的介電質層208和犧牲層206(例如，在圖2C中)。對介電質疊層204的蝕刻可以不在矽基底202的頂表面處停止，並進一步延伸到矽基底202內。在一些實施方式中，可以進行第二蝕刻製程，以例如透過控制蝕刻速率和/或蝕刻時間來蝕刻矽基底202的部分。
方法400繼續進行到操作414，如圖4所示，其中，多個犧牲層的剩餘部分被移除，在多個停止結構處停止，以形成多個第二凹槽。在一些實施方式中，為了移除多個犧牲層的剩餘部分，穿過第二開口相對於介電質層和停止結構對犧牲層的剩餘部分選擇性濕蝕刻。
如圖2D所示，透過例如濕蝕刻來移除犧牲層206(例如，在圖2C中)，以形成垂直地在介電質層208之間的多個凹槽230。在犧牲層206包括氮化矽以及介電質層208包括氧化矽的實施方式中，具有磷酸的蝕刻劑穿過狹縫229被塗敷以相對於介電質層208的氧化矽對犧牲層206的氮化矽選擇性蝕刻。可由具有與犧牲層206(例如，具有多晶矽或氧化矽的停止結構216和具有氮化矽的犧牲層206)的材料不同的材料的停止結構216停止對犧牲層206的蝕刻。也就是說，根據一些實施方式，對犧牲層206的剩餘部分的移除不影響介電質層208、停止結 構216和由停止結構216保護的其它結構(例如，儲存結構218)。
方法400繼續進行到操作416，如圖4所示，其中，多個停止結構被移除，以暴露多個儲存結構。在一些實施方式中，為了移除多個停止結構，穿過第二開口和第二凹槽相對於介電質層和儲存結構對停止結構選擇性濕蝕刻。
如圖2E所示，透過例如濕蝕刻來移除停止結構216(例如，在圖2D中)，以暴露在凹槽230中的儲存結構218。在停止結構216包括多晶矽的實施方式中，具有四甲基氫氧化銨(TMAH)的蝕刻劑穿過狹縫229和凹槽230被塗敷以對停止結構216的多晶矽選擇性蝕刻。對停止結構216的蝕刻可由具有與停止結構216(例如，具有多晶矽或氧化矽的停止結構216和具有氮化矽的儲存結構218)的材料不同的材料的儲存結構218停止。
方法400繼續進行到操作418，如圖4所示，其中，在多個第二凹槽中的多個儲存結構之上形成多個阻擋結構。在一些實施方式中，為了形成多個阻擋結構，氧化面向第二凹槽的側壁的儲存結構的部分。
如圖2F所示，氧化面向相應凹槽230的側壁的每個儲存結構218的相應部分，以形成天然氧化物作為相應的阻擋結構232。可透過熱氧化過程和/或化學氧化過程來進行氧化過程。在儲存結構218包括氮化矽的一些實施方式中，阻擋結構232包括氧化矽。應理解，根據氧化過程(例如，氮原子和離子從天然氧化物移除的程度)，阻擋結構232可以是全部氧化矽、全部氮氧化矽以及氧化矽和氮氧化矽的混合物。在一些實施方式中，透過熱氧化過程來氧化儲存結構218的部分。使用分子氧作為氧化劑的乾氧化或使用水蒸氣作為氧化劑的濕氧化可用於在例如不大於大約850℃的溫度下形成阻擋結構232。例如，熱氧化可包括ISSG製程，其使用氧氣和氫氣來產生以蒸汽的形式的水。根據一些實施方式，因此形成包括阻擋結構232、儲存結構218、穿隧層221、半導體通道226、上覆層222、單晶矽插塞212和通道插塞228的通道結構234。
方法400繼續進行到操作420，如圖4所示，其中，多個導電層在第二凹槽中形成，使得每個儲存結構的垂直尺寸與多個導電層中的相應導電層的垂直尺寸在名義上相同。如圖2G所示，導電層236在凹槽230(例如，在圖2F中)中形成。可使用一種或多種薄膜沉積製程(例如CVD、PVD、ALD、電鍍、無電鍍或其任何組合)穿過狹縫開口來沉積導電層236的導電材料(例如，金屬(例如，W))以填充凹槽230。根據一些實施方式，在儲存結構218的形成之後的阻擋結構232的稍後形成並不減小儲存結構218的垂直尺寸(陷阱長度L T )。作為結果，儲存結構218的垂直尺寸(陷阱長度L T )可與導電層236的垂直尺寸(閘極長度L G )以及阻擋結構232的垂直尺寸(阻擋長度L B )在名義上相同。根據一些實施方式，因此形成包括垂直地交錯的導電層236和介電質層208的記憶體疊層205，代替介電質疊層204(例如，在圖2F中)。
方法400繼續進行到操作422，如圖4所示，其中，狹縫結構在第二開口中形成。狹縫結構可以是源極接觸結構(例如，在圖1A和1B)或絕緣結構(未示出)。可透過沉積一種或多種介電質材料作為隔板、後面是使用一種或多種薄膜沉積製程(例如PVD、CVD、ALD或其任何組合)將一種或多種導電材料作為源極觸點沉積到狹縫229內，來形成源極接觸結構。類似地，可透過使用一種或多種薄膜沉積製程(例如，PVD、CVD、ALD或其任何組合)將一種或多種介電質材料(例如，高k介電質和氧化矽)沉積到狹縫229內，以在具有或沒有空氣間隙的情況下完全或部分地填充狹縫229，來形成絕緣結構。
圖3A-3E示出根據本發明的一些實施方式的用於形成3D記憶體元件的另一示例性製造製程。圖5示出根據本發明的一些實施方式的用於形成3D記憶體元件的另一示例性方法500的流程圖。在圖3A-3E和圖5中描繪的3D記憶體元件的示例包括在圖1B中描繪的3D記憶體元件100。圖3A-3E和圖5將一起被描述。應理解，在方法500中所示的操作並不是無遺漏的，以及其它操作也可在任何所 示操作之前、之後或之間被進行。此外，一些操作可同時或以與圖5所示的不同的順序被進行。
參考圖5，方法500在操作502開始，在操作502中，在基底之上形成穿過介電質疊層垂直地延伸的第一開口。介電質疊層可包括多個垂直地交錯的介電質層和犧牲層。基底可以是矽基底。
如圖3A所示，包括垂直地交錯的第一介電質層308和第二介電質層(在本文被稱為“犧牲層”306，一起在本文被稱為“介電質層對”)的介電質疊層304在矽基底302之上形成。在一些實施方式中，透過在介電質疊層304的形成之前，在矽基底302上沉積介電質材料(例如，氧化矽或熱氧化)來在介電質疊層304和矽基底302之間形成焊墊層(未示出)。介電質層308和犧牲層306可以選擇性地沉積在矽基底302之上，以形成介電質疊層304。在一些實施方式中，每個介電質層308包括一層氧化矽，以及每個犧牲層306包括一層氮化矽。可透過一種或多種薄膜沉積製程(包括但不限於CVD、PVD、ALD或其任何組合)來形成介電質疊層304。
如圖3A所示，形成穿過介電質疊層304垂直地延伸的開口310。在一些實施方式中，穿過介電質疊層304形成多個開口310，使得每個開口310變成用於在稍後的過程中使單獨的通道結構生長的位置。在一些實施方式中，用於形成開口310的製造製程包括濕蝕刻和/或乾蝕刻，例如，DRIE。在一些實施方式中，開口310進一步穿過矽基底302的頂部延伸。穿過介電質疊層304的蝕刻製程可以不在矽基底302的頂表面處停止，且可繼續蝕刻矽基底302的部分。在一些實施方式中，在穿過介電質疊層304進行蝕刻之後，單獨的蝕刻製程用於蝕刻矽基底302的部分。
如圖3A所示，在一些實施方式中，透過用在任何適當的方向上從矽基底302(例如，從底表面和/或側表面)磊晶地生長的單晶矽選擇性地填充開口 310的下部分，來形成單晶矽插塞312。用於使單晶矽插塞312生長的製造製程可包括但不限於VPE、LPE、MBE或其任何組合。
方法500繼續進行到操作504，如圖5所示，其中，犧牲層面向開口的部分被移除，以形成多個第一凹槽。在一些實施方式中，為了移除犧牲層的部分，相對於介電質層對犧牲層的部分選擇性濕蝕刻。
如圖3A所示，透過移除犧牲層306面向開口310的側壁的部分，來形成多個凹槽320。根據一些實施方式，凹槽320橫向地在犧牲層306和開口310之間形成。可透過穿過開口310使用相對於介電質層308選擇性地濕蝕刻以內蝕刻犧牲層306來形成凹槽320。在犧牲層306包括氮化矽以及介電質層308包括氧化矽的一些實施方式中，包括磷酸的濕蝕刻劑穿過開口310被塗敷以蝕刻犧牲層306面向開口310的部分以形成凹槽320。根據一些實施方式，透過控制蝕刻速率和/或蝕刻時間，只有犧牲層306的部分以期望的橫向尺寸(例如，在X-方向)上被蝕刻。應理解，在一些示例中，用於形成凹槽320的濕蝕刻製程可以是在形成單晶矽插塞312之前的清洗過程的部分。也就是說，可以在凹槽320的形成之後形成單晶矽插塞312。
方法500繼續進行到操作506，如圖5所示，其中，沿著多個第一凹槽的側壁以及頂表面和底表面形成多個第一阻擋結構。如圖3B所示，第一阻擋結構316沿著凹槽320(例如，在圖3A中)的頂表面和底表面和側壁形成。雖然未示出，應理解，在一些示例中，第一阻擋結構316也可沿著開口310(例如，在圖3A中)的側壁形成。換句話說，第一阻擋結構316可以是沿著開口310的側壁、凹槽320的頂表面和底表面以及凹槽320的側壁形成的連續阻障層的部分。在一些實施方式中，透過使用一種或多種薄膜沉積製程(例如，ALD、CVD、PVD、任何其它適當的製程或任何組合)沿著開口310的側壁、凹槽320的頂表面和底表面以及凹槽320的側壁沉積一層氮化矽、後面是使用熱氧化或化學氧化使該層 氮化矽氧化來形成阻障層。
方法500繼續進行到操作508，如圖5所示，其中，在多個第一凹槽中的第一阻擋結構之上形成多個儲存結構。如圖5B所示，儲存結構318分別在凹槽320(例如，在圖3A中示出)中的第一阻擋結構316之上形成。
在一些實施方式中，為了形成多個儲存結構，在第一阻擋結構之上且沿著開口的側壁形成儲存層，並移除儲存層的部分。首先，可使用一種或多種薄膜沉積製程(例如，ALD、CVD、PVD、任何其它適當的製程或其任何組合)穿過開口210沉積一層氮化矽，沿著開口310的側壁並在第一阻擋結構316之上形成儲存層(未示出)。接著，可以移除沿著開口310的側壁的儲存層的部分，保留在凹槽320中的儲存層的剩餘部分，以分別在第一阻擋結構316之上形成儲存結構318。在一些實施方式中，為了移除儲存層的部分，相對於介電質層308對儲存層選擇性濕蝕刻。在儲存層包括氮化矽以及介電質層308包括氧化矽的一些實施方式中，包括磷酸的濕蝕刻劑穿過開口310被塗敷以蝕刻儲存層。也可控制蝕刻速率和/或蝕刻時間，使得沿著開口310的側壁的儲存層的部分被移除，保持凹槽320中的儲存結構318完整無缺。
在一些實施方式中，儲存層的部分首先被氧化，且然後儲存層的氧化部分被移除，而不是直接移除儲存層的部分以形成如上所述的儲存結構318。在一些實施方式中，透過熱氧化或化學氧化中的至少一個來進行氧化。熱氧化可包括ISSG。可以以受控方式進行氧化過程，使得只有儲存層的部分被氧化，保持儲存層的剩餘部分完整無缺。可透過熱氧化溫度和/或時間來控制因而得到的天然氧化物(和儲存層的剩餘部分)的厚度。在一些實施方式中，透過例如包括臭氧的化學氧化過程來氧化儲存層的部分。在一些實施方式中，濕化學物質是氫氟酸和臭氧(例如，FOM)的混合物。可透過濕化學成分、溫度和/或時間來控制因而得到的天然氧化物的厚度。
在一些實施方式中，氧化過程被控制，使得在氧化之後的儲存層的剩餘部分包括具有不同厚度的兩個部分(例如，在X-方向上)：在凹槽320和第一阻擋結構316中的儲存結構318，以及在凹槽320之外並面向介電質層308的保護結構(未示出)。由於凹槽320，儲存結構318的厚度可大於保護結構的厚度。保護結構可充當蝕刻停止層以在稍後的過程中保護在下面的介電質層308。根據一些實施方式，在氧化之後的儲存層的剩餘部分保持具有非均勻厚度的連續層。
在一些實施方式中，為了移除儲存層的經氧化的部分，相對於儲存層的剩餘部分對儲存層的經氧化的部分選擇性濕蝕刻。在一些實施方式中，儲存層包括氮化矽，且透過濕蝕刻使用的蝕刻劑包括氫氟酸。在一些實施方式中，儲存層的剩餘部分包括在凹槽320中和在第一阻擋結構316之上的儲存結構318，以及在凹槽320之外並面向介電質層308的保護結構(未示出)。
方向500繼續進行到操作510，如圖5所示，其中，穿隧層和半導體通道在儲存結構之上依序地形成。如圖3B所示，穿隧層321和半導體通道326在儲存結構318之上依序地形成。在一些實施方式中，使用一種或多種薄膜沉積製程(包括但不限於PVD、CVD、ALD或其任何組合)在儲存結構318之上依序地沉積一層氧化矽和一層多晶矽。在一些實施方式中，在針對半導體通道326沉積多晶矽之前蝕刻穿過穿隧層321的底部，使得半導體通道326的底部與單晶矽插塞312接觸。如圖3B所示，在一些實施方式中，在半導體通道326之上形成上覆層322，以透過使用一種或多種薄膜沉積製程(包括但不限於PVD、CVD、ALD或其任何組合)將一層氧化矽沉積到開口310內來部分地或完全填充開口310(例如，在圖3A中)。如圖3B所示，例如透過內蝕刻半導體通道326和上覆層322的頂部並用一層多晶矽填充所內蝕刻的部分，來在半導體通道326之上並與半導體通道326接觸地形成通道插塞328。
方法500繼續進行到操作512，其中，形成穿過介電質疊層垂直地延 伸的第二開口。如圖3C所示，狹縫329是穿過介電質疊層304垂直地延伸的所形成的開口。在一些實施方式中，用於形成狹縫329的製造製程包括濕蝕刻和/或乾蝕刻製程，例如，DRIE。在一些實施方式中，首先，蝕刻介電質疊層304的介電質層308和犧牲層306(例如，在圖3B中)。對介電質疊層304的蝕刻可以不在矽基底302的頂表面處停止，並進一步延伸到矽基底302內。在一些實施方式中，可以進行第二蝕刻製程，以例如透過控制蝕刻速率和/或蝕刻時間來蝕刻矽基底302的部分。
方法500繼續進行到操作514，如圖5所示，其中，多個犧牲層的剩餘部分被移除，以形成多個第二凹槽並暴露多個第一阻擋結構。在一些實施方式中，為了移除多個犧牲層的剩餘部分，穿過第二開口相對於介電質層和第一阻擋結構對犧牲層的剩餘部分選擇性濕蝕刻。
如圖3C所示，透過例如濕蝕刻來移除犧牲層306(例如，在圖3B中)，以形成垂直地在介電質層308之間的多個凹槽330。在犧牲層306包括氮化矽以及介電質層308包括氧化矽的實施方式中，具有磷酸的蝕刻劑穿過狹縫329被塗敷以相對於介電質層308的氧化矽對犧牲層306的氮化矽選擇性蝕刻。可由具有與犧牲層306(例如，具有氧化矽的第一阻擋結構316和具有氮化矽的犧牲層306)的材料不同的材料的第一阻擋結構316停止對犧牲層306的蝕刻。也就是說，根據一些實施方式，對犧牲層306的剩餘部分的移除不影響介電質層308、第一阻擋結構316和由第一阻擋結構316保護的其它結構(例如，儲存結構318)。
方法500繼續進行到操作516，如圖5所示，其中，沿著多個第二凹槽的側壁以及頂表面和底表面形成多個第二阻擋結構，使得多個第二阻擋結構中的每一者的厚度與多個第一阻擋結構中的每一者的厚度在名義上相同。在一些實施方式中，為了形成多個第二阻擋結構，例如使用ALD在第一阻擋結構和第二凹槽中的介電質層之上沉積第二阻擋結構。在一些實施方式中，第一阻擋結 構和第二阻擋結構包括相同的材料，例如，氧化矽。第二阻擋結構中的每一者可在第二凹槽中的相應第二凹槽的側壁處與第一阻擋結構中的相應第一阻擋結構接觸，以形成阻擋結構。
如圖3D所示，沿著凹槽330的側壁以及頂表面和底表面形成第二阻擋結構317。每個第二阻擋結構317的厚度與相應的第一阻擋結構316的厚度在名義上相同。作為結果，凹槽330的剩餘部分的垂直尺寸可變得與儲存結構318的垂直尺寸在名義上相同。可透過使用一種或多種薄膜沉積製程(包括但不限於PVD、CVD、ALD或其任何組合)穿過狹縫329和凹槽330沿著凹槽330的側壁以及頂表面和底表面沉積一層氧化矽，來形成第二阻擋結構317。在一些實施方式中，使用ALD來沉積第二阻擋結構317，以將第二阻擋結構317的厚度精確地控制為與第一阻擋結構316的厚度相同。在一些實施方式中，一層氮化矽首先被沉積且然後被氧化以形成具有氧化矽的第二阻擋結構317。
第一阻擋結構316和第二阻擋結構317可具有相同的材料(例如，氧化矽)，名義上相同的厚度，且與彼此接觸以形成阻擋結構319。應理解，雖然第一阻擋結構316和第二阻擋結構317在不同的製造製程中形成，在第一阻擋結構316和第二阻擋結構317之間的介面和邊界可能變得不可區別，且可能在製造之後的最終產品中在阻擋結構319中不可辨別。也理解，在介電質層308和阻擋結構319之間的介面和邊界可以變得不可區別，且也可以在介電質層308和阻擋結構319具有相同材料(例如，氧化矽)的情況下，在製造之後的最終產品中也不可辨別。根據一些實施方式，因此形成包括阻擋結構319、儲存結構318、穿隧層321、半導體通道326、上覆層322、單晶矽插塞312和通道插塞328的通道結構334。
方法500繼續進行到操作518，如圖5所述，其中，在第二凹槽中形成多個導電層，使得每個儲存結構的垂直尺寸與多個導電層中的相應導電層的垂 直尺寸在名義上相同。如圖3E所示，在凹槽330(例如，在圖3D中)形成導電層336。可使用一種或多種薄膜沉積製程(例如CVD、PVD、ALD、電鍍、無電鍍或其任何組合)穿過狹縫開口來沉積導電層336的導電材料(例如，金屬(例如，W))以填充凹槽330。具有名義上相同的厚度的第一阻擋結構316和第二阻擋結構317的稍後形成可分別引起儲存結構318和導電層336的相同程度的尺寸減小。作為結果，雖然小於阻擋結構319的垂直尺寸(阻擋長度L B )，儲存結構318的垂直尺寸(陷阱長度L T )可以仍然與導電層336的垂直尺寸(閘極長度L G )在名義上相同。根據一些實施方式，因此形成包括垂直地交錯的導電層336和介電質層308的記憶體疊層305，代替介電質層304(例如，在圖3D中)。
方法500繼續進行到操作520，如圖5所示，其中，狹縫結構在第二開口中形成。狹縫結構可以是源極接觸結構(例如，在圖1A和1B)或絕緣結構(未示出)。可透過沉積一種或多種介電質材料作為隔板、後面是使用一種或多種薄膜沉積製程(例如，PVD、CVD、ALD或其任何組合)將一種或多種導電材料作為源極觸點沉積到狹縫329內來形成源極接觸結構。類似地，可透過使用一種或多種薄膜沉積製程(例如，PVD、CVD、ALD或其任何組合)將一種或多種介電質材料(例如，高k介電質和氧化矽)沉積到狹縫329內，以在具有或沒有空氣間隙的情況下完全或部分地填充狹縫329來形成絕緣結構。
根據本發明內容的一個方面，公開了用於形成3D記憶體元件的方法。在基底之上形成穿過介電質疊層垂直地延伸的第一開口。介電質疊層包括介電質層和與介電質層交錯的犧牲層。移除犧牲層面向第一開口的部分以形成多個第一凹槽。沿著多個第一凹槽的側壁形成多個停止結構。在多個第一凹槽中的多個停止結構之上形成多個儲存結構。從與多個第一凹槽相對的多個第二凹槽移除多個犧牲層，以暴露多個停止結構。移除多個停止結構以暴露多個儲存結構。在多個第二凹槽中的多個儲存結構之上形成多個阻擋結構。
在一些實施方式中，為了形成多個停止結構，磊晶層從犧牲層面向第一凹槽的側壁生長。
在一些實施方式中，為了形成多個停止結構，氧化犧牲層面向第一凹槽的側壁的部分。
在一些實施方式中，在移除多個犧牲層之前，在第一開口中的儲存結構之上依序地形成穿隧層和半導體通道。
在一些實施方式中，在移除多個犧牲層之前，形成穿過介電質疊層垂直地延伸的第二開口。在一些實施方式中，為了移除多個犧牲層，穿過第二開口相對於介電質層和停止結構對犧牲層選擇性濕蝕刻。
在一些實施方式中，為了移除多個停止結構，穿過第二開口和第二凹槽相對於介電質層和儲存結構對停止結構選擇性濕蝕刻。
在一些實施方式中，在形成多個阻擋結構之後，在第二開口中形成狹縫結構。
在一些實施方式中，為了形成多個阻擋結構，氧化儲存結構面向第二凹槽的側壁的部分。
在一些實施方式中，在形成多個阻擋結構之後，在第二凹槽中形成多個導電層，使得儲存結構中的每個儲存結構的垂直尺寸與多個導電層中的相應導電層的垂直尺寸在名義上相同。
在一些實施方式中，停止結構包括多晶矽，儲存結構包括氮化矽，以及阻擋結構包括氧化矽。
根據本發明內容的另一方面，公開了用於形成3D記憶體元件的方法。在基底之上形成穿過介電質疊層垂直地延伸的第一開口。介電質疊層包括介電質層和與介電質層交錯的犧牲層。移除犧牲層面向開口的部分以形成多個第一凹槽。沿著多個第一凹槽的側壁以及頂表面和底表面形成多個第一阻擋結 構。在多個第一凹槽中的多個第一阻擋結構之上形成多個儲存結構。移除多個犧牲層以形成多個第二凹槽並暴露多個第一阻擋結構。沿著多個第二凹槽的側壁以及頂表面和底表面形成多個第二阻擋結構，使得多個第二阻擋結構中的每一者的厚度與多個第一阻擋結構中的每一者的厚度在名義上相同。
在一些實施方式中，第一阻擋結構和第二阻擋結構包括相同的材料。
在一些實施方式中，第二阻擋結構中的每一者在第二凹槽中的相應第二凹槽的側壁處與第一阻擋結構中的相應第一阻擋結構接觸，以形成阻擋結構。
在一些實施方式中，在移除多個犧牲層的剩餘部分之前，在第一開口中的儲存結構之上依序地形成穿隧層和半導體通道。
在一些實施方式中，在移除多個犧牲層之前，形成穿過介電質疊層垂直地延伸的第二開口。在一些實施方式中，為了移除多個犧牲層，穿過第二開口相對於介電質層和第一阻擋結構對犧牲層選擇性濕蝕刻。
在一些實施方式中，為了形成多個第二阻擋結構，穿過第二開口和第二凹槽在第一阻擋結構和在第二凹槽中的介電質層之上沉積第二阻擋結構。
在一些實施方式中，沉積第二阻擋結構包括ALD。
在一些實施方式中，在形成多個第二阻擋結構之後，在第二開口中形成狹縫結構。
在一些實施方式中，在形成多個第二阻擋結構之後，在第二凹槽中形成多個導電層，使得儲存結構中的每一者的垂直尺寸與導電層中的相應導電層的垂直尺寸在名義上相同。
在一些實施方式中，第一阻擋結構和第二阻擋結構包括氧化矽，以及儲存結構包括氮化矽。
根據本發明內容的又一方面，3D記憶體元件包括記憶體疊層和沿著 垂直方向穿過記憶體疊層延伸的通道結構，記憶體疊層包括多個垂直地交錯的導電層和介電質層。通道結構具有沿著橫向方向突出並分別面向導電層的多個突出部分，以及分別面向介電質層而不沿著橫向方向突出的多個正常部分。通道結構包括分別在突出部分中的多個阻擋結構。導電層中的每個導電層的垂直尺寸與儲存結構中的相應儲存結構的垂直尺寸在名義上相同。
在一些實施方式中，通道結構還包括：分別在突出部分中的多個阻擋結構。在一些實施方式中，阻擋結構中的每個阻擋結構的至少部分沿著橫向方向在儲存結構中的相應儲存結構和導電層中的相應導電層之間。
在一些實施方式中，阻擋結構中的每個阻擋結構的部分沿著垂直方向在相應儲存結構和相應對的介電質層之間。
在一些實施方式中，儲存結構中的每個儲存結構的垂直尺寸小於相應阻擋結構的至少部分的垂直尺寸。
在一些實施方式中，阻擋結構包括氧化矽，以及儲存結構包括氮化矽。
在一些實施方式中，通道結構還包括：在儲存結構之上的穿隧層和在穿隧層之上的半導體通道。
特定實施方式的前述描述將如此揭露其它人透過應用在本領域的技術內的知識可以在沒有過度實驗的情況下為各種應用容易修改和/或改編這樣的特定實施方式的本發明內容的一般性質，而不偏離本發明內容的一般概念。因此，基於在本文提出的教導和指導，這樣的改編和修改被規定為在所公開的實施方式的等同物的含義和範圍內。應理解，本文的用語或術語是為了描述而不是限制的目的，使得本說明書的術語或用語應由技術人員按照教導和指導來解釋。
上文借助於說明所指定的功能及其關係的實現的功能構建塊描述了 本發明內容的實施方式。為了描述的方便，這些功能構建塊的界限在本文被任意限定。可限定可選的界限，只要所指定的功能及其關係被適當地進行。
概述和摘要章節可闡述如發明人設想的本發明內容的一個或多個但不是全部示例性實施方式，且因此並不意欲以任何方式限制本發明內容和所附申請專利範圍。
本發明內容的廣度和範圍不應由上文所述的示例性實施方式中的任一個限制，但應僅根據接下來的申請專利範圍及其等同物被限定。
100:3D記憶體元件
102:基底
104:記憶體疊層
106:導電層
108:介電質層
110:通道結構
112:半導體插塞
113:突出部分
114:記憶體膜
115:正常部分
116:阻擋結構
118:儲存結構
120:穿隧層
122:上覆層
124:通道插塞
126:半導體通道
130:狹縫結構
132:隔板
134:源極觸點
X,Y:方向

Claims (20)

  1. 一種用於形成三維(3D)記憶體元件的方法，包括：在基底之上形成穿過介電質疊層垂直地延伸的第一開口，所述介電質疊層包括多個介電質層和與所述多個介電質層交錯的多個犧牲層；移除所述多個犧牲層面向所述第一開口的部分，以形成多個第一凹槽；沿著所述多個第一凹槽的側壁形成多個停止結構；在所述多個第一凹槽中的所述多個停止結構之上形成多個儲存結構；從與所述多個第一凹槽相對的多個第二凹槽移除所述多個犧牲層，以暴露所述多個停止結構；移除所述多個停止結構，以暴露所述多個儲存結構；以及在所述多個第二凹槽中的所述多個儲存結構之上形成多個阻擋結構。
  2. 如請求項1所述的方法，其中，形成所述多個停止結構包括：使磊晶層從所述多個犧牲層面向所述多個第一凹槽的所述側壁生長。
  3. 如請求項1所述的方法，其中，形成所述多個停止結構包括：氧化所述多個犧牲層面向所述多個第一凹槽的所述側壁的部分。
  4. 如請求項1所述的方法，還包括：在移除所述多個犧牲層之前，在所述第一開口中的所述多個儲存結構之上依序地形成穿隧層和半導體通道。
  5. 如請求項1所述的方法，還包括：在移除所述多個犧牲層之前，形成穿過所述介電質疊層垂直地延伸的第二開口，其中，移除所述多個犧牲層包括：穿過所述第二開口相對於所述多個介電質層和所述多個停止結構對所述 多個犧牲層選擇性濕蝕刻。
  6. 如請求項5所述的方法，其中，移除所述多個停止結構包括：穿過所述第二開口和所述多個第二凹槽相對於所述多個介電質層和所述多個儲存結構對所述多個停止結構選擇性濕蝕刻。
  7. 如請求項5所述的方法，還包括：在形成所述多個阻擋結構之後，在所述第二開口中形成狹縫結構。
  8. 如請求項1所述的方法，其中，形成所述多個阻擋結構包括：氧化所述多個儲存結構面向所述多個第二凹槽的側壁的部分。
  9. 如請求項1所述的方法，還包括：在形成所述多個阻擋結構之後，在所述多個第二凹槽中形成多個導電層，使得所述多個儲存結構中的每個儲存結構的垂直尺寸與所述多個導電層中的相應導電層的垂直尺寸在實質上相同。
  10. 如請求項1所述的方法，其中，所述多個停止結構包括多晶矽，所述多個儲存結構包括氮化矽，並且所述多個阻擋結構包括氧化矽。
  11. 一種用於形成三維(3D)記憶體元件的方法，包括：在基底之上形成穿過介電質疊層垂直地延伸的第一開口，所述介電質疊層包括多個介電質層和與所述介電質層交錯的多個犧牲層；移除所述多個犧牲層面向所述第一開口的部分，以形成多個第一凹槽； 沿著所述多個第一凹槽的側壁以及頂表面和底表面形成多個第一阻擋結構；在所述多個第一凹槽中的所述多個第一阻擋結構之上形成多個儲存結構；移除所述多個犧牲層，以形成多個第二凹槽並暴露所述多個第一阻擋結構；以及沿著所述多個第二凹槽的側壁以及頂表面和底表面形成多個第二阻擋結構，使得所述多個第二阻擋結構中的每個第二阻擋結構的厚度與所述多個第一阻擋結構中的每個第一阻擋結構的厚度在實質上相同。
  12. 如請求項11所述的方法，其中，所述多個第一阻擋結構和所述多個第二阻擋結構包括相同的材料。
  13. 如請求項12所述的方法，其中，所述多個第二阻擋結構中的每個第二阻擋結構在所述多個第二凹槽中的相應第二凹槽的側壁處與所述多個第一阻擋結構中的相應第一阻擋結構接觸，以形成阻擋結構。
  14. 如請求項11所述的方法，還包括：在移除所述多個犧牲層之前，在所述第一開口中的所述多個儲存結構之上依序地形成穿隧層和半導體通道。
  15. 如請求項11所述的方法，還包括：在移除所述多個犧牲層的剩餘部分之前，形成穿過所述介電質疊層垂直地延伸的第二開口，其中，移除所述多個犧牲層包括：穿過所述第二開口相對於所述多個介電質層和所述多個第一阻擋結構對所述犧牲層選擇性濕蝕刻。
  16. 如請求項15所述的方法，其中，形成所述多個第二阻擋結構包括：穿過所述第二開口和所述多個第二凹槽在所述多個第一阻擋結構和所述多個第二凹槽中的所述多個介電質層之上沉積所述多個第二阻擋結構。
  17. 如請求項16所述的方法，其中，沉積所述多個第二阻擋結構包括原子層沉積(ALD)。
  18. 如請求項15所述的方法，還包括：在形成所述多個第二阻擋結構之後，在所述第二開口中形成狹縫結構。
  19. 如請求項11所述的方法，還包括：在形成所述多個第二阻擋結構之後，在所述多個第二凹槽中形成多個導電層，使得所述多個儲存結構中的每個儲存結構的垂直尺寸與所述多個導電層中的相應導電層的垂直尺寸在實質上相同。
  20. 如請求項11所述的方法，其中，所述多個第一阻擋結構和所述多個第二阻擋結構包括氧化矽，並且所述多個儲存結構包括氮化矽。
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