KR20210037316A - 수직형 비휘발성 메모리 소자 - Google Patents

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이보영
손영환
이승원
이승환
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Abstract

본 발명의 수직형 비휘발성 메모리 소자는 교대로 적층된 게이트 패턴들 및 층간 절연 패턴들을 포함하고, 상기 게이트 패턴들 및 층간 절연 패턴들의 내부에 적층 방향으로 연장된 관통홀이 형성된 적층 바디; 상기 관통홀 내에 위치하고 상기 적층 방향으로 연장된 반도체 필라; 상기 관통홀 내에서 상기 게이트 패턴들과 상기 반도체 필라 사이에 위치하고, 전하 저장층들을 포함하는 정보 저장 구조체들; 및 상기 관통홀 내에서 상기 반도체 필라를 향하여 상기 층간 절연 패턴들의 측벽 상에 형성된 더미 전하 저장층들을 포함한다.

Description

수직형 비휘발성 메모리 소자{vertical non-volatile memory device}
본 발명의 기술적 사항은 메모리 소자에 관한 것으로, 보다 상세하게는 수직형 비휘발성 메모리 소자에 관한 것이다.
비휘발성 메모리 소자의 집적도 향상을 위하여 셀 트랜지스터들을 수직 방향으로 적층시켜 집적도를 향상시킬 수 있다. 특히, 비휘발성 메모리 소자중 낸드(NAND) 플래시 메모리 소자의 경우, 하나의 셀이 하나의 트랜지스터로 이루어지기 때문에 셀 트랜지스터들을 수직으로 적층시켜 집적도를 향상시킬 수 있다. 그러나, 비휘발성 메모리 소자에 포함된 각 셀 트랜지스터들을 수직 방향으로 적층시키는 경우, 수직 방향으로 위치하고 있는 각 셀 트랜지스터들의 전하 저장 특성을 향상시키는 것이 필요하다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 수직 방향으로 위치하고 있는 각 셀 트랜지스터들의 전하 저장 특성을 향상시킬 수 있는 수직형 비휘발성 메모리 소자를 제공하는 데 있다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상의 수직형 비휘발성 메모리 소자는 교대로 적층된 게이트 패턴들 및 층간 절연 패턴들을 포함하고, 상기 게이트 패턴들 및 층간 절연 패턴들의 내부에 적층 방향으로 연장된 관통홀이 형성된 적층 바디; 상기 관통홀 내에 위치하고 상기 적층 방향으로 연장된 반도체 필라; 상기 관통홀 내에서 상기 게이트 패턴들과 상기 반도체 필라 사이에 위치하고, 전하 저장층들을 포함하는 정보 저장 구조체들; 및 상기 관통홀 내에서 상기 반도체 필라를 향하여 상기 층간 절연 패턴들의 측벽 상에 형성된 더미 전하 저장층들을 포함한다.
본 발명의 기술적 사상의 수직형 비휘발성 메모리 소자는 교대로 적층된 게이트 패턴들 및 층간 절연 패턴들을 포함하는 적층 바디를 포함하고, 상기 적층 바디는 상기 게이트 패턴들 및 층간 절연 패턴들의 내부에 적층 방향으로 연장된 관통홀이 형성되고, 상기 층간 절연 패턴들의 측벽으로부터 상기 게이트 패턴들 방향으로 리세스됨과 아울러 상기 관통홀과 연통된 리세스홀들을 구비하고; 상기 리세스홀들에서 상기 게이트 패턴들과 접하는 블록킹 절연층들, 상기 리세스홀들 내에서 상기 블록킹 절연층들에 접하는 전하 저장층들 및 상기 전하 저장층들에 접하면서 상기 관통홀 내에서 상기 적층 방향으로 연장된 터널 절연층을 포함하는 정보 저장 구조체들; 상기 정보 저장 구조체들에 접하면서 상기 관통홀 및 리세스홀들 내에 상기 적층 방향으로 연장된 반도체 필라; 및 상기 관통홀 내에서 상기 반도체 필라를 향하여 상기 층간 절연 패턴들의 측벽에 형성된 더미 전하 저장층들을 포함한다.
본 발명의 기술적 사상의 수직형 비휘발성 메모리 소자는 교대로 적층된 게이트 패턴들 및 층간 절연 패턴들을 포함하는 적층 바디를 포함하고, 상기 적층 바디는 상기 게이트 패턴들 및 층간 절연 패턴들의 내부에 적층 방향으로 연장된 관통홀이 형성되고, 상기 층간 절연 패턴들의 측벽으로부터 상기 게이트 패턴들 방향으로 리세스됨과 아울러 상기 관통홀과 연통되고 일면이 곡면인 곡면형 리세스홀들을 구비하고; 상기 곡면형 리세스홀들 내에 위치하는 곡면형 정보 저장 구조체들을 포함하고, 상기 곡면형 정보 저장 구조체들은 상기 게이트 패턴들과 접하는 곡면형 블록킹 절연층들, 상기 곡면형 블록킹 절연층들에 접하는 곡면형 전하 저장층들, 및 상기 곡면형 리세스홀들 내에서 상기 곡면형 전하 저장층들에 접하고 상기 관통홀 내에서 상기 적층 방향으로 연장된 곡면형 터널 절연층을 포함하고; 상기 곡면형 리세스홀들 및 관통홀 내에서 상기 곡면형 전하 저장층들과 접하면서 상기 적층 방향으로 형성된 분리 절연층들; 상기 관통홀 및 리세스홀들 내에서 상기 층간 절연 패턴들의 측벽에 형성되고, 상기 분리 절연층들에 의해 분리된 더미 전하 저장층들; 및 상기 곡면형 터널 절연층의 측벽 및 상기 더미 전하 저장층들의 일측에 위치하고 상기 관통홀 내에서 상기 적층 방향으로 연장된 곡면형 반도체 필라를 포함한다.
본 발명의 수직형 비휘발성 메모리 소자는 셀 트랜지스터들에 분리된 전하 저장층들이 형성되고, 셀 트랜지스터들 사이에 더미 전하 저장층들을 포함한다. 이에 따라, 본 발명의 수직형 비휘발성 메모리 소자는 수직 방향으로 위치하고 있는 각 셀 트랜지스터들의 전하 저장 특성을 향상시키고 셀 트랜지스터들간의 절연 특성도 향상시킬 수 있다.
도 1 및 도 2는 본 발명의 기술적 사상의 일 실시예에 따른 수직형 비휘발성 메모리 소자의 회로도이다.
도 3는 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자의 셀 트랜지스터의 요부 평면도이다.
도 4a는 본 발명의 일 실시예에 의해 도 3의 수직형 비휘발성 메모리 소자의 A-A에 따른 단면도이다.
도 4b는 도 4a의 일부 확대도이다.
도 5a는 본 발명의 일 실시예에 의해 수직형 비휘발성 메모리 소자의 단면도이다.
도 5b는 도 5a의 일부 확대도이다.
도 6a 내지 도 6k는 본 발명의 일 실시예에 의한 수직형 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 7a 내지 도 7h는 본 발명의 일 실시예에 의한 수직형 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 8a 및 도 8b는 본 발명의 일 실시예에 의한 수직형 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 9a 및 도 9b는 본 발명의 일 실시예에 의한 수직형 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 10a 및 도 10b는 본 발명의 일 실시예에 의한 수직형 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 11은 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자를 보여주는 개략적인 블록도이다.
도 12는 본 발명의 일 실시예에 따른 카드를 보여주는 개략도이다.
도 13은 본 발명의 일 실시예에 따른 시스템을 보여주는 개략도이다.
이하, 첨부한 도면을 참조하여 본 발명의 기술적 사상의 실시예들에 대해 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
수직형 비휘발성 메모리 소자는 전원이 공급되지 않더라도 저장된 데이터가 계속하여 유지되는 특성을 갖는다. 그리고, 수직형 비휘발성 메모리 소자의 예로 낸드 플래시 메모리 소자를 이용하여 설명한다. 이에 따라, 본 발명의 내용은 낸드 플래시 메모리 소자에 바로 적용될 수 있다.
도 1 및 도 2는 본 발명의 기술적 사상의 일 실시예에 따른 수직형 비휘발성 메모리 소자의 회로도이다.
구체적으로, 도 1 및 도 2는 각각 수직형 비휘발성 메모리 소자(10), 즉 낸드 플래시 메모리 소자의 2차원 및 3차원의 회로도이다. 수직형 비휘발성 메모리 소자(10)는 N개의 셀 트랜지스터들(M0-Mn)이 직렬로 연결되어 셀 스트링(string, S)을 이루고 있다. 단위 셀 스트링들(S)은 비트 라인(bit line, BL0-BLn)과 그라운드 선택 라인(ground selecting line, GSL) 사이에 병렬로 연결되어 있다.
수직형 비휘발성 메모리 소자(10)는 셀 트랜지스터들(M0-Mn)이 직렬로 연결된 셀 스트링(S)과, 셀 트랜지스터들(M0-Mn)을 선택하기 위한 수단인 워드라인(WL0 내지 WLn)과, 워드 라인을 구동하는 로우 디코더를 포함한다.
수직형 비휘발성 메모리 소자(10)는 셀 스트링(S)의 일측에 연결되고 스트링 선택 트랜지스터(ST1)로 구성된 스트링 선택 라인(SSL)과, 스트링 선택 트랜지스터(ST1)의 드레인과 연결된 비트라인(BL0-BLn)과, 셀 스트링(S)의 타측에 연결되고 그라운드 선택 트랜지스터(ST2)로 구성된 그라운드 선택라인(GSL)이 포함되어 있다. 그리고, 수직형 비휘발성 메모리 소자는 그라운드 선택 트랜지스터(ST2)의 소오스에 공통 소오스 라인(CSL)이 연결되어 있다.
수직형 비휘발성 메모리 소자(10)는 셀 스트링(S)과 상하에 연결된 스트링 선택 트랜지스터(ST1) 및 그라운드 선택 트랜지스터(ST2)를 포함하여 단위 스트링을 구성할 수 있다. 도 1 및 2에서는 셀 스트링(S)에 하나의 스트링 선택 트랜지스터(ST1) 및 그라운드 선택 트랜지스터(ST2)가 연결되어 단위 스트링을 구성하는 것으로 도시되었으나, 스트링 선택 트랜지스터(ST1)가 두 개 이상으로 형성될 수도 있고, 그라운드 선택 트랜지스터(ST2)도 두 개 이상 형성될 수도 있다.
하나의 셀 스트링(S) 내에는 2m개(m은 1이상의 자연수)의 셀 트랜지스터들(M0-Mn)이 형성될 수 있다. 하나의 셀 스트링(S)에 2개, 4개, 8개, 16개 정도의 셀 트랜지스터들(M0-Mn)이 직렬 연결될 수 있다. 도 1 및 도 2에서는 편의상 셀 트랜지스터들(M0-Mn) 및 워드 라인들(WL0 내지 WLn)중 4개만 도시한다.
도 2에서, X 방향은 워드 라인들(WL0 내지 WLn)이 연장되는 방향, 즉 워드 라인 방향일 수 있다. Y 방향은 비트 라인(BL0-BLn)이 연장되는 방향, 즉 비트 라인 방향일 수 있다. Z 방향은 워드 라인들(WL0 내지 WLn) 및 비트 라인들(BL0-BLn)에 수직한 방향일 수 있다.
도 3는 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자의 셀 트랜지스터의 요부 평면도이다.
구체적으로, 수직형 비휘발성 메모리 소자(10)는 기판(도 4a의 202) 상부에 형성되고 서로 떨어져 위치하는 복수개의 적층 바디들(STS)를 포함할 수 있다. 적층 바디(STS)는 X-Y 평면에 형성될 수 있다. 적층 바디(STS)는 워드 라인 방향(X 방향) 및 비트 라인 방향(Y 방향)에 의해 형성되는 평면에 형성될 수 있다.
적층 바디(STS)는 서로 떨어져 위치하는 관통홀(261, through hole)이 형성될 수 있다. 관통홀(261)은 적층 바디(STS)의 상면 및 하면을 관통하는 홀일 수 있다. 적층 바디(216) 내에는 관통홀(261)의 주위로 리세스홀(262)이 형성될 수 있다. 리세스홀(262, recess hole)은 관통홀(261)의 내측으로 리세스된 홀일 수 있다. 리세스홀(262)은 관통홀(261) 내부에서 적층 바디(STS) 쪽으로 확장된 홀일 수 있다. 리세스홀(262)은 관통홀(261)과 연통될 수 있다.
관통홀(261) 및 리세스홀(262) 내에는 수직 구조체(VS)가 형성될 수 있다. 수직 구조체(VS)는 후술하는 바와 같이 수직형 비휘발성 메모리 소자(10)의 셀 트랜지스터가 형성될 수 있다. 수직 구조체(VS)는 반도체 필라(도 4a의 274), 정보 저장 구조체(도 4a의 288), 더미 전하 저장층(도 4a의 281), 및 분리 절연층(도 4a의 285)을 포함할 수 있다.
도 4a는 본 발명의 일 실시예에 의해 도 3의 수직형 비휘발성 메모리 소자의 A-A에 따른 단면도이고, 도 4b는 도 4a의 일부 확대도이다.
구체적으로, 도 4a의 수직형 비휘발성 메모리 소자(10)는 도 3의 관통홀(261)을 반(1/2)만 절단하여 도시한 도면이다. 이에 따라, 도 4a의 수직형 비휘발성 메모리 소자(10)는 관통홀(261)을 중심으로 양측이 대칭 구조일 수 있다. 다시 말해, 관통홀(261)의 우측으로 게이트 패턴들(320) 및 층간 절연 패턴들(220)이 형성될 수 있다.
도 4a의 수직형 비휘발성 메모리 소자(10)는 3개의 워드 라인들(WL0, WL1, WL2) 및 3개의 셀 트랜지스터들(M0, M1, M2)만을 편의상 도시한 것이다. 도 4b의 수직형 비휘발성 메모리 소자(10)는 하나의 워드 라인(WL0) 및 셀 트랜지스터(M0)를 확대하여 도시한 것이다. 도 4a 및 도 4b에서, X 방향은 워드 라인 방향이고, Z 방향은 워드 라인 방향에 수직한 방향일 수 있다.
수직형 비휘발성 메모리 소자(10)는 적층 바디(STS)를 포함한다. 적층 바디(STS)는 기판(202)의 상부에 교대로 적층된 게이트 패턴들(320) 및 층간 절연 패턴들(220)을 포함한다. 게이트 패턴들(320)은 제1 내지 제3 게이트 패턴(311, 313, 315)을 포함한다.
기판(202)은 단결정 반도체 물질로 이루어질 수 있다. 기판(202)은 예를 들어 단결정 실리콘 기판으로 이루어질 수 있다. 단결정 실리콘 기판은 단결정 실리콘 웨이퍼, 예컨대 P형 단결정 실리콘 웨이퍼를 의미할 수 있다. 기판(202)에는 앞서 설명한 바와 같이 공통 소오스 라인(도 1 및 도 2의 CSL)으로 제공되는 불순물 영역(미도시), 예컨대 N형 불순물 영역이 형성될 수 있다.
층간 절연 패턴들(220)은 제1 내지 제4 층간 절연 패턴들(211, 213, 215, 217)을 포함한다. 게이트 패턴들(320)은 후술하는 바와 같이 층간 절연 패턴들(220) 사이의 캐비티(278, cavity) 내에 형성될 수 있다. 캐비티(278)는 층간 절연 패턴들(220) 사이의 갭(gap)일 수 있다.
도 4a 및 도 4b에서, 게이트 패턴들(320)의 높이(Lg), 즉 게이트 패턴(311)의 높이(Lg)는 게이트 길이(Lg)를 의미할 수 있다. 층간 절연 패턴들(220)의 높이(Ls)는 게이트 패턴들(320) 사이의 스페이스 길이(공간 길이)를 의미할 수 있다.
적층 바디(STS)는 게이트 패턴들(320) 및 층간 절연 패턴들(220)의 내부에 적층 방향, 즉 Z 방향으로 연장된 관통홀(261)을 포함할 수 있다. 적층 방향, 즉 Z 방향은 게이트 패턴들(320) 및 층간 절연 패턴들(220)이 적층된 방향일 수 있다.
더하여, 적층 바디(STS)는 층간 절연 패턴들(220)의 일 측벽(220SW)으로부터 게이트 패턴들(320) 방향으로 제1 깊이(R1)만큼 리세스된 리세스홀들(262, recess holes)을 포함할 수 있다. 리세스홀들(262)은 관통홀(261)과 연통될 수 있다. 리세스홀들(262)은 게이트 패턴들(320)과 접하는 면이 곡면일 수 있다.
리세스홀들(262)은 필요에 따라 형성되지 않을 수 있다. 리세스홀들(262)를 형성할 경우, 리세스홀들(262) 내에 정보 저장 구조체들(288)이 형성 또는 매립될수 있어 셀 트랜지스터들(M0, M1, M2) 간의 분리를 잘 할 수 있다.
관통홀(261) 내에는 앞서 설명한 바와 같이 수직 구조체(VS)가 형성될 수 있다. 수직 구조체(VS)는 관통홀(261) 내에 적층 방향으로 연장된 반도체 필라(274, semiconductor pillar)를 포함할 수 있다. 반도체 필라(274)는 기판(202) 상에 실린더 또는 필라(pillar) 형상의 반도체 패턴일 수 있다. 반도체 필라(274)는 도 3에서 도시한 바와 같이 규칙적으로 X 방향 및 Y 방향으로 서로 이격되어 반복 배치될 수 있다.
반도체 필라(274)는 기판(202) 상에 수직 방향으로 연장되어 형성될 수 있다. 반도체 필라(274)은 예를 들어 단결정 실리콘층으로 이루어질 수 있다. 반도체 필라(274)는 수직형 비휘발성 반도체 메모리 소자의 액티브 영역을 제공한다. 반도체 필라(274)는 셀 트랜지스터들(MO, M1, M2)의 채널층으로 이용될 수 있다.
관통홀(261) 내에서 게이트 패턴들(320)과 반도체 필라(274) 사이에 정보 저장 구조체들(288)이 위치할 수 있다. 리세스홀들(262)을 형성할 경우, 반도체 필라(274)는 정보 저장 구조체들(288)에 접하면서 관통홀(261) 및 리세스홀들(262) 내에서 적층 방향으로 연장될 수 있다.
정보 저장 구조체들(288)은 전하 저장층들(280, charge storage layer)을 포함할 수 있다. 전하 저장층들(280)은 전하 트랩층(charge trapping layer)일 수 있다. 정보 저장 구조체들(288)은 반도체 필라(274) 상에서 게이트 패턴들(320) 방향으로 순차적으로 형성된 터널 절연층(272, tunnel insulating layer), 전하 저장층들(280), 및 블록킹 절연층들(266, 284, blocking insulating layer)을 포함할 수 있다.
터널 절연층(272)은 터널 산화층으로 형성될 수 있다. 터널 절연층(272)은 반도체 필라(274)의 표면을 열산화시켜 형성되는 열 산화막일 수 있다. 터널 절연층(272)은 열 산화 공정으로 형성된 실리콘 산화물로 이루어질 수 있다. , 터널 절연층(272)은 화학 기상 증착법에 형성된 산화물로 이루어질 수 있다.
전하 저장층들(280)은 전하를 트랩핑할 수 있는 물질인 실리콘 질화물 또는 금속 산화물로 이루어질 수 있다. 이 경우, 전하 저장층들(280)에는 전하 트랩 방식으로 전하들이 저장될 수 있다. 전하 저장층들(280)은 얇은 두께로 용이하게 증착할 수 있는 실리콘 질화물로 이루어질 수 있다.
블록킹 절연층들(266, 284)은 실리콘 산화물 또는 금속 산화물로 이루어질 수 있다. 금속 산화물은 실리콘 산화물에 비해 유전상수가 높은 물질이다. 셀 트랜지스터들(M0, M1, M2)은 F-N 터널링(Fowler-Nordheim tunneling) 또는 열전자 주입(hot electron injection)에 의해 전기적으로 온오프될 수 있다.
일부 실시예에서, 층간 절연 패턴들(220)의 일측벽으로부터 리세스된 리세스홀들(262)을 형성할 경우, 정보 저장 구조체들(288)은 리세스홀들(262)에서 게이트 패턴들(320)과 접하는 블록킹 절연층들(266, 284), 리세스홀들(262) 내에서 블록킹 절연층들(266, 284)에 접하는 전하 저장층들(280) 및 전하 저장층들(280)에 접하면서 관통홀(261) 내에서 적층 방향으로 연장된 터널 절연층(272)을 포함할 수 있다.
더하여, 일부 실시예에서 리세스홀들(262)의 일면을 곡면으로 형성할 경우, 정보 저장 구조체들(288)의 일면은 곡면형 리세스흘들(262)에 접하여 곡면일 수 있다. 다시 말해, 정보 저장 구조체들(288)은 곡면형 정보 저장 구조체들이 될 수 있다.
곡면형 정보 저장 구조체들(288)은 게이트 패턴들(320)과 접하는 곡면형 블록킹 절연층들(284, 266), 곡면형 블록킹 절연층들(284, 266)에 접하는 곡면형 전하 저장층들(280), 및 곡면형 리세스홀들(262) 내에서 곡면형 전하 저장층들(280)에 접하고 관통홀(261) 내에서 적층 방향으로 연장된 곡면형 터널 절연층(272)를 포함할 수 있다. 일면이 곡면인 정보 저장 구조체들(288)은 게이트 패턴들(320)과 곡면으로 접하기 때문에, 셀 트랜지스터들(M0, M1, M2)의 전기적 특성을 향상시킬 수 있다.
반도체 필라(274)의 일 측벽을 따라서 정보 저장 구조체(288)을 개재함과 아울러 교대로 게이트 패턴들(320) 및 층간 절연 패턴들(220)이 형성되어 있다. 이에 따라, 반도체 필라(274)의 일 측벽에는 셀 트랜지스터들(M0, M1, M2)이 형성될 수 있다. 반도체 필라(274) 각각에 형성된 셀 트랜지스터들(M0-Mn)은 하나의 셀 스트링(S)을 이루게 된다. 셀 트랜지스터들(M0, M1, M2)은 반도체 필라(274)을 따라 수직 방향으로 직렬 연결되어 있다.
수직 구조체(VS)는 관통홀(261) 내에서 반도체 필라(274)를 향하여 층간 절연 패턴들(220)의 측벽 상에 형성된 더미 전하 저장층들(281, dummy charge storage layer)을 포함할 수 있다. 더미 전하 저장층들(281)은 표면 프로파일이 곡선형일 수 있다. 더미 전하 저장층들(281)은 층간 절연 패턴들(220)의 측벽 상에 부분적으로 형성될 수 있다. 더미 전하 저장층들(281)은 셀 트랜지스터들(M0, M1, M2)의 동작시 전하가 저장되지 않는 층일 수 있다.
수직 구조체(VS)는 관통홀(261) 내에서 전하 저장층들(280)과 접하여 형성된 분리 절연층들(285)을 포함할 수 있다. 분리 절연층들(285)은 실리콘 산화물 또는 금속 산화물로 형성될 수 있다. 분리 절연층들(285)은 블록킹 절연층들(266, 284)중 일부 절연층(284)과 동일 몸체일 수 있다.
일부 실시예에서, 곡면형 리세스홀들(262)을 형성한 경우, 분리 절연층들(285)은 곡면형 리세스홀들(262) 및 관통홀(261) 내에서 곡면형 전하 저장층들(280)과 접하면서 적층 방향으로 형성될 수 있다. 전하 저장층들(280)은 분리 절연층들(285)에 의해 더미 전하 저장층들(281)과 떨어져 있다.
다시 말해, 전하 저장층들(280)은 더미 전하 저장층들(281)과 분리 절연층(285)에 의해 분리 및 절연되어 있다. 전하 저장층들(280) 및 더미 전하 저장층들(281)은 관통홀(261) 내에서 적층 방향으로 연장되지 않는 불연속 구조로 형성될 수 있다. 전하 저장층들(280) 및 더미 전하 저장층들(281)은 관통홀(261) 내에서 적층 방향으로 서로 다른 선상에 위치할 수 있다.
일부 실시예에서, 층간 절연 패턴들(220)의 일측벽으로부터 리세스된 리세스홀들(262)을 형성할 경우, 리세스홀들(262) 및 관통홀(261) 내에서 전하 저장층들(280)과 접하여 적층 방향으로 분리 절연층들(285)이 형성될 수 있다. 전하 저장층들(280)은 분리 절연층들(285)에 의해 더미 전하 저장층들(281)과 떨어져 있다.
일부 실시예에서, 층간 절연 패턴들(220)의 일측벽으로부터 리세스된 리세스홀들(262)을 형성할 경우, 분리 절연층들(285)은 층간 절연 패턴들(220)의 측벽 및 하부에 위치할 수 있다. 리세스홀들(262)을 형성할 경우, 더미 전하 저장층들(281), 분리 절연층들(285) 및 전하 저장층들(280)은 리세스홀들(262) 및 관통홀(261) 내에서 적층 방향으로 연결되어 있을 수 있다.
일부 실시예에서, 층간 절연 패턴들(220)의 일측벽으로부터 리세스된 곡면형 리세스홀들(262)을 형성할 경우, 곡면형 반도체 필라(274)는 곡면형 터널 절연층(272)의 측벽 및 더미 전하 저장층들(281)의 일측에 위치함과 아울러 관통홀(261) 내에서 적층 방향으로 연장될 수 있다.
정보 저장 구조체들(288)의 일 측벽에 접하여 층간 절연 패턴들(220) 사이의 캐비티(278) 내에 게이트 패턴들(320)이 형성될 수 있다. 반도체 필라(274)를 향하는 게이트 패턴들(320)의 일 측벽은 정보 저장 구조체들(288)의 일 측벽에 접할 수 있다.
정보 저장 구조체들(288)을 구성하는 블록킹 절연층들(266, 284)은 복수의 절연층들로 형성될 수 있다. 블록킹 절연층들(266, 284)은 전하 저장층(280)의 일측벽에 형성된 제1 절연층(266), 및 제1 절연층(266)에 형성된 제2 절연층(284)를 포함할 수 있다.
일부 실시예에서, 층간 절연 패턴들(220)의 일측벽으로부터 리세스된 리세스홀들(262)을 형성할 경우, 블록킹 절연층들(266, 284)중 제2 절연층들(284)은 리세스홀들(262) 내에서 게이트 패턴들(320)과 전체적으로 접할 수 있다. 다시 말해, 블록킹 절연층들(266, 284)을 구성하는 제2 절연층들(284)은 게이트 패턴들(320)의 측벽 상에 전체적으로 접하게 형성될 수 있다.
일부 실시예에서, 층간 절연 패턴들(220)의 일측벽으로부터 리세스된 곡면형 리세스홀들(262)을 형성할 경우, 곡면형 블록킹 절연층들(266, 284)은 곡면형 리세스홀들(262)에서 게이트 패턴들(320)과 전체적으로 접할 수 있다. 곡면형 블록킹 절연층들(266, 284)은 전하 저장층들(280)의 측벽에 위치하는 제1 절연층들(266) 및 제1 절연층들(266)의 측벽에 위치하여 게이트 패턴들(320)과 접하는 제2 절연층들(284)을 포함할 수 있다.
블록킹 절연층들(266, 284)은 관통홀(261) 내에서 적층 방향으로 연장되지 않은 불연속 구조일 수 있다. 정보 저장 구조체들(288)을 구성하는 전하 저장층들(280)은 게이트 패턴들(320)의 일 측벽의 상부에 부분적으로 형성될 수 있다. 터널 절연층(272)은 관통홀(261) 내에서 적층 방향으로 연장된 연속 구조일 수 있다.
이상과 같은 구조를 갖는 수직형 비휘발성 메모리 소자(10)에서, 전하 저장층들(280)은 분리 절연층(285)에 의해 분리 및 절연되어 있다. 이에 따라, 수직형 비휘발성 메모리 소자(10)에서, 전하 저장층들(280)은 셀 트랜지스터들(M0, M1, M2)이 동작할 때 전하 저장 특성 또는 전하 보유 특성이 향상될 수 있다.
수직형 비휘발성 메모리 소자(10)에서, 층간 절연 패턴들(220)의 측벽 상에 형성된 더미 전하 저장층들(281)이나 분리 절연층(285)은 셀 트랜지스터들(M0, M1, M2)간의 절연 특성이나 분리 특성을 향상시킬 수 있다.
수직형 비휘발성 메모리 소자(10)에서, 층간 절연 패턴들(220)로부터 리세스된 리세스홀들(262) 내에 정보 저장 구조체들(288)이 형성될 수 있다. 이렇게 될 경우, 수직형 비휘발성 메모리 소자(10)는 셀 트랜지스터들(M0, M1, M2)간의 분리를 잘 할 수 있어 정보 저장 특성을 향상시킬 수 있다.
수직형 비휘발성 메모리 소자(10)에서, 층간 절연 패턴들(220)로부터 리세스된 곡면형 리세스홀들(262) 내에 곡면형 정보 저장 구조체들(288)이 형성될 수 있다. 이렇게 될 경우, 곡면형의 정보 저장 구조체들(288)은 게이트 패턴들(320)과 곡면으로 접하기 때문에, 셀 트랜지스터들(M0, M1, M2)의 전기적 특성을 향상시킬 수 있다.
도 5a는 본 발명의 일 실시예에 의해 수직형 비휘발성 메모리 소자의 단면도이고, 도 5b는 도 5a의 일부 확대도이다.
구체적으로, 도 5a 및 도 5b의 수직형 비휘발성 메모리 소자(10-1)은 정보 저장 구조체들(288a), 분리 절연층들(294)의 구성, 및 더미 전하 저장층들(281a)의 표면 프로파일이 다른 것을 제외하고는 도 4a 및 도 4b의 수직형 비휘발성 메모리 소자(10)와 동일하다. 도 5a 및 도 5b에서, 도 4a 및 도 4b와 동일한 부재는 동일참조 번호로 표시하며, 동일한 내용은 간단히 설명하거나 생략한다.
도 5a의 수직형 비휘발성 메모리 소자(10-1)는 도 3의 관통홀(261)을 반(1/2)만 절단하여 도시한 도면이다. 이에 따라, 도 5a의 수직형 비휘발성 메모리 소자(10-1)는 관통홀(261)을 중심으로 양측이 대칭 구조일 수 있다. 다시 말해, 관통홀(261)의 우측으로 게이트 패턴들(320) 및 층간 절연 패턴들(220)이 형성될 수 있다.
수직형 비휘발성 메모리 소자(10-1)는 적층 바디(STS-1)를 포함한다. 적층 바디(STS-1)는 기판(202)의 상부에 교대로 적층된 게이트 패턴들(320) 및 층간 절연 패턴들(220)을 포함한다. 게이트 패턴들(320)은 층간 절연 패턴들(220) 사이의 캐비티(278) 내에 형성될 수 있다.
적층 바디(STS-1)는 게이트 패턴들(320) 및 층간 절연 패턴들(220)의 내부에 적층 방향, 즉 Z 방향으로 연장된 관통홀(261)을 포함할 수 있다. 적층 바디(STS-1)는 층간 절연 패턴들(220)의 일 측벽(220SW)으로부터 게이트 패턴들(320) 방향으로 제2 깊이(R2)만큼 리세스된 리세스홀들(262-1)을 포함할 수 있다. 제2 깊이(R2)는 도 4a 및 도 4b에 도시한 적층 바디(STS)의 제1 깊이(R1)보다 작을 수 있다.
제2 깊이(R2)가 제1 깊이(R1)보다 작은 이유는 분리 절연층들(294)의 형성 방법이 다르기 때문이다. 리세스홀들(262-1)은 관통홀(261)과 연통될 수 있다. 리세스홀들(262-1)은 게이트 패턴들(320)과 접하는 면이 곡면일 수 있다.
일부 실시예에서, 리세스홀들(262-1)은 필요에 따라 형성되지 않을 수 있다. 일부 실시예에서, 리세스홀들(262-1)를 형성할 경우, 리세스홀들(262-1) 내에 정보 저장 구조체들(288a)이 형성 또는 매립될 수 있어 셀 트랜지스터들(M0, M1, M2) 간의 분리를 잘 할 수 있다.
관통홀(261) 내에는 수직 구조체(VS-1)가 형성될 수 있다. 수직 구조체(VS-1)는 관통홀(261) 내에 적층 방향으로 연장된 반도체 필라(274)를 포함할 수 있다. 관통홀(261) 내에서 게이트 패턴들(320)과 반도체 필라(274) 사이에 정보 저장 구조체들(288a)이 위치할 수 있다. 리세스홀들(262-1)을 형성할 경우, 반도체 필라(274)는 정보 저장 구조체들(288a)에 접하면서 관통홀(261) 및 리세스홀들(262-1) 내에서 적층 방향으로 연장될 수 있다.
정보 저장 구조체들(288a)은 반도체 필라(274) 상에서 게이트 패턴들(320) 방향으로 순차적으로 형성된 터널 절연층(272), 전하 저장층들(280), 및 블록킹 절연층들(266)을 포함할 수 있다. 정보 저장 구조체들(288a)는 도 4a 및 도 4b와 비교할 때 단일 절연층으로 구성된 블록킹 절연층들(266)을 포함할 수 있다. 블록킹 절연층들(266)은 실리콘 산화물 또는 금속 산화물로 이루어질 수 있다.
수직 구조체(VS-1)는 관통홀(261) 내에서 반도체 필라(274)를 향하여 층간 절연 패턴들(220)의 측벽 상에 형성된 더미 전하 저장층들(281a)을 포함할 수 있다. 더미 전하 저장층들(281a)은 도 4a 및 도 4b의 더미 전하 저장층들(281)과 비교하여 표면 프로파일이 다를 수 있다. 즉, 더미 전하 저장층들(281a)은 표면 프로파일이 직선형일 수 있다.
수직 구조체(VS-1)는 관통홀(261) 내에서 전하 저장층들(280)과 접하여 형성된 분리 절연층들(294)을 포함할 수 있다. 분리 절연층들(294)은 실리콘 산화물 또는 금속 산화물로 형성될 수 있다. 분리 절연층들(294)은 도 4a 및 도 4b의 분리 절연층(285)와 다르게 블록킹 절연층들(266)과 동일 몸체는 아닐 수 있다.
전하 저장층들(280)은 더미 전하 저장층들(281a)과 분리 절연층(294)에 의해 분리 및 절연되어 있다. 전하 저장층들(280) 및 더미 전하 저장층들(281a)은 관통홀(261) 내에서 적층 방향으로 연장되지 않는 불연속 구조로 형성될 수 있다. 전하 저장층들(280) 및 더미 전하 저장층들(281)은 관통홀(261) 내에서 적층 방향으로 서로 다른 선상에 위치할 수 있다.
일부 실시예에서, 층간 절연 패턴들(220)의 일측벽으로부터 리세스된 리세스홀들(262-1)을 형성할 경우, 분리 절연층들(294)은 층간 절연 패턴들(220)의 측벽 및 하부에 위치할 수 있다. 리세스홀들(262-1)을 형성할 경우, 더미 전하 저장층들(281), 분리 절연층들(294) 및 전하 저장층들(280)은 리세스홀들(262) 및 관통홀(261) 내에서 적층 방향으로 연결되어 있을 수 있다.
정보 저장 구조체들(288a)을 구성하는 블록킹 절연층들(266)은 단일의 절연층으로 형성될 수 있다. 일부 실시예에서, 층간 절연 패턴들(220)의 일측벽으로부터 리세스된 리세스홀들(262-1)을 형성할 경우, 블록킹 절연층들(266)은 리세스홀들(262-1) 내에서 게이트 패턴들(320)과 전체적으로 접할 수 있다. 다시 말해, 블록킹 절연층들(266)은 게이트 패턴들(320)의 측벽 상에 전체적으로 접하게 형성될 수 있다. 불록킹 절연층들(266)은 관통홀(261) 내에서 적층 방향으로 연장되지 않은 불연속 구조일 수 있다.
이상과 같은 구조를 갖는 수직형 비휘발성 메모리 소자(10-1)는 도 4a 및 도 4b의 수직형 비휘발성 메모리 소자(10)과 동일한 효과를 가질 수 있다.
도 6a 내지 도 6k는 본 발명의 일 실시예에 의한 수직형 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
구체적으로, 도 6a 내지 도 6k는 도 4a 및 도 4b의 수직형 비휘발성 메모리 소자(10)의 제조 방법의 일 실시예를 설명하기 위한 것이다. 도 6a 내지 도 6k는 수직형 비휘발성 메모리 소자(10)를 제조 공정 관점에서 설명한 것이다. 도 6a 내지 도 6k에서, 도 4a 및 도 4b와 동일한 부재는 동일한 참조 번호로 표시하며, 동일한 내용은 간단히 설명하거나 생략한다.
도 6a를 참조하면, 기판(도 4a 및 도 4b의 202)의 상부에 층간 절연층(220a) 및 희생층(260a)을 교대로 반복하여 복수회 적층한다. 예컨대, 도 6a에 도시한 바와 같이, 기판((202)의 상부에 제1 층간 절연층(211a). 제1 희생층(237a), 제2 층간 절연층(213a), 제2 희생층(245a), 제3 층간 절연층(215a), 제3 희생층(253a) 및 제4 층간 절연층(217a)을 순차적으로 형성한다.
도 6a에서, 기판(202)의 상부에 층간 절연층(220a) 및 희생층(260a)을 교대로 형성하였으나, 기판(202)의 상부에 희생층(260a) 및 층간 절연층(220a)을 교대로 형성할 수도 있다. 희생층(260a)은 몰드층으로 명명될 수 있다.
희생층(260a) 및 층간 절연층(220a)은 화학 기상 증착 공정을 통해 형성될 수 있다. 희생층(260a)은 층간 절연층(220a)과 식각 선택비를 갖는 물질을 포함한다. 희생층(260a)은 습식 식각 공정을 통해 용이하게 제거될 수 있는 물질을 포함한다. 본 실시예에서, 희생층(260a)은 실리콘 질화물을 포함한다. 층간 절연층(220a)은 실리콘 산화물을 포함한다.
더하여, 제1 희생층(237a)은 제1 하부 희생층(231a), 제1 중간 희생층(233a) 및 제1 상부 희생층(235a)의 삼중막으로 형성된다. 제1 중간 희생층(233a)은 제1 하부 희생층(231a) 및 제1 상부 희생층(235a)보다 식각 속도가 높은 물질로 형성된다. 일부 실시예에서, 제1 중간 희생층(233a)은 제1 하부 희생층(231a) 및 제1 상부 희생층(235a)보다 질소(N) 농도가 높은 실리콘 질화물(SiN)로 형성될 수 있다.
제2 희생층(245a)은 제2 하부 희생층(239a), 제2 중간 희생층(241a) 및 제2 상부 희생층(243a)의 삼중막으로 형성된다. 제2 중간 희생층(241a)은 제2 하부 희생층(239a) 및 제2 상부 희생층(243a)보다 식각 속도가 높은 물질로 형성된다. 일부 실시예에서, 제2 중간 희생층(241a)은 제2 하부 희생층(239a) 및 제2 상부 희생층(243a)보다 질소(N) 농도가 높은 실리콘 질화물(SiN)로 형성될 수 있다.
제3 희생층(253a)은 제3 하부 희생층(247a), 제3 중간 희생층(249a) 및 제3 상부 희생층(251a)의 삼중막으로 형성된다. 제3 중간 희생층(249a)은 제3 하부 희생층(247a) 및 제3 상부 희생층(251a)보다 식각 속도가 높은 물질로 형성된다. 일부 실시예에서, 제3 중간 희생층(249a)은 제3 하부 희생층(247a) 및 제3 상부 희생층(251a)보다 질소(N) 농도가 높은 실리콘 질화물(SiN)로 형성될 수 있다.
도 6b을 참조하면, 희생층(260a) 및 층간 절연층(220a)의 식각하여 희생 패턴들(260) 및 층간 절연 패턴들(220)을 형성한다. 희생 패턴들(260)은 제1 희생 패턴들(237), 제2 희생 패턴들(245), 제3 희생 패턴들(253)을 포함한다.
제1 희생 패턴(237)은 제1 하부 희생 패턴(231), 제1 중간 희생 패턴(233) 및 제1 상부 희생 패턴(235)의 삼중 패턴으로 형성된다. 제2 희생 패턴(245)은 제2 하부 희생 패턴(239), 제2 중간 희생 패턴(241) 및 제2 상부 희생 패턴(243)의 삼중 패턴으로 형성된다.
제3 희생 패턴(253)은 제3 하부 희생 패턴(247), 제3 중간 희생 패턴(249) 및 제3 상부 희생 패턴(251)의 삼중 패턴으로 형성된다. 층간 절연 패턴(220)은 제1 층간 절연 패턴(211), 제2 층간 절연 패턴(213), 제3 층간 절연 패턴(215), 및 제4 층간 절연 패턴(217)으로 형성된다.
희생 패턴들(260)이 일 측에 층간 절연 패턴들(220)의 일 측벽(220SW)으로부터 리세스된 리세스홀들(262)를 형성한다. 리세스홀들(262)은 일 측벽이 곡면형으로 형성될 수 있다. 희생 패턴들(260)을 구성하는 중간 희생 패턴들(233, 241, 249)이 하부 희생 패턴들(231, 239, 247) 및 상부 희생 패턴들(235, 243, 251)보다 식각 속도가 크기 때문에 리세스홀들(262)의 일측벽은 곡면형으로 형성될 수 있다.
일부 실시예에서, 희생 패턴들(260) 및 층간 절연 패턴들(220)의 상하부를 관통하는 관통홀(261)을 형성한다. 관통홀(261)이 형성될 경우, 리세스홀들(262)과 관통홀(261)은 연통될 수 있다. 관통홀(261)은 채널홀이라 칭할 수 있다.
도 6c 내지 도 6e를 참조하면, 도 6c에 도시한 바와 같이 리세스홀들(262) 및 관통홀(261)을 매립하는 제1 절연층(264)를 형성한다. 제1 절연층(264)은 실리콘 질화물로 형성한다.
도 6d에 도시한 바와 같이, 제1 절연층(264)를 식각하여 리세스홀들(262)의 내부에 제1 블록킹 절연층들(266)을 형성한다. 다시 말해, 희생 패턴들(260)의 일 측벽에 제1 블록킹 절연층들(266)이 형성될 수 있다. 제1 블록킹 절연층들(266)은 리세스홀들(262)의 내측 일부에 형성될 수 있다. 제1 블록킹 절연층들(266)은 후 공정에서 전하 저장층들을 보호하는 역할을 수행할 수 있다.
도 6e에 도시한 바와 같이, 리세스홀들(262)의 내부에서 제1 블록킹 절연층들(266)의 상하 모서리부에 보강층들(268)을 형성한다. 보강층들(268)은 제1 하부 희생 패턴(231), 제1 상부 희생 패턴(235), 제2 하부 희생 패턴(239), 제2 상부 희생 패턴(243), 제3 하부 희생 패턴(247), 및 제3 상부 희생 패턴(251)의 일측에 형성될 수 있다.
보강층들(268)은 리세스홀들(262)의 내부 일부를 산화시켜 형성할 수 있다. 보강층들(268)은 실리콘 산화물로 형성할 수 있다. 보강층들(268)은 후 공정에서 전하 저장층들(도 6i의 280)을 보호하는 역할을 수행할 수 있다.
도 6f를 참조하면, 리세스홀들(262) 및 관통홀(261)의 내부에 적층 방향으로 전하 저장용 물질층(270), 터널 절연층(272) 및 반도체 필라(274)를 형성한다. 전하 저장용 물질층(270)은 리세스홀들(262) 내부의 제1 블록킹 절연층들(266) 및 보강층들(268)의 일측에 형성될 수 있다.
전하 저장용 물질층(270)은 실리콘 질화물로 형성될 수 있다. 터널 절연층(272)은 전하 저장용 물질층(270)의 일측에 적층 방향으로 형성될 수 있다. 터널 절연층(272)은 실리콘 산화물로 형성될 수 있다. 반도체 필라(274)는 터널 절연층(272)의 일측에 적층 방향으로 형성될 수 있다.
도 6g 및 도 6h를 참조하면, 도 6g에 도시한 바와 같이 층간 절연 패턴들(220) 사이의 희생 패턴들(260)을 식각 공정으로 제거하여 층간 절연 패턴들(220) 사이에 예비 캐비티(276)를 형성한다. 희생 패턴들(260)은 층간 절연 패턴들(220)과 식각 선택비가 있기 때문에, 희생 패턴들(260)은 식각 공정으로 용이하게 제거될 수 있다.
도 6h에 도시한 바와 같이, 층간 절연 패턴들(220)의 일측을 더 식각하여 제1 캐비티(276)의 높이를 더 확장함으로써 최종 캐비티(278)을 형성한다. 이하에서는 최종 캐비티(278)을 캐비티(278)로 명명한다. 도 6g의 희생 패턴들(260)을 식각 공정시 보강층들(268)도 식각되어 제거될 수 있다. 도 6g의 희생 패턴들(260)을 식각 공정시, 보강층들(268)은 전하 저장용 물질층(270)을 보호하는데 이용될 수 있다.
도 6i 및 도 6j를 참조하면, 도 6i에 도시한 바와 같이 제1 블록킹 절연층들(266)을 식각 마스크로 전하 저장용 물질층(270)을 식각하여 전하 저장층들(280)을 형성한다. 캐비티(278)를 통하여 제1 블록킹 절연층들(266)을 식각 마스크로 전하 저장용 물질층(270)을 식각할 수 있다.
이렇게 되면, 제1 블록킹 절연층들(266)의 일측 및 터널 절연층(272)의 일측에 전하 저장층들(280)이 형성된다. 전하 저장층들(280)을 형성할 때, 층간 절연 패턴들(220)의 측벽 상에 더미 전하 저장층들(281)이 형성될 수 있다. 이와 같이 전하 저장층들(280) 및 더미 전하 저장층들(281)은 서로 분리될 수 있다.
도 6j에 도시한 바와 같이, 캐비티(278) 내에서, 제1 블록킹 절연층들(266), 전하 저장층들(280), 더미 전하 저장층들(281)의 상부 및 측부와 층간 절연 패턴들(220)의 일 측벽 상에 제2 절연층(284a)를 형성한다. 제2 절연층(284a)은 실리콘 질화물로 형성한다.
도 6k를 참조하면, 제2 절연층(284a)을 식각하여 제2 블록킹 절연층들(284)를 형성한다. 이에 따라서, 반도체 필라(274)의 일측으로 터널 절연층(272), 전하 저장층들(280), 제1 및 제2 블록킹 절연층들(266, 284)로 구성된 정보 저장 구조체들(288)이 형성될 수 있다.
아울러서, 전하 저장층들(280) 및 더미 전하 저장층들(281) 사이에는 분리 절연층(285)이 형성될 수 있다. 제2 블록킹 절연층들(284)과 분리 절연층(285)은 동일 물질로 형성될 수 있다.
계속하여, 도 4a 및 도 4b에 도시한 바와 같이 캐비티(278) 내에 게이트 패턴들(320)을 형성하여 수직형 비휘발성 메모리 소자(도 4a 및 도 4b의 10)를 완성한다.
도 7a 내지 도 7h는 본 발명의 일 실시예에 의한 수직형 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
구체적으로, 도 7a 내지 도 7h는 도 4a 및 도 4b의 수직형 비휘발성 메모리 소자(10)의 제조 방법의 일 실시예를 설명하기 위한 것이다. 도 7a 내지 도 7h는 수직형 비휘발성 메모리 소자(10)를 제조 공정 관점에서 설명한 것이다.
도 7a 내지 도 7h는 도 6a 내지 도 6k와 비교할 때 리세스홀들(262)의 내측 전체에 보강층들(292)을 형성하는 것을 제외하고는 거의 동일할 수 있다. 도 7a 내지 도 7h에서, 도 4a 및 도 4b, 및 도 6a 내지 도 6k와 동일한 부재는 동일한 참조 번호로 표시하며, 동일한 내용은 간단히 설명하거나 생략한다.
도 7a를 참조하면, 앞서 도 6a 및 도 6b의 제조 공정을 수행한다. 이어서, 리세스홀들(262)의 내부에 보강 물질층들(290)을 형성한다. 보강 물질층들(290)은 리세스홀들(262)의 내부에서 전체적으로 형성한다. 보강 물질층들(290)은 제1 하부 희생 패턴(231), 제1 증간 희생 패턴(233), 제1 상부 희생 패턴(235), 제2 하부 희생 패턴(239), 제2 증간 희생 패턴(233), 제2 상부 희생 패턴(243), 제3 하부 희생 패턴(247), 제3 증간 희생 패턴(249) 및 제3 상부 희생 패턴(251)의 일측에 형성될 수 있다.
보강 물질층들(290)은 리세스홀들(262)의 내부 전체적으로 산화시켜 형성할 수 있다. 보강 물질층들(290)은 실리콘 산화물로 형성할 수 있다. 보강 물질층들(290)은 후 공정에서 전하 저장층들(도 7h의 280)을 보호하는 역할을 수행할 수 있다.
도 7b 및 도 7c를 참조하면, 도 7b에 도시한 바와 같이 보강 물질층(290)이 형성된 리세스홀들(262) 및 관통홀(261)을 매립하는 제1 절연층(264)를 형성한다. 제1 절연층(264)은 실리콘 질화물로 형성한다.
도 7c에 도시한 바와 같이, 제1 절연층(264)를 식각하여 리세스홀들(262)의 내부에 제1 블록킹 절연층들(266)을 형성한다. 다시 말해, 희생 패턴들(260)의 일 측벽에 제1 블록킹 절연층들(266)이 형성될 수 있다. 제1 블록킹 절연층들(266)을 형성할 때, 보강 물질층(290)은 일부 식각되어 제1 보강층들(292a)이 될 수 있다. 제1 보강층들(292a)은 리세스홀들(262)의 내측 일부에 형성될 수 있다.
제1 보강층들(292a)은 제1 하부 희생 패턴(231), 제1 상부 희생 패턴(235), 제2 하부 희생 패턴(239), 제2 상부 희생 패턴(243), 제3 하부 희생 패턴(247), 및 제3 상부 희생 패턴(251)의 일부 측벽에는 형성되지 않을 수 있다. , 제1 보강층들(292a)는 제1 블록킹 절연층들(266)의 상하 모서리에 형성되지 않을 수 있다.
도 7d에 도시한 바와 같이, 리세스홀들(262)의 내부에서 제1 블록킹 절연층들(266)의 상하 모서리부 및 제1 보강층들(292a)에 접하여 제2 보강층들(292b)을 형성한다. 제2 보강층들(292b)은 제1 하부 희생 패턴(231), 제1 상부 희생 패턴(235), 제2 하부 희생 패턴(239), 제2 상부 희생 패턴(243), 제3 하부 희생 패턴(247), 및 제3 상부 희생 패턴(251)의 일측에 형성될 수 있다.
제2 보강층들(292b)은 리세스홀들(262)의 내부를 산화시켜 형성할 수 있다. 제2 보강층들(292b)은 실리콘 산화물로 형성할 수 있다. 제2 보강층들(292b)은 후 공정에서 전하 저장층들(도 6i의 280)을 보호하는 역할을 수행할 수 있다.
리세스홀들(262)의 내부에 제1 보강층들(292a) 및 제2 보강층들(292b)를 포함하여 보강층(292)이 형성될 수 있다. 다시 말해, 리세스홀들(262)의 내부 전체에 보강층(292)이 형성될 수 있다.
도 7e 및 도 7f를 참조하면, 도 7e에 도시한 바와 같이 리세스홀들(262) 및 관통홀(261)의 내부에 적층 방향으로 전하 저장용 물질층(270), 터널 절연층(272) 및 반도체 필라(274)를 형성한다. 전하 저장용 물질층(270)은 리세스홀들(262) 내부의 제1 블록킹 절연층들(266) 및 보강층들(292)의 일측에 형성될 수 있다.
도 7f에 도시한 바와 같이, 층간 절연 패턴들(220) 사이의 희생 패턴들(260)을 식각 공정으로 제거하여 층간 절연 패턴들(220) 사이에 예비 캐비티(276)를 형성한다. 희생 패턴들(260)은 층간 절연 패턴들(220)과 식각 선택비가 있기 때문에, 희생 패턴들(260)은 식각 공정으로 용이하게 제거될 수 있다.
도 7g 및 도 7h를 참조하면, 도 7g에 도시한 바와 같이, 층간 절연 패턴들(220)의 일측을 더 식각하여 제1 캐비티(276)의 높이를 더 확장함으로써 최종 캐비티(278)을 형성한다. 이하에서는 최종 캐비티(278)을 캐비티(278)로 명명한다. 도 7g의 희생 패턴들(260)을 식각 공정시 보강층들(292)도 식각되어 제거될 수 있다. 도 7g의 희생 패턴들(260)을 식각 공정시, 보강층들(292)은 전하 저장용 물질층(270)을 보호하는데 이용될 수 있다.
도 7h를 참조하면, 앞서 도 6i에 도시한 바와 같이 제1 블록킹 절연층들(266)을 식각 마스크로 전하 저장용 물질층(270)을 식각하여 전하 저장층들(280)을 형성한다. 캐비티(278)를 통하여 제1 블록킹 절연층들(266)을 식각 마스크로 전하 저장용 물질층(270)을 식각할 수 있다.
이렇게 되면, 제1 블록킹 절연층들(266)의 일측 및 터널 절연층(272)의 일측에 전하 저장층들(280)이 형성된다. 전하 저장층들(280)을 형성할 때, 층간 절연 패턴들(220)의 측벽 상에 더미 전하 저장층들(281)이 형성될 수 있다. 이와 같이 전하 저장층들(280) 및 더미 전하 저장층들(281)은 서로 분리될 수 있다.
계속하여, 도 6j 및 6k에 도시한 바와 같이, 반도체 필라(274)의 일측으로 터널 절연층(272), 전하 저장층들(280), 제1 및 제2 블록킹 절연층들(266, 284)로 구성된 정보 저장 구조체들(288)을 형성한다. 아울러서, 전하 저장층들(280) 및 더미 전하 저장층들(281) 사이에는 분리 절연층(285)이 형성될 수 있다. 제2 블록킹 절연층들(284)과 분리 절연층(285)은 동일 물질로 형성될 수 있다.
계속하여, 도 4a 및 도 4b에 도시한 바와 같이 캐비티(278) 내에 게이트 패턴들(320)을 형성하여 수직형 비휘발성 메모리 소자(도 4a 및 도 4b의 10)를 완성한다.
도 8a 및 도 8b는 본 발명의 일 실시예에 의한 수직형 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
구체적으로, 도 8a 및 8b는 도 5a 및 도 5b의 수직형 비휘발성 메모리 소자(10-1)의 제조 방법의 일 실시예를 설명하기 위한 것이다. 도 8a 및 도 8b는 수직형 비휘발성 메모리 소자(10-1)를 제조 공정 관점에서 설명한 것이다.
도 8a 및 도 8b는 도 7a 내지 도 7h, 및 도 6a 내지 도 6k와 비교할 때 분리 절연층들(294)의 형성 방법을 제외하고는 거의 동일할 수 있다. 도 8a 및 도 8b에서, 도 5a 및 도 5b, 도 6a 내지 도 6k 및 도 7a 내지 도 7h와 동일한 부재는 동일한 참조 번호로 표시하며, 동일한 내용은 간단히 설명하거나 생략한다.
도 8a를 참조하면, 도 6a 내지 도 6i의 제조 공정을 수행한다. 또는, 도 7a 내지 도 7h의 제조 공정을 수행한다. 도 8a의 제조 공정은 앞서 설명하였으므로 생략한다.
도 8b를 참조하면, 전하 저장층들(280) 및 더미 전하 저장층들(281)을 산화시켜 분리 절연층들(294)를 형성한다. 분리 절연층들(294)은 전하 저장층들(280) 및 더미 전하 저장층들(281) 사이에 형성될 수 있다. 관통홀(261) 내에서 반도체 필라(274)를 향하여 층간 절연 패턴들(220)의 측벽 상에 전하 저장층들(280)이 형성된다. 이렇게 되면, 캐비티(278) 내에 반도체 필라(274)의 일측으로 터널 절연층(272), 전하 저장층들(280), 제1 블록킹 절연층들(266)로 구성된 정보 저장 구조체들(288a)이 형성된다.
계속하여, 도 5a 및 도 5b에 도시한 바와 같이 캐비티(278) 내에 게이트 패턴들(320)을 형성하여 수직형 비휘발성 메모리 소자(10-1)를 완성한다.
도 9a 및 도 9b는 본 발명의 일 실시예에 의한 수직형 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
구체적으로, 도 9a 및 9b는 도 5a 및 도 5b의 수직형 비휘발성 메모리 소자(10-1)의 제조 방법의 일 실시예를 설명하기 위한 것이다. 도 9a 및 도 9b는 수직형 비휘발성 메모리 소자(10-1)를 제조 공정 관점에서 설명한 것이다.
도 9a 및 도 9b는 도 7a 내지 도 7h, 및 도 6a 내지 도 6k와 비교할 때 분리 절연층들(294)의 형성 방법을 제외하고는 거의 동일할 수 있다. 도 9a 및 도 9b에서, 도 5a 및 도 5b, 도 6a 내지 도 6k, 및 도 7a 내지 도 7h와 동일한 부재는 동일한 참조 번호로 표시하며, 동일한 내용은 간단히 설명하거나 생략한다.
도 9a를 참조하면, 도 6a 내지 도 6i의 제조 공정을 수행한다. 또는, 도 7a 내지 도 7h의 제조 공정을 수행한다. 도 6a 내지 도 6i나 도 7a 내지 도 7h의 제조 공정을 수행할 때, 일부의 전하 저장용 물질층(283)이 남아 있을 수 있다.
도 9b를 참조하면, 전하 저장용 물질층(283)을 산화시켜 분리 절연층들(294)를 형성한다. 분리 절연층들(294)의 형성시 전하 저장층들(280) 및 더미 전하 저장층들(281)의 표면도 산화될 수 있다. 분리 절연층들(294)은 전하 저장층들(280) 및 더미 전하 저장층들(281) 사이에 형성될 수 있다.
이렇게 되면, 캐비티(278) 내에 반도체 필라(274)의 일측으로 터널 절연층(272), 전하 저장층들(280), 제1 블록킹 절연층들(266)로 구성된 정보 저장 구조체들(288a)이 형성된다. 관통홀(261) 내에서 반도체 필라(274)를 향하여 층간 절연 패턴들(220)의 측벽 상에 형성된 더미 전하 저장층들(281)이 형성된다.
계속하여, 도 5a 및 도 5b에 도시한 바와 같이 캐비티(278) 내에 게이트 패턴들(320)을 형성하여 수직형 비휘발성 메모리 소자(10-1)를 완성한다.
도 10a 및 도 10b는 본 발명의 일 실시예에 의한 수직형 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
구체적으로, 도 10a 및 10b는 도 5a 및 도 5b의 수직형 비휘발성 메모리 소자(10-1)의 제조 방법의 일 실시예를 설명하기 위한 것이다. 도 10a 및 도 10b는 수직형 비휘발성 메모리 소자(10-1)를 제조 공정 관점에서 설명한 것이다.
도 10a 및 도 10b는 도 7a 내지 도 7h, 및 도 6a 내지 도 6k와 비교할 때 분리 절연층들(294)의 형성 방법을 제외하고는 거의 동일할 수 있다. 도 10a 및 도 9b에서, 도 5a 및 도 5b, 도 6a 내지 도 6k, 및 도 7a 내지 도 7h와 동일한 부재는 동일한 참조 번호로 표시하며, 동일한 내용은 간단히 설명하거나 생략한다.
도 10a를 참조하면, 도 6a 내지 도 6h의 제조 공정을 수행한다. 또는, 도 7a 내지 도 7g의 제조 공정을 수행한다. 계속하여, 전하 저장용 물질층(270)을 산화시켜 분리 절연층들(294)를 형성한다. 분리 절연층들(294)의 형성시 전하 저장층들(280) 및 더미 전하 저장층들(281) 사이에 더미 전하 저장층들(281)이 형성될 수 있다.
이렇게 되면, 캐비티(278) 내에 반도체 필라(274)의 일측으로 터널 절연층(272), 전하 저장층들(280), 블록킹 절연층들(266)로 구성된 정보 저장 구조체들(288a)이 형성된다. 관통홀(261) 내에서 반도체 필라(274)를 향하여 층간 절연 패턴들(220)의 측벽 상에 형성된 더미 전하 저장층들(281)이 형성된다.
계속하여, 도 5a 및 도 5b에 도시한 바와 같이 캐비티(278) 내에 게이트 패턴들(320)을 형성하여 수직형 비휘발성 메모리 소자(10-1)를 완성한다.
도 11은 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자를 보여주는 개략적인 블록도이다.
구체적으로, 수직형 비휘발성 메모리 소자(1000)은 NAND 셀 어레이(1100) 및 코어 회로 유닛(1200)을 포함할 수 있다. 예를 들어, NAND 셀 어레이(1100)는 상술한 수직형 비휘발성 메모리 소자를 포함할 수 있다. 코어 회로 유닛(1200)은 제어 로직(1210), 로우 디코더(1220), 칼럼 디코더(1230), 감지 증폭기(1240) 및/또는 페이지 버퍼(1250)를 포함할 수 있다.
제어 로직(1210)은 로우 디코더(1220), 칼럼 디코더(1230) 및/또는 페이지 버퍼(1250)와 통신할 수 있다. 로우 디코더(1220)는 스트링 선택 라인들(SSL), 워드 라인들(WL) 및/또는 접지 선택 라인들(GSL)을 통해서 적층 구조의 NAND 셀 어레이(1100)와 통신할 수 있다. 칼럼 디코더(1230)는 비트 라인들(BL)을 통해서 NAND 셀 어레이(1100)와 통신할 수 있다. 감지 증폭기(1240)는 NAND 셀 어레이(1100)로부터 신호가 출력될 때 칼럼 디코더(1230)와 연결되고, NAND 셀 어레이(1100)로 신호가 전달될 때는 칼럼 디코더(1230)와 연결되지 않을 수 있다.
예를 들어, 제어 로직(1210)은 로우 어드레스 신호를 로우 디코더(1220)에 전달하고, 로우 디코더(1220)는 이러한 신호들을 디코딩하여 스트링 선택 라인들(SSL), 워드 라인들(WL) 및 접지 선택 라인들(GSL)을 통해서 NAND 셀 어레이(1100)에 로우 어드레스 신호를 전달할 수 있다. 제어 로직(1210)은 칼럼 어드레스 신호를 칼럼 디코더(1230) 또는 페이지 버퍼(1250)에 전달하고, 칼럼 디코더(1230)는 이 신호를 디코딩하여 비트 라인들(BL)을 통해서 NAND 셀 어레이(1100)에 칼럼 어드레스 신호를 전달할 수 있다. 적층 NAND 셀 어레이(1100)의 신호는 칼럼 디코더들(273)을 통해서 감지 증폭기(1240)에 전달되고, 여기에서 증폭되어 페이지 버퍼(1250)를 거쳐서 제어 로직(1210)에 전달될 수 있다.
도 12는 본 발명의 일 실시예에 따른 카드를 보여주는 개략도이다.
구체적으로, 카드(5000)는 제어기(5100)와 메모리(5200)를 포함할 수 있다. 제어기(5100)와 메모리(5200)는 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 제어기(5100)에서 명령을 내리면, 메모리(5200)는 데이터를 전송할 수 있다. 메모리(5200)는 본 발명의 실시예들 중 어느 하나에 따른 수직형 비휘발성 메모리 소자를 포함할 수 있다.
본 발명의 다양한 실시예들에 따른 수직형 비휘발성 메모리 소자들은 당해 기술 분야에서 잘 알려진 바와 같이 해당 로직 게이트 설계에 대응하여 "NAND" 및 "NOR" 아키텍쳐 메모리 어레이(미도시)로 배치될 수 있다. 카드(5000)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card; SM), 씨큐어 디지털 카드(secure digital; SD), 미니 씨큐어 디지털 카드(mini secure digital card; mini SD), 또는 멀티 미디어 카드(multi media card; MMC)와 같은 메모리 장치에 이용될 수 있다.
도 13은 본 발명의 일 실시예에 따른 시스템을 보여주는 개략도이다.
구체적으로, 시스템(6000)은 제어기(6100), 입/출력 장치(6200), 메모리(6300) 및 인터페이스(6400)을 포함할 수 있다. 시스템(6000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다.
제어기(6100)는 프로그램을 실행하고, 시스템(6000)을 제어하는 역할을 할 수 있다. 제어기(6100)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다. 입/출력 장치(6200)는 시스템(6000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(6000)은 입/출력 장치(6200)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(6200)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다.
메모리(6300)는 제어기(6100)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 제어기(6100)에서 처리된 데이터를 저장할 수 있다. 메모리(6300)는 본 발명의 실시예들 중 어느 하나에 따른 수직형 비휘발성 메모리 소자를 포함할 수 있다. 인터페이스(6400)는 상기 시스템(6000)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 제어기(6100), 입/출력 장치(6200), 메모리(6300) 및 인터페이스(6400)는 버스(6500)를 통하여 서로 통신할 수 있다.
예를 들어, 이러한 시스템(6000)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다.
그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
320: 게이트 패턴들, 220: 층간 절연 패턴들, 280: 전하 저장층들, 281: 더미 전하 저장층들

Claims (10)

  1. 교대로 적층된 게이트 패턴들 및 층간 절연 패턴들을 포함하고, 상기 게이트 패턴들 및 층간 절연 패턴들의 내부에 적층 방향으로 연장된 관통홀이 형성된 적층 바디;
    상기 관통홀 내에 위치하고 상기 적층 방향으로 연장된 반도체 필라;
    상기 관통홀 내에서 상기 게이트 패턴들과 상기 반도체 필라 사이에 위치하고, 전하 저장층들을 포함하는 정보 저장 구조체들; 및
    상기 관통홀 내에서 상기 반도체 필라를 향하여 상기 층간 절연 패턴들의 측벽 상에 형성된 더미 전하 저장층들을 포함하는 것을 특징으로 하는 수직형 비휘발성 메모리 소자.
  2. 제1항에 있어서, 상기 전하 저장층들 및 더미 전하 저장층들은 상기 관통홀 내에서 상기 적층 방향으로 연장되지 않는 불연속 구조로 구성되는 것을 특징으로 하는 수직형 비휘발성 메모리 소자.
  3. 제1항에 있어서, 상기 관통홀 내에서 상기 전하 저장층들과 접하여 형성된 분리 절연층들을 더 포함하고, 상기 전하 저장층들은 상기 분리 절연층들에 의해 상기 더미 전하 저장층들과 떨어져 있는 것을 특징으로 하는 수직형 비휘발성 메모리 소자.
  4. 제1항에 있어서, 상기 전하 저장층들은 상기 게이트 패턴들의 측벽 상부에 부분적으로 형성되고, 상기 더미 전하 저장층들은 상기 층간 절연 패턴들의 측벽 상에 부분적으로 형성되는 것을 특징으로 하는 수직형 비휘발성 메모리 소자.
  5. 제1항에 있어서, 상기 정보 저장 구조체들은 상기 반도체 필라 상에서 상기 게이트 패턴들 방향으로 순차적으로 형성된 터널 절연층, 상기 전하 저장층들, 및 블록킹 절연층들을 포함하고,
    상기 블록킹 절연층들은 상기 게이트 패턴들의 측벽 상에 전체적으로 또는 부분적으로 형성되는 것을 특징으로 하는 수직형 비휘발성 메모리 소자.
  6. 교대로 적층된 게이트 패턴들 및 층간 절연 패턴들을 포함하는 적층 바디를 포함하고, 상기 적층 바디는 상기 게이트 패턴들 및 층간 절연 패턴들의 내부에 적층 방향으로 연장된 관통홀이 형성되고, 상기 층간 절연 패턴들의 측벽으로부터 상기 게이트 패턴들 방향으로 리세스됨과 아울러 상기 관통홀과 연통된 리세스홀들을 구비하고;
    상기 리세스홀들에서 상기 게이트 패턴들과 접하는 블록킹 절연층들, 상기 리세스홀들 내에서 상기 블록킹 절연층들에 접하는 전하 저장층들 및 상기 전하 저장층들에 접하면서 상기 관통홀 내에서 상기 적층 방향으로 연장된 터널 절연층을 포함하는 정보 저장 구조체들;
    상기 정보 저장 구조체들에 접하면서 상기 관통홀 및 리세스홀들 내에 상기 적층 방향으로 연장된 반도체 필라; 및
    상기 관통홀 내에서 상기 반도체 필라를 향하여 상기 층간 절연 패턴들의 측벽에 형성된 더미 전하 저장층들을 포함하는 것을 특징으로 하는 수직형 비휘발성 메모리 소자.
  7. 제6항에 있어서, 상기 리세스홀들 및 관통홀 내에서 상기 전하 저장층들과 접하여 상기 적층 방향으로 형성된 분리 절연층들을 더 포함하고, 상기 전하 저장층들은 상기 분리 절연층들에 의해 상기 더미 전하 저장층들과 떨어져 있는 것을 특징으로 하는 수직형 비휘발성 메모리 소자.
  8. 제6항에 있어서, 상기 블록킹 절연층들은 상기 리세스홀들에서 상기 게이트 패턴들과 전체적으로 또는 부분적으로 접하는 것을 특징으로 하는 수직형 비휘발성 메모리 소자.
  9. 교대로 적층된 게이트 패턴들 및 층간 절연 패턴들을 포함하는 적층 바디를 포함하고, 상기 적층 바디는 상기 게이트 패턴들 및 층간 절연 패턴들의 내부에 적층 방향으로 연장된 관통홀이 형성되고, 상기 층간 절연 패턴들의 측벽으로부터 상기 게이트 패턴들 방향으로 리세스됨과 아울러 상기 관통홀과 연통되고 일면이 곡면인 곡면형 리세스홀들을 구비하고;
    상기 곡면형 리세스홀들 내에 위치하는 곡면형 정보 저장 구조체들을 포함하고, 상기 곡면형 정보 저장 구조체들은 상기 게이트 패턴들과 접하는 곡면형 블록킹 절연층들, 상기 곡면형 블록킹 절연층들에 접하는 곡면형 전하 저장층들, 및 상기 곡면형 리세스홀들 내에서 상기 곡면형 전하 저장층들에 접하고 상기 관통홀 내에서 상기 적층 방향으로 연장된 곡면형 터널 절연층을 포함하고;
    상기 곡면형 리세스홀들 및 관통홀 내에서 상기 곡면형 전하 저장층들과 접하면서 상기 적층 방향으로 형성된 분리 절연층들;
    상기 관통홀 및 리세스홀들 내에서 상기 층간 절연 패턴들의 측벽에 형성되고, 상기 분리 절연층들에 의해 분리된 더미 전하 저장층들; 및
    상기 곡면형 터널 절연층의 측벽 및 상기 더미 전하 저장층들의 일측에 위치하고 상기 관통홀 내에서 상기 적층 방향으로 연장된 곡면형 반도체 필라를 포함하는 것을 특징으로 하는 수직형 비휘발성 메모리 소자.
  10. 제9항에 있어서, 상기 더미 전하 저장층들, 상기 분리 절연층들 및 상기 전하 저장층들은 상기 리세스홀들 및 관통홀 내에서 상기 적층 방향으로 연결되어 있는 것을 특징으로 하는 수직형 비휘발성 메모리 소자.
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