JP7033657B2 - メモリアレイ及びメモリアレイを形成する方法 - Google Patents

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Description

メモリアレイ（例えば、ＮＡＮＤメモリアレイ）及びメモリアレイを形成する方法。
メモリは、電子システムに対するデータの蓄積を提供する。フラッシュメモリは、メモリの１つの種類であり、今日のコンピュータ及びデバイスにおいて多くの使用を有する。実例として、今日のパーソナルコンピュータは、フラッシュメモリチップ上に蓄積されたＢＩＯＳを有し得る。別の例では、従来のハードドライブに置き換えるためにソリッドステートドライブ中のフラッシュメモリを利用することは、コンピュータ及びその他のデバイスにとって益々一般化してきている。更に別の例として、フラッシュメモリは、新たな通信プロトコルが標準的になる時にそれらを製造業者がサポートすることを可能にし、また、機構の改善のために無線電子デバイスを遠隔でアップグレードする能力を製造業者が提供するのを可能にするので、該デバイスにおいて一般的である。
ＮＡＮＤは、フラッシュメモリの基礎的アーキテクチャであり得、垂直方向に積み重ねられたメモリセルを含むように構成され得る。
ＮＡＮＤを具体的に説明する前に、統合された配置内のメモリアレイの関係をより概括的に説明することは有用であり得る。図１は、アクセス線１０４（例えば、信号を導電するためのワード線ＷＬ０～ＷＬｍ）及び第１のデータ線１０６（例えば、信号を導電するビット線ＢＬ０～ＢＬｎ）と共に行及び列内に配置された複数のメモリセル１０３を有するメモリアレイ１０２を含む従来技術のデバイス１００のブロック図を示す。アクセス線１０４及び第１のデータ線１０６は、情報をメモリセル１０３との間で転送するために使用され得る。行デコーダ１０７及び列デコーダ１０８は、メモリセル１０３の内の何れの１つがアクセスされるかを判定するためにアドレス線１０９上のアドレス信号Ａ０～ＡＸをデコードする。センスアンプ回路１１５は、メモリセル１０３から読み出された情報の値を判定するように動作する。Ｉ／Ｏ回路１１７は、メモリアレイ１０２と入力／出力（Ｉ／Ｏ）線１０５との間で情報の値を転送する。Ｉ／Ｏ線１０５上の信号ＤＱ０～ＤＱＮは、メモリセル１０３から読み出される又はメモリセル１０３に書き込まれる情報の値を表し得る。その他のデバイスは、Ｉ／Ｏ線１０５、アドレス線１０９、又は制御線１２０を通じてデバイス１００と通信し得る。メモリ制御ユニット１１８は、メモリセル１０３上で実施されるメモリ動作を制御するために使用され、制御線１２０上の信号を利用する。デバイス１００は、第１の供給線１３０及び第２の供給線１３２上の供給電圧信号Ｖｃｃ及びＶｓｓを夫々受信し得る。デバイス１００は、選択回路１４０及び入力／出力（Ｉ／Ｏ）回路１１７を含む。選択回路１４０は、メモリセル１０３から読み出される又はメモリセル１０３中にプログラミングされる情報の値を表し得る第１のデータ線１０６及び第２のデータ線１１３上の信号を選択するための信号ＣＳＥＬ１～ＣＳＥＬｎにＩ／Ｏ回路１１７を介して応答し得る。列デコーダ１０８は、アドレス線１０９上のＡ０～ＡＸアドレス信号に基づいて、ＣＳＥＬ１～ＣＳＥＬｎ信号を選択的に活性化し得る。選択回路１４０は、読み出し及びプログラミング動作の間に、メモリアレイ１０２とＩ／Ｏ回路１１７との間の通信を提供するために、第１のデータ線１０６及び第２のデータ線１１３上の信号を選択し得る。
図１のメモリアレイ１０２は、ＮＡＮＤメモリアレイであり得、図２は、図１のメモリアレイ１０２に利用され得る３次元ＮＡＮＤメモリデバイス２００のブロック図を示す。デバイス２００は、電荷蓄積デバイスの複数のストリングを含む。第１の方向（Ｚ～Ｚ´）において、電荷蓄積デバイスの各ストリングは、例えば、３２個のティア（例えば、ティア０～ティア３１）の内の１つに対応する各電荷蓄積デバイスと相互に積み重ねられた３２個の電荷蓄積デバイスを例えば含み得る。個別のストリングの電荷蓄積デバイスは、電荷蓄積デバイスのストリングがその近くに形成される半導体材料（例えば、ポリシリコン）の個別のピラー中に形成された共通のチャネル領域等の、共通のチャネル領域を共有し得る。第２の方向（Ｘ～Ｘ´）において、例えば、複数のストリングの１６個の第１のグループの内の各第１のグループは、複数の（例えば、３２個の）アクセス線（すなわち、ワード線ＷＬとしても知られる“グローバル制御ゲート（ＣＧ）線”）を共有する８つのストリングを例えば含み得る。アクセス線の各々は、ティア内の電荷蓄積デバイスを結合し得る。同じアクセス線により結合された（したがって、同じティアに対応する）電荷蓄積デバイスは、各電荷蓄積デバイスが２ビットの情報を蓄積可能なセルを含む場合には、Ｐ０／Ｐ３２、Ｐ１／Ｐ３３、Ｐ２／Ｐ３４等の例えば２ページ中に論理的にグループ化され得る。第３の方向（Ｙ～Ｙ´）において、例えば、複数のストリングの８つの第２のグループの内の各第２のグループは、８つのデータ線の内の対応する１つにより結合された１６個のストリングを含み得る。メモリブロックのサイズは、１０２４ページ及び総計約１６ＭＢ（例えば、１６ＷＬ×３２ティア×２ビット＝１０２４ページ／ブロック、ブロックサイズ＝１０２４ページ×１６ＫＢ／ページ＝１６ＭＢ）を含み得る。ストリング、ティア、アクセス線、データ線、第１のグループ、第２のグループ、及び／又はページの数は、図２に示したそれらよりも多くてもよく、又は少なくともよい。
図３は、図２に関して説明したストリングの１６個の第１のグループの内の１つ内の電荷蓄積デバイスの１５個のストリングを含む、Ｘ～Ｘ´方向の図２の３Ｄ ＮＡＮＤメモリデバイス２００のメモリブロック３００の断面図を示す。メモリブロック３００の複数のストリングは、タイル列Ｉ、タイル列Ｊ、及びタイル列Ｋ等の複数のサブセット３１０、３２０、３３０（例えば、タイル列）中にグループ化され得、各サブセット（例えば、タイル列）は、メモリブロック３００の“部分的ブロック”を含む。グローバルドレイン側選択ゲート（ＳＧＤ）線３４０は、複数のストリングのＳＧＤに結合され得る。例えば、グローバルＳＧＤ線３４０は、複数の（例えば、３つの）サブＳＧＤドライバ３３２、３３４、３３６の内の対応する１つを介して、複数の（例えば、３つの）サブＳＧＤ線３４２、３４４、３４６に結合され得、各サブＳＧＤ線は、個別のサブセット（例えば、タイル列）に対応する。サブＳＧＤドライバ３３２、３３４、３３６の各々は、対応する部分的ブロック（例えば、タイル列）のストリングのＳＧＤを、その他の部分的ブロックのそれらとは独立して、同時に結合又は分断し得る。グローバルソース側選択ゲート（ＳＧＳ）線３６０は、複数のストリングのＳＧＳに結合され得る。例えば、グローバルＳＧＳ線３６０は、複数のサブＳＧＳドライバ３２２、３２４、３２６の内の対応する１つを介して、複数のサブＳＧＳ線３６２、３６４、３６６に結合され得、各サブＳＧＳ線は、個別のサブセット（例えば、タイル列）に対応する。サブＳＧＳドライバ３２２、３２４、３２６の各々は、対応する部分的ブロック（例えば、タイル列）のストリングのＳＧＳを、その他の部分的ブロックのそれらとは独立して、同時に結合又は分断し得る。グローバルアクセス線（例えば、グローバルＣＧ線）３５０は、複数のストリングの内の各々の個別のティアに対応する電荷蓄積デバイスを結合し得る。各グローバルＣＧ線（例えば、グローバルＣＧ線３５０）は、複数のサブストリングドライバ３１２、３１４、及び３１６の内の対応する１つを介して、複数のサブアクセス線（例えば、サブＣＧ線）３５２、３５４、３５６に結合され得る。サブストリングドライバの各々は、個別の部分的ブロック及び／又はティアに対応する電荷蓄積デバイスを、その他の部分的ブロック及び／又はその他のティアのそれらとは独立して同時に結合又は分断し得る。個別のサブセット（例えば、部分的ブロック）及び個別のティアに対応する電荷蓄積デバイスは、電荷蓄積デバイスの“部分的ティア”（例えば、単一の“タイル”）を含み得る。個別のサブセット（例えば、部分的ブロック）に対応するストリングは、個別の電源に各サブソースが結合されるサブソース３７２、３７４、及び３７６（例えば、“タイルソース”）の内の対応する１つに結合され得る。
ＮＡＮＤメモリデバイス２００は、図４の略図を参照しながら代替的に説明される。
メモリアレイ２００は、ワード線２０２１～２０２Ｎ及びビット線２２８１～２２８Ｍを含む。
メモリアレイ２００は、ＮＡＮＤストリング２０６１～２０６Ｍをも含む。各ＮＡＮＤストリングは、電荷蓄積トランジスタ２０８１～２０８Ｎを含む。電荷蓄積トランジスタは、電荷を蓄積するために浮遊ゲート材料（例えば、ポリシリコン）を使用し得、又は電荷を蓄積するために電荷捕獲材料（例えば、窒化ケイ素、金属ナノドット等）を使用し得る。
電荷蓄積トランジスタ２０８は、ワード線２０２とストリング２０６との交点に配置される。電荷蓄積トランジスタ２０８は、データの蓄積のための不揮発性メモリセルを表す。各ＮＡＮＤストリング２０６の電荷蓄積トランジスタ２０８は、ソース選択デバイス（例えば、ソース側選択ゲート、ＳＧＳ）２１０とドレイン選択デバイス（例えば、ドレイン側選択ゲート、ＳＧＤ）２１２との間のソースからドレインまでに直列に接続される。各ドレイン選択デバイス２１２は、ストリング２０６とドレイン選択線２１５との交点に配置される一方、各ソース選択デバイス２１０は、ストリング２０６とソース選択線２１４との交点に配置される。選択デバイス２１０及び２１２は、任意の適切なアクセスデバイスであり得、図４中にボックスを用いて概して説明されている。
各ソース選択デバイス２１０のソースは、共通のソース線２１６に接続される。各ソース選択デバイス２１０のドレインは、対応するＮＡＮＤストリング２０６の第１の電荷蓄積トランジスタ２０８のソースに接続される。例えば、ソース選択デバイス２１０１のドレインは、対応するＮＡＮＤストリング２０６１の電荷蓄積トランジスタ２０８１のソースに接続される。ソース選択デバイス２１０は、ソース選択線２１４に接続される。
各ドレイン選択デバイス２１２のドレインは、ドレイン接点においてビット線（すなわち、デジット線）２２８に接続される。例えば、ドレイン選択デバイス２１２１のドレインはビット線２２８１に接続される。各ドレイン選択デバイス２１２のソースは、対応するＮＡＮＤストリング２０６の最後の電荷蓄積トランジスタ２０８のドレインに接続される。例えば、ドレイン選択デバイス２１２１のソースは、対応するＮＡＮＤストリング２０６１の電荷蓄積トランジスタ２０８Ｎのドレインに接続される。
電荷蓄積トランジスタ２０８は、ソース２３０、ドレイン２３２、電荷蓄積領域２３４、及び制御ゲート２３６を含む。電荷蓄積トランジスタ２０８は、ワード線２０２に結合されたそれらの制御ゲート２３６を有する。電荷蓄積トランジスタ２０８の列は、所与のビット線２２８に結合されたＮＡＮＤストリング２０６内のそれらのトランジスタである。電荷蓄積トランジスタ２０８の行は、所与のワード線２０２に共通して結合されたそれらのトランジスタである。
改善されたメモリセルの設計、改善されたメモリアレイアーキテクチャ（例えば、改善されたＮＡＮＤアーキテクチャ）、並びに改善されたメモリセル及び改善されたメモリアレイアーキテクチャを製作するための方法を開発することが望ましい。
メモリセルを有するメモリアレイを有する従来技術のメモリデバイスのブロック図を示す。 ３Ｄ ＮＡＮＤメモリデバイスの形式における図１の従来技術のメモリアレイの概略図を示す。 Ｘ～Ｘ´方向における図２の従来技術の３Ｄ ＮＡＮＤメモリデバイスの断面図を示す。 従来技術のＮＡＮＤメモリアレイの概略図である。 例示的なアセンブリを製作するための例示的な方法の例示的な工程ステップにおける構築物の領域の断面図である。 例示的なアセンブリを製作するための例示的な方法の例示的な工程ステップにおける構築物の領域の断面図である。 図６の線Ａ～Ａに沿った上面図である。 例示的なアセンブリを製作するための例示的な方法の例示的な工程ステップにおける構築物の領域の断面図である。 例示的なアセンブリを製作するための例示的な方法の例示的な工程ステップにおける構築物の領域の断面図である。 例示的なアセンブリを製作するための例示的な方法の例示的な工程ステップにおける構築物の領域の断面図である。 例示的なアセンブリを製作するための例示的な方法の例示的な工程ステップにおける構築物の領域の断面図である。 例示的なアセンブリを製作するための例示的な方法の例示的な工程ステップにおける構築物の領域の断面図である。 例示的なアセンブリを製作するための例示的な方法の例示的な工程ステップにおける構築物の領域の断面図である。 例示的なアセンブリを製作するための例示的な方法の例示的な工程ステップにおける構築物の領域の断面図である。 例示的なアセンブリを製作するための例示的な方法の例示的な工程ステップにおける構築物の領域の断面図である。 例示的なアセンブリを製作するための例示的な方法の例示的な工程ステップにおける構築物の領域の断面図である。 例示的なアセンブリを製作するための例示的な方法の例示的な工程ステップにおける構築物の領域の断面図である。 例示的なアセンブリを製作するための例示的な方法の例示的な工程ステップにおける構築物の領域の断面図である。 例示的なアセンブリを製作するための例示的な方法の例示的な工程ステップにおける構築物の領域の断面図である。 例示的なアセンブリを製作するための例示的な方法の例示的な工程ステップにおける構築物の領域の断面図である。 図１９の線Ａ～Ａに沿った上面図である。 例示的なアセンブリを製作するための例示的な方法の例示的な工程ステップにおける構築物の領域の断面図である。 例示的なアセンブリを製作するための例示的な方法の例示的な工程ステップにおける構築物の領域の断面図である。 例示的なアセンブリを製作するための例示的な方法の例示的な工程ステップにおける構築物の領域の断面図である。 例示的なアセンブリを製作するための例示的な方法の例示的な工程ステップにおける構築物の領域の断面図である。 例示的なアセンブリを製作するための例示的な方法の例示的な工程ステップにおける構築物の領域の断面図である。 図２３及び図２４を参照しながら説明した例示的な方法とは異なる例示的方法における図２２の例示的な工程段階に後続し得る例示的な工程ステップにおける図２２の構築物の領域の断面図である。 図２３及び図２４を参照しながら説明した例示的な方法とは異なる例示的方法における図２２の例示的な工程段階に後続し得る例示的な工程ステップにおける図２２の構築物の領域の断面図である。
幾つかの実施形態は、ワード線レベルの端部の周囲を包む低密度の二酸化ケイ素を有するメモリアレイを含む。幾つかの実施形態は、酸窒化ケイ素を含む電荷阻止領域を有するメモリセルを含む。電荷阻止領域は、二酸化ケイ素を付加的に含み得る。幾つかの実施形態は、垂直方向に積み重ねられたメモリセルを有し、及び垂直方向に隣接するメモリセルの間に空所を有するメモリアレイ（例えば、ＮＡＮＤメモリアレイ）を含む。幾つかの実施形態は、メモリセルを形成する方法及びメモリアレイを含む。例示的な方法は、図５～図２６を参照しながら説明され、例示的なアーキテクチャは、図２４及び図２６を参照しながら説明される。
図５を参照すると、構築物（すなわち、アセンブリ、アーキテクチャ等）１０は、交互の第１及び第２のレベル１４及び１６のスタック１２を含む。第１のレベル１４は第１の材料１８を含み、第２のレベル１６は第２の材料２０を含む。第１及び第２の材料１８及び２０は、任意の適切な材料であり得る。幾つかの実施形態では、第１の材料１８は、窒化ケイ素を含み得、窒化ケイ素から本質的に成り得、又は窒化ケイ素から成り得、第２の材料２０は、二酸化ケイ素を含み得、二酸化ケイ素から本質的に成り得、又は二酸化ケイ素から成り得る。
レベル１４及び１６は、任意の適切な厚さのものであり得、相互に同じ厚さであり得、又は相互に異なる厚さであり得る。幾つかの実施形態では、レベル１４及び１６は、約１０ナノメートル（ｎｍ）から約４００ｎｍまでの範囲内の垂直方向の厚さを有し得る。幾つかの実施形態では、第２のレベル１６は、第１のレベル１４よりも厚くてもよい。実例として、幾つかの実施形態では、第２のレベル１６は、約２０ｎｍから約４０ｎｍまでの範囲内の厚さを有し得、第１のレベル１４は、約１５ｎｍから約３０ｎｍまでの範囲内の厚さを有し得る。
第２のレベル１６の材料２０の内の幾らかは、メモリセルのゲートの導電材料と最終的には置き換えられる。それに応じて、レベル１６は、ＮＡＮＤ構成のメモリセルレベルに最終的には対応し得る。ＮＡＮＤ構成は、メモリセルのストリング（すなわち、ＮＡＮＤストリング）を含むであろうし、該ストリング内のメモリセルの数は、垂直方向に積み重ねられたレベル１６の数によって決定される。ＮＡＮＤストリングは、任意の適切な数のメモリセルレベルを含み得る。実例として、ＮＡＮＤストリングは、８つのメモリセルレベル、１６個のメモリセルレベル、３２個のメモリセルレベル、６４個のメモリセルレベル、５１２個のメモリセルレベル、１０２４個のメモリセルレベル等を有し得る。垂直方向のスタック１２は、図５の図に具体的に説明されたものよりも多くの垂直方向に積み重ねられたレベルがあり得ることを指し示すように、該スタックの説明される領域を越えて外側に拡張するように示されている。
スタック１２は、基部２２の上方に支持されるように示されている。基部２２は、半導体材料を含み得、例えば、単結晶シリコンを含み得、単結晶シリコンから本質的に成り得、又は単結晶シリコンから成り得る。基部２２は、半導体基板と称され得る。用語“半導体基板”は、半導体ウエハ（単体、又は他の材料を含むアセンブリの何れか）、及び半導体材料層（単体、又は他の材料を含むアセンブリの何れか）等のバルク半導体材料を含むが、それらに限定されない半導体材料を含む任意の構築物を意味する。用語“基板”は、上で説明した半導体基板を含むが、それらに限定されない任意の支持構造体を指す。幾つかの用途では、基部２２は、集積回路の製作と関連する１つ以上の材料を含む半導体基板に対応し得る。こうした材料は、例えば、耐火金属材料、障壁材料、拡散材料、絶縁材料等の内の１つ以上を含み得る。
スタック１２と基部２２との間にその他のコンポーネント及び材料が提供され得ることを指し示すために、スタック１２と基部２２との間に空間が提供されている。こうしたその他のコンポーネント及び材料は、スタックの付加的レベル、ソース線レベル、ソース側選択ゲート（ＳＧＳ）等を含み得る。
図６を参照すると、開口部２４はスタック１２を通じて形成される。開口部は、メモリアレイの垂直方向に積み重ねられたメモリセルと関連付けられたチャネル材料ピラーを製作するのに最終的には利用され、幾つかの実施形態では、ピラー開口部と称され得る。開口部２４は、上方から眺めた場合に任意の適切な構成を有し得、幾つかの例示的実施形態では、円形、楕円形、多角形等であり得る。図６Ａは、構築物１０の説明される領域の最上のレベル１６の一部の上面図を示し、上方から眺めた場合に開口部２４が円形の形状をする例示的な構成を説明する。幾つかの実施形態では、開口部２４は、後の工程段階で形成されるその他の開口部から区別するために、第１の開口部と称され得る。ピラー開口部２４は、図６の処理段階で基部２２に渡って形成された実質的に同一の大多数の開口部を表し得る（用語“実質的に同一”は、製作及び測定の合理的な許容誤差内で同一であることを意味する）。
図７を参照すると、第１のレベル１４の材料１８は、間隙（すなわち、空洞）２６を形成するために、開口部２４に沿って凹部加工される。間隙２６は、後続の工程段階で形成されるその他の間隙と区別するために、第１の間隙と称され得る。
幾つかの実施形態では、第１のレベル１４の材料１８は、窒化ケイ素を含み得、窒化ケイ素から本質的に成り得、又は窒化ケイ素から成り得、第２のレベル１６の材料２０は、二酸化ケイ素を含み得、二酸化ケイ素から本質的に成り得、又は二酸化ケイ素から成り得る。こうした実施形態では、材料１８は、リン酸を利用して材料２０に対して選択的にエッチングされ得る。用語“選択的にエッチング”とは、材料が別の材料よりも速く除去されることを意味し、ある材料が別の材料に対して１００％選択されるエッチング処理を非限定的に含む。
第２のレベル１６の材料２０の区域２８の間には第１の間隙２６が垂直方向にある。
第１の間隙は、深さＤ１まで第１のレベル１４中に拡張する。こうした深さは、任意の適切な深さであり得、幾つかの実施形態では、約１０ｎｍから約２０ｎｍまでの範囲内にあるであろう。
図８を参照すると、第１の間隙２６内に離隔構造体３０が形成される。離隔構造体３０は材料３２を含む。こうした材料は、任意の適切な組成物を含み得、幾つかの実施形態では、シリコンを含み得る。実例として、幾つかの例示的な実施形態では、材料３２は、多結晶シリコンを含み得、多結晶シリコンから本質的に成り得、又は多結晶シリコンから成り得る。離隔構造体３０は、開口部２４に沿った外縁２９を含む。
材料３２は、任意の適切な処理を用いて間隙２６内に形成され得る。実例として、幾つかの実施形態では、材料３２は、開口部２４を通じて、及び間隙２６中に堆積され得、材料３２で充填されている間隙２６と、材料３２で少なくとも部分的に充填されている開口部２４とをもたらす。続いて、間隙２６内に材料３２を残しつつ、開口部２４内から余分な材料３２を除去するためにエッチングが利用され得る。エッチングは任意の適切なエッチャントとエッチング条件とを利用し得る。幾つかの例示的実施形態では、エッチングは、水酸化テトラメチルアンモニウム（ＴＭＡＨ）を利用するであろう。
図９を参照すると、第２のレベル１６の材料２０は、第２の間隙３４を形成するために開口部２４に沿って凹部加工される。幾つかの実施形態では、第２のレベル１６の材料２０は、二酸化ケイ素を含み得、二酸化ケイ素から本質的に成り得、又は二酸化ケイ素から成り得、離隔構造体３０の材料３２は、多結晶シリコンを含み得、多結晶シリコンから本質的に成り得、又は多結晶シリコンから成り得る。こうした実施形態では、材料２０は、バッファード酸化物エッチング（例えば、フッ化水素酸と、フッ化アンモニウム等の緩衝材を利用するエッチング）を利用して材料３２に対して選択的にエッチングされ得る。間隙３４は、離隔構造体３０の区域３６の間に垂直方向にある。第２の材料２０の残存部分は、間隙３４の背後にある（幾つかの実施形態では、間隙３４に沿っていると称され得る）。
第２の間隙３４は、深さＤ２まで第２のレベル１６中に拡張（伸長）する。こうした深さは、任意の適切な深さであり得、幾つかの実施形態では、約１０ｎｍから約３０ｎｍまでの範囲内であろう。
幾つかの実施形態では、第２の間隙３４は、上部周辺部（又は上部周辺面）３１、下部周辺部（又は下部周辺面）３３、及び内部周辺部（又は内部周辺面３５）を含むように各々目され得、内部周辺部は、上部周辺部と下部周辺部との間に拡張（伸長）する。
説明される実施形態では、第１の材料１８の領域３９は、第２の間隙３４の後部に沿って露出される。露出された領域は、第２の間隙３４の後部に深さＤ３で現れる。幾つかの実施形態では、深さＤ３は、約５オングストローム（Å）から約７０Åまでの範囲内であり得る。代替的な実施形態では、第１の材料１８の領域は、第２の間隙の後部に沿って露出されない。
図１０を参照すると、誘電障壁材料３８の層は、間隙３４内の周辺面３１、３３、及び３５に沿ってコンフォーマルに拡張（伸長）するように、及び離隔構造体３０の外縁２９に沿って伸長するように形成される。誘電障壁材料３８は、任意の適切な組成物を含み得、幾つかの実施形態では、１つ以上の高ｋ材料を含み得る（用語、高ｋは、二酸化ケイ素の誘電率よりも大きな誘電率を意味する）。誘電障壁材料中に組み込まれ得る例示的な組成物は、酸化ハフニウム、酸化ジルコニウム、酸化アルミニウム、ケイ酸ハフニウム、ケイ酸ジルコニウム、酸化チタン、酸化ガドリニウム、酸化ニオブ、酸化タンタル等である。
誘電障壁材料３８は第２の間隙３４を狭める。
図１１を参照すると、狭められた間隙３４内に材料４０が形成される。幾つかの実施形態では、材料４０は、窒化ケイ素を含み得、窒化ケイ素から本質的に成り得、又は窒化ケイ素から成り得る。最初に、材料４０の塊が開口部２４を少なくとも部分的に充填するように（すなわち、材料４０の塊が、間隙３４内に、離隔構造体３０の外縁２９に沿って伸長し、誘電障壁材料３８によって上部外縁から離隔されるように）材料４０の塊を提供し、その後、間隙３４内に材料４０の残存部分を残しつつ、材料４０の塊の内の一部を除去することにより、材料４０が、図示された構成で形成され得る。
図１１の処理段階における材料４０は、間隙３４内にある区域４２として構成されると目され得る。垂直方向に隣接する区域４２は、離隔構造体３０を含む介在領域４４によって相互に垂直方向に離隔される。
図１２を参照すると、誘電材料３８の領域が、離隔構造体３０の外縁２９に沿って外縁２９から除去されることで、開口部２４に沿って上記外縁が露出される。図１２の処理段階で残存する誘電材料３８は、空洞３４内に、こうした空洞の周辺面３１、３３、及び３５に沿って伸長するライナー４６として構成されると目され得る。
図１３を参照すると、開口部２４内の表面は、電荷阻止領域４８を形成するために区域４２（図１２）を酸化し、及びレッジ５０を形成するために離隔構造体３０（図１１）の縁をも酸化する酸化条件に露出される。酸化条件は、任意の適切な化学及び動作パラメータを利用し得る。幾つかの例示的実施形態では、酸化条件は、少なくとも約７００℃の（少なくとも約７００℃であることに限定されず、所望の電気的及び／又はその他の特性を適切な酸化条件が達成するならばより低くてもよい）酸化環境及び／又は酸化面の動作温度を含み得る。酸化条件は、例えば、オキシダントの源として蒸気（実例として、ｉｎ ｓｉｔｕ ｓｔｅａｍ ｇｅｎｅｒａｔｉｏｎ（ＩＳＳＧ））を利用し得、及び／又は酸化種を生成するためにプラズマを利用し得る。プラズマは、酸化される開口部２４内の表面にプラズマが接触しないが、代わり、こうしたプラズマにより生成された酸化種のみが酸化面に達することを意味する“リモートプラズマ”と称され得る。
幾つかの実施形態では、区域４２（図１２）の材料４０（図１２）は、窒化ケイ素を含み、窒化ケイ素から本質的に成り、又は窒化ケイ素から成り、離隔構造体３０（図１２）の材料３２（図１２）は、多結晶シリコンを含み、多結晶シリコンから本質的に成り、又は多結晶シリコンから成る。酸化は、酸窒化ケイ素５４及び二酸化ケイ素５２を形成するために窒化ケイ素４０を酸化し得、付加的な二酸化ケイ素５２を形成するために多結晶シリコン３２を酸化し得る。こうした実施形態では、電荷阻止領域４８は、（示されるように）酸窒化ケイ素５４及び二酸化ケイ素５２を含み得る。材料５２と５４との間の境界が酸窒化ケイ素と二酸化ケイ素との間の急峻な界面であり得ること、又は勾配であり得ることを指し示すために、材料５２と５４との間の境界は、破線５３を用いて図１３に図式に説明されている。
幾つかの実施形態では、電荷阻止領域４８及び／又はレッジ５０の内の少なくとも一部は、適切な材料（例えば、二酸化ケイ素）の堆積によって形成され得、所望の形状（例えば、図１３に示した電荷阻止領域４８及びレッジ５０の形状に類似の形状等）を達成するための適切なエッチングが続く。
電荷阻止領域４８は、垂直方向に拡張し、水平方向の厚さＴ１を有する。こうした水平方向の厚さは、任意の適切な寸法のものであり得、幾つかの実施形態では、約５０Åから約１５０Åまでの範囲内であり得る。電荷阻止領域の酸窒化ケイ素材料５４は、水平方向の厚さＴ２を有し、電荷阻止領域の二酸化ケイ素材料５２は、水平方向の厚さＴ３を有する。幾つかの実施形態では、水平方向の厚さＴ２は、水平方向の厚さＴ３の少なくとも約２倍であろう。幾つかの実施形態では、水平方向の厚さＴ２は、約２０Åから約１４０Åまでの範囲内であり、水平方向の厚さＴ３は、約１０Åから約３０Åまでの範囲内であろう。幾つかの実施形態では、水平方向の厚さＴ２及びＴ３は、それらを相互に区別するために第１及び第２の水平方向の厚さと称され得る。
材料３２及び４０（図１１）の酸化は、窒化ケイ素材料４０よりも遥かに速く多結晶シリコン材料３２を酸化し得る（実例として、窒化ケイ素の少なくとも１．５倍の速さ、窒化ケイ素の少なくとも２倍の速さ、窒化ケイ素の少なくも３倍の速さ等で多結晶シリコンを酸化し得る）。窒化ケイ材料４０から形成された酸窒化ケイ素５４／二酸化ケイ素５２からよりも、多結晶シリコン３２から形成された二酸化ケイ素５２からより一層の拡張を酸化が引き起こす実施形態では、開口部２４に沿ったティア１６の縁は、拡張するにしても僅かであり得、開口部２４に沿ったティア１４の縁は、実質的に拡張し得る（例えば、多結晶シリコン３２材料からの二酸化ケイ素５２の形成に起因する拡張は、窒化ケイ素材料４０からの酸窒化ケイ素５４／二酸化ケイ素５２の形成に起因する拡張の少なくとも約２倍であり得る）。幾つかの実施形態では、開口部２４に沿ったティア１４の縁に沿った実質的な拡張があり得、開口部２４に沿ったティア１６の縁に沿った実質的な拡張はなくてもよい（用語“実質的な拡張なし”は、検出の合理的な許容誤差内で拡張なしを意味する）。レッジ５０は、電荷阻止領域４８よりも水平方向に長いように示されている。第３の間隙５６は、第２のレベル１６に沿って、及びレッジ５０の間に垂直方向にある。
示された実施形態では、酸窒化ケイ素５８は、レッジ５０の二酸化ケイ素５２がレベル１４の窒化ケイ素１８に隣接する領域に沿って形成される。破線５９は、酸窒化ケイ素５８と窒化ケイ素１８との間の凡その境界を示すために、及びこうした境界が急峻な界面であり得る、又は勾配であり得ることを指し示すために提供される。幾つかの実施形態では、レッジ５０は、開口部２４に沿った先端５５と、先端５５に対して対向する後端５７とを含むように目され得、後端５７は第１の材料１８に隣接する。酸窒化ケイ素５８は、レッジ５０の後端５７に沿い、酸窒化ケイ素ライナー６０として構成され得る。
酸窒化ケイ素５８は、随意であり、幾つかの実施形態では、形成されなくてもよい。
図１４を参照すると、間隙５６内に電荷蓄積材料６２が形成される。電荷蓄積材料は、任意の適切な組成物を含み得、幾つかの実施形態では、窒化ケイ素、酸窒化ケイ素、導電ナノドット等の電荷捕獲材料を含み得る。当業者は、用語“電荷捕獲”を理解し、“電荷捕獲”は、電荷キャリア（例えば、電子又はホール）を可逆的に捕らえ得るエネルギーウェルを指し得ると理解するであろう。代替的な実施形態（図示せず）では、電荷蓄積材料は、浮遊ゲート材料（例えば、多結晶シリコン等）として構成され得る。
電荷蓄積材料６２は、任意の適切な方法論を用いて、図示された構成で形成され得る。実例として、幾つかの実施形態では、電荷蓄積材料６２は、窒化ケイ素を含み得、窒化ケイ素から本質的に成り得、又は窒化ケイ素から成り得、開口部２４を少なくとも部分的に充填するために最初に形成され得る。間隙５６内に封じ込められた材料６２のみを残すために、余分な材料６２は、適切なエッチング（実例として、高温リン酸を利用するエッチング、フッ化水素酸処理が続く酸化を利用するエッチング等）を用いてその後除去され得る。
幾つかの実施形態では、電荷蓄積材料６２は、窒化ケイ素を含み得、間隙５６内に残存する電荷蓄積材料６２の区域は、窒化ケイ素区域６４と称され得る。
図１５を参照すると、窒化ケイ素区域６４（図１６）の縁は、酸窒化ケイ素６６及び二酸化ケイ素６８を形成するために酸化される。破線６７は、材料６６と６８との間の凡その境界を説明するために利用される。酸窒化ケイ素６６及び二酸化ケイ素６８の形成後に残存する材料６２は、電荷蓄積領域（例えば、電荷捕獲領域）７０に対応すると目され得る。電荷捕獲領域７０は、開口部２４に隣接する外縁７１と、電荷阻止領域４８に隣接する内縁７３と、レッジ５０に隣接する水平縁７５とを有する。説明される実施形態では、酸窒化ケイ素６６は、外縁７１に沿って、及び水平縁７５に沿って拡張する。
幾つかの実施形態では、酸窒化ケイ素６６は、約０．５ｎｍから約３ｎｍまでの範囲内の厚さを有し得、二酸化ケイ素６８は、約０．５ｎｍから約３ｎｍまでの範囲内の厚さを有し得る。
示された実施形態では、電荷蓄積領域７０は、電荷阻止領域４８の二酸化ケイ素５２に沿ってあり、二酸化ケイ素５２に直接隣接する（具体的には、電荷蓄積領域７０の内縁７３は、こうした二酸化ケイ素５２に直接接する）。
図１６を参照すると、レッジ５０（図１５）は第４の間隙７２を形成するために除去され、該第４の間隙は、電荷捕獲領域７０の間に垂直方向にある。幾つかの実施形態では、レッジ５０の材料５２（図１５）は二酸化ケイ素を含み、こうした材料は、（実例として、バッファード酸化物エッチングを利用することによって）構築物１０のその他の材料に対して選択的に除去される。
図１７を参照すると、間隙７２内に材料７４が形成される。幾つかの実施形態では、材料７４は、窒化ケイ素を含み得、窒化ケイ素から本質的に成り得、又は窒化ケイ素から成り得、窒化ケイ素区域７６として構成されると目され得る。窒化ケイ素区域７６は、第３の窒化ケイ素区域と称され得る。幾つかの実施形態では、第１のレベル１４の材料１８は、第１の窒化ケイ素と称され得、材料７４は、第１の窒化ケイ素の内の幾らかと置き換えられる第２の窒化ケイ素と称され得る。
窒化ケイ素区域７４は、任意の適切な処理を用いて形成され得る。実例として、開口部２４は、窒化ケイ素で少なくとも部分的に充填され得、間隙７２内に区域７４を残すために、余分な窒化ケイ素は、適切なエッチングを用いて除去され得る。
窒化ケイ素区域７６は、第１のレベル１４に沿ってあり、第１の材料１８（幾つかの実施形態では、窒化ケイ素であり得る）に隣接する。示された実施形態では、窒化ケイ素区域７６と第１の材料１８との間に酸窒化ケイ素５８がある。他の実施形態では、酸窒化ケイ素５８は省かれてもよい。
図１８を参照すると、開口部２４の外周に沿ってトンネリング材料７８、８０、及び８２が形成される。
トンネリング材料は、プログラミング動作、消去動作等の間に電荷キャリアがトンネリングするか、さもなければ通過する材料としての機能を果たし得る。幾つかの文脈では、トンネリング材料の内の１つ以上は、ゲート誘電材料と、又は単に誘電材料と称され得る。説明される実施形態では、３つのトンネリング材料が利用される。他の実施形態では、３つよりも少ないトンネリング材料があり得、更に他の実施形態では、３つよりも多いトンネリング材料があり得る。幾つかの実施形態では、トンネリング材料７８、８０、及び８２は、所望の電荷トンネリング特性を有するようにバンドギャップ設計され得る。トンネリング材料８０は、材料７８及び８２とは組成的に異なる。材料７８及び８２は、幾つかの実施形態では組成的に相互に異なり得、他の実施形態では、組成的に相互に同じであり得る。説明される実施形態では、酸窒化ケイ素６６は、付加的なトンネリング材料に対応し得る。幾つかの実施形態では、トンネリング材料７８、８０、及び８２の内の１つ以上は、省略され得、代わりに、こうしたトンネリング材料の機能は、酸窒化ケイ素６６に包含され得る。
幾つかの例示的実施形態では、トンネリング材料８０は窒化ケイ素を含み得、トンネリング材料７８及び８２は二酸化ケイ素を含み得る。幾つかの例示的実施形態では、トンネリング材料６６及び７８は、酸窒化ケイ素及び二酸化ケイ素を夫々含み得、トンネリング材料８０は窒化ケイ素を含み得、トンネリング材料８２は二酸化ケイ素を含み得る。
幾つかの実施形態では、トンネリング材料７８、８０、及び８２は、第１、第２、及び第３のトンネリング材料と夫々称され得る。
チャネル材料８４は、開口部２４内に、並びにトンネリング材料７８、８０、及び８２に沿って形成される。説明される実施形態では、チャネル材料８４は、トンネリング材料８２に直接接する。チャネル材料８４は、任意の適切な、適切にドープされた半導体材料を含み得、幾つかの実施形態では、シリコン、ゲルマニウム、ＩＩＩ／Ｖ半導体材料（例えば、リン化ガリウム等）等の内の１つ以上を含み得る。
説明される実施形態では、チャネル材料８４は、開口部２４の外周を覆い、絶縁材料８６は、開口部２４の残りの内部領域を充填する。絶縁材料８６は、例えば、二酸化ケイ素等の任意の適切な組成物又は組成物の組み合わせを含み得る。チャネル材料８４の説明される構成は、絶縁材料８６がチャネル構成の“中空”内に提供される中空チャネル構成であると目され得る。他の実施形態では、チャネル材料は、中実ピラーとして構成され得る。
チャネル材料８４は、開口部２４の外周に沿って垂直方向に拡張し、又は、言い換えれば、スタック１２を通じて垂直方向に拡張する。
図１９を参照すると、スタック１２を通じて第２の開口部８８が形成される。第２の開口部８８は、第１及び第２の材料１８及び２０の一部を通じて拡張する。
図１９Ａは、構築物１０の説明される領域の最上のレベル１６の一部の上面図を示し、第２の開口部８８がスリット（すなわち、トレンチ）として構成される例示的構成を説明する。
図２０を参照すると、第２のレベル１６の材料２０（図１９）は、第２のレベルに沿って空洞９０を形成するために除去される。幾つかの実施形態では、材料２０は、二酸化ケイ素を含み、バッファード酸化物エッチングを用いて除去される。
図２１を参照すると、開口部８８及び空洞９０内に導電材料９２及び９４が提供される。導電材料９２及び９４は、例えば、様々な金属（例えば、チタン、タングステン、コバルト、ニッケル、プラチナ、ルテニウム等）、金属含有組成物（例えば、金属シリサイド、金属窒化物、金属炭化物等）、及び／又は導電的にドープされた半導体材料（例えば、導電的にドープされたシリコン、導電的にドープされたゲルマニウム等）の内の１つ以上等の任意の適切な電気的伝導性組成物を含み得る。幾つかの実施形態では、導電材料９２は、窒化チタンを含み得、窒化チタンから本質的に成り得、又は窒化チタンから成り得、導電材料９４は、タングステンを含み得、タングステンから本質的に成り得、又はタングステンから成り得る。
図２２を参照すると、空洞９０内に導電材料９２及び９４を残しつつ、開口部８８の中央領域内から導電材料９２及び９４が除去される。
空洞９０内に残存する導電材料９２及び９４は、導電領域９６を共に形成する。説明される導電領域は２つの導電材料を含むが、他の実施形態では、類似の導電領域は、唯一の導電材料のみを含み得、又は３つ以上の導電材料を含み得る。
電荷阻止領域４８に近接する導電領域９６の一部は、導電ゲート９８に対応し得、電荷阻止領域４８からより遠位の導電領域９６の一部は、ワード線１６０に対応し得る。ワード線は、レベル１６に沿ってあり、それに応じて、幾つかの実施形態では、レベル１６は、ワード線レベルと称され得る。こうしたワード線レベルは、図２２のスタック１２内の絶縁レベル１４と交互になると目され得る。
幾つかの実施形態では、導電領域９６は、第１の端部１６１と、第１の端部に対して対向する第２の端部１６３とを含むと目され得る。第１の端部１６１は、ゲート９８により含まれ、ゲート端部と称され得、第２の端部１６３は、ワード線１６０により含まれ、ワード線端部と称され得る。
図２３を参照すると、第１の材料１８（図２２）、酸窒化ケイ素５８（図２２）、及び材料７４（図２２）は、空所１６２を残すために適切なエッチングを用いて除去される。幾つかの実施形態では、材料１８及び７４は、窒化ケイ素を含み、窒化ケイ素から本質的に成り、又は窒化ケイ素から成り、こうした材料を除去するために利用されるエッチングは、主要なエッチャントとしてリン酸を含む。リン酸は、窒化ケイ素材料よりもゆっくりと酸窒化ケイ素５８を通じてエッチングするであろうが、特に、酸窒化ケイ素５８が１０Å未満の厚さである場合には、酸窒化ケイ素を通じてエッチングし得る。酸窒化ケイ素５８に問題がある場合、こうしたことは省略され得る。或いは、空所１６２を形成するために利用されるエッチングは、複数の段階を含み得、該段階の内の幾つかは、窒化ケイ素材料１８及び７４の除去に向けられ、別の段階は、酸窒化ケイ素材料５８の除去に向けられる。
窒化ケイ素を除去するためにリン酸ベースのエッチングを利用する場合に生じ得る副産物は、低密度の二酸化ケイ素１６４である。本明細書及びそれに続く請求項で利用されるとき、用語“低密度の二酸化ケイ素”は、室温において、１：５０で水に希釈されたフッ化水素酸を利用した場合に少なくとも２００Å／分のエッチング速度を有する二酸化ケイ素を意味する。幾つかの実施形態では、低密度の二酸化ケイ素は、室温において、１：５０で水に希釈されたフッ化水素酸を利用した場合に、少なくとも約３００Å／分、少なくとも約５００Å／分、又は少なくとも約１０００Å／分相当のエッチング速度を有し得る。低密度の二酸化ケイ素は、高多孔性であり、それに応じて、より高密度の（低多孔性の）二酸化ケイ素よりも低誘電率を有する。ワード線間の容量性カップリングを削減するために、垂直方向に隣接するワード線間の絶縁材料として低誘電率の材料を利用することが望ましい。
幾つかの実施形態では、空所１６２を塞ぐために低密度の二酸化ケイ素１６４が有利に利用され、こうしたことは、図２３に図的に説明されている。窒化ケイ素のエッチングの副産物として生成された低密度の二酸化ケイ素１６４は、導電領域９６のワード線端部１６３の周囲を包む。低密度の二酸化ケイ素１６４は、導電領域９６の端部１６３の周囲に拡張する絶縁ライナー領域１６６として構成されると目され得る。図２３の実施形態では、絶縁ライナー領域１６６は、空所１６２の端部を締め付けるように相互に一体化する（言い換えれば、空所の端部を塞ぐために相互に接合する）。
絶縁ライナー１６６は、図２３の実施形態では、開口部８８を全体的には充填しない。したがって、開口部８８の残存部分は、図２４に示すように、付加的な絶縁材料１６８を用いて充填される。絶縁材料１６８は、任意の適切な組成物を含み得る。幾つかの実施形態では、絶縁材料１６８は、二酸化ケイ素を含み、二酸化ケイ素から本質的に成り、又は二酸化ケイ素から成るであろうが、低密度の二酸化ケイ素１６４よりも高密度のものであろう。実例として、幾つかの実施形態では、絶縁材料１６８は、室温において、１：５０で水に希釈されたフッ化水素酸を利用した場合に約１００Å／分未満のエッチング速度を有し得る。
図２３の実施形態は、空所１６２を塞ぐために相互に一体化する絶縁領域１６６を形成する低密度の絶縁材料１６４を示す。他の実施形態では、絶縁領域の内の少なくとも幾らかは、相互に一体化されなくてもよく、それに応じて、図２５に示すように、空所の端部において開口１７０が残り得る（すなわち、空所中に拡張し得る）。しかしながら、開口部８８を充填するために利用される絶縁材料１６８も、図２６に示すように開口１７０を塞ぎ得る。
図２４及び図２６のアセンブリ１０は、メモリセルの例示的な配置を含み、幾つかの実施形態では、メモリアレイ（例えば、ＮＡＮＤメモリアレイ）の例示的な構成に対応し得る。具体的には、誘電障壁材料３８、電荷阻止領域４８、電荷蓄積領域７０、トンネリング材料６６、７８、８０、及び８２、並びにチャネル材料８４と共に、導電ゲート９８がメモリセル１８０ａ、１８０ｂ、及び１８０ｃ中に組み込まれ得る。こうしたメモリセルは、幾つかの実施形態ではＮＡＮＤメモリセルであり得る。説明されるメモリセルは、相互に垂直方向に積み重ねられ、ＮＡＮＤストリングの一部であり得る。メモリセル１８０ａ、１８０ｂ、及び１８０ｃは、相互に実質的に同一であり（用語“実質的に同一”は、製作及び測定の合理的な許容誤差内で同一であることを意味する）、幾つかの実施形態では、第１のメモリセル、第２のメモリセル、及び第３のメモリセルと夫々称され得る。メモリセル１８０ａ、１８０ｂ、及び１８０ｃは、例えば、図１～図４を参照しながら上で説明したものと類似のＮＡＮＤメモリアレイ等、メモリアレイに渡って製作され得る多数の実質的に同一のメモリセルを表すと目され得る。
動作中、電荷蓄積領域７０は、メモリセル１８０ａ、１８０ｂ、及び１８０ｃ内に情報を蓄積するように構成され得る。個別のメモリセル（例えば、１８０ａ）内に蓄積される情報の値（用語“値”は、１ビット又は複数ビットを表す）は、電荷蓄積領域内に蓄積された電荷の量（例えば、電子の数）に基づき得る。個別の電荷蓄積領域７０内の電荷の量は、少なくも部分的に、関連付けられるゲート９８に印加された電圧の値に基づいて、及び／又は関連付けられるチャネル材料８４に印加された電圧の値に基づいて制御され（例えば、増加又は減少し）得る。
トンネリング材料６６、７８、８０、及び８２は、メモリセル１８０ａ、１８０ｂ、及び１８０ｃのトンネリング領域１８４を共に形成する。こうしたトンネリング領域は、電荷蓄積領域７０とチャネル材料８４との間の電荷（例えば、電子）の所望のトンネリング（例えば、転送）を可能にするように構成され得る。トンネリング領域１８４は、例えば、非限定的に、酸化膜換算膜厚（ＥＯＴ）等の選択された基準を達成するように構成され（すなわち、設計され）得る。ＥＯＴは、代表的な物理的な厚さの観点でトンネリング領域の電気的特性（例えば、静電容量）を定量化する。例えば、ＥＯＴは、リーク電流及び信頼性の考察を無視して、所与の誘電体（例えば、トンネリング領域１８４）と同じ静電容量密度を有することが必要であろう理論上の二酸化ケイ素層の厚さとして定義され得る。
電荷阻止領域４８は、電荷蓄積領域７０に隣接し、電荷蓄積領域７０から関連付けられたゲート９８への電荷の流れを阻止するためのメカニズムを提供し得る。誘電障壁材料３８は、電荷阻止領域４８と、関連付けられたゲート９８との間に提供され、電荷蓄積領域７０に向かうゲート９８からの電子のバックトンネリングを阻害するために利用され得る。幾つかの実施形態では、誘電障壁材料３８は、メモリセル１８０ａ、１８０ｂ、及び１８０ｃ内の誘電障壁領域を形成すると目され得る。
幾つかの実施形態では、チャネル材料８４は、電流を導電するように構成されたチャネルと目され得る。チャネルは、第１のメモリセル１８０ａ中に組み込まれた第１のチャネル部分１９０と、第２のメモリセル１８０ｂ中に組み込まれた第２のチャネル部分１９２と、第３のメモリセル１８０ｃ中に組み込まれた第３のチャネル部分１９４とを含む。
第１のメモリセル１８０ａ中に組み込まれたゲート９８は第１のゲートと称され得、第２のメモリセル１８０ｂ中に組み込まれたゲート９８は第２のゲートと称され得、第３のメモリセル１８０ｃ中に組み込まれたゲート９８は第３のゲートと称され得る。
メモリセル内の電荷阻止領域４８及び電荷蓄積領域７０は、メモリセル構造体１９６であると共に目され得る。第１のメモリセル１８０ａ内のメモリセル構造体１９６は第１のメモリセル構造体と称され得、第２のメモリセル１８０ｂ内のメモリセル構造体１９６は第２のメモリセル構造体と称され得、第３のメモリセル１８０ｃ内のメモリセル構造体１９６は第３のメモリセル構造体と称され得る。誘電障壁材料３８は、第１、第２、及び第３のメモリセル１８０ａ、１８０ｂ、及び１８０ｃ内の誘電障壁領域を形成する。こうした誘電障壁領域は、幾つかの実施形態では、メモリセル構造体１９６の一部であると目され得、他の実施形態では、メモリセル構造体１９６とは別個であると目され得る。第１のメモリセル１８０ａ内の誘電障壁領域は第１の誘電障壁領域と称され得、第２のメモリセル１８０ｂ内の誘電障壁領域は第２の誘電障壁領域と称され得、第３のメモリセル１８０ｃ内の誘電障壁領域は第３の誘電障壁領域と称され得る。
メモリセル構造体１９６内の電荷阻止領域４８は、電荷蓄積領域７０とゲート９８との間にある。図２４及び図２６の説明される実施形態では、電荷阻止領域４８内の酸窒化ケイ素５４は、２つの対向する側面１９３及び１９５を有すると目され得る。電荷阻止領域４８の二酸化ケイ素５２は、対向する側面の内の一方（側１９３）に沿い、対向する側面の内の他方（側１９５）は、示される実施形態では、誘電障壁材料３８に直接隣接する。
第１のメモリセル１８０ａのゲート９８は、第２のメモリセル１８０ｂのゲート９８から垂直方向に離隔される。空所１６２の内の１つは、第１及び第２のメモリセル１８０ａ及び１８０ｂの垂直方向に離隔したゲート９８の間に垂直方向にあり、こうした空所は、当該空所が他の空所から区別可能であるように、図２４及び図２６では１６２ａとしてラベルが付されている。
空所１６２ａは、メモリセル１８０ａ及び１８０ｂの垂直方向に隣接するゲート間に領域１８７を有し、メモリセル１８０ａ及び１８０ｂの垂直方向に隣接するメモリセル構造体１９６間に別の領域１８９を有する。その他の空所１６２は、同様の領域１８７及び１８９を有する。それに応じて、空所１６２は、垂直方向に隣接するメモリセル構造体１９６間の電気的な絶縁を提供し得、垂直方向に隣接する導電ゲート９８間の電気的な絶縁をも提供し得る。図２４及び図２６の示される実施形態では、ゲート９８の導電領域９６の内の少なくも一部は、低密度の二酸化ケイ素１６４によって空所１６２から離隔され、電荷蓄積領域７０は、酸窒化ケイ素６６の領域に対応するライナー１９９によって空所から離隔される。誘電障壁材料３８は、空所１６２に直接接する。
幾つかの実施形態では、図２４及び図２６のスタック１２は、交互の絶縁レベル１４及びワード線レベル１６を含むと目され得る。チャネル材料８４は、スタック１２に沿って垂直方向に拡張し、ゲート９８は、ワード線レベルに沿ってあり、トンネリング材料（６６、７６、８０、及び８２）、メモリセル構造体１９６、及び誘電障壁材料３８によってチャネル材料から離隔される。
電荷蓄積領域（すなわち、電荷蓄積構造体）７０は、絶縁レベル１４に沿って空所１６２の介在領域によって相互から垂直方向に離隔される。相互からの電荷蓄積領域７０の垂直方向の離隔は、共通のＮＡＮＤストリング内の隣接する電荷蓄積領域間の電荷漏洩を軽減又は防止し得、他のコンポーネント（例えば、隣接する電荷蓄積領域、制御ゲート、チャネル、トンネル酸化物等）との電荷蓄積領域の結合を緩和し得る。こうしたことは、ＮＡＮＤストリングのメモリセルの全てに沿って拡張する連続的な電荷蓄積構造体を有する従来のＮＡＮＤ構成と比較して実質的に改善可能であり得る。例示的な改善は、耐久性の改善、読み出し／書き込み経費の改善、急速充電利得の改善、急速充電損失の改善、セル間の容量結合の削減等の内の１つ以上を含み得る。
上で論じたアセンブリ及び構造体は、集積回路（用語“集積回路”は、半導体基板により支持された電子回路を意味する）内で利用され得、電子システム中に組み込まれ得る。こうした電子システムは、例えば、メモリモジュール、デバイスドライバ、電力モジュール、通信モデム、プロセッサモジュール、及び特定用途向けモジュール内で使用され得、多層のマルチチップモジュールを含み得る。電子システムは、例えば、カメラ、無線デバイス、表示装置、チップセット、セットトップボックス、ゲーム、照明、車両、時計、テレビ、携帯電話、パーソナルコンピュータ、自動車、産業制御システム、航空機等の広範囲のシステムの内の何れかであり得る。
別段の表示がない限り、本明細書で説明される様々な材料、物質、組成物等は、例えば、原子層堆積（ＡＬＤ）、化学気相成長（ＣＶＤ）、物理気相成長（ＰＶＤ）等を含む、現在知られているか未だ開発されていない任意の適切な方法論を用いて形成され得る。
用語“誘電（dielectric）”及び“絶縁（insulative）”は、絶縁電気特性を有する材料を説明するために利用され得る。該用語は、この開示では同義語と目される。幾つかの実例における用語“誘電”と、他の実例における用語“絶縁”（又は“電気的絶縁”）との利用は、後続の請求項内の先行詞を簡易にするために、この開示内での言語変異を提供すべきであり得、重要な化学的又は電気的な差異を指し示すために何ら利用されない。
図面中の様々な実施形態の特定の向きは、説明目的のみのためのものであり、幾つかの用途では、該実施形態は、示された向きに対して回転させられ得る。本明細書で提供される説明、及び後続の請求項は、構造体が図面の特定の向きにあるか、それともこうした向きに対して回転させられるか否かに関わらず、様々な機構間の説明される関係を有する任意の構造体に関係する。
添付図の断面図は、図面を平易にするために、別段の表示がない限り、断面の平面内の機構を示すのみであり、断面の平面の背後の材料を示さない。
構造体が別の構造体の“上に（on）”、“隣接して（adjacent）”又は“接して（against）”あるとして上で言及されている場合、それは、別の構造体の上に直接あり得、又は、介在の構造体も存在し得る。一方、構造体が別の構造体の“直接上に（directly on）”、“直接隣接して（directly adjacent）”又は“直接接して（directly against）”あるとして言及されている場合、介在の構造体は何ら存在しない。
構造体（例えば、層、材料等）は、下にある基部（例えば、基板）から構造体が概して上方に向かって拡張することを指し示すように“垂直方向に拡張する（extending vertically）”と称され得る。垂直方向に拡張する構造体は、基部の上面に対して実質的に直交して拡張してもよく、又はしなくてもよい。
幾つかの実施形態は、交互の絶縁レベル及びワード線レベルの垂直方向のスタックを有するメモリアレイを含む。チャネル材料は、該スタックに沿って垂直方向に拡張する。導電区域は、ワード線レベルに沿っている。導電区域の個々は、相互に対して対向する第１及び第２の端部を断面に沿って有する。導電区域は、ゲートと、ゲートに隣接するワード線とを含む。ワード線は第２の端部を包含し、ゲートは第１の端部を包含する。メモリセル構造体は、ワード線レベルに沿ってあり、ゲートとチャネル材料との間に配置される。メモリセル構造体は、電荷蓄積領域と電荷阻止領域とを含む。電荷阻止領域は、電荷蓄積領域とゲートとの間にある。空所は、絶縁レベルに沿ってあり、垂直方向に隣接するメモリセル構造体の間にある。絶縁ライナー領域は、ワード線レベルに沿ってあり、導電区域の第２の端部の周囲に拡張する。絶縁ライナー領域は、低密度の二酸化ケイ素を含む。
幾つかの実施形態は、電流を導電するためのチャネルを有するアセンブリを含む。チャネルは、第１のチャネル部分と、第１のチャネル部分の下の第２のチャネル部分とを含む。第１のメモリセル構造体は、第１のゲートと第１のチャネル部分との間に配置される。第１のメモリセル構造体は、第１の電荷蓄積領域と第１の電荷阻止領域とを含む。第１の電荷阻止領域は、第１の電荷蓄積領域と第１のゲートとの間に配置される。第１の電荷阻止領域は酸窒化ケイ素を含み、第１の電荷蓄積領域は窒化ケイ素を含む。第２のメモリセル構造体は、第１のメモリセル構造体の下にあり、第２のゲートと第２のチャネル部分との間に配置される。第２のメモリセル構造体は、第２の電荷蓄積領域と第２の電荷阻止領域とを含む。第２の電荷阻止領域は、第２の電荷蓄積領域と第２のゲートとの間に配置される。第２の電荷阻止領域は酸窒化ケイ素を含み、第２の電荷蓄積領域は窒化ケイ素を含む。空所は、第１及び第２のゲートの間、並びに第１及び第２のメモリセル構造体の間に配置される。第１のゲートは、空所の上方に、及び低密度の二酸化ケイ素により該空所から離隔された導電材料を含む。第２のゲートは、空所の下に、低密度の二酸化ケイ素により該空所から離隔された導電材料を含む。第１のライナーは、第１の電荷蓄積領域の窒化ケイ素と空所との間にある。第２のライナーは、第２の電荷蓄積領域の窒化ケイ素と空所との間にある。
幾つかの実施形態は、アセンブリを形成する方法を含む。第１の開口部は、交互の第１及び第２のレベルのスタックを通じて形成される。第１のレベルは窒化ケイ素を含み、第２のレベルは二酸化ケイ素を含む。第２のレベルの二酸化ケイ素の残存部分を残しつつ、第２のレベルの二酸化ケイ素の内の幾らかは、メモリセル構造体と置き換えられる。メモリセル構造体は、電荷阻止領域に隣接する電荷蓄積領域を含む。垂直方向に拡張するトンネリング材料は、第１の開口部内に形成される。トンネリング材料は、メモリセル構造体の電荷蓄積領域に沿って拡張する。チャネル材料は、第１の開口部内に、及びトンネリング材料に隣接して形成される。第２の開口部は、スタックを通じて形成される。第２の開口部は、第２のレベルの二酸化ケイ素の残存部分を通じて拡張し、第１のレベルの窒化ケイ素を通じて拡張する。第２の開口部に沿って空洞を形成するために、第２のレベルの二酸化ケイ素の残存部分は除去される。空洞内には導電領域が形成される。導電領域の間に空所を形成するために、第１のレベルの窒化ケイ素は除去される。
幾つかの実施形態は、アセンブリを形成する方法を含む。第１の開口部は、交互の第１及び第２のレベルのスタックを通じて形成される。第１のレベルは第１の材料を含み、第２のレベルは第２の材料を含む。第１のレベルの第１の材料は、第１の間隙を形成するために第１の開口部を沿って凹部加工される。第１の間隙は、第２のレベルの区域間に垂直方向にある。離隔構造体は、第１の間隙内に形成される。第２のレベルの第２の材料は、第２の間隙を形成するために、及び第２の間隙に沿って第２の材料の残存部分を残すために、第１の開口部に沿って凹部加工される。第２の間隙は、離隔構造体の区域の間に垂直方向にある。第２の間隙の個々は、上部外周面、下部外周面、及び内部外周面を各々有する。誘電障壁材料のライナーは、第２の間隙の各々の上部外周面、内部外周面、及び下部外周面に沿って拡張するように、並びに第２の間隙を狭めるように形成される。第１の窒化ケイ素区域は、狭められた第２の間隙内に、及び第２のレベルに沿って形成される。垂直方向に隣接する第１の窒化ケイ素区域は、離隔構造体を含む介在領域によって相互から垂直方向に離隔される。酸化条件は、窒化ケイ素区域を酸化するために、及び離隔構造体を酸化するために利用される。酸化された窒化ケイ素区域は電荷阻止領域である。酸化された離隔構造体はレッジである。第３の間隙は、レッジの間に垂直方向にある。第２の窒化ケイ素区域は、第３の間隙内に、及び電荷阻止領域に沿って形成される。第２の窒化ケイ素区域の縁は酸化される。酸化された縁は、第１の開口部に沿った縁を含み、レッジに沿った縁を含む。酸化されていない窒化ケイ素区域の残存領域は電荷捕獲領域である。レッジは、第４の間隙を残すために除去される。第４の間隙は、電荷捕獲領域の間に垂直方向にある。第３の窒化ケイ素区域は、第４の間隙内に形成される。第３の窒化ケイ素区域は、第１のレベルに沿ってあり、第１の材料の残存部分に隣接する。垂直方向に拡張するトンネリング材料は、第１の開口部内に形成される。トンネリング材料は、第３の窒化ケイ素区域の縁に沿って、及び電荷捕獲領域に沿って拡張する。チャネル材料は、第１の開口部内に、及びトンネリング材料に沿って形成される。第２の開口部は、スタックを通じて形成される。第２の開口部は、第１の材料の残存部分を通じて、及び第２の材料の残存部分を通じて拡張する。第２のレベルの第２の材料の残存部分は、第２のレベルに沿って空洞を形成するために除去される。空洞内に導電領域が形成される。第１の材料の残存部分及び第１のレベルの第３の窒化ケイ素区域は、第２の開口部に沿って空所を形成するために除去される。

Claims (11)

  1. アセンブリであって、
    電流を導電するチャネルであって、第１のチャネル部分と前記第１のチャネル部分の下の第２のチャネル部分とを含む前記チャネルと、
    第１のゲートと前記第１のチャネル部分との間に配置された第１のメモリセル構造体であって、前記第１のメモリセル構造体は、第１の電荷蓄積領域と第１の電荷阻止領域とを含み、前記第１の電荷阻止領域は、前記第１の電荷蓄積領域と前記第１のゲートとの間に配置され、前記第１の電荷阻止領域は酸窒化ケイ素を含み、前記第１の電荷蓄積領域は窒化ケイ素を含む、前記第１のメモリセル構造体と、
    前記第１のメモリセル構造体の下にあり、第２のゲートと前記第２のチャネル部分との間に配置された第２のメモリセル構造体であって、前記第２のメモリセル構造体は、第２の電荷蓄積領域と第２の電荷阻止領域とを含み、前記第２の電荷阻止領域は、前記第２の電荷蓄積領域と前記第２のゲートとの間に配置され、前記第２の電荷阻止領域は酸窒化ケイ素を含み、前記第２の電荷蓄積領域は窒化ケイ素を含む、前記第２のメモリセル構造体と、
    前記第１及び第２のゲートの間、並びに前記第１及び第２のメモリセル構造体の間に配置された空所と、
    前記空所の上方にあって、且つ、低密度の二酸化ケイ素によって前記空所から離隔された導電材料を含む前記第１のゲートであって、前記低密度の二酸化ケイ素は、前記第１のゲートの、前記第１のチャネル部分とは反対側の縁に沿って、前記第１のゲートの前記導電材料と物理的に直接接触している、前記第１のゲートと、
    前記空所の下方にあって、且つ、低密度の二酸化ケイ素によって前記空所から離隔された導電材料を含む前記第２のゲートであって、前記低密度の二酸化ケイ素は、前記第２のゲートの、前記第２のチャネル部分とは反対側の縁に沿って、前記第２のゲートの前記導電材料と物理的に直接接触している、前記第２のゲートと、
    前記第１の電荷蓄積領域の前記窒化ケイ素と前記空所との間の第１のライナーと、
    前記第２の電荷蓄積領域の前記窒化ケイ素と前記空所との間の第２のライナーと、
    前記第１のゲートと前記第１の電荷阻止領域との間にある第１の誘電障壁領域と、
    前記第２のゲートと前記第２の電荷阻止領域との間にある第２の誘電障壁領域と、
    を含み、
    前記第１及び第２の誘電障壁領域は高ｋ材料を含み、前記第１の誘電障壁領域の前記高ｋ材料の縁は前記空所に直接接し、前記第２の誘電障壁領域の前記高ｋ材料の縁は前記空所に直接接する、アセンブリ。
  2. 前記第１及び第２のライナーは酸窒化ケイ素を含む、請求項１に記載のアセンブリ。
  3. 前記第１の電荷阻止領域は、前記第１の電荷阻止領域の前記酸窒化ケイ素と前記第１の電荷蓄積領域の前記窒化ケイ素との間に二酸化ケイ素を含み、前記第２の電荷阻止領域は、前記第２の電荷阻止領域の前記酸窒化ケイ素と前記第２の電荷蓄積領域の前記窒化ケイ素との間に二酸化ケイ素を含む、請求項１に記載のアセンブリ。
  4. アセンブリを形成する方法であって、
    交互の第１及び第２のレベルのスタックを通じて第１の開口部を形成することであって、前記第１のレベルは第１の窒化ケイ素を含み、前記第２のレベルは二酸化ケイ素を含む、ことと、
    前記第１の開口部を形成した後に、前記第１のレベルの前記第１の窒化ケイ素の内の一部を第２の窒化ケイ素と置き換えることと、
    前記第２のレベルの前記二酸化ケイ素の残存部分を残しつつ、前記第２のレベルの前記二酸化ケイ素の内の一部をメモリセル構造体と置き換えることであって、前記メモリセル構造体は、電荷阻止領域に隣接する電荷蓄積領域を含む、ことと、
    前記第１の開口部内に、垂直方向に伸長するトンネリング材料を形成することであって、前記トンネリング材料は、前記メモリセル構造体の前記電荷蓄積領域に沿って伸長する、ことと、
    前記第１の開口部内に、前記トンネリング材料に隣接してチャネル材料を形成することと、
    前記スタックを通じて第２の開口部を形成することであって、前記第２の開口部は、前記第２のレベルの前記二酸化ケイ素の前記残存部分を通じて、及び前記第１のレベルの前記窒化ケイ素を通じて伸長することと、
    前記第２のレベルの前記二酸化ケイ素の前記残存部分を除去して、前記第２の開口部に沿って空洞を形成することと、
    前記空洞内に導電領域を形成することと、
    前記第１のレベルの前記窒化ケイ素を除去して、前記導電領域の間に空所を形成することであって、前記窒化ケイ素を除去して前記空所を形成することは、前記第１及び第２の窒化ケイ素を除去することを含み、前記空所は、垂直方向に隣接する前記導電領域の間にある領域を有し、且つ、垂直方向に隣接する前記メモリセル構造体の間にある領域を有する、ことと、
    前記空所を形成した後に、前記空所内に、前記垂直方向に隣り合った前記導電領域の間に伸長する低密度の多孔性絶縁材料を形成することと、
    を含む方法。
  5. アセンブリを形成する方法であって、
    交互の第１及び第２のレベルのスタックを通じて第１の開口部を形成することであって、前記第１のレベルは第１の材料を含み、前記第２のレベルは第２の材料を含む、ことと、
    前記第１の開口部に沿って前記第１のレベルの前記第１の材料を凹部加工して、第１の間隙を形成することであって、前記第１の間隙は、前記第２のレベルの区域の間に垂直方向にある、ことと、
    前記第１の間隙内に離隔構造体を形成することと、
    前記第１の開口部に沿って前記第２のレベルの前記第２の材料を凹部加工して、第２の間隙を形成し、且つ、前記第２の間隙に沿って前記第２の材料の残存部分を残すことであって、前記第２の間隙は、前記離隔構造体の区域の間に垂直方向にあり、前記第２の間隙の個々は、上部周辺面、下部周辺面、及び内部周辺面を各々有する、ことと、
    前記第２の間隙の各々の前記上部周辺面、前記内部周辺面、及び前記下部周辺面に沿って伸長するように、及び前記第２の間隙を狭めるように、誘電障壁材料のライナーを形成することと、
    狭められた前記第２の間隙内に、前記第２のレベルに沿って第１の窒化ケイ素区域を形成することであって、垂直方向に隣接する前記第１の窒化ケイ素区域は、前記離隔構造体を含む介在領域によって相互から垂直方向に離隔される、ことと、
    酸化条件を利用して、前記第１の窒化ケイ素区域を酸化し、且つ、前記離隔構造体を酸化することであって、酸化された前記第１の窒化ケイ素区域は電荷阻止領域であり、酸化された前記離隔構造体はレッジであり、前記レッジの間に垂直方向に第３の間隙がある、ことと、
    前記第３の間隙内に、前記電荷阻止領域に沿って第２の窒化ケイ素区域を形成することと、
    前記第２の窒化ケイ素区域の縁を酸化することであって、酸化された前記縁は、前記第１の開口部に沿った縁を含み、且つ、前記レッジに沿った縁を含み、酸化されていない前記第２の窒化ケイ素区域の残存領域は電荷捕獲領域である、ことと、
    前記レッジを除去して第４の間隙を残すことであって、前記第４の間隙は、前記電荷捕獲領域の間に垂直方向にある、ことと、
    前記第４の間隙内に第３の窒化ケイ素区域を形成することであって、前記第３の窒化ケイ素区域は、前記第１のレベルに沿い、前記第１の材料の残存部分に隣接する、ことと、
    前記第１の開口部内に、垂直方向に伸長するトンネリング材料を形成することであって、前記トンネリング材料は、前記第３の窒化ケイ素区域の縁に沿って、及び前記電荷捕獲領域に沿って伸長する、ことと、
    前記第１の開口部内に、前記トンネリング材料に隣接してチャネル材料を形成することと、
    前記スタックを通じて第２の開口部を形成することであって、前記第２の開口部は、前記第１の材料の前記残存部分を通じて、及び前記第２の材料の前記残存部分を通じて伸長することと、
    前記第２のレベルの前記第２の材料の前記残存部分を除去して、前記第２のレベルに沿って空洞を形成することと、
    前記空洞内に導電領域を形成することと、
    前記第１の材料の前記残存部分及び前記第１のレベルの前記第３の窒化ケイ素区域を除去して、前記第２の開口部に沿って空所を形成することと、
    を含む方法。
  6. 前記第１の材料の前記残存部分及び前記第１のレベルの前記第３の窒化ケイ素区域を前記除去することは、前記第２の開口部に隣接する前記導電領域の端部の周囲に伸長する絶縁ライナー領域を形成し、前記絶縁ライナー領域は、低密度の二酸化ケイ素を含む、請求項５に記載の方法。
  7. 誘電障壁材料の前記ライナーを前記形成することは、
    前記第２の間隙の前記上部周辺面、前記下部周辺面、及び前記内部周辺面に沿って、及び前記離隔構造体の外縁に沿ってコンフォーマルに伸長するように前記誘電障壁材料の層を形成することと、
    前記誘電障壁材料の前記層に沿って窒化ケイ素の塊を形成することであって、窒化ケイ素の前記塊は、前記第２の間隙内に、前記離隔構造体の前記外縁に沿って伸長する、ことと、
    窒化ケイ素の前記塊の内の一部を除去して、窒化ケイ素の前記塊から前記第１の窒化ケイ素区域を形成することと、
    窒化ケイ素の前記塊の内の前記一部を除去した後に、前記誘電障壁材料の前記ライナーを残しつつ、前記離隔構造体の前記縁に沿って前記縁から前記誘電障壁材料を除去することと、
    を含む、請求項５に記載の方法。
  8. 前記第１の材料は窒化ケイ素を含み、前記第２の材料は二酸化ケイ素を含む、請求項５に記載の方法。
  9. 前記第２の材料を前記凹部加工して前記第２の間隙を形成することは、前記第２の間隙の後部に沿って前記第１の材料の領域を露出する、請求項５に記載の方法。
  10. 前記離隔構造体は多結晶シリコンを含み、前記酸化条件の酸化は、前記第１の窒化ケイ素区域に含まれる窒化ケイ素に沿うよりも前記多結晶シリコンに沿って多くの拡張を引き起こす、請求項５に記載の方法。
  11. 前記離隔構造体は多結晶シリコンを含み、前記酸化条件は、前記第１の窒化ケイ素区域よりも速く前記多結晶シリコンを酸化する、請求項５に記載の方法。
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