KR102035279B1 - 반도체 메모리 소자 및 그의 제조 방법 - Google Patents

반도체 메모리 소자 및 그의 제조 방법 Download PDF

Info

Publication number
KR102035279B1
KR102035279B1 KR1020130012523A KR20130012523A KR102035279B1 KR 102035279 B1 KR102035279 B1 KR 102035279B1 KR 1020130012523 A KR1020130012523 A KR 1020130012523A KR 20130012523 A KR20130012523 A KR 20130012523A KR 102035279 B1 KR102035279 B1 KR 102035279B1
Authority
KR
South Korea
Prior art keywords
layers
electrode
forming
semiconductor
layer
Prior art date
Application number
KR1020130012523A
Other languages
English (en)
Other versions
KR20140099739A (ko
Inventor
손웅희
윤기현
이명범
이정길
임태수
정용채
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020130012523A priority Critical patent/KR102035279B1/ko
Priority to US14/171,056 priority patent/US9373628B2/en
Publication of KR20140099739A publication Critical patent/KR20140099739A/ko
Application granted granted Critical
Publication of KR102035279B1 publication Critical patent/KR102035279B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H01L21/28141—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects insulating part of the electrode is defined by a sidewall spacer, e.g. dummy spacer, or a similar technique, e.g. oxidation under mask, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7889—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Semiconductor Memories (AREA)

Abstract

반도체 메모리 소자의 제조 방법이 제공된다. 기판 상에 절연층들 및 전극층들을 교대로 적층하여 전극 구조체를 형성하고, 상기 전극 구조체를 관통하는 채널 홀을 형성하고, 상기 채널 홀의 측벽 상에 정보 저장막을 형성하고, 상기 정보 저장막의 측벽 상에 상기 기판과 전기적으로 연결되는 반도체 패턴을 형성한다. 상기 전극층들은 금속-실리사이드층들이고, 상기 절연층들 및 상기 전극층들은 동일 증착 장비 내에서 인-시츄로 형성된다.

Description

반도체 메모리 소자 및 그의 제조 방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD OF FORMING THE SAME}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 더욱 상세하게는 반도체 메모리 소자 및 그 제조방법에 관한 것이다.
전자 산업이 고도 발전함에 따라, 반도체 메모리 장치의 집적도가 증가되고 있다. 반도체 메모리 장치의 집적도는 제품의 가격을 결정하는 중요한 요인으로 작용되고 있다. 즉, 집적도가 높아질수록 반도체 메모리 장치의 제품 가격이 감소될 수 있다. 이에 따라, 반도체 메모리 장치의 집적도 향상에 대한 요구가 심화되고 있다. 통상적으로, 반도체 메모리 장치의 집적도는 단위 메모리 셀이 점유하는 평면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 초고가의 장비들 또는 반도체 제조 공정의 어려움 등에 의하여 패턴의 미세화가 점점 한계에 다다르고 있다.
이러한 한계를 극복하기 위한, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다. 그러나, 3차원 반도체 메모리 장치의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 메모리 장치의 그것보다 줄일 수 있으면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 공정을 단순화할 수 있는 메모리 소자 및 그 제조방법을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 고집적화에 최적화된 반도체 소자 및 그 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 반도체 소자의 제조 방법이 제공된다. 기판 상에 절연층들 및 전극층들을 교대로 적층하여 전극 구조체를 형성하는 것; 상기 전극 구조체를 관통하는 채널 홀을 형성하는 것; 상기 채널 홀의 측벽 상에 정보 저장막을 형성하는 것; 및 상기 정보 저장막의 측벽 상에 상기 기판과 전기적으로 연결되는 반도체 패턴을 형성하는 것을 포함하고, 상기 전극층들은 금속-실리사이드층들이고, 상기 절연층들 및 상기 전극층들은 동일 증착 장비 내에서 인-시츄로 형성될 수 있다.
상기 전극층들 상기 증착 장비의 제 2 챔버에서 형성되고 상기 절연층들은 상기 증착 장비의 제 2 챔버에서 형성될 수 있다.
상기 제 1 챔버는 PVD 챔버이고 상기 제 2 챔버는 CVD 챔버일 수 있다.
상기 전극층들은 금속-실리사이드 타겟을 이용하여 형성될 수 있다.
상기 전극층들은 금속 타겟 및 실리콘 타겟을 이용하여 형성될 수 있다.
상기 반도체 패턴을 형성한 후, 상기 전극 구조체를 관통하는 트렌치를 형성하는 것; 상기 트렌치 내에 차례로 절연 스페이서 및 관통 전극을 형성하는 것을 더 포함할 수 있다.
상기 관통 전극과 상기 기판 사이에 금속-실리사이드층을 형성하는 것을 더 포함할 수 있다.
상기 트렌치에 의하여 노출된 상기 전극층들의 일부를 제거하여 제 1 리세스 영역들을 형성하는 것; 및 상기 제 1 리세스 영역들에 상기 전극층들과 접하는 도전 패턴들을 형성하는 것을 더 포함할 수 있다.
상기 도전 패턴들은 도전성 금속질화물을 포함할 수 있다.
상기 절연층들은 제 1 절연층들이고, 상기 반도체 메모리 소자의 제조 방법은, 상기 트렌치에 의하여 노출된 상기 제 1 절연층들을 선택적으로 제거하여 제 2 리세스 영역들을 형성하는 것; 및 상기 제 2 리세스 영역들 내에 에어갭들을 포함하는 제 2 절연층을 형성하는 것을 더 포함할 수 있다.
상기 제 2 절연층은 상기 절연 스페이서를 구성할 수 있다.
상술한 기술적 과제를 해결하기 위한 반도체 메모리 소자가 제공된다. 기판 상에 교대로 반복하여 적층된 절연층들 및 게이트 전극층들을 포함하는 전극 구조체; 상기 전극 구조체를 관통하는 관통홀들 내에 차례로 제공되는 정보 저장막들 및 반도체 패턴들; 상기 관통홀들 사이로 연장되는 관통 전극; 및 상기 관통 전극과 상기 전극층들 사이로 연장되는 절연 스페이서를 포함하고, 상기 게이트 전극층들은 상기 정보 저장막과 접하는 도전성 금속 질화물층 및 상기 절연 스페이서와 접하는 금속-실리사이드층을 포함할 수 있다.
상기 절연층들은 그 내부에 에어갭들을 포함할 수 있다.
상기 절연층들 및 상기 절연 스페이서는 동일 물질을 포함할 수 있다.
상기 관통 전극과 상기 기판 사이에 금속-실리사이드층을 더 포함할 수 있다.
본 발명의 실시예들에 따르면, 절연층들 및 금속 실리사이드층들을 포함하는 전극 구조체를 인-시츄로 형성할 수 있다.
본 발명의 실시예들에 따르면, 고집적화에 최적화된 반도체 메모리 소자를 제공할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자의 회로도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 사시도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법의 공정 흐름도이다.
도 4 내지 도 9는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 10 내지 도 12는 본 발명의 다른 실시예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 단면도들이다.
도 13 내지 도 15는 본 발명의 또 다른 실시예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 단면도들이다.
도 16은 본 발명의 또 다른 실시예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 단면도이다.
도 17 및 도 18은 본 발명의 실시예들에 따른 정보 저장막들(DA)의 구조를 도시하는 사시도들이다.
도 19는 전극층들 및 절연층들을 형성하기 위한 증착 장비의 일 예이다.
도 20은 본 발명의 실시예들에 따른 형성된 반도체 메모리 소자를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 21은 본 발명의 실시예들에 따른 반도체 메모리 소자를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 22는 본 발명의 실시예들에 따른 반도체 메모리 소자를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에의 제 1막질로 언급된 막질이 다른 실시 예에서는 제 2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자의 회로도이다.
도 1을 참조하면, 실시예에 따른 반도체 메모리 소자는 공통 소오스 라인(CSL), 복수개의 비트 라인들(BL0, BL1, BL2, BL3) 및 상기 공통 소오스 라인(CSL)과 상기 비트 라인들(BL0-BL3) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
상기 공통 소오스 라인(CSL)은 반도체 기판 상에 배치되는 도전성 박막 또는 기판 내에 형성되는 불순물 영역일 수 있다. 상기 비트 라인들(BL0-BL3)은 반도체 기판으로부터 이격되어 그 상부에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 상기 비트 라인들(BL0-BL3)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 이에 따라 상기 셀 스트링들(CSTR)은 상기 공통 소오스 라인(CSL) 또는 기판 상에 2차원적으로 배열된다.
상기 셀 스트링들(CSTR) 각각은 상기 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트 라인(BL0-BL3)에 접속하는 스트링 선택 트랜지스터(SST) 및 상기 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 상기 접지 선택 트랜지스터(GST), 상기 스트링 선택 트랜지스터(SST) 및 상기 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다. 이에 더하여, 상기 공통 소오스 라인(CSL)과 상기 비트 라인들(BL0-BL3) 사이에 배치되는, 접지 선택 라인(GSL), 복수개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL0-SSL2)이 상기 접지 선택 트랜지스터(GST), 상기 메모리 셀 트랜지스터들(MCT) 및 상기 스트링 선택 트랜지스터들(SST)의 게이트 전극층들로서 각각 사용될 수 있다.
상기 접지 선택 트랜지스터들(GST)은 기판으로부터 실질적으로 동일한 거리에 배치될 수 있고, 이들의 게이트 전극층들은 상기 접지 선택 라인(GSL)에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이를 위해, 상기 접지 선택 라인(GSL)은 상기 공통 소오스 라인(CSL) 및 이에 가장 인접하는 메모리 셀 트랜지스터(MCT) 사이에 배치되는, 평판(plate) 모양 또는 빗(comb) 모양의 도전 패턴일 수 있다. 유사하게, 상기 공통 소오스 라인(CSL)으로부터 실질적으로 동일한 거리에 배치되는, 복수의 메모리 셀 트랜지스터들(MCT)의 게이트 전극층들 역시 상기 워드라인들(WL0-WL3) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이를 위해, 워드라인들(WL0-WL3) 각각은 기판의 상부면에 평행한 평판 모양 또는 빗 모양의 도전 패턴일 수 있다. 한편, 하나의 셀 스트링(CSTR)은 상기 공통 소오스 라인(CSL)으로부터의 거리가 서로 다른 복수개의 메모리 셀 트랜지스터들(MCT)로 구성되기 때문에, 상기 공통 소오스 라인(CSL)과 상기 비트 라인들(BL0-BL3) 사이에는 다층의 워드라인들(WL0-WL3)이 배치된다.
상기 셀 스트링들(CSTR) 각각은 상기 공통 소오스 라인(CSL)으로부터 수직하게 연장되어 상기 비트 라인(BL0-BL3)에 접속하는 반도체 기둥(pillar)을 포함할 수 있다. 반도체 기둥들은 상기 접지 선택 라인(GSL) 및 상기 워드라인들(WL0-WL3)을 관통하도록 형성될 수 있다. 이에 더하여, 반도체 기둥은 몸체부 및 몸체부의 일단 또는 양단에 형성되는 불순물 영역들을 포함할 수 있다. 예를 들면, 드레인 영역이 반도체 기둥의 상단에 형성될 수 있다.
한편, 상기 워드라인들(WL0-WL3)과 반도체 기둥 사이에는 정보저장막이 배치될 수 있다. 일 실시예에 따르면, 정보저장막은 전하 저장막일 수 있다. 예를 들면, 정보저장막은 트랩 절연층, 부유 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연층 중의 한가지일 수 있다.
상기 접지 선택 라인(GSL)과 반도체 기둥사이 또는 상기 스트링 선택 라인들(SSL0-SSL2)과 반도체 기둥 사이에는, 상기 접지 선택 트랜지스터(GST) 또는 상기 스트링 선택 트랜지스터(SST)의 게이트 절연층으로 사용되는 유전막이 배치될 수 있다. 상기 접지 및 스트링 선택 트랜지스터들(GST, SST) 중의 적어도 하나의 게이트 절연층은 상기 메모리 셀 트랜지스터(MCT)의 정보저장막과 동일한 물질로 형성될 수 있지만, 통상적인 모오스펫(MOSFET)을 위한 게이트 절연층(예를 들면, 실리콘 산화막)일 수도 있다.
상기 접지 및 스트링 선택 트랜지스터들(GST, SST) 그리고 상기 메모리 셀 트랜지스터들(MCT)은 반도체 기둥을 채널 영역으로 사용하는 모오스 전계 효과 트랜지스터(MOSFET)일 수 있다. 다른 실시예에 따르면, 반도체 기둥은, 상기 접지 선택 라인(GSL), 상기 워드라인들(WL0-WL3) 및 상기 스트링 선택 라인들(SSL0-SSL2)과 함께, 모오스 커패시터(MOS capacitor)를 구성할 수 있다. 이 경우, 상기 접지 선택 트랜지스터(GST), 상기 메모리 셀 트랜지스터들(MCT) 및 상기 스트링 선택 트랜지스터(SST)은 상기 접지 선택 라인(GSL), 상기 워드라인들(WL0-WL3) 및 상기 스트링 선택 라인들(SSL)으로부터의 기생 전계(fringe field)에 의해 형성되는 반전 영역들(inversion layer)을 공유함으로써 전기적으로 연결될 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 사시도이다.
도 2를 참조하여, 기판(100)이 제공된다. 상기 기판(100)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다. 일 예로, 상기 기판(100)은 p형 도펀트로 도핑된 기판일 수 있다. 상기 기판(100) 상에 전극 구조체가 제공될 수 있다. 상기 전극 구조체는 절연층들(120) 및 상기 절연층들(120)에 의하여 z 방향으로 상호 분리된 복수의 전극층들(110)을 포함할 수 있다. 상기 전극층들(110) 중 최하층은 하부 선택 게이트 패턴일 수 있고, 최상층은 상부 선택 게이트 패턴일 수 있다. 상기 상부 및 하부 선택 게이트 패턴들 사이의 게이트 패턴들은 셀 게이트 패턴들일 수 있다. 상기 기판(100)과 상기 하부 선택 게이트 패턴 사이에 상기 기판(100)과 접하는 버퍼 절연층(105)이 제공될 수 있다. 상기 전극층들(110)은 서로 동일한 두께로 도시되었으나, 이와는 달리 서로 다른 두께를 가질 수 있다. 일 예로, 상기 하부 선택 게이트 패턴과 상기 상부 선택 게이트 패턴은 상기 셀 게이트 패턴들보다 두꺼울 수 있다.
상기 전극층들(110)은 금속-실리사이드층들일 수 있다. 일 예로, 상기 전극층들(110)은 코발트 실리사이드, 니켈 실리사이드, 보론 실리사이드, 칼슘 실리사이드, 세륨 실리사이드, 크롬 실리사이드, 하프늄 실리사이드, 몰리브데늄 실리사이드, 니오븀 실리사이드, 백금 실리사이드, 로늄 실리사이드, 탄탈륨 실리사이드, 티타늄 실리사이드, 텅스텐 실리사이드, 바나듐 실리사이드, 또는 지르코늄 실리사이드 중 적어도 하나를 포함할 수 있다. 상기 절연층들(120)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화질화막 중 적어도 하나를 포함하거나, 실리콘 산화막보다 유전 상수가 낮은 절연층을 포함할 수 있다. 상기 버퍼 절연층(105)은 실리콘 산화막을 포함할 수 있다.
상기 전극층들(110) 및 상기 절연층들(120)은 각각 6개만 도시되어 있지만 이는 설명의 간략함을 위하여 생략한 것이다. 또한 상기 상부 및 하부 선택 게이트 패턴들은 각각 복수 개 제공될 수 있다.
상기 전극 구조체를 관통하여 상기 기판(100)을 노출하는 채널 홀들(125)의 측벽 상에 정보 저장막들(DA)이 제공될 수 있다. 상기 정보 저장막들(DA)은 복수의 절연층들을 포함할 수 있다. 일 예로, 상기 정보 저장막들(DA)은 적어도 하나의 질화막을 포함할 수 있다. 상기 정보 저장막들(DA)의 구체적 구성은 이하 도 17 및 도 18을 참조하여 보다 상세히 설명된다.
상기 정보 저장막들(DA)의 측벽 상에 상기 기판(100)과 전기적으로 연결되는 반도체 패턴들(133)이 제공될 수 있다. 상기 반도체 패턴들(133)은 상기 기판(100)의 상면에 실질적으로 수직할 수 있다. 상기 반도체 패턴들(133)은 상기 정보 저장막들(DA) 상에 차례로 적층된 제 1 반도체 패턴들(131) 및 제 2 반도체 패턴들(132)을 포함할 수 있다. 상기 제 1 반도체 패턴들(131)은 상기 정보 저장막들(DA)의 측벽을 따라 스페이서 형태로 제공되고, 상기 제 2 반도체 패턴들(132)은 상기 정보 저장막들(DA)을 관통하여 상기 기판(100)에 연결될 수 있다. 일 예로, 상기 제 1 반도체 패턴들(131) 및 상기 제 2 반도체 패턴들(132)은 실리콘, 게르마늄, 또는 실리콘-게르마늄 중 적어도 하나를 포함할 수 있다.
상기 제 2 반도체 패턴들(132) 상에 매립 절연 패턴들(172)이 제공될 수 있다. 상기 매립 절연 패턴들(172)은 상기 정보 저장막들(DA), 상기 반도체 패턴들(133)이 제공된 상기 채널 홀들(125)을 채울 수 있다. 상기 매립 절연 패턴들(172)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
상기 반도체 패턴들(133) 사이로 y 방향을 따라 연장되는 트렌치(140) 내에 관통 전극(185)이 제공될 수 있다. 상기 관통 전극(185)은 공통 소스 라인의 일부를 구성할 수 있다. 일 예로, 상기 관통 전극(185)은 텅스텐, 티타늄, 또는 탄탈륨을 포함할 수 있다. 상기 관통 전극(185)과 상기 전극층들(110) 사이에 절연 스페이서(182)가 제공될 수 있다. 상기 절연 스페이서(182)는 상기 전극층들(110)과 상기 관통 전극(185)을 전기적으로 분리시킬 수 있다. 상기 절연 스페이서(182)는 상기 관통 전극(185)의 측벽을 따라 연장될 수 있다. 상기 절연 스페이서(182)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
상기 관통 전극(185)과 상기 기판(100) 사이에 금속-실리사이드층(170)이 제공될 수 있다. 상기 금속-실리사이드층(170)은 상기 관통 전극(185)과 상기 기판(100) 사이의 접촉 저항을 완화할 수 있다. 일 예로, 상기 금속-실리사이드층(170)은 텅스텐 실리사이드, 티타늄 실리사이드, 또는 코발트 실리사이드를 포함할 수 있다.
상기 반도체 패턴들(133) 상에 상기 반도체 패턴들(133)과 전기적으로 연결되는 도전 라인들(198)이 제공될 수 있다. 상기 도전 라인들(198)은 상기 전극층들(110)이 연장되는 방향(y 방향)과 교차하는 방향(x 방향)으로 연장될 수 있다. 각 도전 라인들(198)은 x 방향을 따라 배열된 반도체 패턴들(133)과 전기적으로 연결될 수 있다. 상기 도전 라인들(198)과 상기 반도체 패턴들(133)은 콘택 플러그들(199)을 통하여 전기적으로 연결될 수 있다. 상기 도전 라인들(198) 및 상기 콘택 플러그들(199)은 금속, 도전성 금속 질화물, 또는 도핑된 반도체 물질 중 적어도 하나를 포함할 수 있다.
도 17 및 도 18은 본 발명의 실시예들에 따른 정보 저장막들(DA)의 구조를 도시하는 사시도들이다. 상기 정보 저장막들(DA)은 전하 저장막(CL)을 포함할 수 있다. 상기 전하 저장막(CL)은 트랩 사이트들이 풍부한 절연층들 및 나노 입자들을 포함하는 절연층들 중의 하나일 수 있으며, 화학 기상 증착(Chemical Vapor Deposition: CVD) 또는 원자층 증착(Atomic Layer Deposition:ALD) 기술들 중의 한가지를 사용하여 형성될 수 있다. 예를 들면, 상기 전하 저장막(CL)은 트랩 절연층, 부유 게이트 전극 또는 도전성 나노 돗들(conductive nano dots)을 포함하는 절연층 중의 한가지를 포함할 수 있다. 일 예로, 상기 전하 저장막(CL)은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 및 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다.
상기 정보 저장막들(DA)은 상기 전하 저장막(CL)과 상기 반도체 패턴들(133) 사이에 터널 절연층(TIL)을 포함할 수 있다. 상기 터널 절연층(TIL)은 상기 전하 저장막(CL)보다 큰 밴드 갭을 갖는 물질들 중의 하나일 수 있으며, 화학 기상 증착 또는 원자층 증착 기술들 중의 한가지를 사용하여 형성될 수 있다. 예를 들면, 상기 터널 절연층(TIL)은 상술한 증착 기술들 중의 하나를 사용하여 형성되는 실리콘 산화막일 수 있다. 일 예로, 상기 터널 절연층(TIL)에 열처리 공정이 수행될 수 있다. 상기 열처리 단계는 급속-열-질화 공정(Rapid Thermal Nitridation: RTN) 또는 질소 및 산소 중의 적어도 하나를 포함하는 분위기에서 실시되는 어닐링 공정일 수 있다.
도 17에 도시된 바와 같이, 상기 정보 저장막들(DA)은 상기 전하 저장막(CL)과 상기 전극층들(110) 사이에 제 1 블로킹 절연층(BIL1)을 포함할 수 있다. 이와는 달리, 도 18에 도시된 바와 같이, 상기 정보 저장막들(DA)은 상기 전하 저장막(CL)과 상기 전극층들(110) 사이에 제 1 블로킹 절연층(BIL1) 및 제 2 블로킹 절연층(BIL2)을 포함할 수 있다. 상기 제 1 및 제 2 블로킹 절연층들(BIL1, BIL2)은 서로 다른 물질로 형성될 수 있으며, 상기 제 1 및 제 2 블로킹 절연층들(BIL1, BIL2) 중의 하나는 상기 터널 절연층(TIL)보다 작고 상기 전하 저장막(CL)보다 큰 밴드 갭을 갖는 물질들 중의 하나일 수 있다. 또한, 상기 제 1 및 제 2 블로킹 절연층들(BIL1, BIL2)은 화학 기상 증착 또는 원자층 증착 기술들 중의 한가지를 사용하여 형성될 수 있으며, 이들 중의 적어도 하나는 습식 산화 공정을 통해 형성될 수 있다. 일 실시예에 따르면, 상기 제 1 블로킹 절연층(BIL1)은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막들 중의 하나이고, 상기 제 2 블로킹 절연층(BIL2)은 상기 제 1 블로킹 절연층(BIL1)보다 작은 유전 상수를 갖는 물질일 수 있다. 다른 실시예에 따르면, 상기 제 2 블로킹 절연층(BIL2)은 고유전막들 중의 하나이고, 상기 제 1 블로킹 절연층(BIL1)은 상기 제 2 블로킹 절연층(BIL2)보다 작은 유전 상수를 갖는 물질일 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법의 공정 흐름도이다. 도 4 내지 도 9는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 3 및 도 4을 참조하여, 기판(100) 상에 전극층들(110) 및 절연층들(120)이 교대로 반복하여 적층하여 전극 구조체를 형성할 수 있다(S1). 상기 전극층들(110)은 금속-실리사이드층들일 수 있다. 상기 기판(100)은 반도체 기판일 수 있다. 일 예로, 상기 기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판 또는 화합물 반도체 기판 등 일 수 있다. 상기 전극층들(110) 및 상기 절연층들(120)은 하나의 증착 장비 내에서 인-시츄(in-situ)로 형성될 수 있다.
본 명세서에서, 인-시츄는 동일 진공계 내의 복수의 챔버들에서 수행되는 공정을 포함할 수 있다. 본 명세서에서, 동일 진공계는 진공이 깨지지 않는 상태에서 웨이퍼의 상호 이송 가능한 복수의 챔버들을 포함하는 하나의 장비 내의 상태를 지칭한다. 이 경우, 각 챔버 내의 진공 레벨은 다를 수 있다.
도 19는 상기 전극층들(110) 및 상기 절연층들(120)을 형성하기 위한 증착 장비(200)의 일 예이다. 상기 증착 장비(200)는 제 1 챔버(201)와 제 2 챔버(202)를 포함할 수 있다. 상기 제 1 챔버(201)와 제 2 챔버(202) 사이에 웨이퍼(W)를 파지할 수 있는 웨이퍼 이송 장치(205)가 제공될 수 있다. 상기 전극층들(110)은 제 1 챔버(201) 내에서 형성되고, 상기 절연층들(120)은 제 2 챔버(202) 내에서 형성될 수 있다. 상기 제 1 챔버(201)와 상기 제 2 챔버(202)는 동일 진공계 내의 챔버들일 수 있다. 즉, 상기 웨이퍼(W)는 상기 증착 장비(200) 내의 진공 상태를 깨지 않고 상기 웨이퍼 이송 장치(205)에 의하여 상기 제 1 챔버(201)와 상기 제 2 챔버(202) 사이에서 이송될 수 있다. 상기 제 1 챔버(201)와 상기 제 2 챔버(202)는 서로 다른 종류의 증착 공정을 수행하기 위한 챔버들일 수 있다. 일 예로, 상기 제 1 챔버(201)는 물리 기상 증착(Physical Vapor Deposition:PVD) 챔버일 수 있고, 상기 제 2 챔버(202)는 CVD 챔버일 수 있다.
상기 전극층들(110)은 코발트 실리사이드, 니켈 실리사이드, 보론 실리사이드, 칼슘 실리사이드, 세륨 실리사이드, 크롬 실리사이드, 하프늄 실리사이드, 몰리브데늄 실리사이드, 니오븀 실리사이드, 백금 실리사이드, 로늄 실리사이드, 탄탈륨 실리사이드, 티타늄 실리사이드, 텅스텐 실리사이드, 바나듐 실리사이드, 및 지르코늄 실리사이드 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 전극층들(110)은 금속-실리사이드 타겟을 이용하는 스퍼터링에 의하여 형성될 수 있다. 다른 실시예에서, 상기 전극층들(110)은 금속 타겟 및 실리콘 타겟을 이용하는 스퍼터링에 의하여 형성될 수 있다. 상기 절연층들(120)은 상기 전극층들(110)과 식각 선택성이 있는 물질로 형성될 수 있다. 일 예로, 상기 절연층들(120)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화질화막을 포함할 수 있다. 다른 실시예에 있어서, 상기 절연층들(120)은 실리콘 산화막보다 유전 상수가 낮은 절연층을 포함할 수 있다.
상기 전극층들(110) 중 최하층과 상기 기판(100) 사이에 버퍼 절연층(105)이 제공될 수 있다. 상기 버퍼 절연층(105)은 실리콘 산화막일 수 있다. 일 예로, 상기 버퍼 절연층(105)은 열산화 공정 또는 CVD 공정에 의하여 형성될 수 있다.
도 3 및 도 5를 참조하여, 상기 전극 구조체를 관통하는 채널 홀들(125)이 형성될 수 있다(S2). 상기 채널 홀들(125)은 상기 전극 구조체 상에 마스크 패턴(181)을 형성한 후, 이를 식각 마스크로하는 식각 공정에 의하여 형성될 수 있다. 상기 마스크 패턴(181)은 상기 전극층들(110) 및 상기 절연층들(120)과 식각 선택성이 있는 물질로 형성될 수 있다. 일 예로, 상기 마스크 패턴(181)은 폴리 실리콘을 포함하는 물질로 형성될 수 있다. 상기 마스크 패턴(181)을 식각 마스크로 하여 상기 마스크 패턴(181) 아래에 구조물들이 차례로 식각될 수 있다. 일 예로, 상기 식각 공정은 약 150℃이상의 고온에서 플라즈마 방식으로 수행될 수 있다. 일 예로, 상기 식각 공정은 Cl2 및 Ar(이하 Cl2/Ar)을 포함하는 식각 가스를 이용하여 수행될 수 있다. 다른 실시예에서, 상기 식각 가스는 CF4/CHF3, CF4/Ar, CCl2/NF3, CF4/Cl2, Cl2/N2/C2F6, CF4/O2, CF4/CHF3/Ar, C2F6, C3F8, C4F8/CO, C5F8, 또는 CH2F2를 포함할 수 있다. 상기 채널 홀들(125)의 형성 시에, 과도 식각의 결과로 상기 기판(100)의 상면이 리세스될 수 있다.
도 6을 참조하여, 상기 채널 홀들(125)의 측벽 및 하면를 따라 정보 저장막들(DA) 및 제 1 반도체층(130)이 차례로 형성될 수 있다. 상기 제 1 반도체층(130)은 실리콘, 게르마늄, 또는 실리콘-게르마늄 중 적어도 하나를 포함할 수 있다. 상기 정보 저장막들(DA) 및 제 1 반도체층(130)은 상기 채널 홀들(125)을 완전히 채우지 않을 수 있다. 상기 정보 저장막들(DA) 및 상기 제 1 반도체층(130)은 ALD 또는 CVD에 의하여 형성될 수 있다.
도 3 및 도 7을 참조하여, 상기 제 1 반도체층(130)으로부터 제 1 반도체 패턴(131)이 형성될 수 있다. 상기 제 1 반도체 패턴(131)의 형성 공정은 직진성이 강한 플라즈마를 이용한 식각 공정을 포함할 수 있다. 상기 제 1 반도체 패턴(131)의 형성과 함께 상기 정보 저장막들(DA)의 하면이 식각되어 상기 기판(100)이 노출될 수 있다. 상기 식각 공정에 의하여 상기 마스크 패턴(181)의 상부 및 상기 마스크 패턴(181) 상의 정보 저장막들(DA)이 제거될 수 있다. 상기 식각 공정에 의한 결과물 상에, 제 2 반도체 패턴(132) 및 매립 절연층(171)이 차례로 형성될 수 있다. 상기 제 1 반도체 패턴(131) 및 상기 제 2 반도체 패턴(132)은 반도체 패턴(133)을 구성할 수 있다. 그 결과, 상기 채널 홀들(125) 내에 정보 저장막들(DA) 및 반도체 패턴(133)이 형성될 수 있다(S3). 상기 제 2 반도체 패턴(132)은 상기 제 1 반도체 패턴(131)의 측벽을 따라 연장되고 상기 기판(100)과 접할 수 있다. 일 예로, 상기 제 2 반도체 패턴(132)은 실리콘, 게르마늄, 또는 실리콘-게르마늄 중 적어도 하나를 포함할 수 있다. 상기 제 2 반도체 패턴(132) 및 상기 매립 절연층(171)은 상기 마스크 패턴(181)의 상면을 따라 연장될 수 있다. 일 예로, 상기 제 2 반도체 패턴(132)은 ALD 또는 CVD에 의하여 형성될 수 있다.
도 8을 참조하여, 상기 매립 절연층(171)의 상부가 제거되어 매립 절연 패턴들(172)이 형성될 수 있다. 일 예로, 상기 매립 절연 패턴들(172)의 형성은 상기 매립 절연층(171)의 평탄화 공정 및/또는 식각 공정을 포함할 수 있다. 상기 평탄화 공정 및/또는 식각 공정에 의하여 상기 채널 홀들(125) 외부의 상기 제 2 반도체 패턴(132)은 제거될 수 있다.
상기 전극층들(110) 및 상기 절연층들(120)을 연속적으로 패터닝하여 트렌치(140, trench)가 형성될 수 있다. 상기 트렌치(140)를 형성하는 것은 이방성 식각 공정에 의해 수행될 수 있다. 일 예로, 상기 이방성 식각 공정은 상기 채널 홀들(125)의 형성 공정과 동일한 방법으로 수행될 수 있다. 상기 트렌치(140)의 형성에 의하여 상기 절연층들(120)과 상기 전극층들(110)의 측벽들 및 상기 기판(100)의 상면이 노출될 수 있다.
도 3 및 도 9를 참조하여, 상기 트렌치(140) 내에 절연 스페이서(182)가 형성될 수 있다. 상기 절연 스페이서(182)는 상기 트렌치(140)가 형성된 결과물 상에 절연층을 형성한 후, 이방성 식각을 수행하여 형성될 수 있다. 상기 절연 스페이서(182)의 형성 시, 상기 기판(100)이 노출될 수 있다. 상기 절연 스페이서(182)는 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
상기 절연 스페이서(182)가 형성된 결과물 상에, 상기 트렌치(140)를 채우는 관통 전극(185)이 형성될 수 있다(S4). 일 예로, 상기 관통 전극(185)은 상기 기판(100)에 공통 소스 전압을 인가하기 위한 전극일 수 있다. 일 예로, 상기 관통 전극(185)은 금속, 도전성 금속 질화물, 또는 도핑된 반도체 물질 중 적어도 하나를 포함할 수 있다. 상기 관통 전극(185)과 상기 기판(100) 사이에 금속-실리사이드층(170)이 형성될 수 있다. 상기 금속-실리사이드층(170)은 상기 관통 전극(185)과 상기 기판(100) 사이의 접촉 저항을 감소시키기 위한 층일 수 있다. 상기 금속-실리사이드층(170)은 상기 관통 전극(185)을 형성한 후, 열처리 공정을 수행하여 형성되거나, 상기 관통 전극(185)의 형성 전에, 상기 절연 스페이서(182)에 의하여 노출된 상기 기판(100) 상에 금속층을 형성한 후, 열처리하여 형성될 수 있다. 일 예로, 상기 금속-실리사이드층(170)은 텅스텐 실리사이드, 티타늄 실리사이드, 또는 코발트 실리사이드를 포함할 수 있다.
도 2를 다시 참조하여, 상기 반도체 패턴들(133)을 연결하는 도전 라인들(198)이 형성될 수 있다. 상기 도전 라인들(198)은 x 방향으로 연장하며 상기 반도체 패턴들(133)을 연결할 수 있다. 일 예로, 상기 도전 라인들(198)은 금속, 도전성 금속 질화물, 또는 도핑된 반도체 물질을 포함할 수 있다. 상기 도전 라인들(198)과 상기 반도체 패턴들(133) 사이에 콘택 플러그들(199)이 형성될 수 있다.
본 발명의 일 실시예에 따르면, 금속-실리사이드층들과 절연층들을 포함하는 전극 구조체를 인-시츄로 형성할 수 있다. 상기 금속-실리사이드층들은 반도체 메모리 소자의 워드라인들로 사용될 수 있다. 따라서, 추가적인 워드라인 형성 공정 없이 반도체 메모리 소자를 구성할 수 있다. 또한, 정보 저장막은 상기 절연층들과 상기 금속 실리사이드층들 사이에 제공되지 않으므로, 전극 구조체의 높이를 줄일 수 있어 집적도를 향상시킬 수 있다.
도 10 내지 도 12는 본 발명의 다른 실시예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 단면도들이다. 간소화를 위하여 중복되는 구성에 대한 설명은 생략될 수 있다.
도 10을 참조하여, 도 5를 참조하여 설명된 채널 홀들(125)에 의하여 노출된 상기 전극층들(110)이 리세스되어 제 1 리세스 영역들(RS1)이 형성될 수 있다. 상기 제 1 리세스 영역들(RS1)은 선택적 식각 공정에 의하여 형성될 수 있다. 상기 제 1 리세스 영역들(RS1)의 형성은 상기 절연층들(120)에 대해 식각 선택성을 갖는 식각 레시피를 사용하여 상기 전극층들(110)을 수평적으로 식각하는 단계를 포함할 수 있다. 리세스된 전극층들(110_R)은 상기 절연층들(120)의 측벽으로부터 리세스된 측벽을 가질 수 있다.
도 11을 참조하여, 상기 채널 홀들(125) 내에 상기 제 1 리세스 영역들(RS1)을 채우는 도전층(115)이 형성될 수 있다. 상기 도전층(115)은 티타늄 질화막, 탄탈륨 질화막, 또는 텅스텐 질화막과 같은 도전성 금속 질화물을 포함할 수 있다. 상기 도전층(115)은 상기 채널 홀들(125) 내의 영역으로부터 상기 마스크 패턴(181) 상으로 연장되며, 상기 채널 홀들(125)을 완전히 채우지 않을 수 있다. 일 예로, 상기 도전층(115)은 스퍼터링으로 형성될 수 있다.
도 12를 참조하여, 상기 도전층(115)에 에치백 공정이 수행되어 상기 제 1 리세스 영역들(RS1) 내에 도전 패턴들(116)이 형성될 수 있다. 그 결과, 상기 절연층들(120)의 측벽들이 노출될 수 있다. 하나의 도전 패턴(116)은 그와 접하는 하나의 리세스된 전극층(110_R)과 함께 하나의 게이트 전극을 구성할 수 있다.
상기 도전 패턴들(116)이 형성된 결과물 상에, 도 6 내지 도 9를 참조하여 설명된 공정들이 수행될 수 있다. 그 결과, 상기 채널 홀들(125) 내에 차례로 정보 저장막들(DA), 반도체 패턴(133), 및 매립 절연 패턴들(172)이 형성되고, 상기 리세스된 전극층들(110_R)을 관통하여 상기 기판(100)에 연결되는 관통 전극(185), 상기 관통 전극(185)과 상기 리세스된 전극층들(110_R) 사이에 절연 스페이서(182), 상기 관통 전극(185)과 상기 기판(100) 사이에 금속-실리사이드층(170)이 형성될 수 있다. 상기 리세스된 전극층들(110_R)은 상기 절연 스페이서(182)와 접하고, 상기 도전 패턴들(116)은 상기 정보 저장막들(DA)과 접할 수 있다.
도 13 내지 도 15는 본 발명의 또 다른 실시예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 단면도들이다. 간소화를 위하여 중복되는 구성에 대한 설명은 생략될 수 있다.
도 13을 참조하여, 도 8을 참조하여 설명된 결과물로부터 절연층들(120)이 선택적으로 제거되어 제 2 리세스 영역들(RS2)이 형성될 수 있다. 이하, 본 실시예에서, 상기 절연층들(120)은 제 1 절연층들(120)로 지칭될 수 있다. 상기 제 1 절연층들(120) 중 최상층 절연층(120u)은 그 아래의 제 1 절연층들(120)과 식각 선택성 있는 물질을 포함할 수 있다. 일 예로, 상기 최상층 절연층(120u)은 실리콘 산화막을 포함할 수 있고, 그 아래의 제 1 절연층들(120)은 실리콘 질화막을 포함할 수 있다. 이 경우, 상기 최상층 절연층(120u) 아래의 제 1 절연층들(120)은 인산(H3PO4)을 포함하는 식각액을 이용하여 선택적으로 제거될 수 있다. 상기 버퍼 절연층(105)은 상기 최상층 절연층(120u)과 동일한 물질을 포함할 수 있다.
도 14를 참조하여, 상기 제 2 리세스 영역들(RS2) 내에 제 2 절연층(183)이 형성될 수 있다. 상기 제 2 절연층(183)은 단차 도포성이 좋지 않은 산화막을 포함할 수 있다. 그 결과, 상기 제 2 리세스 영역들(RS2) 내에 에어 갭들(AG)이 형성될 수 있다. 상기 에어 갭들(AG)은 상기 제 2 리세스 영역들(RS2) 모두에 형성되는 것으로 도시되었으나, 이와는 달리 상기 제 2 리세스 영역들(RS2) 중 일부에는 형성되지 않을 수 있다.
상기 제 2 절연층(183)은 상기 트렌치(140)의 측벽을 구성하는 상기 전극층들(110)의 측벽을 덮을 수 있다. 상기 제 2 절연층(183)은 상기 전극 구조체를 덮는 절연층을 형성한 후, 상기 최상층 절연층(120u)이 노출될 때까지 이방성 식각을 수행하여 형성될 수 있다. 상기 이방성 식각의 결과, 상기 트렌치(140) 내에서 상기 기판(100)의 상면이 노출될 수 있다.
도 15를 참조하여, 상기 트렌치(140)를 채우는 관통 전극(185)이 형성될 수 있다. 일 예로, 상기 관통 전극(185)은 금속, 도전성 금속 질화물, 또는 도핑된 반도체 물질 중 적어도 하나를 포함할 수 있다. 상기 관통 전극(185)과 상기 기판(100) 사이에 금속-실리사이드층(170)이 형성될 수 있다. 상기 금속-실리사이드층(170)은 상기 관통 전극(185)과 상기 기판(100) 사이의 접촉 저항을 감소시키기 위한 층일 수 있다. 일 예로, 상기 금속-실리사이드층(170)은 텅스텐 실리사이드, 티타늄 실리사이드, 또는 코발트 실리사이드를 포함할 수 있다.
도 16은 본 발명의 또 다른 실시예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 단면도이다. 간소화를 위하여 중복되는 구성에 대한 설명은 생략될 수 있다.
도 16의 반도체 메모리 소자는 도 12의 실시예에서 절연 스페이서(182)를 형성하기 이전에 도 13 내지 도 15를 참조하여 설명된 공정을 수행하여 형성될 수 있다. 그 결과, 리세스된 전극층들(110_R)과 접하는 도전 패턴들(116)이 형성되고, 상기 리세스된 전극층들(110_R) 사이에 에어 갭들(AG)을 포함하는 제 2 절연층(183)이 형성될 수 있다.
도 20은 본 발명의 실시예들에 따른 반도체 메모리 소자를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 20을 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 메모리 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 반도체 메모리 소자를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
도 21은 본 발명의 실시예들에 따른 반도체 메모리 소자를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 21을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 중앙 처리 장치(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 중앙 처리 장치(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 22는 본 발명의 실시예들에 따른 반도체 메모리 소자를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 22를 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 메모리 컨트롤러(1312) 및 본 발명의 실시예들에 따른 플래시 메모리(1311)를 포함할 수 있다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 버퍼 절연층
110: 전극층들 120: 절연층들
131: 제 1 반도체패턴 132: 제 2 반도체 패턴
DA: 정보저장막 185: 관통 전극
AG: 에어 갭들

Claims (10)

  1. 기판 상에 제 1 절연층들 및 전극층들을 교대로 적층하여 전극 구조체를 형성하는 것;
    상기 전극 구조체를 관통하는 채널 홀을 형성하는 것;
    상기 채널 홀의 측벽 상에 정보 저장막을 형성하는 것;
    상기 정보 저장막의 측벽 상에 상기 기판과 전기적으로 연결되는 반도체 패턴을 형성하는 것;
    상기 반도체 패턴을 형성한 후, 상기 전극 구조체를 관통하는 트렌치를 형성하는 것;
    상기 트렌치에 의하여 노출된 상기 제 1 절연층들을 선택적으로 제거하여 제 2 리세스 영역들을 형성하는 것;
    상기 제 2 리세스 영역들 내에 에어갭들을 포함하는 제 2 절연층을 형성하는 것; 및
    상기 트렌치 내에 차례로 절연 스페이서 및 관통 전극을 형성하는 것을 포함하고,
    상기 전극층들은 금속-실리사이드층들이고,
    상기 제 1 절연층들 및 상기 전극층들은 동일 증착 장비 내에서 인-시츄로 형성되는 반도체 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 전극층들은 상기 증착 장비의 제 1 챔버에서 형성되고 상기 제 1 절연층들은 상기 증착 장비의 제 2 챔버에서 형성되는 반도체 메모리 소자의 제조 방법.
  3. 제 2 항에 있어서,
    상기 제 1 챔버는 PVD 챔버이고 상기 제 2 챔버는 CVD 챔버인 반도체 메모리 소자의 제조 방법.
  4. 제 3 항에 있어서,
    상기 전극층들은 금속-실리사이드 타겟을 이용하여 형성되는 반도체 메모리 소자의 제조 방법.
  5. 제 3 항에 있어서,
    상기 전극층들은 금속 타겟 및 실리콘 타겟을 이용하여 형성되는 반도체 메모리 소자의 제조 방법.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 관통 전극과 상기 기판 사이에 금속-실리사이드층을 형성하는 것을 더 포함하는 반도체 메모리 소자의 제조 방법.
  8. 제 1 항에 있어서,
    상기 트렌치에 의하여 노출된 상기 전극층들의 일부를 제거하여 제 1 리세스 영역들을 형성하는 것; 및
    상기 제 1 리세스 영역들 내에 상기 전극층들과 접하는 도전 패턴들을 형성하는 것을 더 포함하는 반도체 메모리 소자의 제조 방법.
  9. 제 8 항에 있어서,
    상기 도전 패턴들은 도전성 금속질화물을 포함하는 반도체 메모리 소자의 제조 방법.
  10. 삭제
KR1020130012523A 2013-02-04 2013-02-04 반도체 메모리 소자 및 그의 제조 방법 KR102035279B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020130012523A KR102035279B1 (ko) 2013-02-04 2013-02-04 반도체 메모리 소자 및 그의 제조 방법
US14/171,056 US9373628B2 (en) 2013-02-04 2014-02-03 Semiconductor memory device and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130012523A KR102035279B1 (ko) 2013-02-04 2013-02-04 반도체 메모리 소자 및 그의 제조 방법

Publications (2)

Publication Number Publication Date
KR20140099739A KR20140099739A (ko) 2014-08-13
KR102035279B1 true KR102035279B1 (ko) 2019-10-22

Family

ID=51259554

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130012523A KR102035279B1 (ko) 2013-02-04 2013-02-04 반도체 메모리 소자 및 그의 제조 방법

Country Status (2)

Country Link
US (1) US9373628B2 (ko)
KR (1) KR102035279B1 (ko)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150146073A (ko) * 2014-06-20 2015-12-31 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9691884B2 (en) * 2014-08-26 2017-06-27 Sandisk Technologies Llc Monolithic three dimensional NAND strings and methods of fabrication thereof
US9576975B2 (en) 2014-08-26 2017-02-21 Sandisk Technologies Llc Monolithic three-dimensional NAND strings and methods of fabrication thereof
US9917096B2 (en) * 2014-09-10 2018-03-13 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
US9711522B2 (en) * 2014-10-03 2017-07-18 Sandisk Technologies Llc Memory hole structure in three dimensional memory
US9437543B2 (en) * 2015-01-22 2016-09-06 Sandisk Technologies Llc Composite contact via structure containing an upper portion which fills a cavity within a lower portion
US9627220B1 (en) * 2015-11-04 2017-04-18 Macronix International Co., Ltd. Methods of manufacturing semiconductor devices with improved metal gate fill-in for vertical memory cell and devices thereof
US9589839B1 (en) 2016-02-01 2017-03-07 Sandisk Technologies Llc Method of reducing control gate electrode curvature in three-dimensional memory devices
US9865616B2 (en) 2016-02-09 2018-01-09 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
US9711530B1 (en) 2016-03-25 2017-07-18 Sandisk Technologies Llc Locally-trap-characteristic-enhanced charge trap layer for three-dimensional memory structures
US9812463B2 (en) 2016-03-25 2017-11-07 Sandisk Technologies Llc Three-dimensional memory device containing vertically isolated charge storage regions and method of making thereof
JP2018049915A (ja) * 2016-09-21 2018-03-29 マイクロン テクノロジー， インク． 半導体装置及びその製造方法
US9991277B1 (en) 2016-11-28 2018-06-05 Sandisk Technologies Llc Three-dimensional memory device with discrete self-aligned charge storage elements and method of making thereof
US20180166460A1 (en) * 2016-12-14 2018-06-14 Toshiba Memory Corporation Semiconductor device and method for manufacturing same
US9960180B1 (en) 2017-03-27 2018-05-01 Sandisk Technologies Llc Three-dimensional memory device with partially discrete charge storage regions and method of making thereof
JP6969935B2 (ja) * 2017-08-28 2021-11-24 キオクシア株式会社 半導体装置及びその製造方法
US10903221B2 (en) 2017-12-27 2021-01-26 Micron Technology, Inc. Memory cells and memory arrays
US10497715B2 (en) * 2017-12-27 2019-12-03 Micron Technology, Inc. Memory arrays
US10964717B2 (en) * 2019-01-21 2021-03-30 Applied Materials, Inc. Methods and apparatus for three-dimensional NAND structure fabrication
US11993844B2 (en) * 2019-04-24 2024-05-28 The Regents Of The University Of California Passivation of silicon dioxide defects for atomic layer deposition
US10998329B2 (en) 2019-05-23 2021-05-04 Applied Materials, Inc. Methods and apparatus for three dimensional NAND structure fabrication
US11049880B2 (en) * 2019-08-02 2021-06-29 Sandisk Technologies Llc Three-dimensional memory device containing epitaxial ferroelectric memory elements and methods for forming the same
US11239254B2 (en) 2019-08-02 2022-02-01 Sandisk Technologies Llc Three-dimensional memory device containing epitaxial ferroelectric memory elements and methods for forming the same
KR20210028759A (ko) 2019-09-03 2021-03-15 삼성전자주식회사 반도체 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070017445A1 (en) * 2005-07-19 2007-01-25 Takako Takehara Hybrid PVD-CVD system
JP2010165982A (ja) * 2009-01-19 2010-07-29 Hitachi Ltd 半導体記憶装置
US20120181603A1 (en) 2009-08-03 2012-07-19 Jung-Ryul Ahn Vertical channel type non-volatile memory device and method for fabricating the same

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4822841B2 (ja) 2005-12-28 2011-11-24 株式会社東芝 半導体記憶装置及びその製造方法
US8203187B2 (en) 2009-03-03 2012-06-19 Macronix International Co., Ltd. 3D memory array arranged for FN tunneling program and erase
JP5398378B2 (ja) 2009-06-24 2014-01-29 株式会社東芝 半導体記憶装置及びその製造方法
KR20110003041A (ko) * 2009-07-03 2011-01-11 주식회사 하이닉스반도체 수직채널형 비휘발성 메모리 장치 및 및 그 제조방법
KR101660432B1 (ko) * 2010-06-07 2016-09-27 삼성전자 주식회사 수직 구조의 반도체 메모리 소자
KR20110135692A (ko) * 2010-06-11 2011-12-19 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR101796630B1 (ko) * 2010-09-17 2017-11-10 삼성전자주식회사 3차원 반도체 장치
KR101811308B1 (ko) 2010-11-10 2017-12-27 삼성전자주식회사 저항 변화 체를 갖는 비 휘발성 메모리 소자 및 그 제조방법
CN102544049B (zh) 2010-12-22 2014-04-16 中国科学院微电子研究所 三维半导体存储器件及其制备方法
KR101989514B1 (ko) * 2012-07-11 2019-06-14 삼성전자주식회사 반도체 소자 및 그 제조 방법
US8836048B2 (en) * 2012-10-17 2014-09-16 International Business Machines Corporation Field effect transistor device having a hybrid metal gate stack

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070017445A1 (en) * 2005-07-19 2007-01-25 Takako Takehara Hybrid PVD-CVD system
JP2010165982A (ja) * 2009-01-19 2010-07-29 Hitachi Ltd 半導体記憶装置
US20120181603A1 (en) 2009-08-03 2012-07-19 Jung-Ryul Ahn Vertical channel type non-volatile memory device and method for fabricating the same

Also Published As

Publication number Publication date
US9373628B2 (en) 2016-06-21
KR20140099739A (ko) 2014-08-13
US20140220750A1 (en) 2014-08-07

Similar Documents

Publication Publication Date Title
KR102035279B1 (ko) 반도체 메모리 소자 및 그의 제조 방법
KR101826221B1 (ko) 반도체 메모리 소자 및 그의 제조 방법
US9991275B2 (en) Semiconductor memory device
KR102247914B1 (ko) 반도체 장치 및 그 제조방법
US9240419B2 (en) Three-dimensional semiconductor devices and methods of fabricating the same
KR102400184B1 (ko) 3차원 반도체 메모리 장치 및 이의 제조 방법
US9472568B2 (en) Semiconductor device and method of fabricating the same
US9093479B2 (en) Method of forming nonvolatile memory device
KR101835114B1 (ko) 3차원 반도체 장치 및 그 제조 방법
KR102409748B1 (ko) 반도체 장치 및 그 제조 방법
US9786675B2 (en) Non-volatile memory devices including charge storage layers
KR101421879B1 (ko) 반도체 메모리 소자 및 그의 제조 방법
KR20160021376A (ko) 반도체 장치
KR20110132865A (ko) 3차원 반도체 메모리 장치 및 그 제조 방법
KR20110068145A (ko) 재기입가능한 3차원 반도체 메모리 장치의 제조 방법
KR20170045788A (ko) 3차원 반도체 소자
KR102082321B1 (ko) 반도체 장치 및 그 제조방법
US9799657B2 (en) Method of manufacturing a three-dimensional semiconductor memory device
KR102031179B1 (ko) 3차원 반도체 메모리 장치 및 그 제조 방법
KR20110122523A (ko) 반도체 메모리 소자 및 그의 형성방법
KR20170081599A (ko) 반도체 메모리 소자 및 그의 형성방법
KR20110140020A (ko) 반도체 메모리 소자 및 그의 형성 방법
KR20120028147A (ko) 3차원 반도체 장치의 제조 방법
KR101843567B1 (ko) 반도체 메모리 소자 및 그의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant