JP2018049915A - 半導体装置及びその製造方法 - Google Patents

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健一 楠本
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康貴 井内
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Abstract

【課題】タングステン配線を低抵抗化する。【解決手段】タングステン層１５を形成する工程Ｓ１と、タングステン層１５の表面にシリコン窒化膜層１６ａを形成する工程Ｓ２と、タングステン層１５及びシリコン窒化膜層１６ａを加熱する工程Ｓ４とを備える。タングステン層１５を形成する工程Ｓ１とシリコン窒化膜層１６ａを形成する工程Ｓ２は、大気に暴露することなく連続的に行われる。これにより、タングステン層１５の表面が酸化も窒化もされないことから、タングステン配線の抵抗値の増大を防止することができる。【選択図】図４

Description

本発明は半導体装置及びその製造方法に関し、特に、タングステン配線を備える半導体装置及びその製造方法に関する。
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体メモリデバイスにおいては、ビット線がタングステンによって構成されることがある。
しかしながら、製造プロセス中にタングステン配線からウィスカーが発生することがあるため、これを防止する必要がある。タングステン配線のウィスカーを防止する方法としては、特許文献１に記載されているように、タングステン配線の表面をシリコン窒化膜層で覆う方法が知られている。
特開２００２−０９３７４３号公報
しかしながら、特許文献１に記載の方法では、タングステン層を形成した後、シリコン窒化膜層を形成するまでの間にタングステン層の表面が酸化されてしまい、これによってタングステン配線の抵抗値が高くなるという問題があった。また、シリコン窒化膜層を形成する際にタングステン層の表面が窒化されるケースもあり、この場合もタングステン配線の抵抗値が高くなってしまう。
本発明の一側面による半導体装置は、タングステン層と、前記タングステン層に積層され、酸化タングステン層を実質的に介することなく前記タングステン層に接して設けられたシリコン酸窒化膜層とを備える。
本発明の一側面による半導体装置の製造方法は、タングステン層を形成する工程と、前記タングステン層の表面にシリコン窒化膜層を形成する工程と、前記タングステン層及び前記シリコン窒化膜層を加熱する工程とを備え、前記タングステン層を形成する工程と前記シリコン窒化膜層を形成する工程を大気に暴露することなく連続的に行う。
本発明によれば、タングステン層の表面が酸化されないことから、タングステン配線の抵抗値の増大を防止することができる。
図１は、本発明の一実施形態による半導体装置の構成を示す断面図である。 図２は、ビット線ＢＬの模式的な平面図である。 図３は、図２のＢ−Ｂ線に沿ったビット線ＢＬの略断面図である。 図４は、ビット線ＢＬの製造工程の一部を説明するためのフローチャートである。 図５は、ステップＳ１におけるビット線ＢＬの略断面図である。 図６は、ステップＳ２におけるビット線ＢＬの略断面図である。 図７は、ステップＳ３におけるビット線ＢＬの略断面図である。 図８は、ステップＳ４におけるビット線ＢＬの略断面図である。 図９は、スパッタリング装置の構成を説明するための模式図である。
以下、添付図面を参照しながら、本発明の実施形態について詳細に説明する。
図１は、本発明の一実施形態による半導体装置の構成を示す断面図である。
本実施形態による半導体装置はＤＲＡＭであり、図１に示す断面には、４つの埋込ＭＯＳトランジスタＴｒ１〜Ｔｒ４が示されている。埋込ＭＯＳトランジスタＴｒ１〜Ｔｒ４の構成は互いに同じなので、以下、埋込ＭＯＳトランジスタＴｒ１の構成について説明する。
埋込ＭＯＳトランジスタＴｒ１は、素子分離領域５に囲まれたシリコン基板１の活性領域２ａに設けられている。なお、素子分離領域５は、シリコン基板１に設けられた素子分離溝４０を絶縁膜で埋め込んだものである。埋込ＭＯＳトランジスタＴｒ１は、埋込ワード線１１と、ソース／ドレイン領域である不純物拡散層１３及び２１とを有する。埋込ワード線１１は、活性領域２ａに設けられたワード溝の内壁を覆うゲート絶縁膜７と、ゲート絶縁膜７の表面を覆う介在層８と、ゲート絶縁膜７及び介在層８を介してワード溝を埋め込む導電膜９からなる。導電膜９は、その上面が埋込絶縁膜１０で覆われている。ここで埋込絶縁膜１０は、導電膜９の上面に位置する凹部の内面を覆う下部埋込絶縁膜１０Ａと、下部埋込絶縁膜１０Ａを覆いワード溝を埋設する上部埋込絶縁膜１０Ｂで構成されている。下部埋込絶縁膜１０Ａはシリコン窒化膜で構成され、上部埋込絶縁膜１０Ｂはシリコン酸化膜で構成される。埋込絶縁膜１０の上面には、マスク膜６１が積層されている。マスク膜６１は、素子分離領域５の上面にも形成されている。
埋込ＭＯＳトランジスタＴｒ１の上方には、ビット線ＢＬおよびキャパシタ３０が設けられている。キャパシタ３０は、クラウン型のキャパシタであり、下部電極２７、容量絶縁膜２８および上部電極２９で構成されている。なお下部電極２７は、内壁と外壁を有するクラウン形状であり、内壁及び外壁は容量絶縁膜２８と上部電極２９で順次覆われている。さらに、凹凸を有する上部電極２９の表面は、導体からなら埋込膜３１で埋め込まれており、埋込膜３１の上面にはプレート電極３２が配置されている。隣接する下部電極２７の側面は、下部電極２７の倒壊を防止するためのサポート膜３３によって互いに支持されている。
第２活性領域６Ｂの上部に配置された不純物拡散層１３の上面には、ビットコンタクトプラグ４７が接続されている。ビットコンタクトプラグ４７は、Ｘ方向に延在させたビット線ＢＬを構成している導電膜１４と一体化している。ここでビット線ＢＬは、導電膜１４とタングステン層１５が積層された構造を有している。ビット線ＢＬの上面は、シリコン酸窒化膜層１６及びシリコン窒化膜層１７で覆われており、その側面部はサイドウォール絶縁膜１８で覆われている。埋込ＭＯＳトランジスタＴｒ１，Ｔｒ２を構成している第１活性領域６Ａと第３活性領域６Ｃの上部に配置された不純物拡散層２１の上面には、容量コンタクトプラグ２５を介して、下部電極２７が接続されている。
容量コンタクトプラグ２５は、導電膜２２と導電膜２４の間に介在層２３を挿入した積層構造になっており、その側面部はサイドウォール絶縁膜２０で覆われている。容量コンタクトプラグ２５は、第１層間絶縁膜１２を貫通している。さらに第１層間絶縁膜１２は、ストッパー膜３７で覆われて保護されている。
プレート電極３２は、第２層間絶縁膜１９で覆われており、第２層間絶縁膜１９を貫通するスルーホールには第１コンタクトプラグ３４が設けられて、第２層間絶縁膜１９の上面には上部金属配線３５が設けられている。キャパシタ３０を構成している上部電極２９は、埋込膜３１とプレート電極３２と第１コンタクトプラグ３４を介して、上部金属配線３５に接続されている。なお、上部金属配線３５と第２層間絶縁膜１９は、保護膜３６で覆われている。
図２は、ビット線ＢＬの模式的な平面図である。図２に示すように、ビット線ＢＬはＸ方向に延在するとともに、複数のビットコンタクトプラグ４７に接続される。図１に示した断面の一部は、図２のＡ−Ａ線に沿った断面を示している。
図３は、図２のＢ−Ｂ線に沿ったビット線ＢＬの略断面図である。図３に示す断面においては、ビット線ＢＬを構成するタングステン層１５の下部にシリコン窒化膜層５１及びバリアメタル層５２の積層体が設けられ、タングステン層１５の上部にシリコン酸窒化膜層１６及びシリコン窒化膜層１７の積層体が設けられている。バリアメタル層５２は窒化チタンや窒化タングステンからなり、その膜厚は例えば２〜１０ｎｍである。
タングステン層１５とシリコン酸窒化膜層１６は直接接しており、両者間には窒化タングステン層や酸化タングステン層などが介在していない。仮に、両者間に窒化タングステン層が介在すると、窒化タングステン層の膜厚分だけタングステン層１５の膜厚が薄くなることから、ビット線ＢＬの抵抗値が高くなってしまう。しかしながら、本実施形態においては、タングステン層１５とシリコン酸窒化膜層１６との間に窒化タングステン層などが介在していないことから、タングステン層１５の膜厚が十分に確保される。これにより、ビット線ＢＬの抵抗値を低くすることが可能となる。
シリコン酸窒化膜層１６の膜厚は、２ｎｍ以上、１０ｎｍ以下であることが好ましい。これは、シリコン酸窒化膜層１６の膜厚が２ｎｍ未満であると、シリコン酸窒化膜層１６の表面から侵入した酸素がタングステン層１５に達し、タングステン層１５の表層が酸化するおそれがあるからであり、シリコン酸窒化膜層１６の膜厚が１０ｎｍを超えると、膜応力によってクラックなどが生じるおそれがあるからである。シリコン酸窒化膜層１６の膜応力が大きいのは、後述するように、シリコン酸窒化膜層１６がＰＶＤ法によって形成されるためである。シリコン酸窒化膜層１６上には、ＣＶＤ法又はＡＬＤ法によって形成されたシリコン窒化膜層１７が積層されている。シリコン窒化膜層１７の膜厚はシリコン酸窒化膜層１６の膜厚よりも十分に厚い。
図４は、ビット線ＢＬの製造工程の一部を説明するためのフローチャートである。また、図５〜図８は、各工程におけるビット線ＢＬの略断面図である。尚、図５〜図８に示す断面は、パターニング前の状態を示している。
まず、図５に示すように、シリコン窒化膜層５１及びバリアメタル層５２からなる積層体の表面に、スパッタリング法によってタングステン層１５を形成する（ステップＳ１）。次に、図６に示すように、タングステン層１５を大気に暴露することなく、つまり高真空状態を保ったまま連続的に、タングステン層１５の表面にシリコンリッチなシリコン窒化膜層１６ａを形成する（ステップＳ２）。シリコンリッチなシリコン窒化膜層１６ａとは、完全な窒化シリコン（Ｓｉ３Ｎ４）の化学量論比であるＳｉ：Ｎ＝３：４と比べて、Ｓｉのモル比が大きい膜をいい、特に、シリコン（Ｓｉ）のモル比が窒素（Ｎ）のモル比よりも大きいことが好ましい。このようなシリコンリッチなシリコン窒化膜層１６ａは、完全な窒化シリコン（Ｓｉ３Ｎ４）と比べて膜中の窒素が不足していることから、外部の窒素を捉えることによって、より完全な窒化シリコン（Ｓｉ３Ｎ４）に変化しようとする性質を有する。
シリコンリッチなシリコン窒化膜層１６ａは、シリコンターゲットを用い、アルゴン及び窒素のプラズマ雰囲気でスパッタリングを行うことによって形成することができる。スパッタリングによるシリコン窒化膜層１６ａの成膜は、高周波出力を第１のパワーに設定する第１段階と、高周波出力を第１のパワーよりも高い第２のパワーに設定する第２段階を含むことが好ましい。これにより、第１段階で膜ストレスの小さい初期層が形成され、第２段階でより緻密な膜が形成される。第１段階による成膜量は、第２段階による成膜量よりも薄いことが好ましい。一例として、第１段階では高周波出力のパワーを５００Ｗ以下に設定して約２秒間スパッタリングを行うことによって厚さ１．５〜１．８ｎｍのシリコン窒化膜層を成膜し、第２段階では高周波出力のパワーを１０００〜４０００Ｗ以下に設定してスパッタリングを行うことによって厚さ１．８〜２．２ｎｍのシリコン窒化膜層を成膜すればよい。
このように、本実施形態においては、タングステン層１５の成膜からシリコン窒化膜層１６ａの成膜までの工程において大気暴露を行わないことから、タングステン層１５の表層が酸化されて酸化タングステンが形成されることがない。したがって、タングステン層１５からウィスカーが発生することもない。
大気暴露を行わない連続的なスパッタリングは、例えば図９に示す装置を用いて実現することができる。図９に示す装置は、タングステン成膜用のチャンバーｃｈ−１、シリコンリッチなシリコン窒化膜成膜用のチャンバーｃｈ−５、デガス用のチャンバーｃｈ−Ａ〜Ｃｈ−Ｆ、並びに、チャンバー間においてシリコンウェーハを搬送するバッファ及び搬送機構を備えている。まず、ウェーハキャリアＦＯＵＰに格納されたシリコンウェーハは、ロードロック機構Ｌ／Ｌを介してチャンバーｃｈ−Ｅに搬送され、排気されてアルゴン雰囲気とされた後、チャンバーｃｈ−Ａを介してチャンバーｃｈ−１に搬送される。そして、チャンバーｃｈ−１にてタングステン層１５が成膜された後、高真空状態を保ったままチャンバーｃｈ−５に搬送され、シリコンリッチなシリコン窒化膜層１６ａが成膜される。成膜の完了したシリコンウェーハは、チャンバーｃｈ−Ｂ及びロードロック機構Ｌ／Ｌを介して、ウェーハキャリアＦＯＵＰに回収される。このような機構を有する装置を用いれば、大気暴露を行うことなく、タングステン層１５の成膜からシリコン窒化膜層１６ａの成膜までの一連の工程を連続的に行うことが可能となる。
但し、シリコンリッチなシリコン窒化膜層１６ａをスパッタリング法によって成膜すると、タングステン層１５がアルゴンと窒素のプラズマによって窒化され、図６に示すように、タングステン層１５の表層が抵抗値の高い窒化タングステン層１５ａに変化する。
シリコンリッチなシリコン窒化膜層１６ａの成膜完了後、シリコンウェーハを大気暴露すると（ステップＳ３）、シリコンリッチなシリコン窒化膜層１６ａが酸化され、図７に示すようにシリコン酸窒化膜層１６に変化する。しかしながら、酸化深さは約２ｎｍ程度であることから、シリコンリッチなシリコン窒化膜層１６ａの膜厚が２ｎｍ以上であれば、大気暴露によって侵入する酸素がタングステン層１５に到達することなく、したがって、タングステン層１５の表面が酸化されることはない。
次に、シリコン窒化膜層１７の成膜準備のために、シリコンウェーハが６００℃以上にプリヒートされる（ステップＳ４）。これにより、シリコン酸窒化膜層１６が活性化されるため、タングステン層１５の表層に形成された窒化タングステン層１５ａから窒素が奪われ、シリコン酸窒化膜層１６側へ窒素が移動する。これは、窒化タングステンの結合エネルギーよりもシリコン酸窒化膜の結合エネルギーの方が強いためであり、６００℃以上に加熱されると窒化タングステン１５ａからシリコン酸窒化膜層１６へ窒素が容易に移動する。その結果、窒化タングステン層１５ａから窒素が剥ぎ取られ、図８に示すように元のタングステン層１５に戻る。このため、窒化タングステン層１５ａによる抵抗値の増加が防止される。
そして、シリコン酸窒化膜層１６の表面にＣＶＤ法又はＡＬＤ法によってシリコン窒化膜層１７を形成する（ステップＳ５）。その後は、図示しないマスクを用いてビット線ＢＬをパターニングした後、側面にサイドウォール絶縁膜１８を形成すれば、図３に示したビット線ＢＬが完成する。
このように、本実施形態においては、大気暴露を行うことなく、タングステン層１５とシリコンリッチなシリコン窒化膜層１６ａを連続的に形成していることから、タングステン層１５の表面が酸化することがない。しかも、シリコンリッチなシリコン窒化膜層１６ａを成膜する際に形成される窒化タングステン層１５ａは、その後の熱処理によって窒素が剥ぎ取られることから、タングステン層１５の表面に窒化タングステン層１５ａが残存することもない。つまり、タングステン層１５の表面が酸化も窒化もされない状態を得ることができることから、ビット線ＢＬの低抵抗化することが可能となる。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記の実施形態では、シリコンリッチなシリコン窒化膜層１６ａをスパッタリング法によって成膜しているが、本発明がこれに限定されるものではない。したがって、蒸着法など、他のＰＶＤ法を用いて成膜しても構わないし、ＣＶＤ法を用いても構わない。また、窒化タングステン層１５ａから窒素を剥ぎ取ることをプリヒートによって行うことは必須でなく、ＲＴＰなどによって別途行っても構わない。
また、上記実施形態では、本発明をＤＲＡＭのビット線ＢＬに適用した場合を例に説明したが、本発明の適用範囲がこれに限定されるものではない。
１ シリコン基板
２ａ 活性領域
５ 素子分離領域
６Ａ〜６Ｃ 活性領域
７ ゲート絶縁膜
８ 介在層
９ 導電膜
１０ 埋込絶縁膜
１０Ａ 下部埋込絶縁膜
１０Ｂ 上部埋込絶縁膜
１１ 埋込ワード線
１２ 層間絶縁膜
１３ 不純物拡散層
１４ 導電膜
１５ タングステン層
１５ａ 窒化タングステン層
１６ シリコン酸窒化膜層
１６ａ シリコンリッチなシリコン窒化膜層
１７ シリコン窒化膜層
１８ サイドウォール絶縁膜
１９ 層間絶縁膜
２０ サイドウォール絶縁膜
２１ 不純物拡散層
２２ 導電膜
２３ 介在層
２４ 導電膜
２５ 容量コンタクトプラグ
２７ 下部電極
２８ 容量絶縁膜
２９ 上部電極
３０ キャパシタ
３１ 埋込膜
３２ プレート電極
３３ サポート膜
３４ コンタクトプラグ
３５ 上部金属配線
３６ 保護膜
３７ ストッパー膜
４０ 素子分離溝
４７ ビットコンタクトプラグ
５１ シリコン窒化膜層
５２ バリアメタル層
６１ マスク膜
ＢＬ ビット線
Ｔｒ１〜Ｔｒ４ トランジスタ

Claims (22)

  1. タングステン層と、
    前記タングステン層に積層され、酸化タングステン層を実質的に介することなく前記タングステン層に接して設けられたシリコン酸窒化膜層と、を備える半導体装置。
  2. 前記シリコン酸窒化膜層は、窒化タングステン層を実質的に介することなく前記タングステン層に接して設けられている、請求項１に記載の半導体装置。
  3. 前記シリコン酸窒化膜層の膜厚が２〜１０ｎｍである、請求項１に記載の半導体装置。
  4. 前記シリコン酸窒化膜層に積層されたシリコン窒化膜層をさらに備える、請求項１に記載の半導体装置。
  5. 前記タングステン層がビット線であることを特徴とする請求項１に記載の半導体装置。
  6. タングステン層を形成する工程と、
    前記タングステン層の表面にシリコン窒化膜層を形成する工程と、
    前記タングステン層及び前記シリコン窒化膜層を加熱する工程と、を備え、
    前記タングステン層を形成する工程と前記シリコン窒化膜層を形成する工程を、大気に暴露することなく連続的に行う、半導体装置の製造方法。
  7. 前記シリコン窒化膜層はシリコンリッチなシリコン窒化膜層である、請求項６に記載の半導体装置の製造方法。
  8. 前記シリコンリッチなシリコン窒化膜層を形成する工程をＰＶＤ法により行う、請求項７に記載の半導体装置の製造方法。
  9. 前記ＰＶＤ法はスパッタリング法である、請求項８に記載の半導体装置の製造方法。
  10. 前記スパッタリングによる成膜は、シリコンターゲットを用い、アルゴン及び窒素のプラズマ雰囲気で行う、請求項９に記載の半導体装置の製造方法。
  11. 前記スパッタリングによる成膜は、高周波出力を第１のパワーに設定する第１段階と、前記高周波出力を前記第１のパワーよりも高い第２のパワーに設定する第２段階を含む、請求項１０に記載の半導体装置の製造方法。
  12. 前記第１段階による成膜量は、前記第２段階による成膜量よりも薄い、請求項１１に記載の半導体装置の製造方法。
  13. 前記第１のパワーは５００Ｗ以下である、請求項１１に記載の半導体装置の製造方法。
  14. 前記シリコンリッチなシリコン窒化膜層の表面にＣＶＤ法又はＡＬＤ法によって別のシリコン窒化膜層を形成する工程をさらに備える、請求項７に記載の半導体装置の製造方法。
  15. 前記加熱する工程は、６００℃以上に加熱することによって行う、請求項６に記載の半導体装置の製造方法。
  16. タングステン層を形成する工程と、
    シリコンターゲットを用い、少なくとも窒素を含むプラズマ雰囲気でスパッタリングを行うことにより、前記タングステン層の表面にシリコンリッチなシリコン窒化膜層を積層する工程と、
    前記シリコン窒化膜層を積層する工程で前記タングステン層の表層が窒化されて形成された窒化タングステンをタングステンに変化させる工程と、を備える半導体装置の製造方法。
  17. 前記シリコンリッチなシリコン窒化膜層の膜厚が２〜１０ｎｍである、請求項１６に記載の半導体装置の製造方法。
  18. 前記スパッタリングによる成膜は、高周波出力を第１のパワーに設定する第１段階と、前記高周波出力を前記第１のパワーよりも高い第２のパワーに設定する第２段階を含む、請求項１７に記載の半導体装置の製造方法。
  19. 前記第１段階による成膜量は、前記第２段階による成膜量よりも薄い、請求項１８に記載の半導体装置の製造方法。
  20. 前記第１のパワーは５００Ｗ以下である、請求項１８に記載の半導体装置の製造方法。
  21. 前記シリコンリッチなシリコン窒化膜層の表面にＣＶＤ法又はＡＬＤ法によって別のシリコン窒化膜層を形成する工程をさらに備える、請求項１６に記載の半導体装置の製造方法。
  22. 前記変化させる工程は、６００℃以上に加熱することによって行う、請求項１６に記載の半導体装置の製造方法。
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