JP2000307083A

JP2000307083A - 半導体装置およびその製造方法

Info

Publication number: JP2000307083A
Application number: JP11115135A
Authority: JP
Inventors: Shinpei Iijima; 晋平飯島; Masato Kunitomo; 正人國友
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1999-04-22
Filing date: 1999-04-22
Publication date: 2000-11-02

Abstract

(57)【要約】【課題】ゲート絶縁膜の薄膜化要求を満足し、その信
頼性を高める。【解決手段】素子分離構造９、ｎ型半導体領域１０、
ｎ型ウエル１２およびｐ型ウエル１１が形成された半導
体基板１の主面上に、約１０ｎｍの膜厚の非晶質の酸化
タンタル膜を堆積し、これをたとえば酸化性雰囲気にお
いて８００℃、３分間の熱処理を行う。これにより非晶
質の酸化タンタル膜を多結晶酸化タンタル膜１４に変化
させ、同時に、多結晶酸化タンタル膜１４と半導体基板
（ｐ型ウエル１１およびｎ型ウエル１２）との間にシリ
コン酸化膜１５を形成する。さらに多結晶酸化タンタル
膜１４上にタングステン膜１６を堆積する。タングステ
ン膜１６および多結晶酸化タンタル膜１４をパターニン
グしてゲート電極１７および多結晶酸化タンタル膜１４
とシリコン酸化膜１５とからなるゲート絶縁膜を形成す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造技術に関し、特に、高性能なＭＩＳＦＥＴ（Me
tal Insulator Semiconductor Field Effect Transisto
r ）に適用して有効な技術に関するものである。

【０００２】

【従来の技術】たとえば、特開平１１−２６７１２号公
報、特開平１１−２６７１３号公報に記載されているよ
うに、ＭＩＳＦＥＴに用いられるゲート電極およびゲー
ト絶縁膜としては、従来、多結晶シリコン膜およびシリ
コン酸化膜が多く用いられている。これは、多結晶シリ
コン膜およびシリコン酸化膜の製造容易性および加工容
易性に加えて、シリコン酸化膜の高信頼性および良好な
絶縁性、低界面準位密度等の高性能な点が評価されてい
るためである。

【０００３】また、半導体装置の高性能化・高集積化に
起因して、素子の加工性能に優れるデバイス構成の採用
が要請される。たとえば、前記公報には、浅溝内に絶縁
膜が埋め込まれた構造の浅溝素子分離構造が開示されて
いる。このような浅溝素子分離構造では半導体基板の表
面が平坦化されるため、ゲート電極加工の際のリソグラ
フィ工程においてフォーカスマージンを増加し、より微
細な高精度加工に適するようになる。

【０００４】さらに、微細化の進展はＭＩＳＦＥＴのゲ
ート絶縁膜の薄膜化を要請するが、ゲート絶縁膜の薄膜
化にはゲート電極と基板間のトンネル電流の発生により
自ずと限界がある。そこで、ＭＩＳＦＥＴの要求性能に
応じてゲート絶縁膜の膜厚の使い分けが行われる。たと
えば、低電圧動作用ＭＩＳＦＥＴにおいては薄い膜厚の
ゲート絶縁膜が採用され、高電圧動作のＭＩＳＦＥＴで
は厚い膜厚のゲート絶縁膜が採用される。また、たとえ
ば、ＤＲＡＭ（Dynamic Random Access Memory）のメモ
リセル選択用のＭＩＳＦＥＴには、リフレッシュ特性の
向上の観点からリーク電流の低減が望まれることから厚
い膜厚のゲート絶縁膜が採用され、ＤＲＡＭ周辺回路の
ＭＩＳＦＥＴには、動作速度向上の観点からＭＩＳＦＥ
Ｔのスイッチング特性の向上に強い要求があるため、薄
い膜厚のゲート絶縁膜が採用される。このような設計上
の厚さが異なる２種のゲート絶縁膜を同一基板に形成す
る技術については、たとえば特開平２−０９６３７８号
公報または特開平２−１５３７４号公報に記載がある。

【０００５】

【発明が解決しようとする課題】しかし、前記したとお
り、ゲート絶縁膜の薄膜化には自ずと限界がある。ゲー
ト絶縁膜の材料としてシリコン酸化膜を用いれば、発明
者らの検討によれば実効膜厚（本明細書において実効膜
厚とは同一のキャパシタを構成するに必要な膜厚をシリ
コン酸化膜に換算した場合の膜厚を言い、誘電率がシリ
コン酸化膜の誘電率に比して大きくなればそれに比例し
て膜厚も厚くなる。）が４〜７ｎｍのゲート絶縁膜が要
求されており、これをシリコン酸化膜で構成した場合に
はその膜厚が４〜７ｎｍとなりトンネル電流を生じる膜
厚となって好ましくない。

【０００６】また、前記したように、２種以上のゲート
絶縁膜を用いるような大規模ＬＳＩ（Large Scaled Int
egrated circuit ）では、フォトリソグラフィ工程での
加工精度を向上する観点から素子分離構造を前記したよ
うな浅溝等溝分離構造にする必要がある。このような溝
分離構造においては、図１８に示すように、分離構造の
境界部つまり溝の肩部分で落ち込みが形成される。すな
わち、溝分離構造を形成するには、図１８（ａ）に示す
ように、半導体基板３０１上にシリコン酸化膜３０２お
よびシリコン窒化膜３０３を順次形成し、フォトレジス
ト膜を用いてシリコン窒化膜３０３をパターニングす
る。その後、シリコン窒化膜３０３をマスクとしてシリ
コン酸化膜３０２および半導体基板３０１をエッチング
して素子分離溝３０４を形成する。次に、半導体基板３
０１の全面にシリコン酸化膜３０５を堆積する（図１８
（ｂ））。このシリコン酸化膜３０５は図示するように
素子分離溝３０４を埋め込むように堆積する。次に、素
子分離溝３０４以外のシリコン酸化膜３０５をＣＭＰ
（Chemical Mechanical Polishing ）法あるいはエッチ
バック法を用いて除去し、素子分離溝３０４内に埋め込
まれたシリコン酸化膜３０５を残存させて素子分離領域
３０６を形成する（図１８（ｃ））。その後、シリコン
窒化膜３０３およびシリコン酸化膜３０２をエッチング
して除去するが、このエッチングの際に、素子分離溝３
０４内に埋め込まれたシリコン酸化膜３０５もエッチン
グされるため、素子分離溝３０４の半導体基板３０１主
面における肩部３０９（境界部）に素子分離領域３０６
の落ち込みが形成される場合がある（図１８（ｄ））。
このような肩部３０９の落ち込みの起因してゲート絶縁
膜３０７が薄く形成される不具合が発生する。すなわ
ち、図１８（ｄ）に示すように、ＭＩＳＦＥＴを構成す
るゲート絶縁膜３０７は、一般に熱酸化法を用いて形成
されるため、肩部３０９の落ち込み形状に起因して肩部
３０９におけるゲート絶縁膜３０７の膜厚が薄く形成さ
れる傾向にある。ＭＩＳＦＥＴのゲート電極３０８の上
層配線とのコンタクトは素子分離領域３０６上で形成さ
れるのが一般的であるため、ゲート電極３０８はほとん
どの場合肩部３０９（素子分離領域３０６と半導体基板
３０１の活性領域との境界部）を横切ることとなり、肩
部３０９におけるゲート絶縁膜３０７の薄膜化に起因し
てゲート電極３０８と半導体基板３０１との間にリーク
電流が発生しやすく、また、ゲート絶縁膜３０７の耐電
圧が問題となる。このようなゲート電極３０８と半導体
基板３０１との間のリーク電流の増大は、半導体装置を
構成するＭＩＳＦＥＴの性能低下および信頼性低下の原
因となって好ましくない。

【０００７】また、前記したような、２種のゲート絶縁
膜を同一基板に形成する技術においては、ゲート絶縁膜
の一部となる第１絶縁膜を形成後、フォトレジスト膜を
マスクとして第１絶縁膜の一領域（薄いゲート絶縁膜と
なる領域）をエッチングにより除去しなければならな
い。残った第１絶縁膜は、厚いゲート絶縁膜の一部とな
るものであり、この被膜へのレジスト膜による汚染を除
去する観点から被膜の表面を洗浄し、あるいはエッチン
グする必要がある。このような洗浄あるいはエッチング
処理は、ゲート絶縁膜の一部となる被膜の欠陥を顕在化
させ、ゲート絶縁膜の信頼性を低下させる要因となる。

【０００８】本発明の目的は、ゲート絶縁膜の薄膜化要
求を満足する半導体装置を提供することにある。

【０００９】また、本発明の他の目的は、素子分離領域
と半導体基板の活性領域との境界部でのゲート絶縁膜の
耐電圧の向上と半導体装置の信頼性の向上を図る技術を
提供することにある。

【００１０】また、本発明の他の目的は、２種のゲート
絶縁膜を同一半導体基板に有する場合の、ゲート絶縁膜
の信頼性を向上する技術を提供することにある。

【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１３】１．本発明の半導体装置は、半導体基板の
主面に形成されたゲート絶縁膜と、ゲート絶縁膜を介し
て主面上に形成されたゲート電極と、ゲート電極の下方
に位置する半導体基板のチャネル領域と、チャネル領域
を挟んで形成された一対の半導体領域とを有するＭＩＳ
ＦＥＴを含む半導体装置であって、ゲート絶縁膜は、主
面側に位置する第１絶縁膜と、第１絶縁膜およびゲート
電極間に位置する第２絶縁膜とを含み、第１絶縁膜が、
シリコン酸化膜またはシリコン酸窒化膜であり、第２絶
縁膜が、多結晶酸化タンタル膜である。

【００１４】このような半導体装置によれば、ゲート絶
縁膜をシリコン酸化膜またはシリコン酸窒化膜と多結晶
酸化タンタル膜との２層で構成するため、実効膜厚を下
げることなくゲート絶縁膜の膜厚を増加して、ゲート電
極と半導体基板との間のトンネリングを防止できる。ま
た、多結晶酸化タンタル膜は、後述のように非晶質酸化
タンタル膜のＣＶＤ法による堆積と熱処理で形成される
ため、分離領域の境界部等耐電圧に問題の生じやすい部
分が存在しても下地を反映して薄膜化するようなことが
ない。また、多結晶酸化タンタル膜はシリコン酸化膜に
対して同じ性能であれば約１０倍の膜厚で形成できる
（誘電率が約十倍であるため同一の実効膜厚は現実の膜
厚では１０倍になる）。このため、シリコン酸化膜に欠
陥が存在するような場合であっても、物理的に厚い膜厚
の多結晶酸化タンタル膜を形成し、リーク電流増大のバ
リアとすることができる。この結果、シリコン酸化膜を
４ｎｍの膜厚とすることにより顕在化してくるトンネル
電流の増大を抑制して、半導体装置の性能と信頼性を向
上できる。

【００１５】なお、本発明では、多結晶酸化タンタル膜
である第２絶縁膜の膜厚をシリコン酸化膜またはシリコ
ン酸窒化膜である第１絶縁膜の膜厚よりも厚く構成でき
る。多結晶酸化タンタル膜の比誘電率は約４０と大き
く、これを厚くしても実効膜厚はさほど増加せず、一
方、シリコン酸化膜またはシリコン酸窒化膜の比誘電率
は多結晶酸化タンタル膜と比較して小さく、この膜厚を
減少することにより実効膜厚を大きく減少でき好都合で
ある。

【００１６】２．本発明の半導体装置は、前記項１記載
の半導体装置であって、第２絶縁膜が、２層以上の複数
層で構成される多結晶酸化タンタル膜である。

【００１７】このような半導体装置によれば、多結晶酸
化タンタル膜が２層で構成されるため、多結晶酸化タン
タル膜部分（第２絶縁膜）のリーク電流を低減し、耐電
圧を向上できる。すなわち、リーク電流の発生あるいは
耐電圧の低下は、本発明者らの検討によれば、酸化タン
タル結晶の粒界部分で発生している場合が多い。このよ
うな場合、結晶粒界が多結晶酸化タンタル膜の表面から
裏面まで貫通しているときにはリーク電流の発生あるい
は耐電圧の低下が生じやすい。しかし、本発明では多結
晶酸化タンタル膜を２層で構成しているため、結晶粒界
が多結晶酸化タンタル膜の表面から裏面まで貫通するこ
とはなく、これによりリーク電流を低減し、耐電圧を向
上できる。

【００１８】また、多結晶酸化タンタル膜を２層で構成
するため、下層あるいは上層の多結晶酸化タンタル膜を
一層で構成する場合と比較して薄く形成することとな
る。このように下層あるいは上層を薄く形成するため、
結晶粒を均一にまた、粒径を小さく緻密に形成できる。
このように緻密に形成された多結晶酸化タンタル膜で
は、粒界部分での抵抗が増大し、リーク電流の低減、耐
電圧の向上ができる。また、結晶粒を均一に形成できる
ため多結晶酸化タンタル膜上に形成されるゲート電極と
半導体基板との平行性を向上して均一なゲート電極電界
を半導体基板のチャネル領域に及ぼして、ＭＩＳＦＥＴ
の動作ばらつきを軽減できる。

【００１９】３．本発明の半導体装置は、前記項２記載
の半導体装置であって、第２絶縁膜は、第１絶縁膜側に
位置する下層膜と、ゲート電極側に位置する上層膜とか
らなり、下層膜の膜厚が上層膜の膜厚よりも薄いもの、
または、下層膜の誘電率が上層膜の誘電率よりも低いも
のである。

【００２０】このような半導体装置は、後に説明するよ
うに、下層の多結晶酸化タンタル膜を薄く形成すること
により低温度あるいは短時間の熱処理で良好な多結晶酸
化タンタル膜を形成でき、また、下層の多結晶酸化タン
タル膜を低温度あるいは短時間の熱処理で形成すること
により誘電率が低く形成される。一方、上層の多結晶酸
化タンタル膜は、下層を薄く形成した場合には逆に厚く
形成できる。多結晶酸化タンタル膜を厚く形成する場合
には、より高温度でのあるいは長時間の熱処理が必要と
なるが、上層であるため、下層多結晶酸化タンタル膜の
下部に形成される第１絶縁膜へのあるいは半導体基板へ
の酸化の影響を小さくできる。また、下層を低誘電率で
形成しても、上層の多結晶酸化タンタル膜を高温度のあ
るいは長時間の熱処理で形成できるため、誘電率を高く
形成でき、実効膜厚を十分薄く形成できる。

【００２１】４．本発明の半導体装置は、前記項１〜３
の何れか一項に記載の半導体装置であって、ゲート電極
は、金属または金属化合物である。

【００２２】このような半導体装置は、ゲート絶縁膜を
多結晶酸化タンタル膜で構成することにより可能とな
る。すなわち、酸化タンタル膜は金属あるいは金属化合
物との相性がよく、酸化タンタルと金属との接触面にお
ける熱安定性に優れる。これによりＭＩＳＦＥＴの信頼
性を向上して半導体装置の信頼性を高めることができ
る。このような金属または金属化合物として、タングス
テンまたは窒化タングステンを例示できる。

【００２３】また、ゲート電極を金属または金属化合物
とすることにより、ゲート電極の電気抵抗を低減して、
ＭＩＳＦＥＴの動作速度を向上し、半導体装置の性能を
向上できる。

【００２４】さらに、ゲート電極を金属または金属化合
物とすることにより、従来ｐ型不純物が導入された多結
晶シリコン膜ゲート電極において生じていた問題が回避
できる。すなわち、ｐ型多結晶シリコン膜ゲート電極か
らのボロンの半導体基板への拡散によりＭＩＳＦＥＴの
しきい値電圧が変動する問題があったが、本発明ではボ
ロンを用いることがないので、このような問題は生じな
い。

【００２５】なお、酸化タンタルと従来ゲート電極に用
いられる多結晶シリコンとはその界面での反応性が問題
となる。すなわち、酸化タンタル膜側の酸素が多結晶シ
リコン膜側に拡散し、酸化タンタル膜の界面部分での酸
素が不足する状態が生じる。このような酸素プアーな酸
化タンタル膜ではリーク電流が発生しやすく問題があ
る。この点、本発明ではゲート電極として金属等を用い
るためこのような問題は無く、好都合である。

【００２６】５．本発明の半導体装置は、第１実効膜厚
の第１ゲート絶縁膜を有する第１ＭＩＳＦＥＴと、第１
実効膜厚よりも薄い第２実効膜厚の第２ゲート絶縁膜を
有する第２ＭＩＳＦＥＴとを同一の半導体基板の主面に
有する半導体装置であって、第１および第２ゲート絶縁
膜は、主面側に位置する第１絶縁膜と第１絶縁膜および
ゲート電極間に位置する第２絶縁膜とを各々含み、第１
絶縁膜がシリコン酸化膜またはシリコン酸窒化膜であ
り、第２絶縁膜が多結晶酸化タンタル膜である。

【００２７】このような半導体装置によれば、同一基板
上に２種のゲート絶縁膜を形成する場合のプロセス上発
生するゲート絶縁膜（厚い膜厚側のゲート絶縁膜）の欠
陥の発生を補償できる。すなわち、厚い膜厚側のゲート
絶縁膜にはフォトリソグラフィ後の洗浄工程等で欠陥が
発生しうることは前記したとおりであるが、本発明で
は、第１絶縁膜にそうような欠陥が生じても第２絶縁膜
である多結晶シリコン膜が形成されるため、リーク電流
の発生を抑制できる。

【００２８】６．本発明の半導体装置は、前記項５記載
の半導体装置であって、第１ゲート絶縁膜の第１絶縁膜
が第２ゲート絶縁膜の第１絶縁膜よりも厚く、第１ゲー
ト絶縁膜の第２絶縁膜と第２ゲート絶縁膜の第２絶縁膜
とが同一の膜厚を有する第１の構成、第１ゲート絶縁膜
の第１絶縁膜の誘電率が第２ゲート絶縁膜の第１絶縁膜
の誘電率よりも低く、第１ゲート絶縁膜の第２絶縁膜と
第２ゲート絶縁膜の第２絶縁膜とが同一の膜厚を有する
第２の構成、の何れかの構成を有する。

【００２９】このような半導体装置によれば、第１絶縁
膜の膜厚または誘電率の相違により二種のゲート絶縁膜
（第１ゲート絶縁膜および第２ゲート絶縁膜）を構成で
きる。

【００３０】７．本発明の半導体装置は、前記項５また
は６記載の半導体装置であって、第１ゲート絶縁膜の第
２絶縁膜が（Ｎ＋１）層で構成され、第２ゲート絶縁膜
の第２絶縁膜がＮ層（但し、Ｎは１以上の整数であ
る。）で構成されている。

【００３１】８．本発明の半導体装置は、前記項５〜７
の何れか一項に記載の半導体装置であって、第１ＭＩＳ
ＦＥＴはＤＲＡＭのメモリセル選択用のＭＩＳＦＥＴで
あり、第２ＭＩＳＦＥＴはメモリセルの周辺に配置され
る周辺回路のＭＩＳＦＥＴまたは論理回路を構成するＭ
ＩＳＦＥＴである。

【００３２】９．本発明の半導体装置の製造方法は、
（ａ）半導体基板の主面に非晶質酸化タンタル膜を形成
する工程、（ｂ）非晶質酸化タンタル膜に酸化性雰囲気
における熱処理を施して、非晶質酸化タンタル膜を多結
晶酸化タンタル膜に転換し、半導体基板の主面と、多結
晶酸化タンタル膜との界面にシリコン酸化膜を形成する
工程、（ｃ）半導体基板上に金属膜または金属化合物膜
を形成する工程、（ｄ）金属膜または金属化合物膜をパ
ターニングしてゲート電極を形成する工程、を含む。

【００３３】１０．また、本発明の半導体装置の製造方
法は、（ａ）半導体基板の主面にシリコン窒化膜または
シリコン酸化膜を形成する工程、（ｂ）シリコン窒化膜
またはシリコン酸化膜上に非晶質酸化タンタル膜を形成
する工程、（ｃ）非晶質酸化タンタル膜に酸化性雰囲気
における熱処理を施して、非晶質酸化タンタル膜を多結
晶酸化タンタル膜に転換する工程、（ｄ）半導体基板上
に金属膜または金属化合物膜を形成する工程、（ｅ）金
属膜または金属化合物膜をパターニングしてゲート電極
を形成する工程、を含む。

【００３４】項９および１０記載の半導体装置の製造方
法によれば、前記項１〜４記載の半導体装置が製造でき
る。

【００３５】前記項９記載の製造方法においては、第１
絶縁膜であるシリコン酸化膜は、非晶質酸化タンタル膜
の熱処理の際に酸化タンタル膜を透過した酸素と半導体
基板であるシリコンとの反応により形成されるものであ
るが、項１０の製造方法においてはあらかじめ第１絶縁
膜としてシリコン窒化膜あるいはシリコン酸化膜が形成
されるため、熱処理の際の透過酸素によるシリコン（半
導体基板）との反応が抑制される。このようなシリコン
基板の酸化反応の抑制により、多結晶酸化タンタル膜よ
りも誘電率の低いシリコン酸化膜の生成を抑えゲート絶
縁膜の実効膜厚を薄く維持できる。

【００３６】なお、第１絶縁膜としてシリコン窒化膜が
形成されている場合は、前記熱処理によりシリコン窒化
膜がシリコン酸窒化膜に変換される。

【００３７】１１．本発明の半導体装置の製造方法は、
（ａ）半導体基板の主面の第１領域および第２領域にシ
リコン窒化膜またはシリコン酸化膜からなる第１絶縁膜
を形成する工程、（ｂ）第２領域の第１絶縁膜を除去す
る工程、（ｃ）第２領域にシリコン窒化膜またはシリコ
ン酸化膜からなる第２絶縁膜を形成する工程、（ｄ）第
１および第２絶縁膜上に非晶質酸化タンタル膜を形成す
る工程、（ｅ）非晶質酸化タンタル膜に酸化性雰囲気に
おける熱処理を施して、非晶質酸化タンタル膜を多結晶
酸化タンタル膜に転換する工程、（ｆ）半導体基板上に
金属膜または金属化合物膜を形成する工程、（ｇ）金属
膜または金属化合物膜をパターニングして、第１領域に
第１ＭＩＳＦＥＴのゲート電極を形成し、第２領域に第
２ＭＩＳＦＥＴのゲート電極を形成する工程、を含む。

【００３８】このような半導体装置の製造方法によれ
ば、前記項５〜８記載の半導体装置を形成できる。

【００３９】１２．本発明の半導体装置の製造方法は、
（ａ）半導体基板の主面の第１領域および第２領域にシ
リコン窒化膜またはシリコン酸化膜からなる第１絶縁膜
を形成する工程、（ｂ）半導体基板上に非晶質酸化タン
タル膜を形成し、非晶質酸化タンタル膜に酸化性雰囲気
における熱処理を施して第１多結晶酸化タンタル膜を形
成する工程、（ｃ）第２領域の第１絶縁膜および第１多
結晶酸化タンタル膜を除去する工程、（ｄ）第２領域に
シリコン窒化膜またはシリコン酸化膜からなる第２絶縁
膜を形成する工程、（ｅ）半導体基板上に非晶質酸化タ
ンタル膜を形成し、非晶質酸化タンタル膜に酸化性雰囲
気における熱処理を施して、第２多結晶酸化タンタル膜
を形成する工程、（ｆ）半導体基板上に金属膜または金
属化合物膜を形成する工程、（ｇ）金属膜または金属化
合物膜をパターニングして、第１領域に第１ＭＩＳＦＥ
Ｔのゲート電極を形成し、第２領域に第２ＭＩＳＦＥＴ
のゲート電極を形成する工程、を含む。

【００４０】このような半導体装置の製造方法によれ
ば、前記項５〜８記載の半導体装置を形成できる。ま
た、２種のゲート絶縁膜を形成するために、第２領域の
絶縁膜（第１絶縁膜および第１多結晶酸化タンタル膜）
を除去するが、この除去前に第１多結晶酸化タンタル膜
を形成しているため、エッチング後の洗浄工程等におけ
る第１絶縁膜の欠陥の生成を回避できる。これにより第
１ＭＩＳＦＥＴの信頼性を向上し、半導体装置の性能と
信頼性の向上を図れる。

【００４１】１３．本発明の半導体装置の製造方法は、
前記項９〜１２の何れか一項に記載の半導体装置の製造
方法であって、さらに、多結晶酸化タンタル膜または第
２多結晶酸化タンタル膜上に、第３の多結晶酸化タンタ
ル膜を形成する工程を含み、金属膜または金属化合物膜
を第３の多結晶酸化タンタル膜上に形成する。

【００４２】このような半導体装置の製造方法によれ
ば、２層構成の多結晶酸化タンタル膜を有するゲート絶
縁膜を構成できる。この場合、多結晶酸化タンタル膜を
下層と上層を分けるため、単一層で構成する場合と比較
して各層の膜厚を薄くできる。このため、下層または上
層の多結晶化のための熱処理の熱負荷を低減でき、シリ
コン半導体基板との界面に形成されうるシリコン酸化膜
の形成を抑制できる。これによりゲート絶縁膜の実効膜
厚を薄くできる。

【００４３】なお、第３の多結晶酸化タンタル膜を形成
するための熱処理は、多結晶酸化タンタル膜または第２
多結晶酸化タンタル膜を形成するための熱処理よりも低
温度または短時間で行うことができる。これは、第３の
多結晶酸化タンタル膜を形成するための被膜形成の際に
は、あらかじめ下地として多結晶酸化タンタル膜（多結
晶酸化タンタル膜または第２多結晶酸化タンタル膜）が
形成されているため、前記被膜の堆積においては一種の
エピタキシャル成長が進行し、その後の熱処理負荷を低
減できることに基づく。第３の多結晶酸化タンタル膜を
形成するための熱処理負荷を低減できるため、ゲート絶
縁膜形成のための熱負荷を全体として低減できる。

【００４４】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。

【００４５】（実施の形態１）図１〜図９は、本発明の
一実施の形態である半導体装置の製造方法を工程順に示
した断面図である。

【００４６】まず、図１（ａ）に示すように、ｐ型で比
抵抗が１０Ωcm程度の半導体基板１を８５０℃程度でウ
ェット酸化してその表面に膜厚１０nm程度の薄いシリコ
ン酸化膜２を形成する。その後、シリコン酸化膜２の上
部にＣＶＤ（Chemical VaporDeposition ）法で膜厚１
４０nm程度のシリコン窒化膜３を堆積する。シリコン酸
化膜２は、後の工程で素子分離溝の内部に埋め込まれる
シリコン酸化膜をシンタリング（焼き締め）するときな
どに基板に加わるストレスを緩和するために形成され
る。シリコン窒化膜３は酸化されにくい性質を持つの
で、その下部（活性領域）の基板表面の酸化を防止する
マスクとして利用される。

【００４７】次に、図１（ｂ）に示すように、フォトレ
ジスト膜４をマスクにしてシリコン窒化膜３、シリコン
酸化膜２および半導体基板１をドライエッチングするこ
とにより、素子分離領域の半導体基板１に深さ３００〜
４００nm程度の素子分離溝５を形成する。素子分離溝５
を形成するには、フォトレジスト膜４をマスクにしてシ
リコン窒化膜３をドライエッチングし、次いでフォトレ
ジスト膜４を除去した後、シリコン窒化膜３をマスクに
してシリコン酸化膜２および半導体基板１をドライエッ
チングしてもよい。

【００４８】次に、フォトレジスト膜４を除去した後、
図２（ａ）に示すように、前記のエッチングによって素
子分離溝５の内壁に生じたダメージ層を除去するため
に、半導体基板１を８５０〜９００℃程度でウェット酸
化して素子分離溝５の内壁に膜厚１０nm程度の薄いシリ
コン酸化膜６を形成する。

【００４９】次に、図２（ｂ）に示すように、半導体基
板１上に膜厚６００nm程度のシリコン酸化膜７を堆積し
た後、半導体基板１を８５０℃程度でウェット酸化する
ことにより、素子分離溝５に埋め込まれたシリコン酸化
膜７の膜質を改善するためのシンタリング（焼き締め）
を行う。シリコン酸化膜７は、例えばオゾン（Ｏ3 ）と
テトラエトキシシラン（ＴＥＯＳ）とをソースガスに用
いたプラズマＣＶＤ法で堆積する。

【００５０】次に、図３（ａ）に示すように、シリコン
酸化膜７の上部にＣＶＤ法で膜厚１００nm程度のシリコ
ン窒化膜８を堆積した後、フォトレジスト膜（図示せ
ず）をマスクにしてシリコン窒化膜８をドライエッチン
グすることにより、メモリアレイと周辺回路との境界部
のような相対的に広い面積の素子分離溝５の上部のみに
シリコン窒化膜８を残す。素子分離溝５の上部に残った
シリコン窒化膜８は、次の工程でシリコン酸化膜７をＣ
ＭＰ法で研磨して平坦化する際に、相対的に広い面積の
素子分離溝５の内部のシリコン酸化膜７が相対的に狭い
面積の素子分離溝５の内部のシリコン酸化膜７に比べて
深く研磨される現象（ディッシング；dishing ）を防止
するために形成される。

【００５１】次に、前記フォトレジスト膜を除去した
後、図３（ｂ）に示すように、シリコン窒化膜３、８を
ストッパに用いたＣＭＰ法でシリコン酸化膜７を研磨し
て素子分離溝５の内部に残すことにより、素子分離構造
９を形成する。さらに、熱リン酸を用いたウェットエッ
チングでシリコン窒化膜３、８を除去する。このシリコ
ン窒化膜３、８の除去のとき、あるいは、シリコン窒化
膜３、８の除去後の洗浄工程のとき、素子分離溝５内の
素子分離構造９（シリコン酸化膜７）の表面が若干エッ
チングされ、素子分離構造９の境界部分に段差が形成さ
れる。この段差がゲート絶縁膜の信頼性の低下要因にな
っていたことは図１８の説明において述べたとおりであ
る。なお、図３（ｂ）以下の図面においての表現は省略
するが、前記段差が存在することは従来と変わりがな
い。

【００５２】次に、図４（ａ）に示すように、メモリセ
ルを形成する領域（メモリアレイ）の半導体基板１にｎ
型不純物、例えばＰ（リン）をイオン打ち込みしてｎ型
半導体領域１０を形成し、メモリアレイと周辺回路の一
部（ｎチャネル型ＭＩＳＦＥＴを形成する領域）にｐ型
不純物、例えばＢ（ホウ素）をイオン打ち込みしてｐ型
ウエル１１を形成し、周辺回路の他の一部（ｐチャネル
型ＭＩＳＦＥＴを形成する領域）にｎ型不純物、例えば
Ｐ（リン）をイオン打ち込みしてｎ型ウエル１２を形成
する。また、このイオン打ち込みに続いて、ＭＩＳＦＥ
Ｔのしきい値電圧を調整するための不純物、例えばＢＦ
₂(フッ化ホウ素) をｐ型ウエル１１およびｎ型ウエル１
２にイオン打ち込みする。ｎ型半導体領域１０は、入出
力回路などから半導体基板１を通じてメモリアレイのｐ
型ウエル１１にノイズが侵入するのを防止するために形
成される。

【００５３】次に、図４（ｂ）に示すように、ｐ型ウエ
ル１１およびｎ型ウエル１２の各表面のシリコン酸化膜
２をＨＦ（フッ酸）系の洗浄液を使って除去する。この
エッチングの際におよびエッチング後の洗浄工程におい
ても前記段差が形成され得る。

【００５４】次に、ＭＩＳＦＥＴのゲート絶縁膜を形成
する。まず、図５（ａ）に示すように、半導体基板１の
全面に酸化タンタル膜１３をＣＶＤ法により堆積する。
酸化タンタル膜１３の膜厚は８ｎｍとする。酸化タンタ
ル膜１３の堆積は、たとえばペンタエトキシタンタル
（Ｔａ（Ｃ₂Ｈ₅Ｏ）₅）と酸素（Ｏ₂）を原料ガスと
し、５００℃以下（たとえば４５０℃〜５００℃）の温
度で、大気圧以下の減圧状態（たとえば４００ｍＴｏｒ
ｒ）において形成できる。

【００５５】このように、酸化タンタル膜１３をＣＶＤ
法により堆積することにより、下地形状を反映せず、均
一な膜厚で酸化タンタル膜１３を形成できる。この結
果、素子分離構造９の境界部（肩部）に段差が形成され
ていても、この形状を反映したその部分での薄膜化が発
生せず、ゲート絶縁膜の信頼性を高め、またＭＩＳＦＥ
Ｔの特性を向上できる。

【００５６】なお、この段階で形成された酸化タンタル
膜１３はアモルファス薄膜である。アモルファス状態の
酸化タンタル膜は酸素欠陥が多いためリーク電流が大き
く、ゲート絶縁膜としては好ましくない。また、アモル
ファス状態の酸化タンタル膜は比誘電率が２０程度であ
るが、結晶状態の酸化タンタル膜は比誘電率が４０程度
であり、シリコン酸化膜の比誘電率の１０倍と大きい。
このため、同じＭＩＳ容量を達成するに大きな膜厚とす
ることができ、物理的な膜厚を大きくしてトンネル電流
を抑制するには結晶状態の酸化タンタル膜を用いること
が好ましい。

【００５７】そこで、図５（ｂ）に示すように、酸化タ
ンタル膜１３に熱処理を施し、多結晶酸化タンタル膜１
４を形成する。酸化タンタル膜１３の熱処理は、酸化性
雰囲気（たとえば酸素雰囲気）において８２０℃以下
（たとえば８００℃程度、３分間）の条件で行う。この
ような酸化熱処理により非晶質状態の酸化タンタル膜１
３を結晶化して多結晶酸化タンタル膜１４を形成でき
る。この酸化熱処理は、酸素欠陥に酸素を補充して欠陥
を回復する手段であり、また、非晶質酸化タンタル膜を
結晶化する手段である。このように酸素欠陥が回復され
ることにより、多結晶酸化タンタル膜１４を通過するリ
ーク電流を低減できる。また、酸化タンタル膜を結晶化
することにより、高誘電率のゲート絶縁膜を形成でき
る。ゲート絶縁膜に高誘電率の多結晶酸化タンタル膜を
用いれば、膜厚の厚いゲート絶縁膜としてもトンネル電
流の発生を抑制するとともに、シリコン酸化膜に換算し
た膜厚が４ｎｍ以下の高性能化、微細化に対応したＭＩ
ＳＦＥＴを構成できる。なお、酸化タンタル膜はＢＳＴ
等さらに高誘電率を有する材料のように材料開発のため
のハードルも高くなく、プロセス開発の期間短縮を図っ
てコスト競争力を向上することもできる。

【００５８】なお、酸化タンタル膜１３の酸化熱処理に
より多結晶酸化タンタル膜１４を形成する工程におい
て、熱活性化された酸素が酸化タンタル膜１３（多結晶
酸化タンタル膜１４）を透過して半導体基板１表面であ
る活性領域（ｐ型ウエル１１およびｎ型ウエル１２が形
成されている領域）に達する。この酸素と活性領域のシ
リコンとが反応して多結晶酸化タンタル膜１４と半導体
基板１との界面にシリコン酸化膜１５が形成される。前
記条件で熱処理した場合、形成されるシリコン酸化膜１
５の膜厚は約２．５ｎｍである。

【００５９】従って、本実施の形態によれば、８ｎｍの
膜厚の多結晶酸化タンタル膜１４と２．５ｎｍの膜厚の
シリコン酸化膜１５とでゲート絶縁膜が構成されること
となり、この場合のシリコン酸化膜換算の膜厚は３．０
〜３．５ｎｍとなる。従来シリコン酸化膜で４ｎｍ以下
の膜厚のゲート絶縁膜を構成した場合にはトンネル電流
が増大する問題があったが、本実施の形態では、物理的
な膜厚は１０．５ｎｍであり、リーク電流が十分に低く
抑えられる。一方、シリコン酸化膜換算の実効的な膜厚
は３．０〜３．５ｎｍと薄く、高性能なＭＩＳＦＥＴを
構成できる。

【００６０】次に、図６（ａ）に示すように、多結晶酸
化タンタル膜１４上に、タングステン膜１６を形成す
る。タングステン膜１６は、ＭＩＳＦＥＴのゲート電極
となるものであり、その形成はＣＶＤ法またはスパッタ
法を用いる。

【００６１】このように、本実施の形態では、ゲート電
極としてタングステンを用いるため、ｐ型多結晶シリコ
ン膜をゲート電極に用いていた従来のｐチャネルＭＩＳ
ＦＥＴで問題を生じていたゲート電極からのボロンの拡
散による特性変動（しきい置の変動）を抑制できる。ま
た、タングステン膜１６の単層でも十分に電気抵抗を低
くできるため、従来の多結晶シリコン膜にシリサイド膜
あるいはストッパ膜を介したメタル膜を形成する場合と
比較して工程を簡略化できる。なお、本工程後に種々の
熱工程が存在するが、多結晶酸化タンタルとタングステ
ンとは高温熱処理が加えられても反応せず、ゲート絶縁
膜の特性劣化に結びつくことはない。

【００６２】次に、図６（ｂ）に示すように、フォトリ
ソグラフィおよびエッチング技術を用いて、タングステ
ン膜１６および多結晶酸化タンタル膜１４をパターニン
グし、ゲート電極１７を形成する。その後、ｎ型ウエル
１２にｐ型不純物、例えばＢ（ホウ素）をイオン打ち込
みしてｎ型ウエル１２のゲート電極１７の両側にｐ型半
導体領域１８を形成する。また、ｐ型ウエル１１にｎ型
不純物、例えばＰ（リン）をイオン打ち込みしてｐ型ウ
エル１１のゲート電極１７の両側にｎ型半導体領域１９
を形成し、ｎ型半導体領域１０で囲まれたｐ型ウエル１
１のゲート電極１７の両側にｎ型半導体領域２０を形成
する。これにより、メモリセル領域にメモリセルの選択
ＭＩＳＦＥＴＱｓを、周辺回路のｐチャネル型ＭＩＳＦ
ＥＴＱｐとｎチャネル型ＭＩＳＦＥＴＱｎを形成する。

【００６３】次に、図７に示すように、選択ＭＩＳＦＥ
ＴＱｓ、ｐチャネル型ＭＩＳＦＥＴＱｐおよびｎチャネ
ル型ＭＩＳＦＥＴＱｎを覆う層間絶縁用の絶縁膜２１を
形成する。絶縁膜２１は、たとえばシリコン酸化膜とす
る。その後、選択ＭＩＳＦＥＴＱｓのソース・ドレイン
であるｎ型半導体領域２０に接続されるプラグ２２を形
成する。プラグ２２はたとえば多結晶シリコン膜であ
る。プラグ２２は、たとえば絶縁膜２１に加工した接続
孔に多結晶シリコン膜を埋め込み、表面をＣＭＰ法ある
いはエッチバック法により研磨または除去して形成でき
る。

【００６４】その後、プラグ２２上にビット線を絶縁す
るための絶縁膜を堆積し、ビット線に接続されるプラグ
２２表面の露出と、周辺回路のＭＩＳＦＥＴに接続する
ための接続孔２３を開口するための加工を行う。

【００６５】さらに、半導体基板１の全面にたとえばチ
タン膜を堆積し、熱処理を施して前記チタン膜とシリコ
ンとの反応によりチタンシリサイド膜２４を形成する。
チタンシリサイド膜２４は、コンタクト部分に形成さ
れ、コンタクト抵抗を低減する作用を有する。

【００６６】さらに、半導体基板１の全面に窒化チタン
膜２５およびタングステン膜２６の積層膜を堆積し、こ
れをパターニングしてビット線ＢＬおよび第１層配線Ｍ
１を形成する。はともに窒化チタン膜２５およびタング
ステン膜２６からなり、同時に形成されるものである
が、メモリセル領域ではビット線ＢＬとして機能し、周
辺回路領域では第１層配線Ｍ１として機能する。

【００６７】次に、図８に示すように、ビット線ＢＬお
よび第１層配線Ｍ１を覆う絶縁膜２７を形成し、絶縁膜
２７にプラグ２２に接続されるプラグ２８を形成する。
プラグ２８はプラグ２２と同様に多結晶シリコン膜とす
ることができ、プラグ２２と同様に形成できる。

【００６８】次に、情報蓄積用のキャパシタを以下のよ
うにして形成する。まず、絶縁膜２７上に、下部電極形
成用の絶縁膜２９を形成し、絶縁膜２９に溝を形成す
る。この溝は、その底部で各々プラグ２８の表面が露出
するように形成する。その後、たとえば多結晶シリコン
膜を溝の内部を覆うように半導体基板１の全面に形成
し、溝を埋め込む絶縁膜を形成した後に溝以外の絶縁膜
２９表面の多結晶シリコン膜を除去する。その後溝に埋
め込まれた絶縁膜を除去して下部電極３０を形成する。
次に、下部電極３０の内面を覆うキャパシタ絶縁膜３１
を半導体基板１の全面に堆積する。キャパシタ絶縁膜３
１は、シリコン窒化膜、あるいはシリコン窒化膜とシリ
コン酸化膜との積層膜とすることができるが、前記ゲー
ト絶縁膜に適用した多結晶酸化タンタル膜を用いてもよ
い。さらに、キャパシタ絶縁膜３１上に上部電極３２を
形成する。上部電極３２は、たとえば半導体基板１の全
面への窒化チタン膜の堆積およびパターニングにより形
成する。窒化チタン膜の堆積は、下部電極３０の内面に
対向してステップカバレッジ良く形成するため、ＣＶＤ
法により形成できる。窒化チタン膜のパターニングはメ
モリセル領域を覆うように形成できる。このようにし
て、下部電極３０、キャパシタ絶縁膜３１および上部電
極３２からなるキャパシタが形成される。

【００６９】次に、図９に示すように、キャパシタを覆
う絶縁膜３３を形成し、絶縁膜３３、２９、２７に接続
孔を形成して、この接続孔内にプラグ３４を形成する。
さらに、プラグ３４に接続される第２層配線Ｍ２を形成
する。プラグ３４は、たとえばＴｉＮ膜およびＷ膜の積
層膜とすることができる。プラグ３４の形成は、たとえ
ば接続孔を埋め込むＴｉＮ（窒化チタン）膜およびＷ
（タングステン）膜をＣＶＤ法により順次堆積し、接続
孔以外のＴｉＮ膜およびＷ膜をＣＭＰ法により研磨・除
去して形成できる。また、第２層配線Ｍ２は、たとえば
ＴｉＮ膜、Ａｌ（アルミニウム）膜、Ｔｉ（チタン）膜
の積層膜とすることができ、スパッタ法またはＣＶＤ法
による堆積とフォトリソグラフィを用いたパターニング
により形成できる。

【００７０】さらに、第２層配線を覆う絶縁膜３５を形
成し、絶縁膜３５内およびその表面に、前記同様のプラ
グ３６および第３層配線Ｍ３を形成できる。図では、キ
ャパシタの上部電極３２は第３層配線Ｍ３に接続されて
いるが、第２層配線Ｍ２に接続してもよい。

【００７１】本実施の形態によれば、ゲート絶縁膜に多
結晶酸化タンタル膜１４を適用するため、物理的なゲー
ト絶縁膜の膜厚を厚くすることができ、トンネル電流の
発生を抑制できる。また、物理的なゲート絶縁膜の膜厚
を厚くしても、多結晶酸化タンタル膜１４の誘電率は高
く、実効的なゲート絶縁膜の膜厚（シリコン酸化膜換算
の実効的な膜厚）は厚くならず、ＭＩＳＦＥＴの高性能
化、微細化に対応できる。さらに、ゲート電極材料とし
てタングステン等金属を用いることができるため、ｐチ
ャネル型ＭＩＳＦＥＴにおいて生じていたボロン拡散に
よるＭＩＳＦＥＴの特性変動（しきい値電圧の変動）が
発生しない。また、タングステンと酸化タンタルとが高
温熱処理に曝されても反応することなく、その界面は安
定に保たれる。このため、ゲート電極形成後の工程にお
いて高温熱処理を工程を採用することの制限がなく、ま
た、ゲート電極およびゲート絶縁膜の信頼性を向上でき
る。

【００７２】なお、本実施の形態ではゲート電極の材料
としてタングステンを例示したが、これに限られず、窒
化タングステン（ＷＮ）等たとえばの高融点金属または
金属化合物を用いても良い。

【００７３】（実施の形態２）図１０は、本発明の他の
実施の形態である半導体装置の製造方法の一例を工程順
に示した一部断面図である。本実施の形態の製造方法
は、実施の形態１の製造方法とはゲート絶縁膜の構成お
よびその形成方法において相違する他は実施の形態１と
同様である。従って、以下の説明では相違する部分につ
いてのみ説明する。なお、図１０では、実施の形態１の
各図面の要部にかかる一部分のみの断面図を示してい
る。

【００７４】本実施の形態の製造方法は、実施の形態１
の図４（ｂ）の工程までは同様である。次に、図１０
（ａ）に示すように、半導体基板５０１（実施の形態１
におけるｐ型ウエル１１およびｎ型ウエル１２）の表面
にシリコン窒化膜５０２を形成する。シリコン窒化膜５
０２は、熱窒化法により形成できる。

【００７５】次に、図１０（ｂ）に示すように、非晶質
酸化タンタル膜５０３を形成する。非晶質酸化タンタル
膜５０３は、実施の形態１の酸化タンタル膜１３と同様
に形成できる。

【００７６】次に、図１０（ｃ）に示すように、非晶質
酸化タンタル膜５０３に実施の形態１と同様な酸化雰囲
気における熱処理を施し、これを結晶化する。この結晶
化の際に、シリコン窒化膜５０２がシリコン酸窒化膜５
０４に変化され、非晶質酸化タンタル膜５０３は多結晶
酸化タンタル膜５０５に変化される。さらに、多結晶酸
化タンタル膜５０５上にゲート電極５０６を形成する。
ゲート電極５０６は実施の形態１のタングステン膜１６
と同様である。この後の工程は実施の形態１と同様であ
る。

【００７７】このように本実施の形態では、半導体基板
５０１と非晶質酸化タンタル膜５０３との間にシリコン
窒化膜５０２が形成されているため、ゲート絶縁膜の実
効膜厚を薄膜化できる。すなわち、シリコン窒化膜は大
きな耐酸化性を有するため、非晶質酸化タンタル膜５０
３の結晶化および酸素欠陥の回復のための酸化熱処理の
際に、酸化タンタル膜を透過・拡散してくる酸素をブロ
ッキングする作用をする。このため、酸素が半導体基板
５０１にまで到達せず、誘電率の低いシリコン酸化膜を
形成することがない。この結果、シリコン窒化膜５０２
が誘電率の若干低いシリコン酸窒化膜５０４に転換され
るものの、ゲート絶縁膜の実効膜厚は２ｎｍ（シリコン
酸化膜換算）と薄くすることができる。

【００７８】なお、非晶質酸化タンタル膜５０３および
シリコン窒化膜５０２の膜厚や熱処理条件を調整するこ
とにより、実効膜厚を１ｎｍ程度まで低くすることも可
能である。

【００７９】また、本実施の形態のでは、酸素のブロッ
キング膜としてシリコン窒化膜５０２を例示したが、シ
リコン酸化膜であってもよい。

【００８０】（実施の形態３）図１１は、本発明のさら
に他の実施の形態である半導体装置の製造方法の一例を
工程順に示した一部断面図である。本実施の形態の製造
方法は、実施の形態１の製造方法とはゲート絶縁膜の構
成およびその形成方法において相違する他は実施の形態
１と同様である。従って、以下の説明では相違する部分
についてのみ説明する。なお、図１１では、実施の形態
１の各図面の要部にかかる一部分のみの断面図を示して
いる。

【００８１】本実施の形態の製造方法は、実施の形態１
の図４（ｂ）の工程までは同様である。次に、図１１
（ａ）に示すように、半導体基板６０１（実施の形態１
におけるｐ型ウエル１１およびｎ型ウエル１２）の表面
にシリコン窒化膜６０２を形成する。シリコン窒化膜６
０２は、実施の形態２のシリコン窒化膜５０２と同様で
ある。

【００８２】次に、図１１（ｂ）に示すように、第１の
非晶質酸化タンタル膜６０３を形成する。第１の非晶質
酸化タンタル膜６０３は、実施の形態２の非晶質酸化タ
ンタル膜５０３と同様に形成できるが、その膜厚が相違
する。すなわち、後に説明する第２の酸化タンタル膜の
膜厚と併せて必要な膜厚を達成できるように、第１の非
晶質酸化タンタル膜６０３の膜厚を選択する。なお、後
に説明するように第１の非晶質酸化タンタル膜６０３の
膜厚は、第２の酸化タンタル膜の膜厚よりも薄くなるよ
うに、つまり最終的な酸化タンタル膜の膜厚の半分以下
になるように選択することが好ましい。第１の非晶質酸
化タンタル膜６０３の膜厚は、たとえば４ｎｍとするこ
とができる。

【００８３】次に、図１１（ｃ）に示すように、第１の
非晶質酸化タンタル膜６０３に実施の形態１と同様な酸
化雰囲気における熱処理を施し、これを結晶化する。こ
の結晶化の際に、シリコン窒化膜６０２がシリコン酸窒
化膜６０４に変化され、第１の非晶質酸化タンタル膜６
０３は第１多結晶酸化タンタル膜６０５ａに変化され
る。但し、前記熱処理は、実施の形態１および実施の形
態２の熱処理と比較して熱処理負荷を小さくできる。す
なわち、本実施の形態では、第１の非晶質酸化タンタル
膜６０３の膜厚が４ｎｍと薄く形成されているため、た
とえば熱処理時間を短くして熱負荷を低減できる。実施
の形態１、２では熱処理条件を８００℃、３分間とした
が、本実施の形態では８００℃、２分間に短縮できる。
これにより、シリコン窒化膜６０２の酸化の度合いを低
減して誘電率を高く維持し、あるいはシリコン窒化膜６
０２の膜厚を薄くして、ゲート絶縁膜の実効膜厚を薄く
することができる。

【００８４】次に、図１１（ｄ）に示すように、第１多
結晶酸化タンタル膜６０５ａ上に第２多結晶酸化タンタ
ル膜６０５ｂを形成する。膜厚は、第１多結晶酸化タン
タル膜６０５ａの膜厚と併せて必要な膜厚に達するよう
にする。たとえば６ｎｍとする。この場合の酸化タンタ
ル膜の形成は、第１の非晶質酸化タンタル膜６０３の形
成条件と同様の条件で形成できるが、下地にあらかじめ
第１多結晶酸化タンタル膜６０５ａが形成されているた
め、一種のエピタキシャル成長が起こり、アズデポ状態
で結晶化した被膜が得られる。これにより、第２多結晶
酸化タンタル膜６０５ｂを別途結晶化するための熱処理
を必要とせず、工程を簡略化できる。また、熱処理を必
要としないことから熱負荷を低減できる。

【００８５】ただし、アズデポ状態の第２多結晶酸化タ
ンタル膜６０５ｂには酸素欠陥が存在し、この酸素欠陥
に起因してリーク電流が増大する危惧もある。そこで、
短時間の熱処理を施すことが好ましい。たとえば８００
℃、１分間の熱処理を行える。これにより酸素欠陥を回
復してゲート絶縁膜の信頼性およびＭＩＳＦＥＴの性能
を向上できる。

【００８６】また、このような熱処理を行えば、第２多
結晶酸化タンタル膜６０５ｂのさらなる結晶化が促進さ
れ、その誘電率を高くすることができる。

【００８７】また、仮に第１多結晶酸化タンタル膜６０
５ａの結晶化が十分でなく、誘電率が低く形成されても
（その代償としてシリコン窒化膜６０２の膜厚の低減あ
るはシリコン窒化膜６０２の酸化の程度を抑えて、シリ
コン窒化膜６０２部分についての実効膜厚の低下要因を
得ることができる。）、第２多結晶酸化タンタル膜６０
５ｂにより高い誘電率を確保して実効膜厚を低減し、ま
たリーク電流の発生を阻止できる。このような場合には
第１多結晶酸化タンタル膜６０５ａの誘電率は第２多結
晶酸化タンタル膜６０５ｂのそれよりも低く形成され
る。

【００８８】また、２層に分けて（２段階で）酸化タン
タル膜を形成するため、酸化タンタル結晶を均一に形成
できる。これにより、粒界の表面から裏面への貫通を防
止して、粒界に起因するリーク電流通路を阻害し、リー
ク電流を低減できる。さらに、各層の酸化タンタル膜厚
を薄くするため、各層を構成する酸化タンタル結晶を均
一に、また、緻密に形成することができ、リーク電流の
抑制と、ＭＩＳＦＥＴ特性の均質化を図ることができ
る。

【００８９】このようにして形成されたシリコン酸窒化
膜６０４、第１多結晶酸化タンタル膜６０５ａおよび第
２多結晶酸化タンタル膜６０５ｂがゲート絶縁膜とな
る。

【００９０】次に、図１１（ｅ）に示すように、第２多
結晶酸化タンタル膜６０５ｂ上にゲート電極となるタン
グステン膜６０６を堆積し、これを図１１（ｆ）に示す
ように、フォトレジスト膜６０７を用いてパターニング
し、ゲート電極とする。タングステン膜６０６は実施の
形態１のタングステン膜１６と同様である。この後の工
程は実施の形態１と同様にできる。

【００９１】なお、図１２に示すように、タングステン
膜６０６のパターニングにハードマスク６０８を用いる
こともできる。すなわち、図１２（ａ）に示すように、
タングステン膜６０６上にたとえばシリコン酸化膜から
なるハードマスク６０８を形成し、ハードマスク６０８
上にフォトレジスト膜６０７をパターニングする。

【００９２】次に、図１２（ｂ）に示すように、フォト
レジスト膜６０７をマスクとしてハードマスク６０８を
エッチングし、フォトレジスト膜６０７を除去する。

【００９３】次に、図１２（ｃ）に示すように、パター
ニングされたハードマスク６０８をマスクとしてタング
ステン膜６０６をエッチングし、ゲート電極６０９を形
成する。このようにハードマスク６０８を用いてエッチ
ング加工することにより、加工を安定に行える。

【００９４】このエッチング工程においては、タングス
テン膜６０６のエッチングにとどめ、酸化タンタル膜
（第１多結晶酸化タンタル膜６０５ａ、第２多結晶酸化
タンタル膜６０５ｂ）のエッチングは行わないようにす
る。このように酸化タンタル膜をエッチングしないで残
すことによりドライエッチングによる基板のダメージ発
生を防止できる。

【００９５】さらに、図１２（ｄ）に示すように、ハー
ドマスク６０８およびゲート電極６０９の側壁にサイド
ウォール６１０を形成する。サイドウォール６１０は、
たとえばシリコン酸化膜の堆積後に異方性エッチングを
行って形成できる。

【００９６】なお、ゲート電極６０９の加工後サイドウ
ォール６１０の形成前に、あるいは、サイドウォール６
１０の形成後にイオン注入により不純物を半導体基板に
注入でき、たとえばＬＤＤ（Lightly Doped Drain ）を
構成できる。また、イオン注入は第１多結晶酸化タンタ
ル膜６０５ａおよび第２多結晶酸化タンタル膜６０５ｂ
と透過して行える。

【００９７】また、ここでは、ゲート電極６０９の加工
の際に酸化タンタル膜をエッチングしない例を説明した
が、この酸化タンタル膜をエッチングしてもよいことは
勿論である。このとき、エッチング加工によりダメージ
を受けた酸化タンタル膜（ゲート絶縁膜）を回復するた
め、水（Ｈ₂Ｏ）および水素（Ｈ₂）雰囲気におけるラ
イト酸化を行うことができる。

【００９８】なお、本実施の形態において多結晶酸化タ
ンタル膜を２層で構成する例を示したが、この場合、下
層の酸化タンタル膜（第１多結晶酸化タンタル膜６０５
ａ）の膜厚を上層の酸化タンタル膜（第２多結晶酸化タ
ンタル膜６０５ｂ）の膜厚よりも薄くすることが好まし
い。これは、下層の酸化タンタル膜の熱負荷を低減でき
る一方、上層の酸化タンタル膜はアズデポ状態で結晶化
しているため、上層酸化タンタル膜の酸化熱処理の負荷
をその膜厚ほどには大きくする必要がないためである。
このため、同一膜厚の多結晶酸化タンタル膜を単一層で
形成した場合に比較してトータルの熱負荷を低減できる
というメリットがある。

【００９９】（実施の形態４）図１３〜図１５は、本発
明のさらに他の実施の形態である半導体装置の製造方法
の一例を工程順に示した一部断面図である。本実施の形
態の製造方法は、実施の形態１の製造方法とはゲート絶
縁膜の構成およびその形成方法において相違する他は実
施の形態１と同様である。従って、以下の説明では相違
する部分についてのみ説明する。なお、図１３〜図１５
では、実施の形態１の各図面の要部にかかる一部分のみ
の断面図を示している。

【０１００】本実施の形態の製造方法は、実施の形態１
の図４（ｂ）の工程までは同様である。次に、図１３
（ａ）に示すように、第１ゲート絶縁膜７０６を形成す
る。第１ゲート絶縁膜７０６は、第１のｐウエル７０３
（実施の形態１におけるｎ型半導体領域１０で囲まれた
領域（メモリセル領域）のｐ型ウエル１１）と第２のｐ
ウエル７０４（実施の形態１における周辺回路領域のｐ
型ウエル１１）の表面に各々形成する。なお、図１３〜
図１５では、周辺回路領域について第２のｐウエル７０
４についてのみ示しているが、実施の形態１と同様にｎ
ウエルを有していてもよい。この場合ｎウエルについて
は図示を省略している。

【０１０１】第１ゲート絶縁膜７０６はシリコン酸化膜
からなり、膜厚は４ｎｍとする。第１ゲート絶縁膜７０
６はたとえば熱酸化法により形成する。熱酸化法でシリ
コン酸化膜を形成するため、素子分離領域７０５（実施
の形態１における素子分離構造ｐ）の表面にはシリコン
酸化膜（第１ゲート絶縁膜７０６）は形成されない。

【０１０２】次に、図１３（ｂ）に示すように、メモリ
セル領域を覆うようにフォトレジスト膜７０７をパター
ニングし、フォトレジスト膜７０７をマスクとして周辺
回路領域の第１ゲート絶縁膜７０６をエッチングして除
去する。

【０１０３】次に、フォトレジスト膜７０７を除去し、
洗浄した後、図１３（ｃ）に示すように、シリコン酸化
膜からなる第２ゲート絶縁膜７０８を形成する。第２ゲ
ート絶縁膜７０８は、第１ゲート絶縁膜７０６と同様に
熱酸化法で形成し、膜厚は２ｎｍとする。

【０１０４】次に、図１４（ｄ）に示すように、ＣＶＤ
法により厚さ１０ｎｍの非晶質酸化タンタル膜７０９を
形成する。非晶質酸化タンタル膜７０９は、実施の形態
１の酸化タンタル膜１３と同様に形成できる。

【０１０５】次に、図１４（ｅ）に示すように、非晶質
酸化タンタル膜７０９を結晶化および酸素欠陥回復のた
めの酸化熱処理を施し、多結晶酸化タンタル膜７１０を
形成する。酸化熱処理は実施の形態１と同様に酸素雰囲
気における８００℃、３分間の熱処理とする。

【０１０６】次に、図１４（ｆ）に示すように、多結晶
酸化タンタル膜７１０上にタングステン膜７１１および
ハードマスク用のシリコン酸化膜７１２を形成する。タ
ングステン膜７１１およびシリコン酸化膜７１２はスパ
ッタ法またはＣＶＤ法により形成できる。

【０１０７】次に、図１５（ｇ）に示すように、シリコ
ン酸化膜７１２上にフォトレジスト膜をパターニング
し、これをマスクとしてシリコン酸化膜７１２をエッチ
ングする。その後フォトレジスト膜を除去し、パターニ
ングされたシリコン酸化膜７１２をマスクとしてタング
ステン膜７１１をエッチングする。これによりゲート電
極７１３を形成する。所望の不純物をイオン注入し、さ
らに、図１５（ｈ）に示すようにサイドウォール７１４
を形成する。サイドウォール７１４と同様に形成でき
る。サイドウォール７１４を形成後、適宜不純物をイオ
ン注入してＬＤＤ構造を形成しても良い。

【０１０８】その後の工程は実施の形態１と同様であ
る。

【０１０９】本実施の形態によれば、シリコン酸化膜と
多結晶酸化タンタル膜の積層膜をゲート絶縁膜に用い、
膜厚の組み合わせを変えることにより、任意の実効膜厚
を実現できる。本実施の形態の場合、メモリセル領域で
は厚さ４ｎｍのシリコン酸化膜と厚さ１０ｎｍの多結晶
酸化タンタル膜とを組み合わせて実効膜厚を５ｎｍと
し、周辺回路領域では２ｎｍのシリコン酸化膜と１０ｎ
ｍの多結晶酸化タンタル膜とを組み合わせて実効膜厚を
３ｎｍとすることができる。このように、ＭＩＳＦＥＴ
に要求される性能に応じてゲート絶縁膜の膜厚を最適化
し、半導体装置の微細化と高性能化に対応することがで
きる。

【０１１０】（実施の形態５）図１６は、本発明の他の
実施の形態である半導体装置の製造方法の一例を工程順
に示した一部断面図である。本実施の形態の製造方法
は、実施の形態４の製造方法とはゲート絶縁膜の構成お
よびその形成方法において相違する他は実施の形態４と
同様である。従って、以下の説明では相違する部分につ
いてのみ説明する。

【０１１１】本実施の形態の製造方法は、実施の形態４
の図１３（ｂ）の工程までは同様である。実施の形態４
と同様、メモリセル領域に、厚さ４ｎｍのシリコン酸化
膜からなる第１ゲート絶縁膜８０５を熱酸化法で形成す
る。その後、図１６（ａ）に示すように、周辺回路領域
にのみシリコン窒化膜８０６を形成する。シリコン窒化
膜８０６は周辺回路領域のＭＩＳＦＥＴのゲート絶縁膜
の一部となる。シリコン窒化膜８０６は、たとえば７５
０℃のアンモニア（ＮＨ₃）雰囲気中で、３分間熱処理
することにより形成できる。このように熱窒化法を用い
るので、シリコンが露出した領域のみを選択してシリコ
ン窒化膜８０６が形成できる。また、このような条件で
は先に形成した第１ゲート絶縁膜８０５（シリコン酸化
膜）の膜質等に及ぼす影響はない。また、この条件で形
成されるシリコン窒化膜８０６の膜厚は１ｎｍ程度であ
る。

【０１１２】次に、図１６（ｂ）に示すように、厚さ４
ｎｍの第１非晶質酸化タンタル膜８０７を全面に堆積す
る。その後、図１６（ｃ）に示すように、実施の形態３
と同様な熱処理を施して第１多結晶酸化タンタル膜８０
８を形成する。実施の形態３で説明したと同様に、第１
非晶質酸化タンタル膜８０７が第１多結晶酸化タンタル
膜８０８に転換されると同時に、シリコン窒化膜８０６
がシリコン酸窒化膜８０９に転換される。

【０１１３】さらに、図１６（ｄ）に示すように、第２
多結晶酸化タンタル膜８１０を堆積する。この第２多結
晶酸化タンタル膜８１０がアズデポ状態で結晶化してい
ることは実施の形態３で説明したと同様である。

【０１１４】その後の工程は、実施の形態４と同様であ
る。

【０１１５】本実施の形態によれば、部分的にシリコン
窒化膜８０６をゲート絶縁膜の一部に用いて、その部分
（ここでは周辺回路部分を例示）のＭＩＳＦＥＴのゲー
ト絶縁膜の実効膜厚をより薄膜化することができる。す
なわち、メモリセル領域では厚さ４ｎｍのシリコン酸化
膜と厚さ８ｎｍの多結晶酸化タンタル膜とを組み合わせ
て実効膜厚を４．８ｎｍとし、周辺回路領域では２ｎｍ
のシリコン酸窒化膜と８ｎｍの多結晶酸化タンタル膜と
を組み合わせて実効膜厚を２．３ｎｍとすることができ
る。

【０１１６】なお、多結晶酸化タンタル膜を上記の通り
２層構成とすることによるリーク電流の低減、酸化タン
タル結晶の均一化によるＭＩＳＦＥＴの均一化について
は実施の形態３と同様な効果が得られる。

【０１１７】（実施の形態６）図１７は、本発明のさら
に他の実施の形態である半導体装置の製造方法の一例を
工程順に示した一部断面図である。本実施の形態の製造
方法は、実施の形態４の図１３（ａ）までの工程につい
ては同様である。

【０１１８】実施の形態４で説明したようにシリコン酸
化膜からなる第１ゲート絶縁膜９０４を熱酸化法により
形成し、その後、図１７（ａ）に示すように、第１多結
晶酸化タンタル膜９０５を全面に形成する。第１多結晶
酸化タンタル膜９０５の形成は、非晶質酸化タンタル膜
の堆積後、その膜厚に応じた熱処理負荷で酸化雰囲気に
おける熱処理で形成できる。

【０１１９】次に、図１７（ｂ）に示すように、メモリ
セル領域を覆うフォトレジスト膜９０６をフォトリソグ
ラフィによりパターニングして形成する。

【０１２０】次に、図１７（ｃ）に示すように、フォト
レジスト膜９０６をマスクとして周辺回路領域の第１多
結晶酸化タンタル膜９０５および第１ゲート絶縁膜９０
４をエッチングして除去し、フォトレジスト膜９０６を
除去する。

【０１２１】次に、図１７（ｄ）に示すように、周辺回
路領域に熱酸化法あるいは熱窒化法を用いてシリコン酸
化膜あるいはシリコン窒化膜からなる第２ゲート絶縁膜
９０８を形成し、さらに非晶質酸化タンタル膜の堆積お
よび酸化熱処理により第２多結晶酸化タンタル膜９０７
を形成する。その後の工程は実施の形態４と同様であ
る。

【０１２２】本実施の形態によれば、フォトレジスト膜
９０６でパターニングした際に残存する第１ゲート絶縁
膜９０４のフォトレジスト膜９０６による汚染を防止で
きる。すなわち、実施の形態４の場合にメモリセル領域
に残存する第１ゲート絶縁膜７０６は、直接フォトレジ
スト膜７０７に接触しているため、フォトレジスト膜に
よる汚染が発生する場合がある。しかし、本実施の形態
では、第１ゲート絶縁膜９０４は直接フォトレジスト膜
９０６に接触することがなく、フォトレジスト膜９０６
は第１多結晶酸化タンタル膜９０５を介して形成され
る。このため、フォトレジスト膜による汚染はシリコン
酸化膜からなる第１ゲート絶縁膜９０４には及ばず、シ
リコン酸化膜のフォトレジスト膜による劣化を抑制して
信頼性を高く維持できる。

【０１２３】なお、第２多結晶酸化タンタル膜９０７を
２層以上の多層構造にできることは勿論である。

【０１２４】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。

【０１２５】たとえば、前記実施の形態ではＤＲＡＭの
場合について説明したが、ＤＲＡＭ以外の半導体装置、
たとえばＳＲＡＭ、ロジック回路、フラッシュメモリも
しくは強誘電体メモリ等不揮発性メモリ、あるいはこれ
らが組み合わされたシステムＬＳＩに対しても適用でき
る。

【０１２６】また、前記実施の形態では、多結晶酸化タ
ンタル膜と組み合わされてゲート絶縁膜を構成する材料
にシリコン酸窒化膜、シリコン酸化膜を例示したが、こ
れ以外の材料を用いても良い。たとえば酸化アルミニウ
ム等である。

【０１２７】また、同一基板内に実効膜厚の相違する複
数のゲート絶縁膜を適用する例を実施の形態４〜６に説
明したが、これら実効膜厚の相違をゲート絶縁膜を構成
する誘電膜（シリコン酸窒化膜、シリコン酸化膜）の膜
厚で調整するだけでなく、その誘電率の相違で調整する
ことも可能である。さらに、この場合の実効膜厚の相違
を多結晶酸化タンタル膜の膜厚で調整することも可能で
ある。

【０１２８】また、酸化タンタル膜は、実施の形態で説
明した通り単一層あるいは２層で構成することは勿論、
層として構成できる限り３層以上の任意層数の多層構成
とすることができる。

【０１２９】また、酸化熱処理における熱負荷の低減と
して、処理時間の短縮を例示したが、処理温度を低下し
て熱負荷を低減しても良い。

【０１３０】また、ゲート電極材料としてタングステン
を例示しているが、タングステンに限らず、窒化タング
ステン（ＷＮ）、窒化チタン（ＴｉＮ）、窒化タンタル
（ＴａＮ）を用いても良い。

【０１３１】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。

【０１３２】すなわち、ゲート絶縁膜の薄膜化要求を満
足する半導体装置を提供できる。

【０１３３】また、素子分離領域と半導体基板の活性領
域との境界部でのゲート絶縁膜の耐電圧の向上と半導体
装置の信頼性の向上を図ることができる。

【０１３４】また、２種類のゲート絶縁膜を同一半導体
基板に有する場合の、ゲート絶縁膜の信頼性を向上でき
る。

【図面の簡単な説明】

【図１】（ａ）および（ｂ）は、本発明の一実施の形態
（実施の形態１）である半導体装置の製造方法を工程順
に示した断面図である。

【図２】（ａ）および（ｂ）は、実施の形態１の半導体
装置の製造方法を工程順に示した断面図である。

【図３】（ａ）および（ｂ）は、実施の形態１の半導体
装置の製造方法を工程順に示した断面図である。

【図４】（ａ）および（ｂ）は、実施の形態１の半導体
装置の製造方法を工程順に示した断面図である。

【図５】（ａ）および（ｂ）は、実施の形態１の半導体
装置の製造方法を工程順に示した断面図である。

【図６】（ａ）および（ｂ）は、実施の形態１の半導体
装置の製造方法を工程順に示した断面図である。

【図７】実施の形態１の半導体装置の製造方法を工程順
に示した断面図である。

【図８】実施の形態１の半導体装置の製造方法を工程順
に示した断面図である。

【図９】実施の形態１の半導体装置の製造方法を工程順
に示した断面図である。

【図１０】（ａ）〜（ｃ）は、本発明の他の一実施の形
態（実施の形態２）である半導体装置の製造方法を工程
順に示した断面図である。

【図１１】（ａ）〜（ｆ）は、本発明のさらに他の実施
の形態（実施の形態３）である半導体装置の製造方法の
一例を工程順に示した一部断面図である。

【図１２】（ａ）〜（ｄ）は、実施の形態３の半導体装
置の製造方法の他の例を工程順に示した一部断面図であ
る。

【図１３】（ａ）〜（ｃ）は、本発明のさらに他の実施
の形態（実施の形態４）である半導体装置の製造方法の
一例を工程順に示した一部断面図である。

【図１４】（ｄ）〜（ｆ）は、実施の形態４の半導体装
置の製造方法の一例を工程順に示した一部断面図であ
る。

【図１５】（ｇ）および（ｈ）は、実施の形態４の半導
体装置の製造方法の一例を工程順に示した一部断面図で
ある。

【図１６】（ａ）〜（ｄ）は、本発明の他の実施の形態
（実施の形態５）である半導体装置の製造方法の一例を
工程順に示した一部断面図である。

【図１７】（ａ）〜（ｄ）は、本発明のさらに他の実施
の形態（実施の形態６）である半導体装置の製造方法の
一例を工程順に示した一部断面図である。

【図１８】（ａ）〜（ｄ）は、本発明の課題を示す半導
体装置の一部断面図である。

【符号の説明】

１半導体基板２シリコン酸化膜３シリコン窒化膜４フォトレジスト膜５素子分離溝６、７シリコン酸化膜８シリコン窒化膜９素子分離構造１０ｎ型半導体領域１１ｐ型ウエル１２ｎ型ウエル１３酸化タンタル膜１４多結晶酸化タンタル膜１５シリコン酸化膜１６タングステン膜１７ゲート電極１８ｐ型半導体領域１９ｎ型半導体領域２０ｎ型半導体領域２１絶縁膜２２プラグ２３接続孔２４チタンシリサイド膜２５窒化チタン膜２６タングステン膜２７絶縁膜２８、３４、３６プラグ２９、３３、３５絶縁膜３０下部電極３１キャパシタ絶縁膜３２上部電極３０１半導体基板３０２シリコン酸化膜３０３シリコン窒化膜３０４素子分離溝３０５シリコン酸化膜３０６素子分離領域３０７ゲート絶縁膜３０８ゲート電極３０９肩部５０１、６０１半導体基板５０２、６０２シリコン窒化膜５０３非晶質酸化タンタル膜５０４、６０４シリコン酸窒化膜５０５多結晶酸化タンタル膜５０６ゲート電極６０３第１の非晶質酸化タンタル膜６０５ａ第１多結晶酸化タンタル膜６０５ｂ第２多結晶酸化タンタル膜６０６タングステン膜６０７フォトレジスト膜６０８ハードマスク６０９ゲート電極６１０サイドウォール７０３第１のｐウエル７０４第２のｐウエル７０５素子分離領域７０６第１ゲート絶縁膜７０７フォトレジスト膜７０８第２ゲート絶縁膜７０９非晶質酸化タンタル膜７１０多結晶酸化タンタル膜７１１タングステン膜７１２シリコン酸化膜７１３ゲート電極７１４サイドウォール８０５第１ゲート絶縁膜８０６シリコン窒化膜８０７第１非晶質酸化タンタル膜８０８第１多結晶酸化タンタル膜８０９シリコン酸窒化膜８１０第２多結晶酸化タンタル膜９０４第１ゲート絶縁膜９０５第１多結晶酸化タンタル膜９０６フォトレジスト膜９０７第２多結晶酸化タンタル膜９０８第２ゲート絶縁膜ＢＬビット線Ｍ１第１層配線Ｍ２第２層配線Ｍ３第３層配線Ｑｎｎチャネル型ＭＩＳＦＥＴＱｐｐチャネル型ＭＩＳＦＥＴＱｓ選択ＭＩＳＦＥＴ

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5F040 DA19 DB01 DB09 DC01 EC04 ED01 ED03 EF02 EJ02 EJ03 EJ04 EJ07 EK05 FA05 5F083 AD01 AD10 AD24 AD48 BS03 BS05 BS12 EP49 EP63 GA02 GA24 GA27 GA28 GA30 JA04 JA05 JA06 JA19 JA32 JA35 JA39 JA40 JA56 KA20 MA05 MA06 MA16 MA17 MA19 MA20 NA01 PR03 PR05 PR12 PR21 PR33 PR36 PR40 PR44 PR46 PR54 PR56 ZA07 ZA08

Claims

【特許請求の範囲】

【請求項１】半導体基板の主面に形成されたゲート絶
縁膜と、前記ゲート絶縁膜を介して前記主面上に形成さ
れたゲート電極と、前記ゲート電極の下方に位置する前
記半導体基板のチャネル領域と、前記チャネル領域を挟
んで形成された一対の半導体領域とを有するＭＩＳＦＥ
Ｔを含む半導体装置であって、前記ゲート絶縁膜は、前記主面側に位置する第１絶縁膜
と、前記第１絶縁膜およびゲート電極間に位置する第２
絶縁膜とを含み、前記第１絶縁膜が、シリコン酸化膜ま
たはシリコン酸窒化膜であり、前記第２絶縁膜が、多結
晶酸化タンタル膜であることを特徴とする半導体装置。
【請求項２】請求項１記載の半導体装置であって、前記第２絶縁膜が、２層以上の複数層で構成される多結
晶酸化タンタル膜であることを特徴とする半導体装置。
【請求項３】請求項２記載の半導体装置であって、前記第２絶縁膜は、前記第１絶縁膜側に位置する下層膜
と、前記ゲート電極側に位置する上層膜とからなり、前記下層膜の膜厚が前記上層膜の膜厚よりも薄い第１の
構成、または、前記下層膜の誘電率が前記上層膜の誘電
率よりも低い第２の構成、の何れかの構成を有することを特徴とする半導体装置。
【請求項４】請求項１〜３の何れか一項に記載の半導
体装置であって、前記ゲート電極は、金属または金属化合物であることを
特徴とする半導体装置。
【請求項５】第１実効膜厚の第１ゲート絶縁膜を有す
る第１ＭＩＳＦＥＴと、前記第１実効膜厚よりも薄い第
２実効膜厚の第２ゲート絶縁膜を有する第２ＭＩＳＦＥ
Ｔとを同一の半導体基板の主面に有する半導体装置であ
って、前記第１および第２ゲート絶縁膜は、前記主面側に位置
する第１絶縁膜と前記第１絶縁膜およびゲート電極間に
位置する第２絶縁膜とを各々含み、前記第１絶縁膜がシ
リコン酸化膜またはシリコン酸窒化膜であり、前記第２
絶縁膜が多結晶酸化タンタル膜であることを特徴とする
半導体装置。
【請求項６】請求項５記載の半導体装置であって、前記第１ゲート絶縁膜の第１絶縁膜が前記第２ゲート絶
縁膜の第１絶縁膜よりも厚く、前記第１ゲート絶縁膜の
第２絶縁膜と前記第２ゲート絶縁膜の第２絶縁膜とが同
一の膜厚を有する第１の構成、前記第１ゲート絶縁膜の第１絶縁膜の誘電率が前記第２
ゲート絶縁膜の第１絶縁膜の誘電率よりも低く、前記第
１ゲート絶縁膜の第２絶縁膜と前記第２ゲート絶縁膜の
第２絶縁膜とが同一の膜厚を有する第２の構成、の何れかの構成を有することを特徴とする半導体装置。
【請求項７】請求項５または６記載の半導体装置であ
って、前記第１ゲート絶縁膜の第２絶縁膜が（Ｎ＋１）層で構
成され、前記第２ゲート絶縁膜の第２絶縁膜がＮ層（但
し、Ｎは１以上の整数である。）で構成されていること
を特徴とする半導体装置。
【請求項８】請求項５〜７の何れか一項に記載の半導
体装置であって、前記第１ＭＩＳＦＥＴはＤＲＡＭのメモリセル選択用の
ＭＩＳＦＥＴであり、前記第２ＭＩＳＦＥＴは前記メモ
リセルの周辺に配置される周辺回路のＭＩＳＦＥＴまた
は論理回路を構成するＭＩＳＦＥＴであることを特徴と
する半導体装置。
【請求項９】（ａ）半導体基板の主面に非晶質酸化タ
ンタル膜を形成する工程、（ｂ）前記非晶質酸化タンタル膜に酸化性雰囲気におけ
る熱処理を施して、前記非晶質酸化タンタル膜を多結晶
酸化タンタル膜に転換し、前記半導体基板の主面と、前
記多結晶酸化タンタル膜との界面にシリコン酸化膜を形
成する工程、（ｃ）前記半導体基板上に金属膜または金属化合物膜を
形成する工程、（ｄ）前記金属膜または金属化合物膜をパターニングし
てゲート電極を形成する工程、を含むことを特徴とする半導体装置の製造方法。
【請求項１０】（ａ）半導体基板の主面にシリコン窒
化膜またはシリコン酸化膜を形成する工程、（ｂ）前記シリコン窒化膜またはシリコン酸化膜上に非
晶質酸化タンタル膜を形成する工程、（ｃ）前記非晶質酸化タンタル膜に酸化性雰囲気におけ
る熱処理を施して、前記非晶質酸化タンタル膜を多結晶
酸化タンタル膜に転換する工程、（ｄ）前記半導体基板上に金属膜または金属化合物膜を
形成する工程、（ｅ）前記金属膜または金属化合物膜をパターニングし
てゲート電極を形成する工程、を含むことを特徴とする半導体装置の製造方法。
【請求項１１】（ａ）半導体基板の主面の第１領域お
よび第２領域にシリコン窒化膜またはシリコン酸化膜か
らなる第１絶縁膜を形成する工程、（ｂ）前記第２領域の前記第１絶縁膜を除去する工程、（ｃ）前記第２領域にシリコン窒化膜またはシリコン酸
化膜からなる第２絶縁膜を形成する工程、（ｄ）前記第１および第２絶縁膜上に非晶質酸化タンタ
ル膜を形成する工程、（ｅ）前記非晶質酸化タンタル膜に酸化性雰囲気におけ
る熱処理を施して、前記非晶質酸化タンタル膜を多結晶
酸化タンタル膜に転換する工程、（ｆ）前記半導体基板上に金属膜または金属化合物膜を
形成する工程、（ｇ）前記金属膜または金属化合物膜をパターニングし
て、前記第１領域に第１ＭＩＳＦＥＴのゲート電極を形
成し、前記第２領域に第２ＭＩＳＦＥＴのゲート電極を
形成する工程、を含むことを特徴とする半導体装置の製造方法。
【請求項１２】（ａ）半導体基板の主面の第１領域お
よび第２領域にシリコン窒化膜またはシリコン酸化膜か
らなる第１絶縁膜を形成する工程、（ｂ）前記半導体基板上に非晶質酸化タンタル膜を形成
し、前記非晶質酸化タンタル膜に酸化性雰囲気における
熱処理を施して第１多結晶酸化タンタル膜を形成する工
程、（ｃ）前記第２領域の前記第１絶縁膜および第１多結晶
酸化タンタル膜を除去する工程、（ｄ）前記第２領域にシリコン窒化膜またはシリコン酸
化膜からなる第２絶縁膜を形成する工程、（ｅ）前記半導体基板上に非晶質酸化タンタル膜を形成
し、前記非晶質酸化タンタル膜に酸化性雰囲気における
熱処理を施して、第２多結晶酸化タンタル膜を形成する
工程、（ｆ）前記半導体基板上に金属膜または金属化合物膜を
形成する工程、（ｇ）前記金属膜または金属化合物膜をパターニングし
て、前記第１領域に第１ＭＩＳＦＥＴのゲート電極を形
成し、前記第２領域に第２ＭＩＳＦＥＴのゲート電極を
形成する工程、を含むことを特徴とする半導体装置の製造方法。
【請求項１３】請求項９〜１２の何れか一項に記載の
半導体装置の製造方法であって、さらに、前記多結晶酸化タンタル膜または第２多結晶酸化タンタ
ル膜上に、第３の多結晶酸化タンタル膜を形成する工程
を含み、前記金属膜または金属化合物膜を前記第３の多
結晶酸化タンタル膜上に形成することを特徴とする半導
体装置の製造方法。
【請求項１４】請求項１３記載の半導体装置の製造方
法であって、前記第３の多結晶酸化タンタル膜を形成するための熱処
理は、前記多結晶酸化タンタル膜または第２多結晶酸化
タンタル膜を形成するための熱処理よりも低温度または
短時間で行われることを特徴とする半導体装置の製造方
法。