JP2001250792A

JP2001250792A - 半導体集積回路装置の製造方法

Info

Publication number: JP2001250792A
Application number: JP2000060827A
Authority: JP
Inventors: Kentaro Yamada; 健太郎山田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2000-03-06
Filing date: 2000-03-06
Publication date: 2001-09-14

Abstract

(57)【要約】【課題】タングステン等の高融点金属配線を有する半
導体集積回路装置において、当該配線とシリコン基板と
の間に良好なコンタクト特性を得ることができる半導体
集積回路装置の製造方法を提供する。【解決手段】半導体基板１の所望の領域を露出させた
接続孔２２内にチタン膜１０１を形成し、この領域に熱
処理によりチタンシリサイド膜１０２を形成した後に、
ＴｉＮ膜（バリアメタル膜）１０４を形成し、高融点金
属１０５を接続孔内に充填する。また、チタン膜１０１
をＴｉＮｘ（Ｘ＜１）膜とする。このチタンシリサイド
膜１０２の形成工程を、窒素雰囲気下で行う。また、Ｔ
ｉＮ膜（バリアメタル膜）１０４を形成する前に、Ｔｉ
Ｎｘ膜の表面を窒化１０３する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、微細なＭＩＳＦＥＴ(Metal
Insulator Semiconductor Field Effect Transistor)
の製造技術に関し、特に、タングステン（Ｗ）等の高融
点金属配線を有する半導体集積回路装置の製造方法に適
用して有効な技術に関するものである。

【０００２】

【従来の技術】従来、シリコンウエハに形成されるＬＳ
Ｉのメタル配線材料には、電気抵抗が低く、酸化シリコ
ン膜との密着性が良いアルミニウム（Ａｌ）が使用され
ていた。

【０００３】しかし、Ａｌは、エレクトロマイグレーシ
ョン（Electro-Migration;ＥＭ）耐性が低く、ＬＳＩの
高集積化に伴って配線幅が微細になると配線寿命の低下
が深刻な問題となる。

【０００４】そこで、最近ではＥＭ耐性の高いＷが、配
線材料として広く使用されるようになってきている。

【０００５】

【発明が解決しようとする課題】本発明者は、Ｗ配線を
有するＬＳＩにおいて、半導体基板上の絶縁膜中に形成
された接続孔を通じてＷ配線と半導体基板とを電気的に
接続した場合に生じる問題点について検討した。その概
要は、次の通りである。

【０００６】ＭＩＳＦＥＴの微細化に伴って、トランジ
スタのソース・ドレインを構成する不純物拡散層の抵抗
上昇が顕在化している。そこで、ソース・ドレインコン
タクト部において、金属シリサイドを形成し、低抵抗化
を図ることが考えられる。

【０００７】しかしながら、半導体基板の接続孔上にＷ
配線を形成した場合、シリコン基板とＷ配線とが接触す
る箇所において、Ｗとシリコン（Ｓｉ）が反応して形成
されるタングステンシリサイド層は、基板に及ぼすスト
レスが大きく、抵抗値も大きい。

【０００８】これに対し、チタンシリサイド（ＴｉＳｉ
₂）は、基板に対するストレスや、抵抗値が小さいた
め、チタン（Ｔｉ）膜は、Ｗ膜の下層に設ける膜として
好適である。

【０００９】ところが、このＴｉ膜は、Ｗ膜を形成する
際のソースガスであるフッ化タングステン（ＷＦ₆）と
反応し、所望な反応層を形成することができない。そこ
で、Ｔｉ膜とＷ膜との間に、これらの膜に対する密着性
が良好で、ＷＦ₆とは、反応しないバリア層を設けるこ
とが考えられる。このようなバリア層にはチタンナイト
ライド（ＴｉＮ）が好適である。

【００１０】このようなＷ膜、ＴｉＮ膜およびＴｉ膜の
３層構造膜を形成するには、まず、半導体基板上の絶縁
膜を選択的に除去することによって接続孔を形成し、絶
縁膜上および接続孔内部にスパッタ法でＴｉ膜およびＴ
ｉＮ膜を順次形成する。次いで、熱処理を行い、半導体
基板とＴｉ膜の接触面においてＳｉとＴｉを反応させる
ことによりＴｉＳｉ₂を形成する（シリサイド化）。そ
の後、ＴｉＮ膜上にＣＶＤ法によりＷ膜を堆積し、所望
の形状にＷ膜、ＴｉＮ膜およびＴｉ膜をパターニングす
る。

【００１１】しかしながら、本発明者が前述の製造方法
を検討したところ、ＴｉＮ膜に色むらやふくれ状の異物
が確認された。さらに、この色むらやふくれが生じた箇
所においては、コンタクト抵抗が大きくなるという問題
が生じていることが確認された。

【００１２】そこで、本発明者が、この色むらやふくれ
の発生原因について検討した結果、Ｔｉ膜およびＴｉＮ
膜を形成した後における、シリサイド化のための熱処理
工程が、関係しているとが判明した。

【００１３】すなわち、図１０に示すように、シリコン
基板１上にＴｉ膜２０１およびＴｉＮ膜２０２が積層さ
れた状態（図１０（ａ））で、熱処理が行われると、Ｔ
ｉ膜２０１中のＴｉと、ＴｉＮ膜２０２中のＮとが積層
膜中を移動し、シリコン基板１の表面とＴｉ膜２０１と
の接触部に析出することにより（図１０（ｂ））、当該
接触部で行われるシリサイド化反応（ＴｉＳｉ₂の形
成）に影響を与える。また、ＴｉＮ膜２０２表面にＴｉ
もしくはＴｉＮｘ（Ｘ＜１）が析出し、これらの析出部
上に、バリア性を向上させるべく、さらに、ＣＶＤ(Che
mical Vapor Deposition)法によりＴｉＮ膜（図示せ
ず）を形成すると、色むらやふくれのある膜が成長して
しまう。

【００１４】本発明の目的は、Ｗ等の高融点金属配線を
有する半導体集積回路装置において、当該配線とシリコ
ン基板（又はシリコン配線）との間に良好なコンタクト
特性を得ることができる半導体集積回路装置の製造方法
を提供することにある。

【００１５】本発明の前記目的と新規な特徴は、本明細
書の記述および添付図面から明らかになるであろう。

【００１６】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１７】（１）本発明の半導体集積回路装置の製造
方法は、（ａ）単結晶シリコンからなる半導体基板上に
絶縁膜を形成する工程と、（ｂ）前記絶縁膜をエッチン
グすることにより前記半導体基板の所望の領域を露出さ
せ、接続孔を形成する工程と、（ｃ）前記半導体基板の
所望の領域上にチタン膜を形成する工程と、（ｄ）前記
半導体基板を熱処理することにより前記半導体基板の所
望の領域にチタンシリサイド膜を形成する工程と、
（ｅ）前記半導体基板上の所望の領域上および前記接続
孔の側壁にバリアメタル膜を形成する工程と、（ｆ）前
記バリアメタル膜上に高融点金属膜を形成することによ
り、前記接続孔内部に前記高融点金属膜を充填する工程
と、を有する。

【００１８】上記した手段によれば、半導体基板を熱処
理することにより前記半導体基板の所望の領域にチタン
シリサイド膜を形成した後に、前記半導体基板上の所望
の領域上および前記接続孔の側壁にバリアメタル膜を形
成するので、バリアメタル膜上に形成される高融点金属
膜と半導体基板との間に、良好なコンタクト特性を得る
ことができる。

【００１９】なお、上述の発明及び後述する「発明の実
施の形態」の欄を考慮すれば、本発明の課題を解決する
ために次のような手段も考え得る。

【００２０】（２）本発明の半導体集積回路装置の製造
方法は、（ａ）単結晶シリコンからなる半導体基板上に
絶縁膜を形成する工程と、（ｂ）前記絶縁膜をエッチン
グすることにより前記半導体基板の所望の領域を露出さ
せ、接続孔を形成する工程と、（ｃ）前記半導体基板の
所望の領域上にチタンナイトライド（ＴｉＮｘ、Ｘ＜
１）膜を形成する工程と、（ｄ）前記半導体基板を熱処
理することにより前記半導体基板の所望の領域にチタン
シリサイド膜を形成する工程と、（ｅ）前記半導体基板
上の所望の領域上および前記接続孔の側壁にバリアメタ
ル膜を形成する工程と、（ｆ）前記バリアメタル膜上に
高融点金属膜を形成することにより、前記接続孔内部に
前記高融点金属膜を充填する工程と、を有する。

【００２１】（３）本発明の半導体集積回路装置の製造
方法は、（ａ）単結晶シリコンからなる半導体基板上に
絶縁膜を形成する工程と、（ｂ）前記絶縁膜をエッチン
グすることにより前記半導体基板の所望の領域を露出さ
せ、接続孔を形成する工程と、（ｃ）前記半導体基板の
所望の領域上にチタンナイトライド（ＴｉＮｘ、Ｘ＜
１）膜を形成する工程と、（ｄ）前記半導体基板を窒素
雰囲気下で熱処理することにより、前記半導体基板の所
望の領域にチタンシリサイド膜を形成する工程と、
（ｅ）前記半導体基板上の所望の領域上および前記接続
孔の側壁にバリアメタル膜を形成する工程と、（ｆ）前
記バリアメタル膜上に高融点金属膜を形成することによ
り、前記接続孔内部に前記高融点金属膜を充填する工程
と、を有する。

【００２２】（４）本発明の半導体集積回路装置の製造
方法は、（ａ）単結晶シリコンからなる半導体基板上に
絶縁膜を形成する工程と、（ｂ）前記絶縁膜をエッチン
グすることにより前記半導体基板の所望の領域を露出さ
せ、接続孔を形成する工程と、（ｃ）前記半導体基板の
所望の領域上および前記接続孔側壁に第１のチタンナイ
トライド（ＴｉＮｘ、Ｘ＜１）膜を形成する工程と、
（ｄ）前記半導体基板を熱処理することにより前記半導
体基板の所望の領域にチタンシリサイド膜を形成する工
程と、（ｅ）前記第１のチタンナイトライド膜表面を窒
化することにより、前記第１のチタンナイトライド膜の
表面に、第２のチタンナイトライド膜（ＴｉＮ）を形成
する工程と、（ｆ）前記第２のチタンナイトライド膜上
にバリアメタル膜を形成する工程と、（ｇ）前記バリア
メタル膜上に高融点金属膜を形成することにより、前記
接続孔内部に前記高融点金属膜を充填する工程と、を有
する。

【００２３】（５）本発明の半導体集積回路装置の製造
方法は、周辺回路形成領域およびメモリセル形成領域を
有し、メモリセル形成領域には転送用ＭＩＳＦＥＴおよ
び容量絶縁膜が形成される半導体集積回路装置の製造方
法であって、（ａ）単結晶シリコンからなる半導体基板
上の前記メモリセル形成領域に前記転送用ＭＩＳＦＥＴ
を形成する工程と、（ｂ）単結晶シリコンからなる半導
体基板上の前記周辺回路形成領域に絶縁膜を形成する工
程と、（ｃ）前記絶縁膜をエッチングすることにより前
記半導体基板の所望の領域を露出させ、接続孔を形成す
る工程と、（ｄ）前記半導体基板の所望の領域上および
前記接続孔側壁に第１のチタンナイトライド（ＴｉＮ
ｘ、Ｘ＜１）膜を形成する工程と、（ｅ）前記半導体基
板を熱処理することにより前記半導体基板の所望の領域
にチタンシリサイド膜を形成する工程と、（ｆ）前記第
１のチタンナイトライド膜表面を窒化することにより、
前記第１のチタンナイトライド膜の表面に、第２のチタ
ンナイトライド膜（ＴｉＮ）を形成する工程と、（ｇ）
前記第２のチタンナイトライド膜上にバリアメタル膜を
形成する工程と、（ｈ）前記バリアメタル膜上に高融点
金属膜を形成することにより、前記接続孔内部に前記高
融点金属膜を充填する工程と、（ｉ）前記（ｈ）工程の
後、前記転送用ＭＩＳＦＥＴの上部に、前記容量素子を
構成する容量絶縁膜を形成する工程と、（ｊ）前記容量
絶縁膜を熱処理する工程と、を有する。

【００２４】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。

【００２５】本発明の半導体集積回路の製造方法を図１
〜図９を用いて順次説明する。なお、図２から図９にお
いて、基板の断面図のうち左側部分はＤＲＡＭのメモリ
セルが形成される領域（メモリセルアレイ）を示し、右
側部分は周辺回路領域を示している。

【００２６】まず、図２に示すように、例えば１〜１０
Ωcm程度の比抵抗を有するｐ型の単結晶シリコンからな
る半導体基板（以下、単に基板という）１上の素子形成
領域に形成された窒化シリコン膜（図示せず）をマスク
にドライエッチングすることにより、基板１中に深さ３
５０nm程度の素子分離溝２を形成する。

【００２７】その後、基板１を約１０００℃で熱酸化す
ることによって、溝の内壁に膜厚１０nm程度の薄い酸化
シリコン膜６を形成する。この酸化シリコン膜６は、溝
の内壁に生じたドライエッチングのダメージを除去する
と共に、後述する溝の内部のシリコン酸化膜７と基板１
との界面に生じるストレスを緩和するために形成する。

【００２８】次に、溝２の内部に酸化シリコン膜７を形
成する。この酸化シリコン膜７は、溝内部を含むシリコ
ン酸化膜６上に形成された後、その表面が化学的および
機械的に研磨（ＣＭＰ法、Chemical Mechanical Polish
ing）されることにより、素子分離溝２の内部に残存す
る。

【００２９】この後、基板１にホウ素等のｐ型不純物お
よびリン等のｎ型不純物をそれぞれイオン打ち込みした
後、約１０００℃の熱処理で拡散させることによって、
基板１のメモリセル形成領域には、ｐ型ウエル３および
ｎ型ウエル５を形成し、周辺回路領域の基板１には、ｐ
型ウエル３およびｎ型ウエル４を形成する。

【００３０】次に、図３に示すように、基板１の表面を
ウェット洗浄した後、約８００℃の熱酸化でｐ型ウエル
３およびｎ型ウエル４のそれぞれの表面に膜厚６nm程度
の清浄なゲート酸化膜８を形成する。

【００３１】さらに、ゲート酸化膜８の上にリンをドー
プした膜厚１００nm程度の低抵抗多結晶シリコン膜９ａ
をＣＶＤ法で堆積し、続いて、その上部にスパッタリン
グ法で膜厚５nm程度のＷＮ膜９ｂと膜厚５０nm程度のＷ
膜９ｃとを堆積する。さらに、その上部にＣＶＤ法で膜
厚１００nm程度の酸化シリコン膜１０ａを堆積する。こ
の酸化シリコン膜１０ａは、熱処理時におけるＷ膜９ｃ
の表面保護と、次の工程で酸化シリコン膜１０ａの上部
に堆積する窒化シリコン膜（１０ｂ）と下層のＷ膜９ｃ
との界面の応力緩和を目的として形成する。その後、こ
の酸化シリコン膜１０ａ上部にＣＶＤ法で膜厚１００nm
程度の窒化シリコン膜１０ｂを堆積した後、フォトレジ
スト膜（図示せず）をマスクにして窒化シリコン膜１０
ｂをドライエッチングする。

【００３２】この窒化シリコン膜１０ｂをマスクにして
酸化シリコン膜１０ａ、Ｗ膜９ｃ、ＷＮ膜９ｂおよび多
結晶シリコン膜９ａをドライエッチングすることによ
り、メモリセルアレイおよび周辺回路領域に多結晶シリ
コン膜９ａ、ＷＮ膜９ｂおよびＷ膜９ｃからなるゲート
電極９を形成する。このゲート電極９の上部の酸化シリ
コン膜１０ａおよび窒化シリコン膜１０ｂは、キャップ
絶縁膜１０を構成する。なお、メモリセル形成領域に
も、同様にゲート電極９が形成され、これは、ワード線
ＷＬとして機能する。

【００３３】次に、図４に示すように、ｐ型ウエル３上
のゲート電極９の両側には、リンもしくはヒ素等のｎ型
不純物をイオン打ち込みすることによって、ｎ^-型半導
体領域１１を薄く形成し、また、ｎ型ウエル４上のゲー
ト電極９の両側には、ホウ素等のｐ型不純物をイオン打
ち込みすることによって、ｐ^-型半導体領域１２を薄く
形成する。さらに、基板１上にＣＶＤ法で膜厚５０nm程
度の窒化シリコン膜１３を堆積した後、周辺回路領域の
窒化シリコン膜１３のみを異方的にエッチングすること
によって、周辺回路領域のゲート電極９の側壁にサイド
ウォールスペーサ１３ａを形成する。次に、周辺回路領
域のｐ型ウエル３には、ｎ型不純物をイオン打ち込みす
ることによって、ｎ型ウエル４には、ｐ型不純物をイオ
ン打ち込みすることによってｎ⁺もしくはＰ⁺型半導体領
域（ソース、ドレイン）１４、１５を形成する。ここま
での工程で、周辺回路領域にＬＤＤ(Lightly Doped Dra
in)構造のソース、ドレインを備えたｎチャネル型ＭＩ
ＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが形
成される。

【００３４】次に、ゲート電極９の上部にＳＯＧ膜１６
を形成する。このＳＯＧ膜１６は、化学的および機械的
研磨（ＣＭＰ法）によって、その表面が平坦化される。

【００３５】次に、図５に示すように、フォトレジスト
膜（図示せず）をマスクにしてメモリセル形成領域のＳ
ＯＧ膜１６およびその下層の窒化シリコン膜１３をドラ
イエッチングすることによって、シリコン基板１のｎ^-
型半導体領域１１を露出させ、コンタクトホール１８、
１９を形成する。

【００３６】さらに、前述のシリコン基板１の露出部
に、ｎ型不純物をイオン打ち込みすることによって、ｎ
⁺型半導体領域１７（ソース、ドレイン）を形成する。
ここまでの工程で、メモリセル形成領域にｎチャネル型
で構成されるメモリセル選択用ＭＩＳＦＥＴＱｓ（転送
用ＭＩＳＦＥＴ）が形成される。

【００３７】次に、コンタクトホール１８、１９の内部
にプラグ２０を形成する。このプラグ２０は、コンタク
トホール１８、１９の内部を含むＳＯＧ膜１６の上部に
リンなどのｎ型不純物をドープした低抵抗多結晶シリコ
ン膜をＣＶＤ法で堆積し、続いてこの多結晶シリコン膜
を、エッチバックまたはＣＭＰ法で研磨してコンタクト
ホール１８、１９の内部のみに残すことによって形成す
る。

【００３８】次に、図６に示すように、ＳＯＧ膜１６の
上部にＣＶＤ法で膜厚２０nm程度の酸化シリコン膜２１
を堆積した後、フォトレジスト膜（図示せず）をマスク
に、周辺回路領域の酸化シリコン膜２１およびその下層
のＳＯＧ膜１６をドライエッチングすることによって、
ｎチャネル型ＭＩＳＦＥＴＱｎのソース、ドレイン（ｎ
⁺型半導体領域１４）の上部にコンタクトホール２２を
形成する。また、同様に、ｐチャネル型ＭＩＳＦＥＴＱ
ｐのソース、ドレイン（ｐ⁺型半導体領域１５）の上部
にコンタクトホール２３を形成する。なお、メモリセル
形成領域においては、後述するビット線ＢＬとのコンタ
クトをとるため、コンタクトホール１８上の酸化シリコ
ン膜２１およびコンタクトホール１８内部に埋め込まれ
たプラグ２０の上部がエッチングにより除去される。

【００３９】この後、このコンタクトホール２２、２３
内に、Ｔｉ膜、ＴｉＮ膜およびＷ膜を順次形成するが、
理解を容易にするため、コンタクトホール２２部を拡大
した説明図を参照しながら説明する。

【００４０】図１は、図６に示すコンタクトホール２２
近傍（領域Ａ）の拡大図である。なお、説明を容易にす
るため、図１記載の断面図の縦横の比率は、図６のそれ
と異なるよう記載してある。

【００４１】コンタクトホール２２形成後、図１（ａ）
に示すように、スパッタ法によりＴｉ膜１０１が、ＳＯ
Ｇ膜１６および酸化シリコン膜２１（絶縁膜）上に堆積
され、熱処理することによって、Ｔｉ膜１０１とシリコ
ン基板１中のｎ⁺型半導体領域１４との接触部において
シリサイド化反応が進行し、チタンシリサイドＴｉＳｉ
₂膜１０２が形成される（図１（ｂ））。この熱処理
は、６５０℃、６０秒間の急速短時間アニール（Rapid
Thermal Anneal;ＲＴＡ）で行われる。窒素雰囲気で処
理を行うのは、本工程においては、Ｔｉ膜１０１が露出
した状態で処理が行われるため、Ｔｉ膜１０１の表面の
酸化を防止するためである。従って、このアニールは、
Ｔｉ膜１０１の表面酸化を防ぐため、スパッタ法による
堆積と同じ装置内で行うことが望ましい。

【００４２】次に、図１（ｂ）に示すように、窒素もし
くはアンモニア等の窒素を含んだ非酸化性ガス雰囲気中
で、雰囲気中で、６５０℃で、６０秒間熱処理を行い、
Ｔｉ膜１０１の表面を窒化することにより、Ｔｉ膜１０
１の表面にＴｉＮ層１０３（第２のチタンナイトライド
膜）を形成する。このＴｉＮ層１０３は、この上部に形
成されるＣＶＤ-ＴｉＮ膜１０４と、その下部のＴｉ膜
１０１との間の接着層としての役割を果たす。なお、こ
の窒化工程と前記アニール工程は、前述の処理条件を適
宜変更することにより、一工程とすることも考えられ
る。

【００４３】次に、ＣＶＤ法によりＣＶＤ-ＴｉＮ膜１
０４（バリアメタル膜）を堆積する。このＣＶＤ-Ｔｉ
Ｎ膜１０４は、当該膜上に形成されるＷ膜の原料ガスで
あるＷＦ₆とＴｉ膜１０１とが反応することを防止する
バリア層としての役割を果たす。

【００４４】なお、前述のＴｉＮ膜１０３を接着層兼バ
リア層としてもよいが、ＣＶＤ法においては、ＴｉＮ膜
１０４を、コンタクトホール内にカバレッジ良く堆積す
ることができるので、ＴｉＮ膜１０３上にＣＶＤ-Ｔｉ
Ｎ膜１０４を形成することにより、バリア性をさらに向
上させることができる。

【００４５】また、Ｔｉ膜１０１の表面を窒化すること
により形成されるＴｉＮ膜１０３を用いず、ＣＶＤ-Ｔ
ｉＮ膜１０４を接着層兼バリア層としてもよいが、Ｔｉ
膜１０１上に、このＣＶＤ-ＴｉＮ膜１０４を直接形成
すると、種類の異なる膜が接することとなる。これに対
し、Ｔｉ膜１０１の表面を窒化し、ＴｉＮ膜１０３とし
た後、ＣＶＤ-ＴｉＮ膜１０４を堆積した場合には、膜
質が同質となり、格子定数が合うこととなるため、熱履
歴がかかった場合において、はがれが生じにくくなり、
密着性が向上する。

【００４６】次に、図１（ｃ）に示すように、ＣＶＤ−
Ｔｉ膜１０４上に、ＣＶＤ法によりＷ膜（高融点金属
膜）１０５を形成する。次に、このＷ膜１０５を、第一
層配線として所望の形状にパターングする。もしくは、
Ｗ膜１０５、ＴｉＮ膜１０４、１０３およびＴｉ膜１０
１を、酸化シリコン膜２１の表面が露出するまでエッチ
バックあるいはＣＭＰ法により研磨することにより、コ
ンタクトホール内の埋め込みプラグとし、さらに、酸化
シリコン膜２１上に高融点金属層を形成し、所望の形状
にパターニングすることにより第１層配線を形成するこ
ともできる。

【００４７】また、本工程においては、シリサイド形成
のための膜を、Ｔｉ膜１０１としたが、ＴｉにＮ元素を
含有させた、即ち、Ｔｉ元素とＮ元素が１：１の割合で
化合したものではなく、化学量論的にＮ元素の含有量が
少ないＴｉＮｘ（Ｘ＜１）（チタンナイトライド膜もし
くは第１のチタンナイトライド膜）を使用することも可
能である。この場合、含有されているＮ元素が、シリコ
ン基板にドープされているリンやボロンなどの吸い上げ
を防止する役割を果たす。すなわち、Ｎ元素の存在によ
り、シリコン基板中の不純物が、Ｔｉ膜内へ拡散するこ
とが防止でき、基板の不純物濃度の低下（基板の高抵抗
化）を防止することができる。

【００４８】このように、本発明においては、スパッタ
法によりＴｉ膜１０１（もしくはＴｉＮｘ膜、Ｘ＜１）
を堆積し、窒素雰囲気中で、熱処理によるシリサイド化
を行った後に、Ｔｉ膜１０１の表面を窒化することによ
り、Ｔｉ膜１０１の表面にＴｉＮ層１０３を形成し、さ
らに、ＣＶＤ法によりＴｉＮ膜１０４を堆積することと
したため、Ｔｉ膜１０１上にＴｉＮ膜１０４が積層され
た状態で、シリサイド化のための熱処理が行われること
がない。従って、図１０を用いて詳細に検討したＴｉ膜
１０１中のＴｉと、ＴｉＮ膜１０４中のＮとが積層膜中
を移動し、これら若しくはこれらの反応物が、シリコン
基板表面とＴｉ膜との接触部に析出する現象を防止で
き、ＴｉＮ膜１０４に生じる色むらやふくれを防止する
ことができる。

【００４９】その結果、ＴｉＮ膜１０４上に形成される
Ｗ配線１０５とシリコン基板１との間に良好なコンタク
ト特性を得ることができる。

【００５０】さらに、ＤＲＡＭのメモリセル形成領域に
おいては、後述するように、情報蓄積用容量素子の容量
絶縁膜として使用される酸化タンタル(Ｔａ₂Ｏ₅)膜（容
量絶縁膜）に対し、酸素雰囲気中、約８００℃、３分の
熱処理を施す。これは、酸化タンタル(Ｔａ₂Ｏ₅)膜を、
結晶化すると共に、膜に酸素を供給することによって欠
陥を修復するために行われる。このような８００℃近く
の熱処理工程のある製品においては、前述のＴｉＮ膜
に、図１０を用いて説明したふくれ等の不具合が生じて
いる場合には、かかる熱処理によっても、コンタクト特
性がさらに悪化し得る。

【００５１】しかしながら、本発明のように、スパッタ
法によりＴｉ膜１０１を堆積し、熱処理によるシリサイ
ド化を行った後に、ＣＶＤ法によりＴｉＮ膜１０４を堆
積することとすれば、ＴｉＮ膜に生じる色むらやふくれ
を防止することができるため、この後に８００℃近くの
熱処理工程があっても、良好なコンタクト特性を得るこ
とができる。

【００５２】以下、図７から図９を参照して、ＤＲＡＭ
のメモリセル形成領域に、情報蓄積用容量素子を形成す
るまでの工程について説明する。図７は、コンタクトホ
ール２２、２３内に、図１を用いて説明したＴｉ膜１０
１、ＣＶＤ-ＴｉＮ膜１０４およびＷ膜１０５が形成さ
れた状態を示す。このＴｉ膜１０１は、前述した窒素元
素を微量に含有するＴｉ膜（ＴｉＮｘ、Ｘ＜１）でもよ
い。このＴｉ膜１０１の表面は、窒化されて、ＴｉＮ膜
が形成されている（図示せず）。また、Ｔｉ膜１０１と
シリコン基板１中のｎ⁺もしくはｐ⁺型半導体領域（ソー
ス、ドレイン）１４、１５との接触部は、シリサイド化
され、ＴｉＳｉ₂膜１０２が形成されている。また、Ｗ
膜１０５は、コンタクトホール２２、２３内に埋め込み
プラグ状に形成されている。

【００５３】また、メモリセル形成領域においては、前
述のごとく、コンタクトホール１８内のプラグ２０の上
部にスルーホール２５が形成され、このスルーホール２
５内部には、図１を用いて説明した場合と同様に、Ｔｉ
膜１０１、ＣＶＤ-ＴｉＮ膜１０４およびＷ膜１０５が
形成されている。このＴｉ膜１０１の表面は、窒化され
て、ＴｉＮ膜が形成されている（図示せず）。また、Ｔ
ｉ膜１０１とプラグ２０を構成する多結晶ポリシリコン
との接触部はシリサイド化され、ＴｉＳｉ₂膜１０２が
形成されている。また、ＣＶＤ-ＴｉＮ膜１０４上に
は、Ｗ膜１０５が形成され、スルーホール２５内に埋め
込みプラグ状に形成されている。このプラグは、ビット
線ＢＬとのコンタクトをとるためのものである。このよ
うに、本発明の製造方法においては、シリコン基板のみ
ならず、多結晶シリコンから成るプラグ２０とビット線
ＢＬとの間においても良好なコンタクトを得ることがで
きる。

【００５４】次に、図８に示すように、メモリセル形成
領域のＷ膜１０５上には、ビット線ＢＬを形成し、ま
た、周辺回路領域の酸化シリコン膜２１の上部には、コ
ンタクトホール２２、２３に埋め込まれたＷ膜１０５上
まで延在する第１層目の配線３０〜３３を形成する。ビ
ット線ＢＬおよび第１層目の配線３０〜３３は、例えば
酸化シリコン膜２１の上部にスパッタリング法で膜厚１
００nm程度のＷ膜を堆積した後、所望の形状にパターニ
ングすることによって形成する。このとき、ビット線Ｂ
Ｌおよび配線３０〜３３の下層のＳＯＧ膜１６が平坦化
されているので、ビット線ＢＬおよび配線３０〜３３を
高い寸法精度でパターニングすることができる。

【００５５】さらに、ビット線ＢＬおよび第１層目の配
線３０〜３３の上部に膜厚３００nm程度のＳＯＧ膜３４
を形成する。なお、ビット線ＢＬおよび配線３０〜３３
の段差に起因してＳＯＧ膜３４の表面に段差が生じる場
合は、ＳＯＧ膜３４を化学的および機械的に研磨（ＣＭ
Ｐ法）することによってその表面を平坦化する。

【００５６】次に、ＳＯＧ膜３４およびその下層の酸化
シリコン膜２１をドライエッチングすることによって、
コンタクトホール１９内のプラグ２０の上部にスルーホ
ール３８を形成し、その内部にプラグ３９を形成する。
プラグ３９は、スルーホール３８の内部を含むＳＯＧ膜
３４の上部にｎ型不純物をドープした低抵抗多結晶シリ
コン膜をＣＶＤ法で堆積した後、この多結晶シリコン膜
をエッチバックすることによって形成する。

【００５７】次に、図９に示すように、ＳＯＧ膜３４の
上部にＣＶＤ法で膜厚１００nm程度の窒化シリコン膜４
０を堆積し、続いて窒化シリコン膜４０の上部にＣＶＤ
法で酸化シリコン膜４１を堆積し、プラグ３９の上部の
酸化シリコン膜４０および窒化シリコン膜４１を、プラ
グ３９の表面が露出するまでドライエッチングすること
により、溝４２を形成する。次に、溝４２の内部を含む
酸化シリコン膜４１の上部に、ｎ型不純物をドープした
膜厚５０nm程度のアモルファスシリコン膜をＣＶＤ法で
堆積した後、酸化シリコン膜４１の上部のアモルファス
シリコン膜をエッチバックすることにより、溝４２の内
壁に沿ってアモルファスシリコン膜（後の多結晶シリコ
ン４３）を残す。

【００５８】次に、減圧雰囲気中でアモルファスシリコ
ン膜の表面にモノシラン（ＳｉＨ₄）を供給し、続いて
基板１を熱処理してアモルファスシリコン膜を多結晶化
すると共に、その表面にシリコン粒を成長させる。これ
により、表面が粗面化された多結晶シリコン膜４３が溝
４２の内壁に沿って形成される。この多結晶シリコン膜
４３は、情報蓄積用容量素子の下部電極として使用され
る。

【００５９】さらに、溝４２の内部を含む酸化シリコン
膜４１の上部にＣＶＤ法で膜厚１５nm程度の酸化タンタ
ル(Ｔａ₂Ｏ₅)膜４４を堆積した後、酸素雰囲気中、約８
００℃、３分の熱処理を施すことによって、酸化タンタ
ル膜４４を結晶化すると共に、膜に酸素を供給すること
によって欠陥を修復する。この酸化タンタル膜４４は、
情報蓄積用容量素子の容量絶縁膜として使用される。

【００６０】このように、ＤＲＡＭのメモリセルの形成
においては、８００℃近くの熱処理工程を要するが、本
発明においては、シリサイド化のための熱処理におい
て、ＴｉＮ膜に生じる色むらやふくれを防止することが
できるため、このような熱処理工程があっても、良好な
コンタクト特性を得ることができる。

【００６１】次に、溝４２の内部を含む酸化タンタル膜
４４の上部にＣＶＤ法とスパッタ法とを併用して膜厚１
５０nm程度のＴｉＮ膜４５を堆積した後、フォトレジス
ト膜（図示せず）をマスクにしてＴｉＮ膜４５と酸化タ
ンタル膜４４とをドライエッチングすることにより（図
示せず）、ＴｉＮ膜４５からなる上部電極、酸化タンタ
ル膜４４からなる容量絶縁膜および多結晶シリコン膜４
３からなる下部電極で構成される情報蓄積用容量素子Ｃ
を形成する。ここまでの工程により、メモリセル選択用
ＭＩＳＦＥＴＱｓとこれに直列に接続された情報蓄積用
容量素子ＣとからなるＤＲＡＭのメモリセルが完成す
る。

【００６２】なお、情報蓄積用容量素子Ｃの容量絶縁膜
は、上記酸化タンタル膜４４だけでなく、ＰＺＴ、ＰＬ
Ｔ、ＰＬＺＴ、ＰｂＴｉＯ₃、ＳｒＴｉＯ₃、ＢａＴｉＯ
₃、ＢＳＴ、ＳＢＴまたはＴａ₂Ｏ₅など、ペロブスカイ
ト型または複合ペロブスカイト型の結晶構造を有する高
誘電体または強誘電体を主成分とする膜によって構成し
てもよい。

【００６３】さらに、周辺回路領域においては、図示し
ていないが、この後、酸化シリコン膜４１、窒化シリコ
ン膜４０およびＳＯＧ膜中にコンタクトホールが形成さ
れ、この後に形成される上層配線と、前述の配線層３０
〜３３との間にコンタクトがとられ、さらに、上層配線
上にはパッシベーション膜が堆積され、本実施の形態の
ＤＲＡＭが略完成する。

【００６４】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。

【００６５】前記実施の形態では、ＤＲＡＭに適用した
場合について説明したが、これに限定されるものではな
く、シリコン基板もしくはシリコン配線と、シリサイド
を介して接続される高融点金属配線を有するＬＳＩに広
く適用することができる。

【００６６】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【００６７】（１）本発明によれば、半導体基板の所望
の領域を露出するよう形成された接続孔上にチタン膜を
形成し、この半導体基板を熱処理しチタンシリサイド膜
を形成した後に、バリアメタル膜を形成することとした
ので、バリアメタル膜の色むら、ふくれを防止でき、良
好なコンタクト特性を得ることができる。

【００６８】（２）さらに、前記半導体基板の所望の領
域上に、シリサイド化のために形成される膜を、チタン
ナイトライド（ＴｉＮｘ、Ｘ＜１）膜とすれば、この膜
に含有されているＮ元素が、シリサイド時の熱処理によ
るシリコン基板中の不純物のＴｉ膜内への拡散を防止
し、基板の高抵抗化を防止することができる。

【００６９】（３）さらに、半導体基板を窒素雰囲気下
で熱処理することにより、前記半導体基板の所望の領域
にチタンシリサイド膜を形成すれば、ＴｉＮｘ（Ｘ＜
１）膜表面の酸化を防止することができ、良好なコンタ
クト特性を得ることができる。

【００７０】（４）さらに、第１のチタンナイトライド
膜表面（ＴｉＮｘ；Ｘ＜１）を窒化することにより、こ
の膜の表面に第２のチタンナイトライド膜（ＴｉＮ）を
形成すれば、この上部に形成されるバリアメタル膜の密
着性が良くなり、バリア性を担保することができ良好な
コンタクト特性を得ることができる。

【００７１】（５）さらに、本発明は、ＤＲＡＭのごと
き酸化タンタル膜から成る容量酸化膜を高温で熱処理す
る工程を有する半導体集積回路装置の製造方法に適用し
ても、良好なコンタクト特性を得ることができる。

【図面の簡単な説明】

【図１】（ａ）から（ｃ）は、本発明の半導体集積回路
装置の製造方法のうちコンタクト部の製造方法を順次示
す基板の要部断面図である。

【図２】本発明の半導体集積回路装置の製造方法を示す
基板の要部断面図である。

【図３】本発明の半導体集積回路装置の製造方法を示す
基板の要部断面図である。

【図４】本発明の半導体集積回路装置の製造方法を示す
基板の要部断面図である。

【図５】本発明の半導体集積回路装置の製造方法を示す
基板の要部断面図である。

【図６】本発明の半導体集積回路装置の製造方法を示す
基板の要部断面図である。

【図７】本発明の半導体集積回路装置の製造方法を示す
基板の要部断面図である。

【図８】本発明の半導体集積回路装置の製造方法を示す
基板の要部断面図である。

【図９】本発明の半導体集積回路装置の製造方法を示す
基板の要部断面図である。

【図１０】本発明の課題を説明するための図である。

【符号の説明】

１シリコン基板２素子分離溝３ｐ型ウエル４ｎ型ウエル５ｎ型ウエル６酸化シリコン膜７酸化シリコン膜８ゲート酸化膜９ａ多結晶シリコン膜９ｂＷＮ膜９ｃＷ膜９ゲート電極１０ａ酸化シリコン膜１０ｂ窒化シリコン膜１０キャップ絶縁膜１１ｎ^-型半導体領域１２ｐ^-型半導体領域１３窒化シリコン膜１３ａサイドウォールスペーサ１４ｎ⁺型半導体領域（ソース、ドレイン）１５ｐ⁺型半導体領域（ソース、ドレイン）１６ＳＯＧ膜１７ｎ⁺型半導体領域（ソース、ドレイン）１８コンタクトホール１９コンタクトホール２０プラグ２１酸化シリコン膜２２、２３、２４コンタクトホール２５スルーホール１０１Ｔｉ膜１０２ＴｉＳｉ₂膜１０３ＴｉＮ膜１０４ＣＶＤ-ＴｉＮ膜１０５Ｗ膜３０〜３３配線３４ＳＯＧ膜３８スルーホール３９プラグ４０窒化シリコン膜４１酸化シリコン膜４２溝４３多結晶シリコン膜４４酸化タンタル膜４５ＴｉＮ膜ＢＬビット線Ｃ情報蓄積用容量素子Ｑｎｎチャネル型ＭＩＳＦＥＴＱｐｐチャネル型ＭＩＳＦＥＴＱｓメモリセル選択用ＭＩＳＦＥＴＷＬワード線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 21/8238 Ｈ０１Ｌ 27/08 ３２１Ｆ 27/092 27/10 ６２１Ｃ 27/108 ６５１ 21/8242 ６８１ＦＦターム(参考） 4M104 AA01 BB01 BB25 CC01 CC05 DD08 DD16 DD17 DD37 DD43 DD75 DD80 DD84 FF13 FF17 FF18 FF22 GG10 GG16 HH03 HH08 HH10 HH15 5F033 HH19 HH33 JJ01 JJ04 JJ18 JJ19 JJ27 JJ33 KK01 KK04 KK19 KK34 MM05 MM08 NN03 NN06 NN07 PP02 PP04 PP06 PP15 QQ10 QQ11 QQ28 QQ30 QQ31 QQ48 QQ70 QQ73 QQ78 QQ82 QQ85 RR04 RR06 RR09 SS11 SS22 TT02 VV10 VV16 XX09 XX13 XX16 5F048 AB01 AB10 AC03 AC10 BB06 BB09 BB13 BC06 BE03 BF04 BF06 BF07 BF11 BF16 BG14 5F083 AD21 AD48 AD49 AD62 GA02 JA06 JA13 JA14 JA15 JA32 JA39 JA40 JA47 MA04 MA06 MA17 MA20 NA01 PR03 PR15 PR21 PR22 PR33 PR39 PR40 PR43 PR44 PR46 PR53 PR54 PR56 ZA06

Claims

【特許請求の範囲】

【請求項１】（ａ）単結晶シリコンからなる半導体基
板上に絶縁膜を形成する工程と、（ｂ）前記絶縁膜をエッチングすることにより前記半導
体基板の所望の領域を露出させ、接続孔を形成する工程
と、（ｃ）前記半導体基板の所望の領域上にチタン膜を形成
する工程と、（ｄ）前記半導体基板を熱処理することにより前記半導
体基板の所望の領域にチタンシリサイド膜を形成する工
程と、（ｅ）前記半導体基板上の所望の領域上および前記接続
孔の側壁にバリアメタル膜を形成する工程と、（ｆ）前記バリアメタル膜上に高融点金属膜を形成する
ことにより、前記接続孔内部に前記高融点金属膜を充填
する工程と、を、有することを特徴とする半導体集積回路装置の製造
方法。