JP2004039943A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】ＭＩＳトランジスタのゲート電極上に低抵抗のシリサイド膜、ソース、ドレイン領域上に良好な接合リーク特性が得られるシリサイド膜を形成する。
【解決手段】基板１上にゲート絶縁膜５を介して多結晶シリコン膜６および酸化シリコン膜を順次堆積した後、酸化シリコン膜の所定領域に溝を形成し、露出した多結晶シリコン膜６の表面にシリサイド膜９ａを形成する。次いで溝の内部に埋め込まれた窒化シリコン膜１０をマスクにして酸化シリコン膜および多結晶シリコン膜６をエッチングし、ゲート電極１１を形成する。この後、ゲート電極１１の側壁にサイドウォール膜１３を形成し、さらに前記シリサイド膜９ａより薄いシリサイド膜１５ａをソース、ドレイン領域の基板１の表面に形成する。
【選択図】 図５
【解決手段】基板１上にゲート絶縁膜５を介して多結晶シリコン膜６および酸化シリコン膜を順次堆積した後、酸化シリコン膜の所定領域に溝を形成し、露出した多結晶シリコン膜６の表面にシリサイド膜９ａを形成する。次いで溝の内部に埋め込まれた窒化シリコン膜１０をマスクにして酸化シリコン膜および多結晶シリコン膜６をエッチングし、ゲート電極１１を形成する。この後、ゲート電極１１の側壁にサイドウォール膜１３を形成し、さらに前記シリサイド膜９ａより薄いシリサイド膜１５ａをソース、ドレイン領域の基板１の表面に形成する。
【選択図】 図５
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造技術に関し、特に、ゲート電極上およびソース、ドレイン領域上にシリサイド膜を有するＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを搭載した半導体装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
ＭＩＳトランジスタのゲート電極およびソース、ドレイン領域を低抵抗化する技術として、シリコン上に堆積させた高融点金属材料をシリコンと反応させることによって低抵抗のシリサイド膜を形成する、いわゆるサリサイド（Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｓｉｌｉｃｉｄｅ）技術がある。
【０００３】
ところで、上記サリサイド技術では、シリコンを消費することによってシリサイド化が進むため、シリサイド化されたソース、ドレイン領域において、デバイスの微細化に伴い接合リーク電流の発生が顕在化するという問題がある。このため、サリサイド技術においては、ゲート電極上にゲート遅延時間を減少させるための低抵抗のシリサイド膜を形成する一方で、ソース、ドレイン領域上に接合リーク特性を劣化させることなくシリサイド膜を形成する必要がある。
【０００４】
たとえば特開２０００−３３２２２０号公報には、論理回路部を構成するトランジスタのゲート電極上面の高融点金属シリサイド層がメモリセル部を構成するトランジスタのゲート電極上面のシリサイド層よりも厚く形成され、且つ論理部のトランジスタのソース、ドレイン領域の上面に高融点金属シリサイド層を形成する方法が開示されている。
【０００５】
また、特開平１１−１１１９８０号公報には、ソース、ドレイン領域上にのみシリサイド化を阻害する原子を注入して、ソース、ドレイン領域上のシリサイドの形成速度を遅らせることにより、ソース、ドレイン領域上に従来通常に用いられている膜厚のシリサイド膜より薄い膜厚のシリサイド膜を形成する方法が開示されている。
【０００６】
また、特開２００１−１５７３５号公報には、ゲートシリコン膜の上には第１コバルト膜と第２コバルト膜が積層され、ソース、ドレイン領域上には第２コバルト膜のみが形成され、この厚みの異なるコバルト膜がシリコンと反応することによって、ゲートシリコン上には厚いシリサイド膜、ソース、ドレイン領域上には薄いシリサイド膜を同時に形成する方法が記載されている。
【０００７】
【発明が解決しようとする課題】
本発明者は、ニッケルを用いたサリサイド技術を採用したＭＩＳトランジスタの製造方法について検討した。以下は、本発明者によって検討された技術であり、その概要は次のとおりである。
【０００８】
まず、シリコンからなる基板に素子分離領域を形成する。次に、基板上にゲート絶縁膜およびシリコン膜からなるゲート電極を形成した後、ゲート電極の側壁にサイドウォールを形成し、続いてイオン注入により基板に不純物を導入してソース、ドレイン領域を形成する。
【０００９】
次に、基板上にニッケル膜をスパッタリング法により堆積し、続いて基板に熱処理を施すことにより、ニッケル膜をシリサイド化してゲート電極上およびソース、ドレイン領域上にニッケルシリサイド膜を形成する。その後、未反応のニッケル膜を除去することによって、ゲート電極上およびソース、ドレイン領域上に低抵抗のニッケルシリサイド膜を選択的に形成する。
【００１０】
しかしながら、ニッケルを用いたシリサイド技術では、ニッケルがシリコン中に拡散することによってニッケルシリサイド膜が形成されるため、特にソース、ドレイン領域において接合リーク電流の増加などの問題が、チタンやコバルトを用いたサリサイド技術よりもより顕著に現れることが明らかとなった。
【００１１】
本発明の目的は、ＭＩＳトランジスタのゲート電極上に低抵抗のシリサイド膜、ソース、ドレイン領域上に良好な接合リーク特性が得られるシリサイド膜を形成することのできる技術を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１３】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
本発明は、基板上にゲート絶縁膜を介してシリコン膜および酸化シリコン膜を順次堆積する工程と、所定領域の酸化シリコン膜を除去して溝を形成し、溝の底部にシリコン膜を露出させる工程と、基板上にニッケル膜を堆積した後、ニッケル膜をシリサイド化して所定領域のシリコン膜の表面に第１の膜厚のシリサイド膜を形成する工程と、基板上に窒化シリコン膜を堆積した後、窒化シリコン膜を平坦化して溝の内部にのみ窒化シリコン膜を残す工程と、窒化シリコン膜をマスクにして酸化シリコン膜およびシリコン膜をエッチングし、第１シリサイド膜およびシリコン膜からなるゲート電極を形成する工程と、ゲート電極の側壁にサイドウォール膜を形成し、さらにソース、ドレイン領域の基板の表面を露出させる工程と、基板上にニッケル膜を堆積した後、ニッケル膜をシリサイド化してソース、ドレイン領域の基板の表面に前記第１の膜厚より厚い第２の膜厚のシリサイド膜を形成する工程とを有するものである。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１６】
（実施の形態１）
本発明の一実施の形態であるＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）デバイスの製造方法を図１〜図５に示す基板の要部断面図を用いて工程順に説明する。図中、Ｑｎはｎチャネル型ＭＩＳＦＥＴ（ＭＩＳ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、Ｑｐはｐチャネル型ＭＩＳＦＥＴである。
【００１７】
まず、図１（ａ）に示すように、たとえばｐ型の単結晶シリコンからなる基板１を用意する。次に、この基板１に素子分離領域の深さ０．３５μｍ程度の素子分離溝を形成した後、基板１上にＣＶＤ法で堆積した酸化シリコン膜をエッチバック、またはＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）法で研磨して、素子分離溝の内部に酸化シリコン膜を残すことにより素子分離領域２を形成する。さらに基板１を約１０００℃でアニールすることにより、素子分離溝に埋め込んだ酸化シリコン膜をデンシファイ（焼き締め）する。
【００１８】
続いて、基板１のｎチャネル型ＭＩＳＦＥＴＱｎ形成領域にｐ型ウェル３を形成するためのｐ型不純物、たとえばボロンをイオン注入し、ｐチャネル型ＭＩＳＦＥＴＱｐ形成領域にｎ型ウェル４を形成するためのｎ型不純物、たとえばリンをイオン注入する。
【００１９】
続いて、基板１を熱酸化して、ｐ型ウェル３およびｎ型ウェル４のそれぞれの表面にゲート絶縁膜５を２ｎｍ程度の厚さで形成した後、２００ｎｍ程度の厚さの多結晶シリコン膜６をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で基板１上に形成する。次いで基板１上に酸化シリコン膜７を堆積する。
【００２０】
次に、図１（ｂ）に示すように、レジストパターンをマスクとして酸化シリコン膜７をエッチングし、後の工程でゲート電極が形成される領域に溝８を形成する。続いて厚さ２０ｎｍ程度のニッケル膜９を、たとえばスパッタリング法で基板１上に堆積する。
【００２１】
次に、図２（ａ）に示すように、５００〜６００℃程度の熱処理を基板１に施してニッケル膜９をシリサイド化し、溝８の底部に露出した多結晶シリコン膜６の表面に選択的に厚さ６０ｎｍ程度のシリサイド膜９ａを形成する。次に、未反応のニッケル膜９を除去した後、図２（ｂ）に示すように、溝８の内部を含む基板１上に窒化シリコン膜１０を堆積する。
【００２２】
次に、図３（ａ）に示すように、窒化シリコン膜１０をＣＭＰ法で研磨して、溝８の内部にのみ窒化シリコン膜１０を残す。ここで、酸化シリコン膜７は研磨時のストッパ層として機能する。
【００２３】
次に、図３（ｂ）に示すように、窒化シリコン膜１０をマスクとして酸化シリコン膜７および多結晶シリコン膜６を順次エッチングし、ｎチャネル型ＭＩＳＦＥＴＱｎ形成領域およびｐチャネル型ＭＩＳＦＥＴＱｐ形成領域にシリサイド膜９ａおよび多結晶シリコン膜６からなるゲート長０．１μｍ程度のゲート電極１１を形成する。この後、基板１に、たとえば８００℃のドライ酸化処理を施す。
【００２４】
続いて、ｎ型ウェル４をレジストパターンで覆った後、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極１１をマスクとしてｐ型ウェル３にｎ型不純物、たとえばヒ素をイオン注入し、ｎチャネル型ＭＩＳＦＥＴＱｎのソース、ドレイン拡張領域１２ｎを形成する。
【００２５】
同様に、ｐ型ウェル３をレジストパターンで覆った後、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極１１をマスクとしてｎ型ウェル４にｐ型不純物、たとえばフッ化ボロンをイオン注入し、ｐチャネル型ＭＩＳＦＥＴＱｐのソース、ドレイン拡張領域１２ｐを形成する。
【００２６】
次に、図４（ａ）に示すように、基板１上に窒化シリコン膜をＣＶＤ法で堆積した後、窒化シリコン膜をＲＩＥ（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ）法で異方性エッチングして、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極１１の側壁およびｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極１１の側壁に、窒化シリコン膜からなるサイドウォール膜１３を形成する。
【００２７】
続いて、ｎ型ウェル４をレジストパターンで覆った後、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極１１およびサイドウォール膜１３をマスクとしてｐ型ウェル３にｎ型不純物、たとえばヒ素をイオン注入し、ｎチャネル型ＭＩＳＦＥＴＱｎの０．１μｍ程度の接合深さを有するソース、ドレイン拡散領域１４ｎを形成する。
【００２８】
同様に、ｐ型ウェル３をレジストパターンで覆った後、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極１１およびサイドウォール膜１３をマスクとしてｎ型ウェル４にｐ型不純物、たとえばフッ化ボロンをイオン注入し、ｐチャネル型ＭＩＳＦＥＴＱｐの０．１μｍ程度の接合深さを有するソース、ドレイン拡散領域１４ｐを形成する。
【００２９】
次に、図４（ｂ）に示すように、フッ酸を含む水溶液で基板１を洗浄した後、厚さ１０ｎｍ程度のニッケル膜１５を、たとえばスパッタリング法で基板１上に堆積する。
【００３０】
次に、図５（ａ）に示すように、５００〜６００℃程度の熱処理を基板１に施してニッケル膜１５をシリサイド化し、ｎチャネル型ＭＩＳＦＥＴＱｎのソース、ドレイン拡散領域１４ｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのソース、ドレイン拡散領域１４ｐのそれぞれの表面に選択的に厚さ３０ｎｍ程度のシリサイド膜１５ａを形成する。この後、未反応のニッケル膜１５を除去する。
【００３１】
次に、図５（ｂ）に示すように、基板１上にプラズマＣＶＤ法で窒化シリコン膜１６を堆積した後、たとえば酸化シリコン膜で構成される層間絶縁膜１７を形成する。次いで、レジストパターンをマスクとして層間絶縁膜１７および窒化シリコン膜１６を順次エッチングし、ｎチャネル型ＭＩＳＦＥＴＱｎのソース、ドレイン拡散領域１４ｎの表面およびｐチャネル型ＭＩＳＦＥＴＱｐのソース、ドレイン拡散領域１４ｐの表面にそれぞれ設けられたシリサイド膜１５ａに達する接続孔１８を開孔する。なお、図示はしないが、同時にｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極１１の表面およびｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極１１の表面にそれぞれ設けられたシリサイド膜９ａに達する接続孔が形成される。
【００３２】
続いて、層間絶縁膜１７の上層に金属膜、たとえばタングステン膜を堆積し、たとえばＣＭＰ法でこの金属膜の表面を平坦化することによって、接続孔１８の内部に金属膜を埋め込みプラグ１９を形成する。その後、層間絶縁膜１７の上層に堆積した金属膜をエッチングして配線層２０を形成することにより、本実施の形態１であるＣＭＯＳデバイスが略完成する。
【００３３】
このように、本実施の形態１によれば、ＭＩＳＦＥＴのゲート電極１１上のシリサイド膜９ａと、ソース、ドレイン拡散領域１４ｎ，１４ｐ上のシリサイド膜１５ａとを異なる工程で形成することによって、ゲート電極１１上のシリサイド膜９ａの厚さおよびソース、ドレイン拡散領域１４ｎ，１４ｐ上のシリサイド膜１５ａの厚さをそれぞれ所望する厚さに設定することができる。これにより、ゲート電極１１上には相対的に厚いシリサイド膜９ａを形成してゲート電極１１の低抵抗化を図り、ソース、ドレイン拡散領域１４ｎ，１４ｐ上には相対的に薄いシリサイド膜１５ａを形成して接合リーク電流の増加を抑えることができる。
【００３４】
（実施の形態２）
本発明の他の実施の形態であるメモリ回路と論理回路とが同一基板に設けられたロジック（ｌｏｇｉｃ；論理回路）混載形メモリの製造方法を図６〜図１２に示す基板の要部断面図を用いて工程順に説明する。図中、左側に記憶部、右側に直接周辺回路部を示す。
【００３５】
まず、図６（ａ）に示すように、たとえばｐ型の単結晶シリコンからなる基板２１の主面に素子分離領域を形成する。素子分離領域は、基板２１をエッチングして素子分離溝２２を形成し、続いて基板２１上にＣＶＤ法で酸化シリコン膜２３を堆積した後、素子分離溝２２の外部の酸化シリコン膜２３をＣＭＰ法で除去することによって形成する。
【００３６】
続いて、基板２１の一部にｐ型不純物、たとえばボロンをイオン注入し、他の一部にｎ型不純物、たとえばリンをイオン注入してｐ型ウェル２４およびｎ型ウェル２５，２６を形成する。
【００３７】
次に、記憶部にメモリセル選択用ＭＩＳＦＥＴＱｓを形成し、直接周辺回路部にｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐを形成する。
【００３８】
まず、基板２１を熱処理することによってｐ型ウェル２４およびｎ型ウェル２５のそれぞれの表面にゲート酸化膜２７を形成する。次に、厚さ２００ｎｍ程度の多結晶シリコン膜２８をＣＶＤ法で基板２１上に形成した後、多結晶シリコン膜２８上に酸化シリコン膜２９を堆積する。
【００３９】
次に、図６（ｂ）に示すように、フォトレジスト膜をマスクにしたドライエッチングで酸化シリコン膜２９をパターニングし、後の工程でゲート電極が形成される領域に溝３０を形成する。続いて厚さ２０ｎｍ程度のニッケル膜３１をスパッタリング法で基板２１上に堆積する。
【００４０】
次に、図７（ａ）に示すように、５００〜６００℃程度の熱処理を基板２１に施してニッケル膜３１をシリサイド化し、溝３０の底部に露出した多結晶シリコン膜２８の表面に選択的に厚さ６０ｎｍ程度のシリサイド膜３１ａを形成する。次に、未反応のニッケル膜３１を除去した後、図７（ｂ）に示すように、溝３０の内部を含む基板２１上に窒化シリコン膜３２を堆積する。
【００４１】
次に、図８（ａ）に示すように、窒化シリコン膜３２をＣＭＰ法で研磨して、溝３０の内部にのみ窒化シリコン膜３２を残す。ここで、酸化シリコン膜２９は研磨時のストッパ層として機能する。次に、図８（ｂ）に示すように、窒化シリコン膜３２をマスクにしたドライエッチングで酸化シリコン膜２９および多結晶シリコン膜２８を順次パターニングすることによって、記憶部にゲート電極３３Ａ（ワード線ＷＬ）を形成し、直接周辺回路部にゲート電極３３Ｂ，３３Ｃを形成する。この後、ウェット−ハイドロジェン（ｗｅｔ−ｈｙｄｒｏｇｅｎ）酸化を適用して３〜４ｎｍ程度再酸化することによって、ゲート酸化膜２７の膜質を改善する。
【００４２】
続いて、ｐ型ウェル２４にｎ型不純物、たとえばヒ素をイオン注入して低不純物濃度のｎ−型半導体領域３４を形成し、ｎ型ウェル２５にｐ型不純物、たとえばボロンをイオン注入して低不純物濃度のｐ−型半導体領域３５を形成する。
【００４３】
次に、図９（ａ）に示すように、基板２１上にＣＶＤ法で窒化シリコン膜３６を堆積した後、直接周辺回路部の窒化シリコン膜３６を異方的にエッチングしてゲート電極３３Ｂ，３３Ｃの側壁にサイドウォールスペーサ３６ａを形成する。
【００４４】
続いて、直接周辺回路部のｐ型ウェル２４にｎ型不純物、たとえばヒ素をイオン注入して高不純物濃度のｎ＋型半導体領域３７を形成し、直接周辺回路部のｎ型ウェル２５にｐ型不純物、たとえばボロンをイオン注入して高不純物濃度のｐ＋型半導体領域３８を形成する。直接周辺回路部のｎ＋型半導体領域３７は、ｎチャネル型ＭＩＳＦＥＴＱｎのソース、ドレインを構成し、ｐ＋型半導体領域３８は、ｐチャネル型ＭＩＳＦＥＴＱｐのソース、ドレインを構成する。
【００４５】
次に、図９（ｂ）に示すように、直接周辺回路部のｎチャネル型ＭＩＳＦＥＴＱｎのソース、ドレイン（ｎ＋型半導体領域３７）、ｐチャネル型ＭＩＳＦＥＴＱｐのソース、ドレイン（ｐ＋型半導体領域３８）のそれぞれの表面に、それらに接続される配線（後述）とのコンタクト抵抗を低減するための厚さ３０ｎｍ程度のシリサイド膜３９を形成する。シリサイド膜３９は、たとえば基板２１上にスパッタリング法で厚さ１０ｎｍ程度のニッケル膜を堆積し、続いて５００〜６００℃程度の熱処理によって基板２１（ｎ＋型半導体領域３７、ｐ＋型半導体領域３８）とニッケル膜とをシリサイド反応させた後、未反応のニッケル膜をエッチングで除去することによって形成する。
【００４６】
なお、リーク電流の増加によるリフレッシュ特性の低下を防ぐため、記憶部に形成されたメモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレイン（ｎ−型半導体領域３４）の表面にはシリサイド膜３９は形成しない。
【００４７】
これにより、記憶部にメモリセル選択用ＭＩＳＦＥＴＱｓが略完成し、直接周辺回路部にｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱｐが略完成する。
【００４８】
次に、基板２１上に酸化シリコン膜４０を形成した後、記憶部のメモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレイン（ｎ−型半導体領域３４）の上部の酸化シリコン膜４０と窒化シリコン膜３６とをドライエッチングしてコンタクトホール４１，４２を形成する。
【００４９】
続いて、上記コンタクトホール４１，４２の内部にｎ型不純物、たとえばリンがドープされた多結晶シリコンからなるプラグ４３を形成する。プラグ４３は、コンタクトホール４１，４２の内部および酸化シリコン膜４０の上部にＣＶＤ法でｎ型多結晶シリコン膜を堆積した後、コンタクトホール４１，４２の外部のｎ型多結晶シリコン膜をＣＭＰ法で除去することによって形成する。
【００５０】
次に、図１０（ａ）に示すように、酸化シリコン膜４０の上部にＣＶＤ法で酸化シリコン膜４４を堆積した後、記憶部のコンタクトホール４１の上部の酸化シリコン膜４４をエッチングしてスルーホール４５を形成する。また、直接周辺回路部の酸化シリコン膜４４，４０と窒化シリコン膜３２とをエッチングしてｎ＋型半導体領域３７、ｐ＋型半導体領域３８およびゲート電極３３Ｃのそれぞれの上部にコンタクトホール４６〜５０を形成する。
【００５１】
続いて、上記スルーホール４５の内部およびコンタクトホール４６〜５０の内部にプラグ５１を形成した後、記憶部のスルーホール４５の上部にビット線ＢＬを形成し、直接周辺回路部のコンタクトホール４６〜５０の上部に第１層目の配線５２〜５６を形成する。
【００５２】
プラグ５１は、スルーホール４５の内部、コンタクトホール４６〜５０の内部および酸化シリコン膜４４の上部にスパッタリング法で窒化チタン膜とタングステン膜とからなる積層膜を堆積した後、スルーホール４５の外部およびコンタクトホール４６〜５０の外部の上記積層膜（窒化チタン膜／タングステン膜）をＣＭＰ法で除去することによって形成する。また、ビット線ＢＬおよび配線５２〜５６は、酸化シリコン膜４４の上部にスパッタリング法でタングステン膜を堆積した後、フォトレジスト膜をマスクにしたドライエッチングで上記タングステン膜をパターニングすることによって形成する。
【００５３】
次に、図１０（ｂ）に示すように、ビット線ＢＬおよび配線５２〜５６の上部にＣＶＤ法で酸化シリコン膜５７を堆積した後、フォトレジスト膜をマスクにして酸化シリコン膜５７とその下層の酸化シリコン膜４４とをエッチングすることにより、記憶部のコンタクトホール４２の上部にスルーホール５８を形成する。
【００５４】
続いて、上記スルーホール５８の内部にｎ型多結晶シリコンからなるプラグ５９を形成する。プラグ５９は、前記コンタクトホール４１，４２の内部にプラグ４３を形成した時と同様の方法で形成する。
【００５５】
次に、図１１に示すように、酸化シリコン膜５７の上部にＣＶＤ法で窒化シリコン膜６０を堆積し、続いて窒化シリコン膜６０の上部にＣＶＤ法で酸化シリコン膜６１を堆積した後、フォトレジスト膜をマスクにして酸化シリコン膜６１とその下層の窒化シリコン膜６０とをエッチングすることにより、記憶部のスルーホール５８の上部に凹溝６２を形成する。
【００５６】
続いて、凹溝６２の内部に下部電極６３を形成し、続いて下部電極６３の上部に容量絶縁膜６４および上部電極（プレート電極）６５を形成することによって、記憶部に情報蓄積用容量素子Ｃｓを形成する。
【００５７】
上記情報蓄積用容量素子Ｃｓを形成するには、まず、凹溝６２の内部を含む酸化シリコン膜６１の上部にｎ型不純物、たとえばリンがドープされた多結晶シリコン膜をＣＶＤ法で堆積した後、凹溝６２の外部の多結晶シリコン膜をエッチングで除去することにより、凹溝６２の内壁に沿って下部電極６３を形成する。なお、下部電極６３は多結晶シリコン以外の導電材料、たとえばタングステン、ルテニウムなどの高融点金属や、酸化ルテニウム、酸化イリジウムなどの導電性金属酸化物を用いて形成してもよい。また、下部電極６３の表面を粗面化することによって、その表面積をさらに大きくしてもよい。
【００５８】
続いて、下部電極６３の上部に薄い酸化タンタル膜をＣＶＤ法で堆積し、続いて８００℃程度の熱処理を施した後、酸化タンタル膜の上部に、たとえばＣＶＤ法とスパッタリング法とを併用して窒化シリコン膜を堆積した後、フォトレジスト膜をマスクにしたエッチングで窒化チタン膜および酸化タンタル膜をパターニングする。なお、情報蓄積用容量素子Ｃｓの容量絶縁膜６４は、たとえばＢＳＴ、ＳＴＯ、チタン酸バリウム、チタン酸鉛、ＰＺＴ、ＰＬＴ、ＰＬＺＴなどの金属酸化物からなる高（強）誘電体材料で構成することもできる。また、上部電極６５は、窒化チタン以外の導電材料、たとえばタングステンなどを用いて形成することもできる。さらに、情報蓄積用容量素子Ｃｓを上記した以外の形状、たとえばフィン形などにすることもできる。
【００５９】
次に、図１２に示すように、情報蓄積用容量素子Ｃｓの上部にアルミニウム合金膜を主体とする第２層目の配線６６〜６８を形成する。たとえば直接周辺回路部の配線６７，６８を形成するには、まず基板２１上にＣＶＤ法で酸化シリコン膜６９を堆積した後、フォトレジスト膜をマスクにして酸化シリコン膜６９およびその下層の酸化シリコン膜６１、窒化シリコン膜６０および酸化シリコン膜５７をエッチングすることにより、第１層目の配線５２，５６の上部にスルーホール７０を形成する。
【００６０】
続いて、スルーホール７０の内部および酸化シリコン膜６９の上部にＣＶＤ法で窒化チタン膜とタングステン膜とを堆積した後、スルーホール７０の外部のこれらの膜をエッチング（またはＣＭＰ法）で除去することによって、スルーホール７０の内部にプラグ７１を形成する。次に、酸化シリコン膜６９の上部にスパッタリング法でチタン膜、アルミニウム合金膜、チタン膜および窒化チタン膜を順次堆積した後、フォトレジスト膜をマスクにしたドライエッチングでこれらの膜をパターニングすることによって配線６７，６８を形成する。これにより、本実施の形態２であるロジック混載形メモリが略完成する。
【００６１】
その後、多層配線および最上層の配線の上層にパッシベーション膜を堆積するが、その図示は省略する。
【００６２】
このように、本実施の形態２によれば、前記実施の形態１と同様に、ゲート電極３３Ａ，３３Ｂ，３３Ｃ上には相対的に厚いシリサイド膜３１ａを形成して、ゲート電極３３Ａ，３３Ｂ，３３Ｃの低抵抗化を図ることができ、直接周辺回路部のソース、ドレイン（ｎ＋型半導体領域３７、ｐ＋型半導体領域３８）上には相対的に薄いシリサイド膜３９を形成して、接合リーク電流の増加を抑えることができる。
【００６３】
さらに、多結晶シリコン膜２８上にシリサイド反応によって形成されたシリサイド膜３１ａを積層してゲート電極３３Ａ，３３Ｂ，３３Ｃを構成しているので、多結晶シリコン膜２８とシリサイド膜３１ａとの接触抵抗を、たとえば多結晶シリコン膜上に高融点金属を積層したポリメタルゲートよりも低く抑えることができる。これにより、ロジック混載メモリのワード線ＷＬ等の低抵抗化を実現することができる。
【００６４】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００６５】
たとえば、前記実施の形態では、ＭＩＳデバイスのゲート電極上およびソース、ドレイン拡散領域上にニッケルをシリサイド化したニッケルシリサイド膜を形成したが、高融点金属材料はニッケルに限定されるものではなく、たとえばコバルト、チタン、タングステンまたはモリブデンなどを用いることができる。さらに、ゲート電極上に形成されるシリサイド膜とソース、ドレイン拡散層上に形成されるシリサイド膜とは異なる高融点金属材料を用いてそれぞれ形成されたシリサイド膜とすることが可能である。
【００６６】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００６７】
ＭＩＳデバイスのゲート電極上のシリサイド膜と、ソース、ドレイン拡散層上のシリサイド膜とを異なる工程で形成することによって、ゲート電極上のシリサイド膜の厚さおよびソース、ドレイン拡散層上のシリサイド膜の厚さをそれぞれ所望する厚さに設定することができる。これにより、ゲート電極上には相対的に厚い低抵抗のシリサイド膜、ソース、ドレイン拡散層上には相対的に薄く、良好な接合リーク特性が得られるシリサイド膜を形成することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図６】本発明の他の実施の形態であるロジック混載形メモリの製造方法を示す半導体基板の要部断面図である。
【図７】本発明の他の実施の形態であるロジック混載形メモリの製造方法を示す半導体基板の要部断面図である。
【図８】本発明の他の実施の形態であるロジック混載形メモリの製造方法を示す半導体基板の要部断面図である。
【図９】本発明の他の実施の形態であるロジック混載形メモリの製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の他の実施の形態であるロジック混載形メモリの製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の他の実施の形態であるロジック混載形メモリの製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の他の実施の形態であるロジック混載形メモリの製造方法を示す半導体基板の要部断面図である。
【符号の説明】
１ 基板
２ 素子分離領域
３ ｐ型ウェル
４ ｎ型ウェル
５ ゲート絶縁膜
６ 多結晶シリコン膜
７ 酸化シリコン膜
８ 溝
９ ニッケル膜
９ａ シリサイド膜
１０ 窒化シリコン膜
１１ ゲート電極
１２ｎ ソース、ドレイン拡張領域
１２ｐ ソース、ドレイン拡張領域
１３ サイドウォール膜
１４ｎ ソース、ドレイン拡散領域
１４ｐ ソース、ドレイン拡散領域
１５ ニッケル膜
１５ａ シリサイド膜
１６ 窒化シリコン膜
１７ 層間絶縁膜
１８ 接続孔
１９ プラグ
２０ 配線
２１ 基板
２２ 素子分離溝
２３ 酸化シリコン膜
２４ ｐ型ウェル
２５ ｎ型ウェル
２６ ｎ型ウェル
２７ ゲート絶縁膜
２８ 多結晶シリコン膜
２９ 酸化シリコン膜
３０ 溝
３１ ニッケル膜
３１ａ シリサイド膜
３２ 窒化シリコン膜
３３Ａ ゲート電極
３３Ｂ ゲート電極
３３Ｃ ゲート電極
３４ ｎ−型半導体領域
３５ ｐ−型半導体領域
３６ 窒化シリコン膜
３６ａ サイドウォールスペーサ
３７ ｎ＋型半導体領域
３８ ｐ＋型半導体領域
３９ シリサイド膜
４０ 酸化シリコン膜
４１ コンタクトホール
４２ コンタクトホール
４３ プラグ
４４ 酸化シリコン膜
４５ スルーホール
４６ コンタクトホール
４７ コンタクトホール
４８ コンタクトホール
４９ コンタクトホール
５０ コンタクトホール
５１ プラグ
５２ 配線
５３ 配線
５４ 配線
５５ 配線
５６ 配線
５７ 酸化シリコン膜
５８ スルーホール
５９ プラグ
６０ 窒化シリコン膜
６１ 酸化シリコン膜
６２ 凹溝
６３ 下層電極
６４ 容量絶縁膜
６５ 上部電極
６６ 配線
６７ 配線
６８ 配線
６９ 酸化シリコン膜
７０ スルーホール
７１ プラグ
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
Ｑｓ メモリセル選択用ＭＩＳＦＥＴ
ＷＬ ワード線
ＢＬ ビット線
Ｃｓ 情報蓄積用容量素子
【発明の属する技術分野】
本発明は、半導体装置の製造技術に関し、特に、ゲート電極上およびソース、ドレイン領域上にシリサイド膜を有するＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを搭載した半導体装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
ＭＩＳトランジスタのゲート電極およびソース、ドレイン領域を低抵抗化する技術として、シリコン上に堆積させた高融点金属材料をシリコンと反応させることによって低抵抗のシリサイド膜を形成する、いわゆるサリサイド（Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｓｉｌｉｃｉｄｅ）技術がある。
【０００３】
ところで、上記サリサイド技術では、シリコンを消費することによってシリサイド化が進むため、シリサイド化されたソース、ドレイン領域において、デバイスの微細化に伴い接合リーク電流の発生が顕在化するという問題がある。このため、サリサイド技術においては、ゲート電極上にゲート遅延時間を減少させるための低抵抗のシリサイド膜を形成する一方で、ソース、ドレイン領域上に接合リーク特性を劣化させることなくシリサイド膜を形成する必要がある。
【０００４】
たとえば特開２０００−３３２２２０号公報には、論理回路部を構成するトランジスタのゲート電極上面の高融点金属シリサイド層がメモリセル部を構成するトランジスタのゲート電極上面のシリサイド層よりも厚く形成され、且つ論理部のトランジスタのソース、ドレイン領域の上面に高融点金属シリサイド層を形成する方法が開示されている。
【０００５】
また、特開平１１−１１１９８０号公報には、ソース、ドレイン領域上にのみシリサイド化を阻害する原子を注入して、ソース、ドレイン領域上のシリサイドの形成速度を遅らせることにより、ソース、ドレイン領域上に従来通常に用いられている膜厚のシリサイド膜より薄い膜厚のシリサイド膜を形成する方法が開示されている。
【０００６】
また、特開２００１−１５７３５号公報には、ゲートシリコン膜の上には第１コバルト膜と第２コバルト膜が積層され、ソース、ドレイン領域上には第２コバルト膜のみが形成され、この厚みの異なるコバルト膜がシリコンと反応することによって、ゲートシリコン上には厚いシリサイド膜、ソース、ドレイン領域上には薄いシリサイド膜を同時に形成する方法が記載されている。
【０００７】
【発明が解決しようとする課題】
本発明者は、ニッケルを用いたサリサイド技術を採用したＭＩＳトランジスタの製造方法について検討した。以下は、本発明者によって検討された技術であり、その概要は次のとおりである。
【０００８】
まず、シリコンからなる基板に素子分離領域を形成する。次に、基板上にゲート絶縁膜およびシリコン膜からなるゲート電極を形成した後、ゲート電極の側壁にサイドウォールを形成し、続いてイオン注入により基板に不純物を導入してソース、ドレイン領域を形成する。
【０００９】
次に、基板上にニッケル膜をスパッタリング法により堆積し、続いて基板に熱処理を施すことにより、ニッケル膜をシリサイド化してゲート電極上およびソース、ドレイン領域上にニッケルシリサイド膜を形成する。その後、未反応のニッケル膜を除去することによって、ゲート電極上およびソース、ドレイン領域上に低抵抗のニッケルシリサイド膜を選択的に形成する。
【００１０】
しかしながら、ニッケルを用いたシリサイド技術では、ニッケルがシリコン中に拡散することによってニッケルシリサイド膜が形成されるため、特にソース、ドレイン領域において接合リーク電流の増加などの問題が、チタンやコバルトを用いたサリサイド技術よりもより顕著に現れることが明らかとなった。
【００１１】
本発明の目的は、ＭＩＳトランジスタのゲート電極上に低抵抗のシリサイド膜、ソース、ドレイン領域上に良好な接合リーク特性が得られるシリサイド膜を形成することのできる技術を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１３】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
本発明は、基板上にゲート絶縁膜を介してシリコン膜および酸化シリコン膜を順次堆積する工程と、所定領域の酸化シリコン膜を除去して溝を形成し、溝の底部にシリコン膜を露出させる工程と、基板上にニッケル膜を堆積した後、ニッケル膜をシリサイド化して所定領域のシリコン膜の表面に第１の膜厚のシリサイド膜を形成する工程と、基板上に窒化シリコン膜を堆積した後、窒化シリコン膜を平坦化して溝の内部にのみ窒化シリコン膜を残す工程と、窒化シリコン膜をマスクにして酸化シリコン膜およびシリコン膜をエッチングし、第１シリサイド膜およびシリコン膜からなるゲート電極を形成する工程と、ゲート電極の側壁にサイドウォール膜を形成し、さらにソース、ドレイン領域の基板の表面を露出させる工程と、基板上にニッケル膜を堆積した後、ニッケル膜をシリサイド化してソース、ドレイン領域の基板の表面に前記第１の膜厚より厚い第２の膜厚のシリサイド膜を形成する工程とを有するものである。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１６】
（実施の形態１）
本発明の一実施の形態であるＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）デバイスの製造方法を図１〜図５に示す基板の要部断面図を用いて工程順に説明する。図中、Ｑｎはｎチャネル型ＭＩＳＦＥＴ（ＭＩＳ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、Ｑｐはｐチャネル型ＭＩＳＦＥＴである。
【００１７】
まず、図１（ａ）に示すように、たとえばｐ型の単結晶シリコンからなる基板１を用意する。次に、この基板１に素子分離領域の深さ０．３５μｍ程度の素子分離溝を形成した後、基板１上にＣＶＤ法で堆積した酸化シリコン膜をエッチバック、またはＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）法で研磨して、素子分離溝の内部に酸化シリコン膜を残すことにより素子分離領域２を形成する。さらに基板１を約１０００℃でアニールすることにより、素子分離溝に埋め込んだ酸化シリコン膜をデンシファイ（焼き締め）する。
【００１８】
続いて、基板１のｎチャネル型ＭＩＳＦＥＴＱｎ形成領域にｐ型ウェル３を形成するためのｐ型不純物、たとえばボロンをイオン注入し、ｐチャネル型ＭＩＳＦＥＴＱｐ形成領域にｎ型ウェル４を形成するためのｎ型不純物、たとえばリンをイオン注入する。
【００１９】
続いて、基板１を熱酸化して、ｐ型ウェル３およびｎ型ウェル４のそれぞれの表面にゲート絶縁膜５を２ｎｍ程度の厚さで形成した後、２００ｎｍ程度の厚さの多結晶シリコン膜６をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で基板１上に形成する。次いで基板１上に酸化シリコン膜７を堆積する。
【００２０】
次に、図１（ｂ）に示すように、レジストパターンをマスクとして酸化シリコン膜７をエッチングし、後の工程でゲート電極が形成される領域に溝８を形成する。続いて厚さ２０ｎｍ程度のニッケル膜９を、たとえばスパッタリング法で基板１上に堆積する。
【００２１】
次に、図２（ａ）に示すように、５００〜６００℃程度の熱処理を基板１に施してニッケル膜９をシリサイド化し、溝８の底部に露出した多結晶シリコン膜６の表面に選択的に厚さ６０ｎｍ程度のシリサイド膜９ａを形成する。次に、未反応のニッケル膜９を除去した後、図２（ｂ）に示すように、溝８の内部を含む基板１上に窒化シリコン膜１０を堆積する。
【００２２】
次に、図３（ａ）に示すように、窒化シリコン膜１０をＣＭＰ法で研磨して、溝８の内部にのみ窒化シリコン膜１０を残す。ここで、酸化シリコン膜７は研磨時のストッパ層として機能する。
【００２３】
次に、図３（ｂ）に示すように、窒化シリコン膜１０をマスクとして酸化シリコン膜７および多結晶シリコン膜６を順次エッチングし、ｎチャネル型ＭＩＳＦＥＴＱｎ形成領域およびｐチャネル型ＭＩＳＦＥＴＱｐ形成領域にシリサイド膜９ａおよび多結晶シリコン膜６からなるゲート長０．１μｍ程度のゲート電極１１を形成する。この後、基板１に、たとえば８００℃のドライ酸化処理を施す。
【００２４】
続いて、ｎ型ウェル４をレジストパターンで覆った後、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極１１をマスクとしてｐ型ウェル３にｎ型不純物、たとえばヒ素をイオン注入し、ｎチャネル型ＭＩＳＦＥＴＱｎのソース、ドレイン拡張領域１２ｎを形成する。
【００２５】
同様に、ｐ型ウェル３をレジストパターンで覆った後、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極１１をマスクとしてｎ型ウェル４にｐ型不純物、たとえばフッ化ボロンをイオン注入し、ｐチャネル型ＭＩＳＦＥＴＱｐのソース、ドレイン拡張領域１２ｐを形成する。
【００２６】
次に、図４（ａ）に示すように、基板１上に窒化シリコン膜をＣＶＤ法で堆積した後、窒化シリコン膜をＲＩＥ（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ）法で異方性エッチングして、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極１１の側壁およびｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極１１の側壁に、窒化シリコン膜からなるサイドウォール膜１３を形成する。
【００２７】
続いて、ｎ型ウェル４をレジストパターンで覆った後、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極１１およびサイドウォール膜１３をマスクとしてｐ型ウェル３にｎ型不純物、たとえばヒ素をイオン注入し、ｎチャネル型ＭＩＳＦＥＴＱｎの０．１μｍ程度の接合深さを有するソース、ドレイン拡散領域１４ｎを形成する。
【００２８】
同様に、ｐ型ウェル３をレジストパターンで覆った後、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極１１およびサイドウォール膜１３をマスクとしてｎ型ウェル４にｐ型不純物、たとえばフッ化ボロンをイオン注入し、ｐチャネル型ＭＩＳＦＥＴＱｐの０．１μｍ程度の接合深さを有するソース、ドレイン拡散領域１４ｐを形成する。
【００２９】
次に、図４（ｂ）に示すように、フッ酸を含む水溶液で基板１を洗浄した後、厚さ１０ｎｍ程度のニッケル膜１５を、たとえばスパッタリング法で基板１上に堆積する。
【００３０】
次に、図５（ａ）に示すように、５００〜６００℃程度の熱処理を基板１に施してニッケル膜１５をシリサイド化し、ｎチャネル型ＭＩＳＦＥＴＱｎのソース、ドレイン拡散領域１４ｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのソース、ドレイン拡散領域１４ｐのそれぞれの表面に選択的に厚さ３０ｎｍ程度のシリサイド膜１５ａを形成する。この後、未反応のニッケル膜１５を除去する。
【００３１】
次に、図５（ｂ）に示すように、基板１上にプラズマＣＶＤ法で窒化シリコン膜１６を堆積した後、たとえば酸化シリコン膜で構成される層間絶縁膜１７を形成する。次いで、レジストパターンをマスクとして層間絶縁膜１７および窒化シリコン膜１６を順次エッチングし、ｎチャネル型ＭＩＳＦＥＴＱｎのソース、ドレイン拡散領域１４ｎの表面およびｐチャネル型ＭＩＳＦＥＴＱｐのソース、ドレイン拡散領域１４ｐの表面にそれぞれ設けられたシリサイド膜１５ａに達する接続孔１８を開孔する。なお、図示はしないが、同時にｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極１１の表面およびｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極１１の表面にそれぞれ設けられたシリサイド膜９ａに達する接続孔が形成される。
【００３２】
続いて、層間絶縁膜１７の上層に金属膜、たとえばタングステン膜を堆積し、たとえばＣＭＰ法でこの金属膜の表面を平坦化することによって、接続孔１８の内部に金属膜を埋め込みプラグ１９を形成する。その後、層間絶縁膜１７の上層に堆積した金属膜をエッチングして配線層２０を形成することにより、本実施の形態１であるＣＭＯＳデバイスが略完成する。
【００３３】
このように、本実施の形態１によれば、ＭＩＳＦＥＴのゲート電極１１上のシリサイド膜９ａと、ソース、ドレイン拡散領域１４ｎ，１４ｐ上のシリサイド膜１５ａとを異なる工程で形成することによって、ゲート電極１１上のシリサイド膜９ａの厚さおよびソース、ドレイン拡散領域１４ｎ，１４ｐ上のシリサイド膜１５ａの厚さをそれぞれ所望する厚さに設定することができる。これにより、ゲート電極１１上には相対的に厚いシリサイド膜９ａを形成してゲート電極１１の低抵抗化を図り、ソース、ドレイン拡散領域１４ｎ，１４ｐ上には相対的に薄いシリサイド膜１５ａを形成して接合リーク電流の増加を抑えることができる。
【００３４】
（実施の形態２）
本発明の他の実施の形態であるメモリ回路と論理回路とが同一基板に設けられたロジック（ｌｏｇｉｃ；論理回路）混載形メモリの製造方法を図６〜図１２に示す基板の要部断面図を用いて工程順に説明する。図中、左側に記憶部、右側に直接周辺回路部を示す。
【００３５】
まず、図６（ａ）に示すように、たとえばｐ型の単結晶シリコンからなる基板２１の主面に素子分離領域を形成する。素子分離領域は、基板２１をエッチングして素子分離溝２２を形成し、続いて基板２１上にＣＶＤ法で酸化シリコン膜２３を堆積した後、素子分離溝２２の外部の酸化シリコン膜２３をＣＭＰ法で除去することによって形成する。
【００３６】
続いて、基板２１の一部にｐ型不純物、たとえばボロンをイオン注入し、他の一部にｎ型不純物、たとえばリンをイオン注入してｐ型ウェル２４およびｎ型ウェル２５，２６を形成する。
【００３７】
次に、記憶部にメモリセル選択用ＭＩＳＦＥＴＱｓを形成し、直接周辺回路部にｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐを形成する。
【００３８】
まず、基板２１を熱処理することによってｐ型ウェル２４およびｎ型ウェル２５のそれぞれの表面にゲート酸化膜２７を形成する。次に、厚さ２００ｎｍ程度の多結晶シリコン膜２８をＣＶＤ法で基板２１上に形成した後、多結晶シリコン膜２８上に酸化シリコン膜２９を堆積する。
【００３９】
次に、図６（ｂ）に示すように、フォトレジスト膜をマスクにしたドライエッチングで酸化シリコン膜２９をパターニングし、後の工程でゲート電極が形成される領域に溝３０を形成する。続いて厚さ２０ｎｍ程度のニッケル膜３１をスパッタリング法で基板２１上に堆積する。
【００４０】
次に、図７（ａ）に示すように、５００〜６００℃程度の熱処理を基板２１に施してニッケル膜３１をシリサイド化し、溝３０の底部に露出した多結晶シリコン膜２８の表面に選択的に厚さ６０ｎｍ程度のシリサイド膜３１ａを形成する。次に、未反応のニッケル膜３１を除去した後、図７（ｂ）に示すように、溝３０の内部を含む基板２１上に窒化シリコン膜３２を堆積する。
【００４１】
次に、図８（ａ）に示すように、窒化シリコン膜３２をＣＭＰ法で研磨して、溝３０の内部にのみ窒化シリコン膜３２を残す。ここで、酸化シリコン膜２９は研磨時のストッパ層として機能する。次に、図８（ｂ）に示すように、窒化シリコン膜３２をマスクにしたドライエッチングで酸化シリコン膜２９および多結晶シリコン膜２８を順次パターニングすることによって、記憶部にゲート電極３３Ａ（ワード線ＷＬ）を形成し、直接周辺回路部にゲート電極３３Ｂ，３３Ｃを形成する。この後、ウェット−ハイドロジェン（ｗｅｔ−ｈｙｄｒｏｇｅｎ）酸化を適用して３〜４ｎｍ程度再酸化することによって、ゲート酸化膜２７の膜質を改善する。
【００４２】
続いて、ｐ型ウェル２４にｎ型不純物、たとえばヒ素をイオン注入して低不純物濃度のｎ−型半導体領域３４を形成し、ｎ型ウェル２５にｐ型不純物、たとえばボロンをイオン注入して低不純物濃度のｐ−型半導体領域３５を形成する。
【００４３】
次に、図９（ａ）に示すように、基板２１上にＣＶＤ法で窒化シリコン膜３６を堆積した後、直接周辺回路部の窒化シリコン膜３６を異方的にエッチングしてゲート電極３３Ｂ，３３Ｃの側壁にサイドウォールスペーサ３６ａを形成する。
【００４４】
続いて、直接周辺回路部のｐ型ウェル２４にｎ型不純物、たとえばヒ素をイオン注入して高不純物濃度のｎ＋型半導体領域３７を形成し、直接周辺回路部のｎ型ウェル２５にｐ型不純物、たとえばボロンをイオン注入して高不純物濃度のｐ＋型半導体領域３８を形成する。直接周辺回路部のｎ＋型半導体領域３７は、ｎチャネル型ＭＩＳＦＥＴＱｎのソース、ドレインを構成し、ｐ＋型半導体領域３８は、ｐチャネル型ＭＩＳＦＥＴＱｐのソース、ドレインを構成する。
【００４５】
次に、図９（ｂ）に示すように、直接周辺回路部のｎチャネル型ＭＩＳＦＥＴＱｎのソース、ドレイン（ｎ＋型半導体領域３７）、ｐチャネル型ＭＩＳＦＥＴＱｐのソース、ドレイン（ｐ＋型半導体領域３８）のそれぞれの表面に、それらに接続される配線（後述）とのコンタクト抵抗を低減するための厚さ３０ｎｍ程度のシリサイド膜３９を形成する。シリサイド膜３９は、たとえば基板２１上にスパッタリング法で厚さ１０ｎｍ程度のニッケル膜を堆積し、続いて５００〜６００℃程度の熱処理によって基板２１（ｎ＋型半導体領域３７、ｐ＋型半導体領域３８）とニッケル膜とをシリサイド反応させた後、未反応のニッケル膜をエッチングで除去することによって形成する。
【００４６】
なお、リーク電流の増加によるリフレッシュ特性の低下を防ぐため、記憶部に形成されたメモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレイン（ｎ−型半導体領域３４）の表面にはシリサイド膜３９は形成しない。
【００４７】
これにより、記憶部にメモリセル選択用ＭＩＳＦＥＴＱｓが略完成し、直接周辺回路部にｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱｐが略完成する。
【００４８】
次に、基板２１上に酸化シリコン膜４０を形成した後、記憶部のメモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレイン（ｎ−型半導体領域３４）の上部の酸化シリコン膜４０と窒化シリコン膜３６とをドライエッチングしてコンタクトホール４１，４２を形成する。
【００４９】
続いて、上記コンタクトホール４１，４２の内部にｎ型不純物、たとえばリンがドープされた多結晶シリコンからなるプラグ４３を形成する。プラグ４３は、コンタクトホール４１，４２の内部および酸化シリコン膜４０の上部にＣＶＤ法でｎ型多結晶シリコン膜を堆積した後、コンタクトホール４１，４２の外部のｎ型多結晶シリコン膜をＣＭＰ法で除去することによって形成する。
【００５０】
次に、図１０（ａ）に示すように、酸化シリコン膜４０の上部にＣＶＤ法で酸化シリコン膜４４を堆積した後、記憶部のコンタクトホール４１の上部の酸化シリコン膜４４をエッチングしてスルーホール４５を形成する。また、直接周辺回路部の酸化シリコン膜４４，４０と窒化シリコン膜３２とをエッチングしてｎ＋型半導体領域３７、ｐ＋型半導体領域３８およびゲート電極３３Ｃのそれぞれの上部にコンタクトホール４６〜５０を形成する。
【００５１】
続いて、上記スルーホール４５の内部およびコンタクトホール４６〜５０の内部にプラグ５１を形成した後、記憶部のスルーホール４５の上部にビット線ＢＬを形成し、直接周辺回路部のコンタクトホール４６〜５０の上部に第１層目の配線５２〜５６を形成する。
【００５２】
プラグ５１は、スルーホール４５の内部、コンタクトホール４６〜５０の内部および酸化シリコン膜４４の上部にスパッタリング法で窒化チタン膜とタングステン膜とからなる積層膜を堆積した後、スルーホール４５の外部およびコンタクトホール４６〜５０の外部の上記積層膜（窒化チタン膜／タングステン膜）をＣＭＰ法で除去することによって形成する。また、ビット線ＢＬおよび配線５２〜５６は、酸化シリコン膜４４の上部にスパッタリング法でタングステン膜を堆積した後、フォトレジスト膜をマスクにしたドライエッチングで上記タングステン膜をパターニングすることによって形成する。
【００５３】
次に、図１０（ｂ）に示すように、ビット線ＢＬおよび配線５２〜５６の上部にＣＶＤ法で酸化シリコン膜５７を堆積した後、フォトレジスト膜をマスクにして酸化シリコン膜５７とその下層の酸化シリコン膜４４とをエッチングすることにより、記憶部のコンタクトホール４２の上部にスルーホール５８を形成する。
【００５４】
続いて、上記スルーホール５８の内部にｎ型多結晶シリコンからなるプラグ５９を形成する。プラグ５９は、前記コンタクトホール４１，４２の内部にプラグ４３を形成した時と同様の方法で形成する。
【００５５】
次に、図１１に示すように、酸化シリコン膜５７の上部にＣＶＤ法で窒化シリコン膜６０を堆積し、続いて窒化シリコン膜６０の上部にＣＶＤ法で酸化シリコン膜６１を堆積した後、フォトレジスト膜をマスクにして酸化シリコン膜６１とその下層の窒化シリコン膜６０とをエッチングすることにより、記憶部のスルーホール５８の上部に凹溝６２を形成する。
【００５６】
続いて、凹溝６２の内部に下部電極６３を形成し、続いて下部電極６３の上部に容量絶縁膜６４および上部電極（プレート電極）６５を形成することによって、記憶部に情報蓄積用容量素子Ｃｓを形成する。
【００５７】
上記情報蓄積用容量素子Ｃｓを形成するには、まず、凹溝６２の内部を含む酸化シリコン膜６１の上部にｎ型不純物、たとえばリンがドープされた多結晶シリコン膜をＣＶＤ法で堆積した後、凹溝６２の外部の多結晶シリコン膜をエッチングで除去することにより、凹溝６２の内壁に沿って下部電極６３を形成する。なお、下部電極６３は多結晶シリコン以外の導電材料、たとえばタングステン、ルテニウムなどの高融点金属や、酸化ルテニウム、酸化イリジウムなどの導電性金属酸化物を用いて形成してもよい。また、下部電極６３の表面を粗面化することによって、その表面積をさらに大きくしてもよい。
【００５８】
続いて、下部電極６３の上部に薄い酸化タンタル膜をＣＶＤ法で堆積し、続いて８００℃程度の熱処理を施した後、酸化タンタル膜の上部に、たとえばＣＶＤ法とスパッタリング法とを併用して窒化シリコン膜を堆積した後、フォトレジスト膜をマスクにしたエッチングで窒化チタン膜および酸化タンタル膜をパターニングする。なお、情報蓄積用容量素子Ｃｓの容量絶縁膜６４は、たとえばＢＳＴ、ＳＴＯ、チタン酸バリウム、チタン酸鉛、ＰＺＴ、ＰＬＴ、ＰＬＺＴなどの金属酸化物からなる高（強）誘電体材料で構成することもできる。また、上部電極６５は、窒化チタン以外の導電材料、たとえばタングステンなどを用いて形成することもできる。さらに、情報蓄積用容量素子Ｃｓを上記した以外の形状、たとえばフィン形などにすることもできる。
【００５９】
次に、図１２に示すように、情報蓄積用容量素子Ｃｓの上部にアルミニウム合金膜を主体とする第２層目の配線６６〜６８を形成する。たとえば直接周辺回路部の配線６７，６８を形成するには、まず基板２１上にＣＶＤ法で酸化シリコン膜６９を堆積した後、フォトレジスト膜をマスクにして酸化シリコン膜６９およびその下層の酸化シリコン膜６１、窒化シリコン膜６０および酸化シリコン膜５７をエッチングすることにより、第１層目の配線５２，５６の上部にスルーホール７０を形成する。
【００６０】
続いて、スルーホール７０の内部および酸化シリコン膜６９の上部にＣＶＤ法で窒化チタン膜とタングステン膜とを堆積した後、スルーホール７０の外部のこれらの膜をエッチング（またはＣＭＰ法）で除去することによって、スルーホール７０の内部にプラグ７１を形成する。次に、酸化シリコン膜６９の上部にスパッタリング法でチタン膜、アルミニウム合金膜、チタン膜および窒化チタン膜を順次堆積した後、フォトレジスト膜をマスクにしたドライエッチングでこれらの膜をパターニングすることによって配線６７，６８を形成する。これにより、本実施の形態２であるロジック混載形メモリが略完成する。
【００６１】
その後、多層配線および最上層の配線の上層にパッシベーション膜を堆積するが、その図示は省略する。
【００６２】
このように、本実施の形態２によれば、前記実施の形態１と同様に、ゲート電極３３Ａ，３３Ｂ，３３Ｃ上には相対的に厚いシリサイド膜３１ａを形成して、ゲート電極３３Ａ，３３Ｂ，３３Ｃの低抵抗化を図ることができ、直接周辺回路部のソース、ドレイン（ｎ＋型半導体領域３７、ｐ＋型半導体領域３８）上には相対的に薄いシリサイド膜３９を形成して、接合リーク電流の増加を抑えることができる。
【００６３】
さらに、多結晶シリコン膜２８上にシリサイド反応によって形成されたシリサイド膜３１ａを積層してゲート電極３３Ａ，３３Ｂ，３３Ｃを構成しているので、多結晶シリコン膜２８とシリサイド膜３１ａとの接触抵抗を、たとえば多結晶シリコン膜上に高融点金属を積層したポリメタルゲートよりも低く抑えることができる。これにより、ロジック混載メモリのワード線ＷＬ等の低抵抗化を実現することができる。
【００６４】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００６５】
たとえば、前記実施の形態では、ＭＩＳデバイスのゲート電極上およびソース、ドレイン拡散領域上にニッケルをシリサイド化したニッケルシリサイド膜を形成したが、高融点金属材料はニッケルに限定されるものではなく、たとえばコバルト、チタン、タングステンまたはモリブデンなどを用いることができる。さらに、ゲート電極上に形成されるシリサイド膜とソース、ドレイン拡散層上に形成されるシリサイド膜とは異なる高融点金属材料を用いてそれぞれ形成されたシリサイド膜とすることが可能である。
【００６６】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００６７】
ＭＩＳデバイスのゲート電極上のシリサイド膜と、ソース、ドレイン拡散層上のシリサイド膜とを異なる工程で形成することによって、ゲート電極上のシリサイド膜の厚さおよびソース、ドレイン拡散層上のシリサイド膜の厚さをそれぞれ所望する厚さに設定することができる。これにより、ゲート電極上には相対的に厚い低抵抗のシリサイド膜、ソース、ドレイン拡散層上には相対的に薄く、良好な接合リーク特性が得られるシリサイド膜を形成することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図６】本発明の他の実施の形態であるロジック混載形メモリの製造方法を示す半導体基板の要部断面図である。
【図７】本発明の他の実施の形態であるロジック混載形メモリの製造方法を示す半導体基板の要部断面図である。
【図８】本発明の他の実施の形態であるロジック混載形メモリの製造方法を示す半導体基板の要部断面図である。
【図９】本発明の他の実施の形態であるロジック混載形メモリの製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の他の実施の形態であるロジック混載形メモリの製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の他の実施の形態であるロジック混載形メモリの製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の他の実施の形態であるロジック混載形メモリの製造方法を示す半導体基板の要部断面図である。
【符号の説明】
１ 基板
２ 素子分離領域
３ ｐ型ウェル
４ ｎ型ウェル
５ ゲート絶縁膜
６ 多結晶シリコン膜
７ 酸化シリコン膜
８ 溝
９ ニッケル膜
９ａ シリサイド膜
１０ 窒化シリコン膜
１１ ゲート電極
１２ｎ ソース、ドレイン拡張領域
１２ｐ ソース、ドレイン拡張領域
１３ サイドウォール膜
１４ｎ ソース、ドレイン拡散領域
１４ｐ ソース、ドレイン拡散領域
１５ ニッケル膜
１５ａ シリサイド膜
１６ 窒化シリコン膜
１７ 層間絶縁膜
１８ 接続孔
１９ プラグ
２０ 配線
２１ 基板
２２ 素子分離溝
２３ 酸化シリコン膜
２４ ｐ型ウェル
２５ ｎ型ウェル
２６ ｎ型ウェル
２７ ゲート絶縁膜
２８ 多結晶シリコン膜
２９ 酸化シリコン膜
３０ 溝
３１ ニッケル膜
３１ａ シリサイド膜
３２ 窒化シリコン膜
３３Ａ ゲート電極
３３Ｂ ゲート電極
３３Ｃ ゲート電極
３４ ｎ−型半導体領域
３５ ｐ−型半導体領域
３６ 窒化シリコン膜
３６ａ サイドウォールスペーサ
３７ ｎ＋型半導体領域
３８ ｐ＋型半導体領域
３９ シリサイド膜
４０ 酸化シリコン膜
４１ コンタクトホール
４２ コンタクトホール
４３ プラグ
４４ 酸化シリコン膜
４５ スルーホール
４６ コンタクトホール
４７ コンタクトホール
４８ コンタクトホール
４９ コンタクトホール
５０ コンタクトホール
５１ プラグ
５２ 配線
５３ 配線
５４ 配線
５５ 配線
５６ 配線
５７ 酸化シリコン膜
５８ スルーホール
５９ プラグ
６０ 窒化シリコン膜
６１ 酸化シリコン膜
６２ 凹溝
６３ 下層電極
６４ 容量絶縁膜
６５ 上部電極
６６ 配線
６７ 配線
６８ 配線
６９ 酸化シリコン膜
７０ スルーホール
７１ プラグ
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
Ｑｓ メモリセル選択用ＭＩＳＦＥＴ
ＷＬ ワード線
ＢＬ ビット線
Ｃｓ 情報蓄積用容量素子
Claims (4)
- ＭＩＳトランジスタを構成するゲート電極およびソース、ドレイン領域の上面にシリサイド膜を形成する半導体装置の製造方法において、
前記ゲート電極上に第１の膜厚のシリサイド膜を形成した後、前記ソース、ドレイン領域上に前記第１の膜厚よりも厚い第２の膜厚のシリサイド膜を形成することを特徴とする半導体装置の製造方法。 - （ａ）基板上にゲート絶縁膜を介してシリコン膜および第１絶縁膜を順次堆積する工程と、
（ｂ）所定領域の前記第１絶縁膜を除去して溝を形成し、前記溝の底部に前記シリコン膜を露出させる工程と、
（ｃ）前記基板上に第１高融点金属膜を堆積した後、前記第１高融点金属膜をシリサイド化して前記所定領域の前記シリコン膜の表面に第１シリサイド膜を形成する工程と、
（ｄ）前記基板上に第２絶縁膜を堆積した後、前記第２絶縁膜を平坦化して、前記溝の内部にのみ前記第２絶縁膜を残す工程と、
（ｅ）前記第２絶縁膜をマスクにして前記第１絶縁膜および前記シリコン膜をエッチングし、前記第１シリサイド膜および前記シリコン膜からなるゲート電極を形成する工程と、
（ｆ）前記ゲート電極の側壁にサイドウォール膜を形成し、さらにソース、ドレイン領域の前記基板の表面を露出させる工程と、
（ｇ）前記基板上に第２高融点金属膜を堆積した後、前記第２高融点金属膜をシリサイド化して前記ソース、ドレイン領域の前記基板の表面に第２シリサイド膜を形成する工程とを有することを特徴とする半導体装置の製造方法。 - （ａ）基板上にゲート絶縁膜を介してシリコン膜および第１絶縁膜を順次堆積する工程と、
（ｂ）所定領域の前記第１絶縁膜を除去して溝を形成し、前記溝の底部に前記シリコン膜を露出させる工程と、
（ｃ）前記基板上に第１高融点金属膜を堆積した後、前記第１高融点金属膜をシリサイド化して前記所定領域の前記シリコン膜の表面に第１シリサイド膜を形成する工程と、
（ｄ）前記基板上に第２絶縁膜を堆積した後、前記第２絶縁膜を平坦化して、前記溝の内部にのみ前記第２絶縁膜を残す工程と、
（ｅ）前記第２絶縁膜をマスクにして前記第１絶縁膜および前記シリコン膜をエッチングし、前記第１シリサイド膜および前記シリコン膜からなるゲート電極を形成する工程と、
（ｆ）前記ゲート電極の側壁にサイドウォール膜を形成し、さらにソース、ドレイン領域の前記基板の表面を露出させる工程と、
（ｇ）前記基板上に第２高融点金属膜を堆積した後、前記第２高融点金属膜をシリサイド化して前記ソース、ドレイン領域の前記基板の表面に第２シリサイド膜を形成する工程とを有し、
前記第１シリサイド膜は、前記第２シリサイド膜より厚いことを特徴とする半導体装置の製造方法。 - （ａ）基板上にゲート絶縁膜を介してシリコン膜および第１絶縁膜を順次堆積する工程と、
（ｂ）所定領域の前記第１絶縁膜を除去して溝を形成し、前記溝の底部に前記シリコン膜を露出させる工程と、
（ｃ）前記基板上に第１高融点金属膜を堆積した後、前記第１高融点金属膜をシリサイド化して前記所定領域の前記シリコン膜の表面に第１シリサイド膜を形成する工程と、
（ｄ）前記基板上に第２絶縁膜を堆積した後、前記第２絶縁膜を平坦化して、前記溝の内部にのみ前記第２絶縁膜を残す工程と、
（ｅ）前記第２絶縁膜をマスクにして前記第１絶縁膜および前記シリコン膜をエッチングし、前記第１シリサイド膜および前記シリコン膜からなるゲート電極を形成する工程と、
（ｆ）前記ゲート電極の側壁にサイドウォール膜を形成し、さらにソース、ドレイン領域の前記基板の表面を露出させる工程と、
（ｇ）前記基板上に第２高融点金属膜を堆積した後、前記第２高融点金属膜をシリサイド化して前記ソース、ドレイン領域の前記基板の表面に第２シリサイド膜を形成する工程とを有し、
前記第１高融点金属膜と前記第２高融点金属膜とは同一材料であり、ニッケル、コバルト、チタン、タングステンまたはモリブデンであることを特徴とする半導体装置の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002196708A JP2004039943A (ja) | 2002-07-05 | 2002-07-05 | 半導体装置の製造方法 |
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| JP2004039943A true JP2004039943A (ja) | 2004-02-05 |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008506253A (ja) * | 2004-07-06 | 2008-02-28 | インターナショナル・ビジネス・マシーンズ・コーポレーション | シリサイド化金属ゲートの形成のための方法 |
| US7494864B2 (en) | 2005-11-04 | 2009-02-24 | Elpida Memory, Inc. | Method for production of semiconductor device |
| KR100895757B1 (ko) | 2006-09-15 | 2009-04-30 | 가부시끼가이샤 도시바 | 반도체 디바이스 및 그 제조 방법 |
-
2002
- 2002-07-05 JP JP2002196708A patent/JP2004039943A/ja active Pending
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