JP2003007820A - 半導体素子のプラグ製造方法 - Google Patents
半導体素子のプラグ製造方法Info
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Abstract
(57)【要約】 （修正有）
【課題】 セルプラグ抵抗を減らしてメモリ素子の動作
速度を向上させるための半導体素子のセルプラグ製造方
法を提供する。 【解決手段】 所定の下部パターンが形成された半導体
基板２１上に第１層間絶縁膜２４を形成し、その第１層
間絶縁膜２４を貫通して半導体基板２１に連結される第
１セルプラグ２５を形成し、半導体基板の全面に第２層
間絶縁膜２６を形成した後第１セルプラグ２５の上端表
面が露出されるように第２層間絶縁膜２６にコンタクト
ホールを形成し、露出された第１セルプラグ２５の表面
にシリサイドコンタクト２８を形成し、コンタクトホー
ルを含んでいる全面に第２セルプラグ物質を形成し、平
坦化工程で第２層間絶縁膜２６上の第２セルプラグ物質
を除去してコンタクトホールに第２セルプラグ２９ａを
形成する。
速度を向上させるための半導体素子のセルプラグ製造方
法を提供する。 【解決手段】 所定の下部パターンが形成された半導体
基板２１上に第１層間絶縁膜２４を形成し、その第１層
間絶縁膜２４を貫通して半導体基板２１に連結される第
１セルプラグ２５を形成し、半導体基板の全面に第２層
間絶縁膜２６を形成した後第１セルプラグ２５の上端表
面が露出されるように第２層間絶縁膜２６にコンタクト
ホールを形成し、露出された第１セルプラグ２５の表面
にシリサイドコンタクト２８を形成し、コンタクトホー
ルを含んでいる全面に第２セルプラグ物質を形成し、平
坦化工程で第２層間絶縁膜２６上の第２セルプラグ物質
を除去してコンタクトホールに第２セルプラグ２９ａを
形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子の製造
方法に関するもので、特に、プラグ抵抗を減少させてメ
モリ用半導体素子のリード／ライト動作速度を向上させ
るための半導体素子のプラグ製造方法に関する。
方法に関するもので、特に、プラグ抵抗を減少させてメ
モリ用半導体素子のリード／ライト動作速度を向上させ
るための半導体素子のプラグ製造方法に関する。
【０００２】
【従来の技術】以下、添付の図面を参照して従来技術に
よる半導体素子のプラグ製造方法を説明する。
よる半導体素子のプラグ製造方法を説明する。
【０００３】図１ａないし図１ｇは従来技術による半導
体素子のプラグ製造工程の断面図である。従来の半導体
素子の製造方法は、図１ａに示すように、半導体基板１
１の所定領域上に複数のゲート１２を形成し、ゲート１
２を形成させた半導体基板１１の全面に絶縁膜を堆積さ
せた後、ゲート１２の両側面にだけ残るように絶縁膜を
選択的に除去して絶縁膜側壁１３を形成する。
体素子のプラグ製造工程の断面図である。従来の半導体
素子の製造方法は、図１ａに示すように、半導体基板１
１の所定領域上に複数のゲート１２を形成し、ゲート１
２を形成させた半導体基板１１の全面に絶縁膜を堆積さ
せた後、ゲート１２の両側面にだけ残るように絶縁膜を
選択的に除去して絶縁膜側壁１３を形成する。
【０００４】特に図示してはいないが、周知のように、
不純物イオンを注入してゲート１２の両側、絶縁膜側壁
１３の下をも含めた半導体基板１１にソース／ドレイン
不純物領域を形成する。次に、半導体基板１１の全面に
所定厚さの第１層間絶縁膜１４を堆積した後、エッチバ
ック又は化学機械的錬磨工程でゲート１２の上端表面が
露出されるように第１層間絶縁膜１４を平坦化させる。
不純物イオンを注入してゲート１２の両側、絶縁膜側壁
１３の下をも含めた半導体基板１１にソース／ドレイン
不純物領域を形成する。次に、半導体基板１１の全面に
所定厚さの第１層間絶縁膜１４を堆積した後、エッチバ
ック又は化学機械的錬磨工程でゲート１２の上端表面が
露出されるように第１層間絶縁膜１４を平坦化させる。
【０００５】次に、半導体基板１１の不純物領域が形成
された領域を露出するように第１層間絶縁膜１４を選択
的に除去して第１コンタクトホールを形成し、その第１
コンタクトホールに多結晶又は単結晶シリコンを埋め込
んで第１プラグ１５を形成する。その後さらに基板全面
に第１層間絶縁膜１６を堆積し、フォトリソグラフィや
エッチング工程で第１プラグ１５とそれに隣接した領域
を露出するように第２層間絶縁膜１６を選択的に除去し
て第２コンタクトホール１７を形成する。
された領域を露出するように第１層間絶縁膜１４を選択
的に除去して第１コンタクトホールを形成し、その第１
コンタクトホールに多結晶又は単結晶シリコンを埋め込
んで第１プラグ１５を形成する。その後さらに基板全面
に第１層間絶縁膜１６を堆積し、フォトリソグラフィや
エッチング工程で第１プラグ１５とそれに隣接した領域
を露出するように第２層間絶縁膜１６を選択的に除去し
て第２コンタクトホール１７を形成する。
【０００６】図１ｂに示すように、第２コンタクトホー
ル１７を含んでいる半導体基板１１の全面に第２プラグ
用物質１８を堆積させる。第２プラグ用物質１８として
は単結晶又は多結晶シリコンを用いる。
ル１７を含んでいる半導体基板１１の全面に第２プラグ
用物質１８を堆積させる。第２プラグ用物質１８として
は単結晶又は多結晶シリコンを用いる。
【０００７】第２コンタクトホール１７を充填するよう
に第２プラグ用物質１８を堆積させた後、図１ｃに示す
ように、第２コンタクトホール１７のなかだけに残るよ
うに余分な第２プラグ用物質１８を除去して第２プラグ
１８ａを形成する。
に第２プラグ用物質１８を堆積させた後、図１ｃに示す
ように、第２コンタクトホール１７のなかだけに残るよ
うに余分な第２プラグ用物質１８を除去して第２プラグ
１８ａを形成する。
【０００８】この第２プラグ物質１８の除去工程はエッ
チバック工程や化学機械的錬磨（ＣＭＰ）工程を用いて
行う。ストレージノードにメタルを使用するＭＩＭ（Me
tal-Insulator-Metal)キャパシタ構造ではストレージノ
ードと第２プラグ間にシリサイドコンタクトとバリアメ
タルを形成する。そのため、シリサイドコンタクトとバ
リアメタル形成領域を明確にするために図１ｄに示すよ
うに、エッチバック工程で第２プラグ１８ａの上部を十
数ｎｍ以上除去する。
チバック工程や化学機械的錬磨（ＣＭＰ）工程を用いて
行う。ストレージノードにメタルを使用するＭＩＭ（Me
tal-Insulator-Metal)キャパシタ構造ではストレージノ
ードと第２プラグ間にシリサイドコンタクトとバリアメ
タルを形成する。そのため、シリサイドコンタクトとバ
リアメタル形成領域を明確にするために図１ｄに示すよ
うに、エッチバック工程で第２プラグ１８ａの上部を十
数ｎｍ以上除去する。
【０００９】第２プラグ１８ａの先端部を除去した後、
そこに、図1ｅに示すように、シリサイドコンタクト１
９を形成する。このシリサイドコンタクト１９はチタニ
ウムシリサイド膜で形成させる。これは物理蒸着法（Ｐ
ＶＤ）でチタニウム膜を堆積した後、熱処理して第２プ
ラグ１８ａのシリコンとチタニウム膜のチタニウムの反
応でチタニウムシリサイド膜を形成し、反応しないチタ
ニウムを除去して形成するか、化学蒸着法によるインサ
イチュー(In-situ)チタニウムシリサイド堆積工程を用
いて形成する。
そこに、図1ｅに示すように、シリサイドコンタクト１
９を形成する。このシリサイドコンタクト１９はチタニ
ウムシリサイド膜で形成させる。これは物理蒸着法（Ｐ
ＶＤ）でチタニウム膜を堆積した後、熱処理して第２プ
ラグ１８ａのシリコンとチタニウム膜のチタニウムの反
応でチタニウムシリサイド膜を形成し、反応しないチタ
ニウムを除去して形成するか、化学蒸着法によるインサ
イチュー(In-situ)チタニウムシリサイド堆積工程を用
いて形成する。
【００１０】さらに、図１ｆに示すように、シリサイド
コンタクト１９を含んでいる半導体基板１１の全面にチ
タニウム窒化膜２０を堆積する。その後、図１ｇに示す
ように、エッチバック又はＣＭＰ工程で第２層間絶縁膜
１６の上にあるチタニウム窒化膜２０を除去して第２コ
ンタクトホール１７内にバリア膜２０ａを形成する。
コンタクト１９を含んでいる半導体基板１１の全面にチ
タニウム窒化膜２０を堆積する。その後、図１ｇに示す
ように、エッチバック又はＣＭＰ工程で第２層間絶縁膜
１６の上にあるチタニウム窒化膜２０を除去して第２コ
ンタクトホール１７内にバリア膜２０ａを形成する。
【００１１】さらに、後続工程でバリア膜２０ａにコン
タクトされるＭＩＭキャパシタを形成して従来技術によ
るキャパシタを備えた半導体素子を完成する。
タクトされるＭＩＭキャパシタを形成して従来技術によ
るキャパシタを備えた半導体素子を完成する。
【００１２】
【発明が解決しようとする課題】しかしながら、前述し
た従来の半導体素子のプラグ製造方法は次のような問題
があった。
た従来の半導体素子のプラグ製造方法は次のような問題
があった。
【００１３】第一、比抵抗が高いシリコンをプラグ物質
として用いるのでメモリ素子のデザインルールが減少す
ることによって増加されるプラグ抵抗が更に増加するの
で素子のリード／ライト速度が低下する。第二、ＭＩＭ
キャパシタの下部電極とプラグ間にシリサイドコンタク
ト及びバリアメタルを形成するためには第２プラグを形
成させた後にエッチバック工程、バリアメタル工程及び
平坦化工程などの複雑な工程が要求される。
として用いるのでメモリ素子のデザインルールが減少す
ることによって増加されるプラグ抵抗が更に増加するの
で素子のリード／ライト速度が低下する。第二、ＭＩＭ
キャパシタの下部電極とプラグ間にシリサイドコンタク
ト及びバリアメタルを形成するためには第２プラグを形
成させた後にエッチバック工程、バリアメタル工程及び
平坦化工程などの複雑な工程が要求される。
【００１４】本発明は、上記従来技術の問題点を解決す
るためのもので、半導体素子の動作速度を向上させるこ
とができ、製造工程を単純化させることができる半導体
素子のプラグ製造方法を提供することが目的である。
るためのもので、半導体素子の動作速度を向上させるこ
とができ、製造工程を単純化させることができる半導体
素子のプラグ製造方法を提供することが目的である。
【００１５】
【課題を解決するための手段】上記目的を達成するため
の本発明による半導体素子のプラグ製造方法は、所定の
下部パターンが形成された半導体基板上に第１層間絶縁
膜を形成し、その第１層間絶縁膜を貫通して半導体基板
に連結される第１プラグを形成するステップと；第１プ
ラグを形成させた半導体基板の全面に第２層間絶縁膜を
形成して第１プラグの上端表面が露出されるように第２
層間絶縁膜にコンタクトホールを形成するステップと；
露出された第１プラグの表面にシリサイドコンタクトを
形成するステップと；コンタクトホールを形成させた第
２層間絶縁膜全面に第２プラグ物質を形成するステップ
と；平坦化工程で第２層間絶縁膜の上にある第２プラグ
物質を除去してコンタクトホールに第２プラグを形成す
るステップ；とからなることを特徴とする。
の本発明による半導体素子のプラグ製造方法は、所定の
下部パターンが形成された半導体基板上に第１層間絶縁
膜を形成し、その第１層間絶縁膜を貫通して半導体基板
に連結される第１プラグを形成するステップと；第１プ
ラグを形成させた半導体基板の全面に第２層間絶縁膜を
形成して第１プラグの上端表面が露出されるように第２
層間絶縁膜にコンタクトホールを形成するステップと；
露出された第１プラグの表面にシリサイドコンタクトを
形成するステップと；コンタクトホールを形成させた第
２層間絶縁膜全面に第２プラグ物質を形成するステップ
と；平坦化工程で第２層間絶縁膜の上にある第２プラグ
物質を除去してコンタクトホールに第２プラグを形成す
るステップ；とからなることを特徴とする。
【００１６】
【発明の実施の形態】以下、添付の図面を参照して本発
明を更に詳細に説明する。
明を更に詳細に説明する。
【００１７】図２ａないし図２ｄは本発明の実施形態に
よる半導体素子のプラグ製造工程の断面図である。本発
明による半導体素子のプラグ製造方法は、先ず図２ａに
示すように半導体基板２１に複数のゲート２２を形成す
る。ゲート２２を形成させた半導体基板２１の全面に絶
縁膜を堆積し、エッチバック工程で絶縁膜を選択的に除
去してゲート２２の両側面に絶縁膜側壁２３を形成す
る。
よる半導体素子のプラグ製造工程の断面図である。本発
明による半導体素子のプラグ製造方法は、先ず図２ａに
示すように半導体基板２１に複数のゲート２２を形成す
る。ゲート２２を形成させた半導体基板２１の全面に絶
縁膜を堆積し、エッチバック工程で絶縁膜を選択的に除
去してゲート２２の両側面に絶縁膜側壁２３を形成す
る。
【００１８】また、図示されてはいないが、半導体基板
２１に不純物イオンを注入してソース／ドレイン不純物
領域を形成する。すなわち、所定の下部パターンを基板
に形成させる。次に、半導体基板２１の全面に第１層間
絶縁膜２４を形成し、ゲート２２の上端表面が露出され
るように第１層間絶縁膜２４の平坦化工程を行う。半導
体基板２１の不純物領域が形成された箇所が露出される
ように第１層間絶縁膜２４を除去して第１コンタクトホ
ールを形成し、第１コンタクトホールを含む半導体基板
の全面に単結晶ないし多結晶シリコン膜を堆積する。
２１に不純物イオンを注入してソース／ドレイン不純物
領域を形成する。すなわち、所定の下部パターンを基板
に形成させる。次に、半導体基板２１の全面に第１層間
絶縁膜２４を形成し、ゲート２２の上端表面が露出され
るように第１層間絶縁膜２４の平坦化工程を行う。半導
体基板２１の不純物領域が形成された箇所が露出される
ように第１層間絶縁膜２４を除去して第１コンタクトホ
ールを形成し、第１コンタクトホールを含む半導体基板
の全面に単結晶ないし多結晶シリコン膜を堆積する。
【００１９】堆積させたシリコン膜をエッチバック又は
ＣＭＰで第１コンタクトホール内部だけに残るように除
去して第１プラグ２５を形成する。すなわち、第１層間
絶縁膜を貫通する第１プラグを形成させる。また、前記
半導体基板２１の全面に第２層間絶縁膜２６を形成して
フォトリソグラフィやエッチング工程で第１プラグ２５
及びこれに隣接した領域が露出されるように第２層間絶
縁膜２６を選択的に除去して第２コンタクトホール２７
を形成する。
ＣＭＰで第１コンタクトホール内部だけに残るように除
去して第１プラグ２５を形成する。すなわち、第１層間
絶縁膜を貫通する第１プラグを形成させる。また、前記
半導体基板２１の全面に第２層間絶縁膜２６を形成して
フォトリソグラフィやエッチング工程で第１プラグ２５
及びこれに隣接した領域が露出されるように第２層間絶
縁膜２６を選択的に除去して第２コンタクトホール２７
を形成する。
【００２０】第１プラグ２５を形成する方法は上述方法
に限らず他の方法を用いることが可能である。その他の
方法の例としては、第１層間絶縁膜２４を形成した後に
それにコンタクトホールを形成せずに、第１層間絶縁膜
２４上に第２層間絶縁膜２４を堆積した後に、半導体基
板２１の一領域が露出されるように双方の層間絶縁膜２
４、２６を除去してコンタクトホールを形成し、そのコ
ンタクトホールに単結晶ないし多結晶シリコン膜を埋め
込んでエッチバック工程で第２層間絶縁膜２４の上に付
着したたシリコン膜とコンタクトホールの内部に埋め込
まれていたシリコン膜を一定量除去して形成する方法が
ある。
に限らず他の方法を用いることが可能である。その他の
方法の例としては、第１層間絶縁膜２４を形成した後に
それにコンタクトホールを形成せずに、第１層間絶縁膜
２４上に第２層間絶縁膜２４を堆積した後に、半導体基
板２１の一領域が露出されるように双方の層間絶縁膜２
４、２６を除去してコンタクトホールを形成し、そのコ
ンタクトホールに単結晶ないし多結晶シリコン膜を埋め
込んでエッチバック工程で第２層間絶縁膜２４の上に付
着したたシリコン膜とコンタクトホールの内部に埋め込
まれていたシリコン膜を一定量除去して形成する方法が
ある。
【００２１】また、図２ｂに示すように、露出された第
１プラグ２５の上端表面にシリコンコンタクト２８を形
成する。シリサイドコンタクト２８はチタニウムシリサ
イド膜であるがその形成方法は任意である。その一例と
しては、例えば、物理蒸着法で半導体基板２１の全面に
チタニウム（Ｔｉ）を堆積し、熱処理して第１プラグ２
５のシリコンとチタニウムを反応させてチタニウムシリ
サイド膜を形成した後に反応していないチタニウムを除
去して形成することができ、さらには化学蒸着法による
インサイチューチでタニウムシリサイド堆積工程を介し
て形成することもできる。
１プラグ２５の上端表面にシリコンコンタクト２８を形
成する。シリサイドコンタクト２８はチタニウムシリサ
イド膜であるがその形成方法は任意である。その一例と
しては、例えば、物理蒸着法で半導体基板２１の全面に
チタニウム（Ｔｉ）を堆積し、熱処理して第１プラグ２
５のシリコンとチタニウムを反応させてチタニウムシリ
サイド膜を形成した後に反応していないチタニウムを除
去して形成することができ、さらには化学蒸着法による
インサイチューチでタニウムシリサイド堆積工程を介し
て形成することもできる。
【００２２】例としてあげた上記両方法はいずれも優れ
ているが、特に化学蒸着法によるチタニウムシリサイド
堆積法はステップカバレージに優れているだけでなく、
物理蒸着法を用いた際に必要な熱処理工程が不要である
ので工程が単純化されるという長所がある。
ているが、特に化学蒸着法によるチタニウムシリサイド
堆積法はステップカバレージに優れているだけでなく、
物理蒸着法を用いた際に必要な熱処理工程が不要である
ので工程が単純化されるという長所がある。
【００２３】次に、図２ｃに示すように、第２コンタク
トホール２７を形成させた第２層間絶縁膜２６の上に化
学蒸着法でバリア膜となるチタニウム窒化膜（ＴｉＮ）
２９を堆積させる。次に、図２ｄに示すようにエッチバ
ック又はＣＭＰ工程で第２コンタクトホール２７の内部
だけに残るように第２層間絶縁膜２６の上のチタニウム
窒化膜２９を除去して、第２コンタクトホール２７の内
部に第２プラグ２９ａを形成する。このようにしてプラ
グを形成させた後、第２プラグ２９ａに接触するＭＩＭ
構造のキャパシタを形成して本実施形態による半導体素
子を完成させる。
トホール２７を形成させた第２層間絶縁膜２６の上に化
学蒸着法でバリア膜となるチタニウム窒化膜（ＴｉＮ）
２９を堆積させる。次に、図２ｄに示すようにエッチバ
ック又はＣＭＰ工程で第２コンタクトホール２７の内部
だけに残るように第２層間絶縁膜２６の上のチタニウム
窒化膜２９を除去して、第２コンタクトホール２７の内
部に第２プラグ２９ａを形成する。このようにしてプラ
グを形成させた後、第２プラグ２９ａに接触するＭＩＭ
構造のキャパシタを形成して本実施形態による半導体素
子を完成させる。
【００２４】
【発明の効果】以上説明した本発明の半導体素子のプラ
グ製造方法は、次のような効果がある。第一、第１層間
絶縁層に形成させた第１プラグの上にシリコンコンタク
トを介して直接第２プラグを形成させたので、その第２
プラグとして比抵抗が低い金属物質を用いることができ
るのでプラグ抵抗を大きく減少させることができるので
メモリ素子の動作速度を向上させることができる。
グ製造方法は、次のような効果がある。第一、第１層間
絶縁層に形成させた第１プラグの上にシリコンコンタク
トを介して直接第２プラグを形成させたので、その第２
プラグとして比抵抗が低い金属物質を用いることができ
るのでプラグ抵抗を大きく減少させることができるので
メモリ素子の動作速度を向上させることができる。
【００２５】第二、プラグを金属で形成したので、ＭＩ
Ｍキャパシタ下部電極とプラグとの間のコンタクトのた
めのチタニウムシリサイドコンタクト、バリア埋め込み
及び平坦化工程が不要であるの工程が単純化できる。
Ｍキャパシタ下部電極とプラグとの間のコンタクトのた
めのチタニウムシリサイドコンタクト、バリア埋め込み
及び平坦化工程が不要であるの工程が単純化できる。
【００２６】第三、一回の平坦化工程を減らすことがで
きるので特にＣＯＢ(Capasitor Over Bit)構造の素子
では化学機械的錬磨工程から発生するビットラインハー
ドマスクの損失量を減少させることができ、工程マージ
ン及び素子歩留まりが向上する。
きるので特にＣＯＢ(Capasitor Over Bit)構造の素子
では化学機械的錬磨工程から発生するビットラインハー
ドマスクの損失量を減少させることができ、工程マージ
ン及び素子歩留まりが向上する。
【図１ａ】〜
【図１ｇ】従来技術にによる半導体素子のプラグ製造工
程の断面図である。
程の断面図である。
【図２ａ】〜
【図２ｄ】本発明の実施形態による半導体素子のプラグ
製造工程の断面図である。
製造工程の断面図である。
２１ 半導体基板 ２２ ゲート
２３ 絶縁膜側壁 ２４ 第１層間絶縁膜
２５ 第１プラグ ２６ 第２層間絶縁膜
２７ 第２コンタクトホール ２８ シリサイドコンタ
クト ２９ チタニウム窒化膜 ２９ａ 第２プラグ
クト ２９ チタニウム窒化膜 ２９ａ 第２プラグ
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ジェオン・タエ・キム
大韓民国・ソウル・カンドン−ク・チュン
ホ１−ドン・47−14・サンシニェオンリ
プ・２−106
Ｆターム(参考） 4M104 AA01 BB01 CC01 CC05 DD04
DD06 DD34 DD43 DD75 DD84
DD91 EE09 FF14 FF18 GG16
GG19 HH16
5F033 JJ03 JJ04 JJ27 JJ33 NN03
NN20 PP06 PP19 QQ09 QQ31
QQ37 QQ48 QQ58 QQ65 TT08
VV10 VV16 XX01 XX10 XX33
5F083 AD21 AD48 AD49 GA02 JA34
JA35 JA39 JA40 MA03 MA06
MA20 PR39 PR40
Claims (9)
- 【請求項１】 所定の下部パターンが形成された半導体
基板上に第１層間絶縁膜を形成し、その第１層間絶縁膜
を貫通して半導体基板に連結される第１プラグを形成す
るステップと、 半導体基板の全面に第２層間絶縁膜を形成して第１プラ
グの上端表面が露出されるように第２層間絶縁膜にコン
タクトホールを形成するステップと、 コンタクトホールによって露出された第１プラグの表面
にシリサイドコンタクトを形成するステップと、 コンタクトホールを含んでいる全面に第２プラグ物質を
コンタクトホールを埋め込むように形成するステップ
と、 平坦化工程で第２層間絶縁膜上の第２プラグ物質を除去
してコンタクトホール内に第２プラグを形成するステッ
プとを備えることを特徴とする半導体素子のプラグ製造
方法。 - 【請求項２】 第１層間絶縁膜と第２層間絶縁膜を連続
して堆積した後、第２層間絶縁膜と第１層間絶縁膜を貫
通して半導体基板に連結されるコンタクトホールを形成
し、そのコンタクトホールの第１層間絶縁膜の箇所に第
１プラグを形成するステップと、 第１プラグの表面にシリサイドコンタクトを形成するス
テップと、 コンタクトホールに金属物質を埋め込んで第１プラグの
上に第２プラグを形成するステップとを備えることを特
徴とする半導体素子のプラグ製造方法。 - 【請求項３】 第１プラグは第１プラグを構成する物質
を堆積した後、エッチバック工程を用いて層間絶縁膜の
上に堆積された第１プラグ物質とコンタクトホールの内
部に埋め込まれた第１プラグ物質の一定量を除去するス
テップを含むことを特徴とする請求項１又は２に記載の
半導体素子のプラグ製造方法。 - 【請求項４】 シリサイドコンタクトは化学蒸着法堆積
法によるインサイチューチタニウムシリサイド堆積工程
からなることを特徴とする請求項１又は請求項２に記載
の半導体素子のプラグ製造方法。 - 【請求項５】 シリサイドコンタクトは物理蒸着法で金
属膜を堆積し熱処理して第１プラグを構成する物質と金
属膜を反応させて形成することを特徴とする請求項１又
は請求項２に記載の半導体素子のプラグ製造方法。 - 【請求項６】 金属物質はチタニウム窒化物からなるこ
とを特徴とする請求項１又は請求項２に記載の半導体素
子のプラグ製造方法。 - 【請求項７】 第１プラグは単結晶シリコンからなるこ
とを特徴とする請求項１，請求項２又は請求項５に記載
の半導体素子のプラグ製造方法。 - 【請求項８】 第１プラグは多結晶シリコンからなるこ
とを特徴とする請求項１，請求項２又は請求項５に記載
の半導体素子のプラグ製造方法。 - 【請求項９】 第１プラグ物質と金属膜を反応させてシ
リサイドコンタクトを形成した後に反応せずに残ってい
る金属膜を除去する工程をさらに備えることを特徴とす
る請求項５に記載の半導体素子のプラグ製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2001-32904 | 2001-06-12 | ||
| KR10-2001-0032904A KR100493411B1 (ko) | 2001-06-12 | 2001-06-12 | 반도체 소자의 셀 플러그 형성방법 |
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|---|---|
| JP2003007820A true JP2003007820A (ja) | 2003-01-10 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001288240A Pending JP2003007820A (ja) | 2001-06-12 | 2001-09-21 | 半導体素子のプラグ製造方法 |
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|---|---|
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| JP (1) | JP2003007820A (ja) |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007134705A (ja) * | 2005-11-07 | 2007-05-31 | Samsung Electronics Co Ltd | 半導体素子及びその製造方法 |
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| KR100503519B1 (ko) * | 2003-01-22 | 2005-07-22 | 삼성전자주식회사 | 반도체 장치 및 그 제조방법 |
| KR100616499B1 (ko) * | 2003-11-21 | 2006-08-28 | 주식회사 하이닉스반도체 | 반도체소자 제조 방법 |
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| JP2007197302A (ja) * | 2005-12-28 | 2007-08-09 | Sumitomo Electric Ind Ltd | Ｉｉｉ族窒化物結晶の製造方法および製造装置 |
| KR100833430B1 (ko) * | 2006-04-25 | 2008-05-29 | 주식회사 하이닉스반도체 | 낸드 플래쉬 소자의 드레인 콘택플러그 형성방법 |
| US7410881B2 (en) | 2006-03-02 | 2008-08-12 | Hynix Semiconductor Inc. | Method of manufacturing flash memory device |
| KR100805009B1 (ko) * | 2006-03-02 | 2008-02-20 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR100791345B1 (ko) | 2006-10-02 | 2008-01-03 | 삼성전자주식회사 | 리세스된 구형 실리사이드 접촉부를 포함하는 반도체 소자및 그 제조 방법 |
| KR20140085657A (ko) | 2012-12-26 | 2014-07-08 | 에스케이하이닉스 주식회사 | 에어갭을 구비한 반도체장치 및 그 제조 방법 |
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| KR102014950B1 (ko) | 2013-08-26 | 2019-08-28 | 에스케이하이닉스 주식회사 | 에어갭을 구비한 반도체장치 및 그 제조 방법 |
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|---|---|---|---|---|
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| US6093615A (en) * | 1994-08-15 | 2000-07-25 | Micron Technology, Inc. | Method of fabricating a contact structure having a composite barrier layer between a platinum layer and a polysilicon plug |
| US6171970B1 (en) * | 1998-01-27 | 2001-01-09 | Texas Instruments Incorporated | Method for forming high-density integrated circuit capacitors |
| KR19990075619A (ko) * | 1998-03-23 | 1999-10-15 | 윤종용 | 반도체 장치의 커패시터 및 그 제조방법 |
| EP0977257A3 (en) | 1998-07-30 | 2003-09-10 | Texas Instruments Incorporated | Stacked capacitor DRAM cell and method of producing the same |
| KR20000027569A (ko) * | 1998-10-28 | 2000-05-15 | 김영환 | 반도체 소자의 제조 방법 |
| KR20000043055A (ko) * | 1998-12-28 | 2000-07-15 | 김영환 | 반도체 소자의 비트 라인 형성 방법 |
| US6153517A (en) * | 1999-03-12 | 2000-11-28 | Taiwan Semiconductor Manufacturing Company | Low resistance poly landing pad |
| JP4807894B2 (ja) * | 1999-05-31 | 2011-11-02 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US6511879B1 (en) * | 2000-06-16 | 2003-01-28 | Micron Technology, Inc. | Interconnect line selectively isolated from an underlying contact plug |
| US6455424B1 (en) * | 2000-08-07 | 2002-09-24 | Micron Technology, Inc. | Selective cap layers over recessed polysilicon plugs |
-
2001
- 2001-06-12 KR KR10-2001-0032904A patent/KR100493411B1/ko active IP Right Grant
- 2001-09-21 JP JP2001288240A patent/JP2003007820A/ja active Pending
-
2002
- 2002-06-12 US US10/166,685 patent/US6667228B2/en not_active Expired - Lifetime
-
2003
- 2003-10-31 US US10/697,305 patent/US6917111B2/en not_active Expired - Lifetime
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|---|---|---|---|---|
| JP2007134705A (ja) * | 2005-11-07 | 2007-05-31 | Samsung Electronics Co Ltd | 半導体素子及びその製造方法 |
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