CN117423656A - 一种半导体器件及其制造方法、电子设备 - Google Patents

一种半导体器件及其制造方法、电子设备 Download PDF

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Abstract

一种半导体器件及其制造方法、电子设备，所述半导体器件包括：设置在衬底上的至少一个晶体管，位线；所述晶体管包括：沿垂直于所述衬底方向延伸的半导体柱、所述半导体柱包括沟道区域和分别设置在所述沟道区域两侧的第一区域和第二区域，所述位线与所述第二区域接触，所述位线与所述衬底之间设置有绝缘层，在平行于所述衬底的平面上，所述位线的正投影与所述绝缘层的正投影存在交叠。本实施例提供的方案，通过在位线和衬底之间设置绝缘层，可以减少半导体器件的漏电。另外，通过设置绝缘层，可以降低位线区域的深度，有利于导电薄膜的填充，避免位线出现空洞，降低电阻。

Description

一种半导体器件及其制造方法、电子设备
技术领域
本公开实施例涉及但不限于半导体技术，尤指一种半导体器件及其制造方法、电子设备。
背景技术
动态随机存取存储器(Dynamic Random Access Memory，DRAM)的存储单元包括晶体管和电容器，晶体管的栅极与字线连接、漏极与位线连接、源极与电容器连接。
为了提高DRAM存储器的集成度，晶体管的尺寸越来越小。随着尺寸微缩，字线和字线之间耦合严重、存在较大的寄生电容，影响存储器的操作性能。垂直沟道晶体管是近年来研究热点。
垂直沟道晶体管目前的工艺流程是位线互连的，金属直接沉积到沟槽底部的硅衬底上，位线直接连接到硅衬底上，易导致漏电。
发明内容
以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
本公开实施例提供了一种半导体器件及其制造方法、电子设备，减少漏电。
本公开实施例提供了一种半导体器件，包括：设置在衬底上的至少一个晶体管，位线；所述晶体管包括：沿垂直于所述衬底方向延伸的半导体柱、所述半导体柱包括沟道区域和分别设置在所述沟道区域两侧的第一区域和第二区域，其中，所述第二区域设置在所述第一区域朝向所述衬底一侧，所述位线与所述第二区域接触，所述位线与所述衬底之间设置有绝缘层，在平行于所述衬底的平面上，所述位线的正投影与所述绝缘层的正投影存在交叠。
在一示例性实施例中，所述位线至少部分设置在所述绝缘层远离所述衬底一侧的表面。
在一示例性实施例中，所述位线沿平行于所述衬底的第二方向延伸，所述位线在所述衬底内的深宽比范围为1±10％。
在一示例性实施例中，所述晶体管还包括栅电极，所述栅电极环绕所述沟道区域的侧壁；
所述半导体器件包括分别沿第一方向和第二方向阵列分布的多个所述晶体管、多条沿所述第二方向延伸的所述位线，多条沿所述第一方向延伸的字线，其中，所述第二方向分布的同一列的晶体管的第二区域连接同一位线，沿第一方向分布的同一行的晶体管的所述栅电极连接形成一条字线，所述第一方向和第二方向交叉。
在一示例性实施例中，所述半导体器件还包括，设置在相邻位线之间的沿第二方向延伸的位线隔离槽，以及，设置在相邻字线之间的沿第一方向延伸的字线隔离槽，所述字线隔离槽沿垂直于所述衬底方向的第一深度小于所述位线隔离槽沿垂直于所述衬底方向的第二深度，且所述第一深度和所述第二深度的差值为10纳米至30纳米。
在一示例性实施例中，所述绝缘层包括平行于所述衬底的水平部和从所述水平部延伸至所述位线隔离槽的竖直部。
在一示例性实施例中，所述位线隔离槽的第二深度与所述位线隔离槽沿平行于所述衬底且垂直于所述第二方向的宽度的比值为7±10％。
在一示例性实施例中，所述位线沿垂直于所述衬底的方向的厚度为10纳米至30纳米。
本公开实施例提供一种电子设备，包括上述任一实施例所述的半导体器件。
本公开实施例提供一种半导体器件的制造方法，所述半导体器件包括至少一个晶体管，所述晶体管包括沿垂直于衬底方向延伸的半导体柱，所述制造方法包括：
提供衬底，在所述衬底上形成多个沿第二方向延伸的位线隔离槽，以及，从所述位线隔离槽的底壁刻蚀形成的连通所述多个位线隔离槽的连通区域，以及，形成填充所述位线隔离槽和所述连通区域的绝缘层，所述绝缘层包括水平部和从所述水平部竖直延伸的位于所述位线隔离槽的竖直部；
形成多个沿第一方向延伸的字线隔离槽，以形成所述至少一个晶体管的沿垂直于衬底方向延伸的半导体柱，其中，所述位线隔离槽的深度大于所述字线隔离槽的深度，所述第一方向和所述第二方向交叉，所述半导体柱包括沟道区域和分别设置在所述沟道区域两侧的第一区域和第二区域，所述第二区域设置在所述第一区域朝向所述衬底一侧；
形成设置在所述水平部远离所述衬底一侧，且与所述第二区域接触的位线；所述位线的正投影与所述水平部的正投影存在交叠。
在一示例性实施例中，所述在所述衬底上形成多个沿第二方向延伸的位线隔离槽，以及，从所述位线隔离槽的底壁刻蚀形成的连通所述多个位线隔离槽的连通区域，以及，形成填充所述位线隔离槽和所述连通区域的绝缘层，包括：
形成多个沿第二方向延伸的第一位线隔离子槽，所述第一位线隔离子槽包括沿第二方向间隔分布的多个第一沟槽单元，从所述第一沟槽单元的底壁刻蚀形成沿第一方向延伸的第一连通区域，所述第一连通区域连通沿第一方向间隔分布的不同第一位线隔子槽的第一沟槽单元；形成填充所述第一位线隔离子槽和第一连通区域的第一绝缘层；
形成多个沿第二方向延伸的第二位线隔离子槽，所述第二位线隔离子槽包括沿第二方向间隔分布的多个第二沟槽单元，从所述第二沟槽单元的底壁刻蚀形成沿第一方向延伸的第二连通区域，所述第二连通区域连通沿第一方向间隔分布的不同第二位线隔子槽的第二沟槽单元，且延伸方向相同的第一位线隔离子槽和第二位线隔离子槽构成沿第二方向延伸的位线隔离槽，所述第一连通区域和所述第二连通区域构成所述连通区域；形成填充所述第一位线隔离子槽和第一连通区域的第二绝缘层，所述第一绝缘层和所述第二绝缘层构成所述绝缘层。
本公开实施例包括一种半导体器件及其制造方法、电子设备，所述半导体器件包括：设置在衬底上的至少一个晶体管，位线；所述晶体管包括：沿垂直于所述衬底方向延伸的半导体柱、所述半导体柱包括沟道区域和分别设置在所述沟道区域两侧的第一区域和第二区域，其中，所述第二区域设置在所述第一区域朝向所述衬底一侧，所述位线与所述第二区域接触，所述位线与所述衬底之间设置有绝缘层，在平行于所述衬底的平面上，所述位线的正投影与所述绝缘层的正投影存在交叠。本实施例提供的方案，通过在位线和衬底1之间设置绝缘层，可以减少半导体器件的漏电。另外，通过设置绝缘层，在刻蚀形成位线所在的位线区域时，由于下方为绝缘层，不同于衬底的材料，不同材料不同的刻刻蚀速率，因此，可以控制纵向(垂直衬底方向)的刻蚀深度，从而降低位线区域的深度，降低位线区域的深宽比，深宽比降低，有利于导电薄膜的填充，避免位线出现空洞，降低电阻。
本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和优点可通过在说明书以及附图中所特别指出的结构来实现和获得。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
附图用来提供对本公开技术方案的进一步理解，并且构成说明书的一部分，与本公开实施例一起用于解释本发明的技术方案，并不构成对技术方案的限制。
图1为一实施例提供的半导体器件的平面示意图；
图2为图1所示半导体器件沿aa’方向的截面图；
图3为图1所述半导体器件沿cc’方向的截面图；
图4A为一实施例提供的形成第一位线隔离子槽后的俯视图；
图4B为一实施例提供的形成第一位线隔离子槽后aa’方向截面图；
图4C为一实施例提供的形成第一位线隔离子槽后bb’方向截面图；
图4D为一实施例提供的形成第一位线隔离子槽后cc’方向截面图；
图4E为一实施例提供的形成第一位线隔离子槽后dd’方向截面图；
图5A为一实施例提供的填充第一位线隔离子槽后的俯视图；
图5B为一实施例提供的填充第一位线隔离子槽后aa’方向截面图；
图5C为一实施例提供的填充第一位线隔离子槽后bb’方向截面图；
图5D为一实施例提供的填充第一位线隔离子槽后cc’方向截面图；
图5E为一实施例提供的填充第一位线隔离子槽后dd’方向截面图；
图6A为一实施例提供的形成第二位线隔离子槽后的俯视图；
图6B为一实施例提供的形成第二位线隔离子槽后aa’方向截面图；
图6C为一实施例提供的形成第二位线隔离子槽后bb’方向截面图；
图6D为一实施例提供的形成第二位线隔离子槽后cc’方向截面图；
图6E为一实施例提供的形成第二位线隔离子槽后dd’方向截面图；
图7A为一实施例提供的填充第二位线隔离子槽后的俯视图；
图7B为一实施例提供的填充第二位线隔离子槽后aa’方向截面图；
图7C为一实施例提供的填充第二位线隔离子槽后bb’方向截面图；
图7D为一实施例提供的填充第二位线隔离子槽后cc’方向截面图；
图7E为一实施例提供的填充第二位线隔离子槽后dd’方向截面图；
图8A为一实施例提供的形成位线区域后aa’方向截面图；
图8B为一实施例提供的形成位线区域后bb’方向截面图；
图8C为一实施例提供的形成位线区域后cc’方向截面图；
图8D为一实施例提供的形成位线区域后dd’方向截面图；
图9A为一实施例提供的形成位线后aa’方向截面图；
图9B为一实施例提供的形成位线后bb’方向截面图；
图9C为一实施例提供的形成位线后cc’方向截面图；
图9D为一实施例提供的形成位线后dd’方向截面图；
图10为本公开实施例提供的半导体器件制造方法流程图。
具体实施方式
下文中将结合附图对本公开实施例进行详细说明。在不冲突的情况下，本公开实施例及实施例中的特征可以相互任意组合。
除非另外定义，本公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。
本公开的实施方式并不一定限定附图所示尺寸，附图中各部件的形状和大小不反映真实比例。此外，附图示意性地示出了理想的例子，本公开的实施方式不局限于附图所示的形状或数值。
本公开中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混同而设置，并不表示任何顺序、数量或者重要性。
在本公开中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于在公开中说明的词句，根据情况可以适当地更换。
在本公开中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或电连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本公开中的具体含义。
在本公开中，“平行”是指大约平行或几乎平行，比如，两条直线形成的角度为-10°以上且10°以下的状态，因此，也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指大约垂直，比如，两条直线形成的角度为80°以上且100°以下的状态，因此，也包括85°以上且95°以下的角度的状态。
本公开所说的“B的正投影位于A的正投影的范围之内”，是指B的正投影的边界落入A的正投影的边界范围内，或者A的正投影的边界与B的正投影的边界重叠。
本公开中，衬底1具有两个主表面和主表面之间的侧表面，两个主表面分别为相对设置的上表面和下表面，上表面即设置有晶体管的表面，与衬底1平行是指与衬底1的下表面平行，与衬底1垂直是指与衬底1的下表面垂直。在形成半导体柱10之前，衬底1指整个衬底(包括用于制造半导体柱10的半导体区域)，在形成半导层10之后，衬底1指整个衬底中位于晶体管下方的区域。
常规的位线直接设置在衬底的方案中，以衬底为硅衬底为例，因为硅刻蚀是各向同性的，为了将沟槽打通，刻蚀的各向同性会导致容纳位线的位线区域会很深，不利于金属的填充，中间会有空洞，从而增加互连的电阻。一种去除空洞的方式为，沉积金属(此时存在空洞)，刻蚀金属暴露所述空洞，重新沉积金属填充所述空洞，刻蚀金属至预设深度，从而完成位线的制造，该方案工艺难度大，且第一次刻蚀后的副产物和聚合物容易堆积在两次沉积的金属内部，不利于电阻的降低。另外，在晶体管阵列的边界处，刻蚀形成位线区域，由于深度过大，可能导致相邻的位线之间短路。本公开实施例中，可以在位线和衬底之间设置绝缘层，减小位线区域的深度，有利于导电薄膜的沉积，减少空洞，降低电阻，且可以避免边界处位线的短路。
图1为本公开实施例提供的一种半导体器件的平面示意图。图2为图1所示半导体器件沿aa’方向的截面图，图3为图1所示半导体器件沿cc’方向的截面图。如图1、图2和图3所示，本实施例提供的半导体器件可以包括：设置在衬底1上的多个阵列分布的垂直沟通晶体管，位线30，所述晶体管可以包括：沿垂直于所述衬底1方向延伸的半导体柱10，该半导体柱具有一个主表面，该主表面为侧表面或侧壁，还包括一个端部，该端部为半导体柱的顶端。所述半导体柱是通过硅衬底外延或在硅衬底上刻蚀沟槽形成的，因此其另一端与衬底连接为一体式结构。
所述半导体柱10可以包括位于侧壁的沟道区域11和分别设置在所述沟道区域11两侧的第一区域12和第二区域13，所述第二区域13设置所述第一区域12朝向所述衬底1一侧；所述的沟道区域11，以及沟道区域11两侧的第一区域12和第二区域13，均位于所述半导体柱10的侧壁，且第一区域12、沟道区域11和第二区域13依次沿着半导体柱10的延伸方向排列。可以理解为靠近半导体柱的两端的侧壁为第一区域12和第二区域13，所述第一区域12和第二区域13之间的区域为沟道区域11，所述沟道区域11可以通过栅极的位置与所述第一区域12和第二区域13大致区分，也可以通过第一区域12和第二区域13与沟道区域11的导电程度不同而大致区分。
所述第二区域13位于半导体10柱的低端，第一区域12位于半导体柱10的顶端。所述位线30埋于衬底与晶体管之间，与所述第二区域13接触；所述位线30与所述硅衬底1之间设置有绝缘层50，所述位线30的正投影与所述绝缘层50的正投影存在交叠。
本实施例提供的方案，通过在位线30和硅衬底1之间设置绝缘层，可以减少半导体器件的漏电。另外，通过设置绝缘层，在刻蚀形成位线所在的位线区域时，由于下方为绝缘层，不同于衬底的材料，不同材料不同的刻刻蚀速率，因此，可以控制纵向(垂直衬底方向)的刻蚀深度，从而降低位线区域的深度，降低位线区域的深宽比，深宽比降低，有利于导电薄膜的填充，避免位线出现空洞，降低电阻。另外，降低位线区域的深度，可以降低位于半导体器件构成的存储阵列的边界区域的位线的短路风险。
第一区域12和第二区域13可以是半导体柱10掺杂有杂质的区域，在一实施例中，所述第一区域12、第二区域13的导电类型可以是n型或者p型。第一区域12可以是源极区域，第二区域13可以是漏极区域，或者，第一区域12可以漏极区域，第二区域13可以是源极区域。
在一示例性实施例中，所述沿垂直于衬底1方向延伸的半导体柱10可以理解为整体上仅沿着垂直衬底1的方向延伸，半导体柱的10的侧壁的形貌不作限制。
在一示例性实施例中，所述半导体柱10的主体材料可以与所述衬底1的主体材料一致，比如均为硅材料。
在一示例性实施例中，所述沟道区域11在平行于衬底1的方向的截面在不同位置的尺寸和形状可以大致相同。可以理解为，所述半导体柱的侧壁为表面连续光滑的曲面，曲面不同位置的横截面的形状类似，但是大小可能存在差异，比如，一些实施例中，靠近顶端的横截面面积小于远离顶端的横截面面积。
在一示例性实施例中，所述第一区域12在平行于衬底1的方向的截面在不同位置的尺寸和形状可以大致相同。
在一示例性实施例中，所述第二区域13在平行于衬底1的方向的截面在不同位置的尺寸和形状可以大致相同。
在一示例性实施例中，所述晶体管还可以包括栅电极21，所述栅电极21可以环绕所述半导体柱的侧壁沟道区域11。
在一示例性实施例中，所述晶体管还可以包括环绕所述半导体柱的侧壁的栅绝缘层14，栅绝缘层14位于所述栅电极21和所述半导体柱之间将栅电极与半导体柱绝缘。
在一示例性实施例中，所述半导体器件可以为一存储阵列，所述存储阵列可以包括分别沿第一方向X和第二方向Y阵列分布的多个垂直沟道的晶体管、多条沿第一方向X延伸的字线20和多条沿第二方向Y延伸的位线30，沿第一方向X分布的同一行的晶体管的栅电极21连接形成一条字线20，沿第二方向Y分布的同一列的晶体管的第二区域13连接到同一位线30。所述第一方向X和第二方向Y可以交叉。在一示例性实施例中，所述第一方向X和第二方向Y可以垂直。
在一示例性实施例中，所述第一方向X可以平行于所述衬底1，所述第二方向Y可以平行于所述衬底1。
在一示例性实施例中，所述多条字线20可以沿第二方向Y间隔分布。所述多条位线30可以沿第一方向X间隔分布。
在一示例性实施例中，所述位线30至少部分设置在所述绝缘层50远离所述衬底一侧的表面。即，位线30直接设置在绝缘层50的表面。位线30可以大部分(即除位于边界区域外的位线)设置在绝缘层50远离所述衬底1一侧的表面，或者，可以仅部分设置在绝缘层50远离所述衬底1一侧的表面，即可以仅有部分位线与衬底1之间设置有绝缘层，仍可改善漏电现象。
在一示例性实施例中，所述位线沿平行于所述衬底的第二方向延伸，所述位线在所述衬底内的深宽比范围为1±10％，所述深宽比中的深度为所述位线沿垂直于衬底方向的尺寸，所述深宽比中的宽度为所述位线位于相邻的半导体柱之间的区域沿第二方向的尺寸。如图1和图2所示，所述位线30沿垂直于所述衬底1方向的深度L，与所述位线30位于相邻的半导体柱10之间沿所述第二方向的宽度w之比可以为1±10％。即，本实施例提供的方案，位线的深宽比可以大大降低，常规的位线的深宽比为2左右，本实施例提供的方案，深宽比减小，可以减少形成位线时的填充难度，减少空洞，降低电阻。但本公开实施例不限于此，深宽比可以为0.9至2之间的值。
所述位线的深宽比中深度是指在位线的截面中在垂直衬底的方向的最大距离。本申请尽量做到深度小避免太深有空洞。
在实际测量最大距离时可以是截面两个最高点之间多个位置的距离的平均值。
在一示例性实施例中，所述位线30沿垂直于所述衬底1的方向的厚度可以为10纳米(nm)至30nm。
在一示例性实施例中，所述半导体器件还可以包括设置在相邻位线30之间，分别隔离所述多条位线30的多个沿第二方向Y延伸的位线隔离槽T1，所述位线隔离槽T1的深宽比大于等于6小于10，所述位线隔离槽T1宽度为沿平行于所述衬底且垂直于所述位线隔离槽T1的延伸方向的尺寸，所述位线隔离槽T1的深度为沿垂直于所述衬底1方向，所述位线隔离槽T1的最底端与所述半导体柱10远离所述衬底1一侧的表面的距离。常规方案中，位线隔离槽T1的深宽比为10左右，本实施例提供的方案，可以减小位线隔离槽T1的深宽比，降低工艺难度。
在一示例性实施例中，所述位线隔离槽T1的深宽比可以为7±10％。
在一示例性实施例中，所述半导体器件还可以包括分别设置在相邻字线之间，隔离所述多条字线20的多个沿第一方向X延伸的字线隔离槽T2，所述字线隔离槽T2沿垂直于所述衬底1方向的第一深度小于所述位线隔离槽T1沿垂直于所述衬底1方向的第二深度，且所述第一深度和所述第二深度的差值为10nm至30nm。本实施例提供的方案，由于设置有绝缘层50，在刻蚀形成位线区域30时，由于纵向为绝缘层，横向为半导体，由于不同材料不同的刻蚀速率，因此，可以控制纵向(垂直衬底方向)的刻蚀深度，从而降低位线区域的深度，位线区域的深度降低后，字线隔离槽和位线隔离槽的深度差可以降低，在字线隔离槽的深度不变的情况下，可以减小位线隔离槽的深度，降低工艺难度。
在一示例性实施例中，所述绝缘层50可以包括平行于所述衬底1的水平部和从所述水平部延伸至所述位线隔离槽T1的竖直部。所述位线30可以设置在所述水平部上。本实施例提供的方案，所述绝缘层50可以通过刻蚀和填充位线隔离槽T1形成。
在一示例性实施例中，所述半导体器件还可以还包括填充在晶体管间的隔离结构40，所述隔离结构40可以包括氧化硅、氮化硅、氮氧化硅中的至少一种。
下面通过本实施例存储结构的制造过程进一步说明本实施例的技术方案。本实施例中所说的“构图工艺”包括沉积膜层、涂覆光刻胶、掩模曝光、显影、刻蚀、剥离光刻胶等处理，是相关技术中成熟的制造工艺。本实施例中所说的“光刻工艺”包括涂覆膜层、掩模曝光和显影，是相关技术中成熟的制造工艺。沉积可采用溅射、蒸镀、化学气相沉积等已知工艺，涂覆可采用已知的涂覆工艺，刻蚀可采用已知的方法，在此不做具体的限定。在本实施例的描述中，需要理解的是，“薄膜”是指将某一种材料在基底上利用沉积或涂覆工艺制作出的一层薄膜。若在整个制作过程当中该“薄膜”无需构图工艺或光刻工艺，则该“薄膜”还可以称为“层”。若在整个制作过程当中该“薄膜”还需构图工艺或光刻工艺，则在构图工艺前称为“薄膜”，构图工艺后称为“层”。经过构图工艺或光刻工艺后的“层”中包含至少一个“图案”。
1)在衬底1上形成多个沿第二方向Y延伸的第一位线隔离子槽T11，以及，形成沿第一方向X延伸的第一连通区域T41，其中，所述第一位线隔离子槽T11包括多个第一沟槽单元，所述多个第一沟槽单元沿第二方向Y间隔分布，沿第一方向X分布的同一行的第一沟槽单元与同一第一连通区域T41贯通，如图4A、图4B、图4C、图4D和图4E所示，其中，图4A为俯视图，图4B为沿图4A中aa’方向的截面图，图4C为沿图4A中bb’方向的截面图，图4D为沿图4A中cc’方向的截面图，图4E为沿图4A中dd’方向的截面图。
在一示例性实施例中，在形成第一连通区域T41前，可以沉积第一阻挡层薄膜形成第一阻挡层以保护所述第一位线隔离子槽T11的侧壁。
2)在形成前述图案的衬底上沉积第一绝缘薄膜并磨平，形成第一绝缘层51，所述第一绝缘层51填充所述第一位线隔离子槽T11和所述第一连通区域T41，所述第一绝缘层51可以包括第一水平部和第一竖直部，所述第一水平部平行于所述衬底1，即填充在所述第一连通区域T41的绝缘薄膜，所述第一竖直部包括从所述第一水平部竖直的延伸出的位于所述第一位线隔离子槽T11的绝缘薄膜，即，填充在所述第一位线隔离子槽T11的绝缘薄膜。如图5A、图5B、图5C、图5D和图5E所示，其中，图5A为俯视图，图5B为沿图5A中aa’方向的截面图，图5C为沿图5A中bb’方向的截面图，图5D为沿图5A中cc’方向的截面图，图5E为沿图5A中dd’方向的截面图。
在一示例性实施例中，所述第一绝缘薄膜可以是low-K介质层，即介电常数K<3.9的介质层。比如可以是硅氮化物(SiNx)、硅氧化物(SiOx)和氮氧化硅(SiON)、碳化硅(SiC)、SiN中的任意一种或多种。
3)在衬底1上形成多个沿第二方向Y延伸的第二位线隔离子槽T12，以及，形成沿第一方向X延伸的第二连通区域T42，其中，所述第二位线隔离子槽T12包括多个第二沟槽单元，所述多个第二沟槽单元沿第二方向Y间隔分布，沿第一方向X分布的同一行的第二沟槽单元与同一第二连通区域T42贯通，且延伸方向相同的第一位线隔离子槽T11和第二位线隔离子槽T12连通形成一个位线隔离槽T1，即，第一位线隔离槽T1沿第二方向Y延伸；第一连通区域T42和第二连通区域T41贯通，如图6A、图6B、图6C、图6D和图6E所示，其中，图6A为俯视图，图6B为aa’方向的截面图，图6C为沿图6A中bb’方向的截面图，图6D为沿图4A中cc’方向的截面图，图6E为沿图6A中dd’方向的截面图。
所述第二位线隔离子槽T12的深度和所述第一位线隔离子槽T11的深度一致，均为DBL。
在一示例性实施例中，在形成沿第一方向X延伸的第二连通区域T42前，可以沉积第二阻挡层薄膜形成第二阻挡层以保护所述第二位线隔离子槽T12的侧壁。
4)在形成前述图案的衬底上沉积第二绝缘薄膜并磨平，形成第二绝缘层52，所述第二绝缘层52填充所述第二位线隔离子槽T12和所述第二连通区域T42，所述第二绝缘层52可以包括第二水平部和第二竖直部，所述第二水平部平行于所述衬底1，即填充在所述第一连通区域T41的绝缘薄膜，所述第二竖直部包括从所述第二水平部竖直的延伸出的位于所述第二位线隔离子槽T12的绝缘薄膜，即，填充在所述第二位线隔离子槽T12的绝缘薄膜。如图7A、图7B、图7C、图7D和图7E所示，其中，图7A为俯视图，图7B为沿图7A中aa’方向的截面图，图7C为沿图7A中bb’方向的截面图，图7D为沿图7A中cc’方向的截面图，图7E为沿图7A中dd’方向的截面图。
在一示例性实施例中，所述第二绝缘薄膜可以是low-K介质层，即介电常数K<3.9的介质层。比如可以是硅氮化物(SiNx)、硅氧化物(SiOx)和氮氧化硅(SiON)、碳化硅(SiC)、SiN中的任意一种或多种。
第一绝缘层51和第二绝缘层52即构成绝缘层50，绝缘层50可以包括水平部和竖直部，所述水平部可以包括第一水平部和第二水平部，所述竖直部可以包括第一竖直部和第二竖直部，所述第一水平部和第二水平部在水平方向(平行于衬底方向)上可以形成一个连续的膜层，后续位线30即可以设置在所述绝缘层50的水平部上，与衬底1隔离，从而可以减少漏电。所述绝缘层50的竖直部包括从所述绝缘层50的水平部延伸出的位于所述位线隔离槽T1的区域。
上述步骤中，将每个沿第二方向Y延伸的位线隔离槽T1分成两次形成，即，将每个位线隔离槽T1沿该位线隔离槽T1的延伸方向(即第二方向Y)分成多段，将每段作为一个沟槽单元，将奇数段作为一组，偶数段作为一组，，可以先形成奇数段的沟槽单元，再形成偶数段的沟槽单元，或者，先形成偶数段的沟槽单元，再形成奇数段的沟槽单元；每个沟槽单元沿第二方向Y的长度可以相同或不同。本实施例提供的方案，可以避免形成过长的条，在打通位线隔离槽T1底部时坍塌。
5)形成多个沿第一方向X延伸的字线隔离槽T2，此时，通过位线隔离槽T1和字线隔离槽T2在衬底1上形成了多个半导体柱体，该多个半导体柱体可以分别形成多个晶体管的半导体柱10；
沉积第三阻挡层薄膜形成第三阻挡层5，所述第三阻挡层5覆盖所述字线隔离槽T2的侧壁，以在后续刻蚀过程中保护所述字线隔离槽T2的侧壁。
对形成前述图案的衬底1进行刻蚀，形成多个位线区域T3，每个所述位线区域T3沿第一方向X延伸，一个所述位线区域T3暴露沿第一方向X分布的同一列半导体柱10的第二区域13，如图8A、图8B、图8C、图8D所示，其中，图8A为aa’方向的截面图，图8B为bb’方向的截面图，图8C为cc’方向的截面图，图8D为dd’方向的截面图。
在一示例性实施例中，沿垂直于所述衬底1的方向，所述位线隔离槽T1的深度DBL大于所述字线隔离槽T2的深度DWL，DBL与DWL的差值可以为10nm至30nm。而在位线30全部与衬底1接触的方案中，衬底为硅(Si)时，因为Si刻蚀是各向同性的，为了将相邻的位线隔离槽T1打通形成位线区域T3，刻蚀的各向同性会导致位线区域T3很深，不利于金属的填充，金属中间易产生空洞，导致增加互连的电阻。另外，为了避免相邻的位线30连接，由于位线区域T3很深，位线隔离槽T1与字线隔离槽T2沿垂直衬底1方向的距离需要设置的比较大，DBL与DWL的差值可达150nm左右，在字线隔离槽T2深度不变的情况下，DBL与DWL的差值大时，位线隔离槽T1的深度较大，工艺难度大。本公开实施例提供的方案，由于可以减小位线区域T3的深度，因此，可以降低位线隔离槽T1的深度，从而降低工艺难度。
6)形成位线30
所述形成位线30可以包括：在形成前述结构的衬底1上依次沉积连接层薄膜和导电薄膜，刻蚀去除位线区域T3外的连接层薄膜和导电薄膜分别形成连接层31和位线30，如图9A、图9B、图9C和图9D所示，其中，图9A为aa’方向截面图，图9B为bb’方向截面图，图9C为cc’方向截面图，图9D为dd’方向截面图。
在一示例性实施例中，所述连接层薄膜比如为钛(Ti)，钴(Co)、镍(Ni)或镍铂(NiPt)等的硅化物，比如二硅化钛(TiSi2)，二硅化钴(CoSi2)和镍铂硅化物(NiPtSi)等。
所述导电薄膜可以包括粘合子层和导电子层，所述粘合子层可以是TiN等，所述导电子层可以是W等，即可以先沉积TiN形成粘合子层，再沉积W形成导电子层，TiN可以增强W与其他膜层的粘合性。
在一示例性实施例中，所述刻蚀去除位线区域T3外的连接层薄膜和导电薄膜形成位线30可以包括：
通过化学机械抛光(Chemical Mechanical Polishing，CMP)对沉积的导电薄膜进行磨平，磨平时在所述半导体柱远离所述衬底1一侧保留预设厚度的导电薄膜；
采用干法刻蚀对所述连接层薄膜导电薄膜进行回刻，去除半导体柱间的连接层薄膜和导电薄膜，保留位线区域30内的连接层薄膜和导电薄膜；
采用湿法刻蚀去除位线区域T3外残留的连接层薄膜和导电薄膜以及干法刻蚀的副产品等。
形成位线区域T3后，可以通过热退火工艺，使得第二区域13与连接层31反应形成金属硅化物，降低第二区域13与位线30的接触电阻。
后续可以制造形成环绕所述半导体柱10的沟道区域11的栅绝缘层14，以及，环绕所述栅绝缘层的栅电极21，以及，隔离结构40等，不再赘述。
本公开实施例还提供了一种电子设备，包括前述实施例的半导体器件。所述电子设备可以为：存储装置、智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或移动电源等。存储装置可以包括计算机中的内存等，此处不作限定。
图10为本公开实施例半导体器件的制造方法流程图。如图10所示，本公开实施例还提供一种半导体器件的制造方法，所述半导体器件包括至少一个晶体管，所述晶体管包括沿垂直于衬底方向延伸的半导体柱，所述制造方法可以包括：
步骤1001，提供衬底，在所述衬底上形成多个沿第二方向延伸的位线隔离槽，以及，从所述位线隔离槽的底壁刻蚀形成的连通所述多个位线隔离槽的连通区域，以及，形成填充所述位线隔离槽和所述连通区域的绝缘层，所述绝缘层包括水平部和从所述水平部竖直延伸的位于所述位线隔离槽的竖直部；
步骤1002，形成多个沿第一方向延伸的字线隔离槽，以形成所述至少一个晶体管的沿垂直于衬底方向延伸的半导体柱，其中，所述位线隔离槽的深度大于所述字线隔离槽的深度，所述第一方向和所述第二方向交叉，所述半导体柱包括沟道区域和分别设置在所述沟道区域两侧的第一区域和第二区域，所述第二区域设置在所述第一区域朝向所述衬底一侧；
步骤1003，形成设置在所述水平部远离所述衬底一侧，且与所述第二区域接触的位线；所述位线的正投影与所述水平部的正投影存在交叠。
本实施例提供的半导体器件的制造方法，通过形成绝缘层，位线形成在绝缘层上，可以减少器件漏电，且可以减小位线区域的深度，降低位线区域的深宽比，深宽比降低，有利于导电薄膜的填充，避免位线出现空洞，从而降低电阻。
在一示例性实施例中，所述在所述衬底上形成多个沿第二方向延伸的位线隔离槽，以及，从所述位线隔离槽的底壁刻蚀形成的连通所述多个位线隔离槽的连通区域，以及，形成填充所述位线隔离槽和所述连通区域的绝缘层，包括：
形成多个沿第二方向延伸的第一位线隔离子槽，所述第一位线隔离子槽包括沿第二方向间隔分布的多个第一沟槽单元，从所述第一沟槽单元的底壁刻蚀形成沿第一方向延伸的第一连通区域，所述第一连通区域连通沿第一方向间隔分布的不同第一位线隔子槽的第一沟槽单元；形成填充所述第一位线隔离子槽和第一连通区域的第一绝缘层；
形成多个沿第二方向延伸的第二位线隔离子槽，所述第二位线隔离子槽包括沿第二方向间隔分布的多个第二沟槽单元，从所述第二沟槽单元的底壁刻蚀形成沿第一方向延伸的第二连通区域，所述第二连通区域连通沿第一方向间隔分布的不同第二位线隔子槽的第二沟槽单元，且延伸方向相同的第一位线隔离子槽和第二位线隔离子槽构成沿第二方向延伸的位线隔离槽，所述第一连通区域和所述第二连通区域构成所述连通区域；形成填充所述第一位线隔离子槽和第一连通区域的第二绝缘层，所述第一绝缘层和所述第二绝缘层构成所述绝缘层。
虽然本发明所揭露的实施方式如上，但所述的内容仅为便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (11)

1.一种半导体器件，其特征在于，包括：设置在衬底上的至少一个晶体管，位线；所述晶体管包括：沿垂直于所述衬底方向延伸的半导体柱、所述半导体柱包括沟道区域和分别设置在所述沟道区域两侧的第一区域和第二区域，其中，所述第二区域设置在所述第一区域朝向所述衬底一侧，所述位线与所述第二区域接触，所述位线与所述衬底之间设置有绝缘层，在平行于所述衬底的平面上，所述位线的正投影与所述绝缘层的正投影存在交叠。
2.根据权利要求1所述的半导体器件，其特征在于，所述位线至少部分设置在所述绝缘层远离所述衬底一侧的表面。
3.根据权利要求1所述的半导体器件，其特征在于，所述位线沿平行于所述衬底的第二方向延伸，所述位线在所述衬底内的深宽比范围为1±10％，所述深宽比中的深度为所述位线沿垂直于衬底方向的尺寸，所述深宽比中的宽度为所述位线位于相邻的半导体柱之间的区域沿第二方向的尺寸。
4.根据权利要求1所述的半导体器件，其特征在于，所述晶体管还包括栅电极，所述栅电极环绕所述沟道区域的侧壁；
所述半导体器件包括分别沿第一方向和第二方向阵列分布的多个所述晶体管、多条沿所述第二方向延伸的所述位线，多条沿所述第一方向延伸的字线，其中，所述第二方向分布的同一列的晶体管的第二区域连接同一位线，沿第一方向分布的同一行的晶体管的所述栅电极连接形成一条字线，所述第一方向和第二方向交叉。
5.根据权利要求4所述的半导体器件，其特征在于，所述半导体器件还包括，设置在相邻位线之间的沿第二方向延伸的位线隔离槽，以及，设置在相邻字线之间的沿第一方向延伸的字线隔离槽，所述字线隔离槽沿垂直于所述衬底方向的第一深度小于所述位线隔离槽沿垂直于所述衬底方向的第二深度，且所述第一深度和所述第二深度的差值为10纳米至30纳米。
6.根据权利要求5所述的半导体器件，其特征在于，所述绝缘层包括平行于所述衬底的水平部和从所述水平部延伸至所述位线隔离槽的竖直部。
7.根据权利要求5所述的半导体器件，其特征在于，所述位线隔离槽的第二深度与所述位线隔离槽沿平行于所述衬底且垂直于所述第二方向的宽度的比值为7±10％。
8.根据权利要求1所述的半导体器件，其特征在于，所述位线沿垂直于所述衬底的方向的厚度为10纳米至30纳米。
9.一种电子设备，其特征在于，包括如权利要求1至8任一所述的半导体器件。
10.一种半导体器件的制造方法，其特征在于，所述半导体器件包括至少一个晶体管，所述晶体管包括沿垂直于衬底方向延伸的半导体柱，所述制造方法包括：
提供衬底，在所述衬底上形成多个沿第二方向延伸的位线隔离槽，以及，从所述位线隔离槽的底壁刻蚀形成的连通所述多个位线隔离槽的连通区域，以及，形成填充所述位线隔离槽和所述连通区域的绝缘层，所述绝缘层包括水平部和从所述水平部竖直延伸的位于所述位线隔离槽的竖直部；
形成多个沿第一方向延伸的字线隔离槽，以形成所述至少一个晶体管的沿垂直于衬底方向延伸的半导体柱，其中，所述位线隔离槽的深度大于所述字线隔离槽的深度，所述第一方向和所述第二方向交叉，所述半导体柱包括沟道区域和分别设置在所述沟道区域两侧的第一区域和第二区域，所述第二区域设置在所述第一区域朝向所述衬底一侧；
形成设置在所述水平部远离所述衬底一侧，且与所述第二区域接触的位线；所述位线的正投影与所述水平部的正投影存在交叠。
11.根据权利要求10所述的半导体器件的制造方法，其特征在于，所述在所述衬底上形成多个沿第二方向延伸的位线隔离槽，以及，从所述位线隔离槽的底壁刻蚀形成的连通所述多个位线隔离槽的连通区域，以及，形成填充所述位线隔离槽和所述连通区域的绝缘层，包括：
形成多个沿第二方向延伸的第一位线隔离子槽，所述第一位线隔离子槽包括沿第二方向间隔分布的多个第一沟槽单元，从所述第一沟槽单元的底壁刻蚀形成沿第一方向延伸的第一连通区域，所述第一连通区域连通沿第一方向间隔分布的不同第一位线隔子槽的第一沟槽单元；形成填充所述第一位线隔离子槽和第一连通区域的第一绝缘层；
形成多个沿第二方向延伸的第二位线隔离子槽，所述第二位线隔离子槽包括沿第二方向间隔分布的多个第二沟槽单元，从所述第二沟槽单元的底壁刻蚀形成沿第一方向延伸的第二连通区域，所述第二连通区域连通沿第一方向间隔分布的不同第二位线隔子槽的第二沟槽单元，且延伸方向相同的第一位线隔离子槽和第二位线隔离子槽构成沿第二方向延伸的位线隔离槽，所述第一连通区域和所述第二连通区域构成所述连通区域；形成填充所述第一位线隔离子槽和第一连通区域的第二绝缘层，所述第一绝缘层和所述第二绝缘层构成所述绝缘层。
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