CN118139413A

CN118139413A - 一种半导体器件及其制造方法、电子设备

Info

Publication number: CN118139413A
Application number: CN202410538489.1A
Authority: CN
Inventors: 孟敬恒; 王祥升; 王桂磊; 赵超
Original assignee: Beijing Superstring Academy of Memory Technology
Current assignee: Beijing Superstring Academy of Memory Technology
Filing date: 2024-04-30
Publication date: 2024-06-04

Abstract

半导体器件及其制造方法、电子设备，半导体器件包括：分布于不同层的多个晶体管，垂直延伸的字线；晶体管包括沿第一方向延伸的半导体柱，半导体柱第一区、沟道区和第二区；半导体器件还包括间隔不同行的晶体管的沟槽，沟槽中设置有第一隔离层和第二隔离层，第一隔离层分布于字线背离沟道区一侧的侧壁；第一隔离层将沟槽间隔出第一孔和第二孔，第一隔离层、字线与衬底间存在横向孔；第一孔和第二孔通过横向孔连通，第二隔离层在第一孔、第二孔和横向孔中连续延伸。本实施例提供的方案，增大了字线和衬底之间的距离，减少漏电，且通过互相连通的第一孔、第二孔和横向孔，便于一次性刻蚀去除不同行的晶体管之间的字线，降低了工艺难度。

Description

一种半导体器件及其制造方法、电子设备

技术领域

本公开实施例涉及但不限于半导体技术领域的器件设计及其制造，尤指一种半导体器件及其制造方法、电子设备。

背景技术

随着集成电路技术的发展，器件的关键尺寸日益缩小，单个芯片所包含的器件种类及数量随之增加，使得工艺生产中的任何微小差异都可能对器件性能造成影响。

为了尽可能降低产品的成本，人们希望在有限的衬底上做出尽可能多的器件单元。自从摩尔定律问世以来，业界提出了各种半导体结构设计和工艺优化，以满足人们对当前产品的需求。

发明内容

以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。

本申请提供了一种半导体器件及其制造方法、电子设备，减少漏电。

本申请提供了一种半导体器件，包括：设置在衬底上分布于不同层的多个晶体管，沿垂直于衬底方向延伸的字线；

同层的多个晶体管沿第一方向和第二方向阵列分布；所述晶体管包括沿第一方向延伸的半导体柱，所述半导体柱包括沿所述第一方向依次分布的第一区、沟道区和第二区，所述字线在不同层的相同位置的多个晶体管的所述沟道区的侧壁连续延伸；

所述半导体器件还包括沿所述第一方向延伸且沿所述第二方向间隔不同行的晶体管的沟槽，所述沟槽中设置有第一隔离层和第二隔离层，所述第一隔离层分布于所述字线背离所述沟道区一侧的侧壁；所述第一隔离层将所述沟槽间隔出分别对应所述第一区和所述第二区的第一孔和第二孔；所述第一隔离层、所述字线与所述衬底间存在将所述第一隔离层、所述字线与所述衬底进行间隔的横向孔；所述第一孔和第二孔通过所述横向孔连通，所述第二隔离层在所述第一孔、第二孔、所述横向孔中连续延伸。

在一些实施例中，所述第二隔离层包括：覆盖所述第一孔、第二孔和所述横向孔的内壁的第一绝缘层，以及，填充所述第一孔、第二孔和所述横向孔的第二绝缘层。

在一些实施例中，所述第二隔离层包括：覆盖所述第一孔、第二孔和所述横向孔的内壁的第一绝缘层，和，部分填充所述第一孔、第二孔和所述横向孔的第二绝缘层，且至少位于所述横向孔中的所述第二绝缘层设置有空腔。

在一些实施例中，所述第二隔离层填充所述第一孔、第二孔和所述横向孔；或者，所述第二隔离层部分填充所述第一孔、第二孔和所述横向孔，且至少位于所述横向孔中的所述第二隔离层中设置有空腔。

在一些实施例中，所述半导体器件还包括，设置在所述沟道区的侧壁和所述字线之间，在不同层的相同位置的多个晶体管的所述沟道区的侧壁连续延伸的栅极绝缘层，所述横向孔还间隔所述栅极绝缘层与所述衬底。

本公开实施例提供一种半导体器件的制造方法，包括：

提供衬底，在所述衬底上形成包括交替堆叠的第一绝缘层和半导体层的堆叠结构；

形成贯穿所述堆叠结构的沿第一方向延伸的多个第一沟槽，沿第二方向相邻的所述第一沟槽之间形成半导体柱；所述半导体柱包括沿所述第一方向依次分布的第一区、沟道区和第二区；

形成覆盖所述第一沟槽的内壁的第二绝缘层和填充所述第一沟槽的牺牲层；

刻蚀所述第二绝缘层和部分所述牺牲层形成第二沟槽，所述第二沟槽暴露不同层相同位置的多个所述沟道区的侧壁，且不暴露所述第一区的侧壁和所述第二区的侧壁，且对所述第二绝缘层和所述牺牲层的刻蚀深度小于所述牺牲层的厚度以保留预设厚度的牺牲层；

依次形成覆盖所述第二沟槽的底壁和侧壁的栅极绝缘层和字线；

刻蚀去除剩余的所述牺牲层，形成与所述第一区对应的第一孔、与所述第二区对应的第二孔和连接所述第一孔和所述第二孔的横向孔；

湿法刻蚀去除所述栅极绝缘层暴露在所述横向孔的底壁、暴露在所述第一孔的侧壁和暴露在所述第二孔的侧壁；以及，湿法刻蚀去除所述字线朝向所述横向孔的底壁、朝向所述第一孔的侧壁和朝向所述第二孔的侧壁。

在一些实施例中，所述方法还包括：形成覆盖所述第一孔、所述第二孔、所述横向孔的内壁的第三绝缘层；

形成填充所述第一孔、所述第二孔、所述横向孔的第四绝缘层；或者，形成部分填充所述第一孔、所述第二孔、所述横向孔的第四绝缘层且所述横向孔中的第四绝缘层中设置有空腔。

在一些实施例中，所述方法还包括：形成填充所述第一孔、所述第二孔、所述横向孔的第三绝缘层；或者，形成填充所述第一孔、所述第二孔、所述横向孔的第三绝缘层，且所述横向孔中的第三绝缘层中设置有空腔。

在一些实施例中，所述预设厚度为20纳米至500纳米。

在一些实施例中，形成贯穿所述堆叠结构的沿第一方向延伸的多个第一沟槽前，还包括：形成覆盖所述交替堆叠的第一绝缘层和半导体层的硬掩膜层；

刻蚀所述第二绝缘层和所述牺牲层形成第二沟槽时，还刻蚀所述覆盖在所述沟道区上的硬掩膜层，且不暴露所述沟道区；

所述依次形成覆盖所述第二沟槽的底壁和侧壁的栅极绝缘层和字线包括：

依次沉积栅极绝缘薄膜和导电薄膜；

形成填充所述第二沟槽的第一隔离层；

通过磨平方式去除所述第二沟槽外的栅绝缘薄膜和导电薄膜，形成覆盖所述第二沟槽的底壁和侧壁的栅极绝缘层和字线。

在一些实施例中，湿法刻蚀去除所述字线朝向所述横向孔的底壁、朝向所述第一孔的侧壁和朝向所述第二孔的侧壁前还包括：湿法刻蚀去除暴露在所述第一孔、所述第二孔、所述横向孔中的第二绝缘层。

本公开实施例提供一种电子设备，包括上述任一实施例所述的半导体器件，或者，根据上述任一实施例所述的半导体器件的制造方法形成的半导体器件。

本申请包括一种半导体器件及其制造方法、电子设备，半导体器件包括：设置在衬底上分布于不同层的多个晶体管，沿垂直于衬底方向延伸的字线；同层的多个晶体管沿第一方向和第二方向阵列分布；所述晶体管包括沿第一方向延伸的半导体柱，所述半导体柱包括沿所述第一方向依次分布的第一区、沟道区和第二区，所述字线在不同层的相同位置的多个晶体管的所述沟道区的侧壁连续延伸；所述半导体器件还包括沿所述第一方向延伸且沿所述第二方向间隔不同行的晶体管的沟槽，所述沟槽中设置有第一隔离层和第二隔离层，所述第一隔离层分布于所述字线背离所述沟道区一侧的侧壁；所述第一隔离层将所述沟槽间隔出分别对应所述第一区和所述第二区的第一孔和第二孔；所述第一隔离层、所述字线与所述衬底间存在将所述第一隔离层、所述字线与所述衬底进行间隔的横向孔；所述第一孔和第二孔通过所述横向孔连通，所述第二隔离层在所述第一孔、第二孔、所述横向孔中连续延伸。本实施例提供的方案，字线和衬底之间存在横向孔，增大了字线和衬底之间的距离，减少了字线和衬底之间的漏电，且该方案通过形成互相连通的第一孔、第二孔和横向孔，便于一次性刻蚀去除不同行的晶体管之间的字线，易于制造，降低了工艺难度。

本申请的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本申请而了解。本申请的其他优点可通过在说明书以及附图中所描述的方案来实现和获得。

在阅读并理解了附图和详细描述后，可以明白其他方面。

附图说明

附图用来提供对本申请技术方案的理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本申请的技术方案，并不构成对本申请技术方案的限制。

图1A为本公开实施例提供的半导体器件的半导体层沿平行衬底方向的截面图，图1B为沿图1A中aa’方向的截面图，图1C为沿图1A中bb’方向的截面图，图1D为沿图1A中cc’方向的截面图，图1E为沿图1A中dd’方向的截面图；

图2A为一些实施例提供的形成多个半导体柱后aa’方向的截面图，图2B为形成多个半导体柱后沿bb’方向的截面图，图2C为形成多个半导体柱后沿cc’方向的截面图，图2D为形成多个半导体柱后沿dd’方向的截面图；

图3A为一些实施例提供的形成第二沟槽后aa’方向的截面图，图3B为沿bb’方向的截面图，图3C为沿cc’方向的截面图，图3D为沿dd’方向的截面图；

图4A为一些实施例提供的暴露半导体柱的侧壁后沿aa’方向的截面图，图4B为沿bb’方向的截面图，图4C为沿cc’方向的截面图，图4D为沿dd’方向的截面图；

图5A为一些实施例提供的形成栅极绝缘层和字线后沿aa’方向的截面图，图5B为沿bb’方向的截面图，图5C为沿cc’方向的截面图，图5D为沿dd’方向的截面图；

图6A为一些实施例提供的形成第三绝缘层和第四绝缘层后沿aa’方向的截面图，图6B为沿bb’方向的截面图，图6C为沿cc’方向的截面图，图6D为沿dd’方向的截面图；

图7A为一些实施例提供的刻蚀去除第二沟槽外的字线后沿aa’方向的截面图，图7B为沿bb’方向的截面图，图7C为沿cc’方向的截面图，图7D为沿dd’方向的截面图；

图8A为一些实施例提供的刻蚀去除牺牲层后沿aa’方向的截面图，图8B为沿bb’方向的截面图，图8C为沿cc’方向的截面图，图8D为沿dd’方向的截面图；

图9A为一些实施例提供的断开不同行的字线后沿aa’方向的截面图，图9B为沿bb’方向的截面图，图9C为沿cc’方向的截面图，图9D为沿dd’方向的截面图；

图10A为一些实施例提供的形成第五绝缘层和第六绝缘层后沿aa’方向的截面图，图10B为沿bb’方向的截面图，图10C为沿cc’方向的截面图，图10D为沿dd’方向的截面图；

图11A为一些实施例提供的形成空腔后沿bb’方向的截面图，图11B为沿cc’方向的截面图，图11C为沿dd’方向的截面图。

具体实施方式

下文中将结合附图对本公开实施例进行详细说明。在不冲突的情况下，本公开实施例及实施例中的特征可以相互任意组合。

除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。

本公开的实施方式并不一定限定附图所示尺寸，附图中各部件的形状和大小不反映真实比例。此外，附图示意性地示出了理想的例子，本公开的实施方式不局限于附图所示的形状或数值。

本公开中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混同而设置，并不表示任何顺序、数量或者重要性。

在本公开中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于在公开中说明的词句，根据情况可以适当地更换。

在本公开中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是物理连接或信号连接，可以是接触连接或一体地连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本公开中的具体含义。

在本公开中，晶体管是指至少包括栅电极、漏电极以及源电极这三个端子的元件。晶体管在漏电极（漏电极端子、漏区域或漏电极）与源电极（源电极端子、源区域或源电极）之间具有沟道区域，并且电流能够流过漏电极、沟道区域以及源电极。在本公开中，沟道区域是指电流主要流过的区域。

在本公开中，可以是第一电极为漏电极、第二电极为源电极，或者可以是第一电极为源电极、第二电极为漏电极。在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“源电极”及“漏电极”的功能有时互相调换。因此，在本公开中，“源电极”和“漏电极”可以互相调换。

在本公开中，“连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的授受，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且还包括晶体管等开关元件、电阻器、电感器、电容器、其它具有各种功能的元件等。

在本公开中，“平行”是指大约平行或几乎平行，比如，两条直线形成的角度为-10°以上且10°以下的状态，因此，也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指大约垂直，比如，两条直线形成的角度为80°以上且100°以下的状态，因此，也包括85°以上且95°以下的角度的状态。

本公开实施例中的“A和B为一体式结构”可以是指在微观结构上无明显的断层或间隙等明显的分界界面。一般地，在一个膜层上图案化形成连接的膜层为一体式。比如A和B使用相同的材料成一个膜层并通过同一次图案化工艺同时形成具有连接关系的结构。

本公开实施例中 “B的正投影位于A的正投影的范围之内”，是指B的正投影的边界落入A的正投影的边界范围内，或者A的正投影的边界与B的正投影的边界重叠。

图1A为本公开实施例提供的半导体器件的半导体层沿平行衬底方向的截面图，图1B为沿图1A中aa’方向的截面图，图1C为沿图1A中bb’方向的截面图，图1D为沿图1A中cc’方向的截面图，图1E为沿图1A中dd’方向的截面图。如图1A至图1E所示，本公开实施例提供一种半导体器件，包括设置在衬底1上分布于不同层的多个晶体管，沿垂直于衬底1方向延伸的字线40；同层的多个晶体管沿第一方向X和第二方向Y阵列分布，晶体管包括沿第一方向X延伸的半导体柱10，所述半导体柱10包括沿所述第一方向X依次分布的第一区101、沟道区103和第二区102，第一区101和第二区102其中之一为源极区，另一为漏极区。字线40可以在不同层的相同位置的多个晶体管的所述沟道区103的侧壁连续延伸。将第一方向X称为行方向，第二方向Y称为列方向，覆盖在不同行的晶体管的沟道区103的侧壁的字线40之间断开。第一方向X和第二方向Y平行于衬底1，且交叉。在一些实施例中，第一方向X和第二方向Y可以垂直。

相邻行的晶体管之间存在沿第一方向X延伸的沟槽，该沟槽对相邻行的多层晶体管进行间隔。所述沟槽中可以设置有第一隔离层和第二隔离层，第一隔离层分布于所述字线40背离所述沟道区103一侧的侧壁上，所述沟槽被所述第一隔离层间隔出分别对应第一区101和第二区102的第一孔K1和第二孔K2，第一孔K1与不同层的多个晶体管的第一区101对应，第二孔K2与不同的多个晶体管的第二区102对应，且第一孔K1和第二孔K2通过设置在第一隔离层、所述字线40与衬底1之间的横向孔K3连通，第二隔离层在第一孔K1、第二孔K2和横向孔K3之间连续延伸。

覆盖在相邻行的晶体管的沟道区103的侧壁的字线40在横向孔K3断开。即，字线40不分布在横向孔K3中，从而使得相邻的字线40之间断开。

本实施例提供的方案，字线和衬底之间存在横向孔，增大了字线和衬底之间的距离，减少了字线和衬底之间的漏电，且该方案通过设置互相连通的第一孔、第二孔和横向孔，便于一次性刻蚀去除不同行的晶体管之间的字线，易于制造，降低了工艺难度。

晶体管的栅电极26为字线40的一部分，即，不同层相同位置的晶体管的栅电极26连接形成一体式结构的字线40。

在一些实施例中，所述第二隔离层可以填充所述第一孔K1、第二孔K2和横向孔K3。

在一些实施例中，所述第一隔离层可以包括一个或多个绝缘膜层，所述第二隔离层可以包括一个或多个绝缘膜层。

在一些实施例中，所述第一隔离层可以包括第三绝缘层13和第四绝缘层14，所述第三绝缘层13覆盖所述字线40背离所述半导体柱10一侧，所述第四绝缘层14覆盖所述第三绝缘层13且填充所述沟槽中相邻的晶体管的沟道区103之间的区域。

在一些实施例中，第二隔离层可以包括第五绝缘层15和第六绝缘层16；所述第五绝缘层15覆盖所述第一孔K1、第二孔K2和横向孔K3的内壁，所述第六绝缘层16填充所述第一孔K1、第二孔K2和横向孔K3。但本公开实施例不限于此，所述第二隔离层可以仅包括一个绝缘膜层，或者，更多绝缘膜层。可以通过设置不同结构的绝缘膜层改善字线40和衬底1之间的漏电。

在一些实施中，所述第二隔离层可以部分填充所述第一孔K1、第二孔K2、横向孔K3，此时，第二隔离层可以包括空腔，所述空腔至少设置在所述横向孔K3中。所述空腔可以延伸到所述第一孔K1靠近所述衬底1的区域，以及，所述第二孔K2靠近所述衬底1的区域。

所述第二隔离层包括多个绝缘膜层时，比如包括第五绝缘层15和第六绝缘层16时，参考图11A、图11B和图11C，至少位于所述横向孔K3中的所述第六绝缘层16中设置有空腔70。所述空腔70可以延伸到第一孔K1和第二孔K2中。

在一些实施例中，所述半导体器件还可以包括：设置在所述沟道区103的侧壁和所述字线40之间，在不同层的相同位置的多个晶体管的所述沟道区103的侧壁连续延伸的栅极绝缘层24，所述横向孔K3还间隔所述栅极绝缘层24和所述衬底1。所述栅极绝缘层24的端部、字线40的端部暴露在横向孔K3中，栅极绝缘层24和字线40通过填充在横向孔K3中的膜层与衬底1隔离，从而可以减少字线40与衬底1之间的漏电。

在一些实施例中，不同层相同位置的晶体管的栅极绝缘层24连接形成一体式结构，从而可以通过一次工艺制造多个晶体管的栅极绝缘层24，简化工艺。

在一些实施例中，所述半导体器件还可以包括设置在最顶层的半导体柱10背离衬底1一侧的硬掩膜层，所述硬掩膜层在沟道区103背离衬底1一侧的位置形成凹槽，所述栅极绝缘层24和所述字线40还分布在所述凹槽，即，字线40可以分布在沟道区103的相对的两个侧壁，以及，沟道区103背离衬底1一侧的凹槽内，从而使得覆盖在沟道区103的相对的两个侧壁的字线40连接起来。所述第一隔离层还填充所述凹槽。所述硬掩膜层可以包括沿垂直于衬底1方向依次堆叠的第一硬掩膜层9和第二硬掩膜层8。第二硬掩膜层8设置在第一硬掩膜层9背离衬底1一侧。

上述结构中未示出位线，后续可以去除与第一区101或第二区102连接的半导体层，替换为导电线，即可实现位线的制作。

本公开实施例还提供一种半导体器件的制造方法，包括：

S101，提供衬底1，在所述衬底1上形成包括交替堆叠的第一绝缘层11和半导体层10’的堆叠结构；即，堆叠结构包括多个第一绝缘层11和多个半导体层10’，第一绝缘层11和半导体层10’交替分布。

S102，形成贯穿所述堆叠结构的沿第一方向X延伸的多个第一沟槽T1，沿第二方向Y相邻的所述第一沟槽T1之间形成半导体柱10；所述半导体柱10包括沿所述第一方向X依次分布的第一区101、沟道区103和第二区102；后续可以对半导体柱10的第一区101、沟道区103、第二区102进行掺杂，以形成晶体管的源极区、沟道区、漏极区。形成第一沟槽T1时，可以对衬底1刻蚀一定深度。

S103，形成覆盖所述第一沟槽T1的内壁的第二绝缘层12和填充所述第一沟槽T1的牺牲层7；

S104，刻蚀所述第二绝缘层12和部分所述牺牲层7形成第二沟槽T2，所述第二沟槽T2暴露不同层相同位置的多个所述沟道区103的侧壁，且不暴露所述第一区101的侧壁和所述第二区102的侧壁，且对所述第二绝缘层12和所述牺牲层7的刻蚀深度小于所述牺牲层7的厚度以保留预设厚度的牺牲层7；即，第二沟槽T2暴露堆叠结构的多个半导体层柱10的沟道区103。

S105，依次形成覆盖所述第二沟槽T2的底壁和侧壁的栅极绝缘层24和字线40；

S106，刻蚀去除剩余的所述牺牲层7，形成与所述第一区对应的第一孔K1、与所述第二区对应的第二孔K2和连接所述第一孔K1和第二孔K2的横向孔K3；此时，栅极绝缘层24暴露在第一孔K1、第二孔K2和横向孔K3中；

S107，湿法刻蚀去除所述栅极绝缘层24暴露在所述横向孔K3的底壁、暴露在所述第一孔K1的侧壁和暴露在所述第二孔K2的侧壁；以及，湿法刻蚀去除所述字线40朝向所述横向孔K3的底壁、朝向所述第一孔K1的侧壁和朝向所述第二孔K2的侧壁。

本实施例提供的方案，通过形成第一孔、第二孔、横向孔，可以同时去除侧壁和底部的字线，减少了工艺步骤，降低了工艺难度，工艺窗口大，且可以自对准方式实现侧壁和底部的字线的去除。另外，字线和衬底之间的距离增大，可以减少字线和衬底之间的漏电，且根据需要可以改变横向孔的尺寸，从而可以调节字线和衬底之间的距离。

在一些实施例中，所述方法还可以包括：形成覆盖所述第一孔K1、所述第二孔K2、所述横向孔K3的内壁的第五绝缘层15；

形成填充所述第一孔K1、所述第二孔K2、所述横向孔K3的第六绝缘层16；或者，形成部分填充所述第一孔K1、第二孔K2、所述横向孔K3的第六绝缘层16且至少所述横向孔K3中的第六绝缘层16中设置有空腔70。即形成第六绝缘层16时，可以不完全填充，保留部分区域作为空腔，改善衬底1和字线40之间的漏电，但第一孔K1和第二孔K2中，空腔70背离衬底1一侧的区域完全填充。可以通过控制横向孔K3深度以实现空腔。

在一些实施例中，所述方法还可以包括：形成填充所述第一孔K1、所述第二孔K2、所述横向孔K3的第六绝缘层16；或者，形成填充所述第一孔K1、所述第二孔K2、所述横向孔K3的第六绝缘层16，且至少所述横向孔K3中的第六绝缘层16中设置有空腔70。本实施例中，第一孔K1、第二孔K2和横向孔K3中可以只填充或者部分填充一种绝缘膜层。

在一些实施例中，所述预设厚度可以为20纳米至500纳米。该厚度下，可以兼顾减少字线40和衬底1的厚度，且对器件的尺寸影响不大。

在一些实施例中，形成贯穿所述堆叠结构的沿第一方向延伸的多个第一沟槽T1前，还包括：形成覆盖所述交替堆叠的第一绝缘层11和半导体层10’的硬掩膜层；所述硬掩膜层可以包括一个或多个依次堆叠的膜层。

刻蚀第二绝缘层12和牺牲层7形成第二沟槽T2时，还刻蚀所述覆盖在所述沟道区103上的硬掩膜层，且不暴露所述沟道区103，即，不完全刻穿硬掩膜层，在沟道区103背离衬底一侧上保留一定厚度的硬掩膜层；另外，不刻蚀覆盖在第一区101和第二区域102上的硬掩膜层；

所述依次形成覆盖所述第二沟槽的底壁和侧壁的栅极绝缘层24和字线40包括：

依次沉积栅极绝缘薄膜和导电薄膜；

形成填充所述第二沟槽的第一隔离层；

通过磨平方式去除所述第二沟槽T2外的栅绝缘薄膜和导电薄膜，形成覆盖所述第二沟槽的底壁和侧壁的栅极绝缘层24和字线40。

在一些实施例中，湿法刻蚀去除所述字线40朝向所述横向孔K3的底壁、朝向所述第一孔K1的侧壁和朝向所述第二孔K2的侧壁前还包括：湿法刻蚀去除暴露在所述第一孔K1、所述第二孔K2、所述横向孔K3中的第二绝缘层12。此时，半导体柱10的第一区101和第二区域102暴露，可以根据源极区、漏极区的掺杂需求进行掺杂。

下面通过本实施例半导体器件的制造过程进一步说明本实施例的技术方案。本实施例中所说的“构图工艺”包括沉积膜层、涂覆光刻胶、掩模曝光、显影、刻蚀、剥离光刻胶等处理，是相关技术中成熟的制造工艺。本实施例中所说的“光刻工艺”包括涂覆膜层、掩模曝光和显影，是相关技术中成熟的制造工艺。沉积可采用溅射、蒸镀、化学气相沉积等已知工艺，涂覆可采用已知的涂覆工艺，刻蚀可采用已知的方法，在此不做具体的限定。在本实施例的描述中，需要理解的是，“薄膜”是指将某一种材料在基底上利用沉积或涂覆工艺制造出的一层薄膜。若在整个制造过程当中该“薄膜”无需构图工艺或光刻工艺，则该“薄膜”还可以称为“层”。若在整个制造过程当中该“薄膜”还需构图工艺或光刻工艺，则在构图工艺前称为“薄膜”，构图工艺后称为“层”。经过构图工艺或光刻工艺后的“层”中包含至少一个“图案”。

在一示例性实施例中，所述半导体器件的制造过程可以包括：

1）形成多个半导体柱10；

在衬底1上依次沉积第一绝缘薄膜和半导体薄膜，形成包括交替堆叠的第一绝缘层11和半导体层10’的堆叠结构；

依次沉积第一硬掩膜薄膜和第二硬掩膜薄膜，形成覆盖所述堆叠结构的第一硬掩膜层9和第二硬掩膜层8；

沿垂直于衬底1的方向刻蚀所述第二硬掩膜层8、第一硬掩膜层9、交替堆叠的所述第一绝缘层11和半导体层10’、衬底1，形成多个第一沟槽T1；所述多个第一沟槽T1的底部暴露所述衬底1；所述第一沟槽T1沿第一方向X延伸，多个第一沟槽T1沿第二方向Y间隔分布；相邻的第一沟槽T1限定出沿第一方向X延伸的半导体柱10。

依次沉积第二绝缘薄膜和牺牲层薄膜，形成覆盖所述第一沟槽T1的底壁和侧壁的第二绝缘层12和填充所述第一沟槽T1的牺牲层7，如图2A、图2B、图2C、图2D所示，其中，图2A为一些实施例提供的形成多个半导体柱10后aa’方向的截面图，图2B为形成多个半导体柱10后沿bb’方向的截面图，图2C为形成多个半导体柱10后沿cc’方向的截面图，图2D为形成多个半导体柱10后沿dd’方向的截面图。

在一些实施例中，所述第一半导体薄膜可以为带隙小于1.65eV的硅或多晶硅等材料，或者，可以是宽带隙材料，比如带隙大于1.65eV的金属氧化物材料。

举例来说，金属氧化物半导体层或沟道的材料可包括如下金属中的至少之一的金属氧化物：铟、镓、锌、锡、钨、镁、锆、铝、铪等材料。当然，该金属氧化物中也不排除含有其他元素的化合物，比如，N、Si等元素；也不排除含有其他少量掺杂元素。

一些实施例中，金属氧化物半导体层或沟道的材料可以包含以下中的一或多者：铟镓锌氧化物(InGaZnO)、氧化铟锌(InZnO)、氧化铟镓（InGaO）、氧化铟锡(InSnO)、氧化铟镓锡(InGaSnO)、氧化铟镓锌锡(InGaZnSnO)、氧化铟(InO)、氧化锡(SnO)、氧化锌锡(ZnSnO，ZTO)、氧化铟铝锌金（InAlZnO）、氧化锌(ZnO)、铟镓硅氧化物(InGaSiO)、氧化铟钨(InWO，IWO)、氧化钛(TiO)、氮氧化锌(ZnON)、氧化镁锌(MgZnO)、锆铟锌氧化物(ZrInZnO)、铪铟锌氧化物(HfInZnO)、锡铟锌氧化物(SnInZnO)、铝锡铟锌氧化物(AlSnInZnO)、硅铟锌氧化物(SiInZnO)、铝锌锡氧化物(AlZnSnO)、镓锌锡氧化物(GaZnSnO)、锆锌锡氧化物(ZrZnSnO)等材料，只要保证晶体管的漏电流能满足要求即可，具体可根据实际情况进行调整。

这些材料的带隙较宽，具有较低的漏电流，比如，当金属氧化物材料为IGZO时，晶体管的漏电流小于或者等于10^-15A，由此可以改善动态存储器的工作性能。

上述金属氧化物半导体层或沟道的材料仅强调材料的元素类型，不强调材料中原子占比以及材料的膜质。

在一些实施例中，所述第一绝缘薄膜可以是low-K介质层，即介电常数K<3.9的介质层，包括但不限于硅氧化物，比如二氧化硅（SiO₂）等。

在一些实施例中，所述第一硬掩膜薄膜可以是low-K介质层，比如SiO₂等。

在一些实施例中，所述第二硬掩膜薄膜可以是和第一绝缘薄膜存在刻蚀选择比的膜层，比如氮化硅SiN等。

在一些实施例中，所述第二绝缘薄膜可以是和第一绝缘薄膜存在刻蚀选择比的膜层。

在一些实施例中，所述牺牲层薄膜可以是多晶硅。

2）形成第二沟槽T2；

沿垂直于衬底1方向刻蚀所述第二硬掩膜层8、所述牺牲层7、所述第二绝缘层12，形成沿第二方向Y延伸的第二沟槽T2，所述第二沟槽T2限定出半导体柱10的沟道区域，以及，沿第二方向Y相邻的沟道区域之间的区域。所述沟道区域位于所述半导体柱10的中部，所述沟道区域的两端分别为第一区101和第二区102，第一区101和第二区102其中之一为源极区，另一为漏极区。所述第二硬掩膜层8与沟道区域对应的区域刻蚀第一预设深度（未刻穿第二硬掩膜层8），所述第二绝缘层12刻蚀第一预设深度；所述牺牲层7刻蚀第二预设深度，刻蚀至超过最底层的半导体柱10，且保留预设厚度的牺牲层7，所述预设厚度可以为20纳米（nm）至500nm。如图3A、图3B、图3C、图3D所示，其中，图3A为一些实施例提供的形成第二沟槽T2后aa’方向的截面图，图3B为一些实施例提供的形成第二沟槽T2后沿bb’方向的截面图，图3C为一些实施例提供的形成第二沟槽T2后沿cc’方向的截面图，图3D为一些实施例提供的形成第二沟槽T2后沿dd’方向的截面图。

在一些实施例中，可以通过干法刻蚀对第二硬掩膜层8、所述牺牲层7、所述第二绝缘层12进行刻蚀，再通过湿法刻蚀去除沟道区域残留的覆盖在所述第二绝缘层12上的牺牲层7。

本实施例中，通过控制牺牲层7被刻蚀的深度，可以控制字线40和衬底1之间的距离，即，字线40和衬底1之间的距离可调。

3）刻蚀去除暴露在第二沟槽T2中的第二绝缘层12，暴露出半导体柱10的沟道区域的侧壁，如图4A、图4B、图4C、图4D所示，其中，图4A为一些实施例提供的暴露半导体柱10的侧壁后沿aa’方向的截面图，图4B为一些实施例提供暴露半导体柱10的侧壁后沿bb’方向的截面图，图4C为一些实施例提供的暴露半导体柱10的侧壁后沿cc’方向的截面图，图4D为一些实施例提供的暴露半导体柱10的侧壁后沿dd’方向的截面图。

在一些实施例中，可以根据对沟道区域的掺杂要求半导体柱10暴露出的区域进行掺杂，形成沟道区域。

在一些实施例中，可以通过湿法刻蚀去除暴露在第二沟槽T2中的第二绝缘层12。

4）形成栅极绝缘层24和字线40；

依次沉积栅绝缘薄膜和导电薄膜，形成栅极绝缘层24和字线40；此时，栅极绝缘层24覆盖所述第二沟槽T2的底壁和侧壁，以及，第二沟槽T2区域外的最顶层的膜层背离衬底1一侧。所述字线40覆盖所述栅极绝缘层24背离衬底1一侧，如图5A、图5B、图5C、图5D所示，其中，图5A为一些实施例提供的形成栅极绝缘层24和字线40后沿aa’方向的截面图，图5B为一些实施例提供的形成栅极绝缘层24和字线40后沿bb’方向的截面图，图5C为一些实施例提供的形成栅极绝缘层24和字线40后沿cc’方向的截面图，图5D为一些实施例提供的形成栅极绝缘层24和字线40后沿dd’方向的截面图。

在在本公开的示例性实施例中，所述栅极绝缘层24的材料可以包含一层或多层High-K介质材料，比如介电常数K≥3.9的介质材料。一些实施例中，可以包括铪、铝、镧、锆等一个或多个的氧化物。示例性的，比如，可以包括但不限于以下至少之一：氧化铪（HfO₂）、氧化铝（Al₂O₃），铪铝氧化物（HfAlO），铪镧氧化物（HfLaO）、锆的氧化物（ZrO₂）等高K材料。

在一些实施例中，所述导电薄膜可以是如下不同类型材料中的一种或多种：

比如，含有钨、铝、钛、铜、镍、铂、钌、钼、金、铱、铑、钽、钴等金属；可以是含有前述提到的这些金属的金属合金；

或者，可以是导电的金属氧化物、金属氮化物、金属硅化物、金属碳化物等，如铟锡氧化物（ITO）、铟锌氧化物（IZO）、铟的氧化物（InO）等导电的金属氧化物材料；比如，氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化钛铝(TiAlN)等导电的金属氮化物材料；

或者，可以是掺杂后导电的多晶硅、硅、锗、硅锗等。

5）形成第三绝缘层13和第四绝缘层14；

沉积第三绝缘薄膜，形成第三绝缘层13，所述第三绝缘层13覆盖所述字线40；

沉积第四绝缘薄膜后磨平（以所述第三绝缘层13作为停止层），形成填充所述第二沟槽T2的第四绝缘层14，如图6A、图6B、图6C、图6D所示，其中，图6A为一些实施例提供的形成第三绝缘层13和第四绝缘层14后沿aa’方向的截面图，图6B为一些实施例提供的形成第三绝缘层13和第四绝缘层14后沿bb’方向的截面图，图6C为一些实施例提供的形成第三绝缘层13和第四绝缘层14后沿cc’方向的截面图，图6D为一些实施例提供的形成第三绝缘层13和第四绝缘层14后沿dd’方向的截面图。

在一些实施例中，所述第四绝缘薄膜可以是low-K介质层，比如SiO₂等。

在一些实施例中，所述第三绝缘薄膜可以是和第四绝缘薄膜存在刻蚀选择比的膜层，比如SiN等。

在一些实施例中，所述第三绝缘层13的厚度可以是10nm至20nm。

6）刻蚀去除第二沟槽T2外的字线40；

刻蚀去除第二沟槽T2外的栅极绝缘层24、字线40、第三绝缘层13和第四绝缘层14，可以通过CMP方式进行去除，以所述第二硬掩膜层8作为刻蚀停止层，对第二沟槽T2外的栅极绝缘层24、字线40、第三绝缘层13和第四绝缘层14进行刻蚀去除，如图7A、图7B、图7C、图7D所示，其中，图7A为一些实施例提供的刻蚀去除第二沟槽T2外的字线40后沿aa’方向的截面图，图7B为一些实施例提供的刻蚀去除第二沟槽T2外的字线40后沿bb’方向的截面图，图7C为一些实施例提供的刻蚀去除第二沟槽T2外的字线40后沿cc’方向的截面图，图7D为一些实施例提供的刻蚀去除第二沟槽T2外的字线40后沿dd’方向的截面图。本实施例提供的方案，通过磨平方式去除顶部的字线40，无需光罩，自对准方式即可实现，工艺简单。

此时，第一沟槽T1内的牺牲层7背离衬底1一侧的表面暴露。

7）刻蚀去除牺牲层7；

通过湿法刻蚀去除所述牺牲层7，形成第一孔K1、第二孔K2和横向孔K3，所述第一孔K1与半导体柱10的第一区101相邻，所述第二孔K2与半导体柱10的第二区102相邻，所述横向孔K3设置在所述栅极绝缘层24与衬底1之间，连通所述第一孔K1和第二孔K2，此时，栅极绝缘层24朝向衬底1一侧的底壁暴露在横向孔K3中，栅极绝缘层24的一个侧壁暴露在第一孔K1中，另一个侧壁暴露在第二孔K2中，栅极绝缘层24覆盖在半导体柱10的沟道区103的侧壁未暴露，如图8A、图8B、图8C、图8D所示，其中，图8A为一些实施例提供的刻蚀去除牺牲层7后沿aa’方向的截面图，图8B为一些实施例提供的刻蚀去除牺牲层7后沿bb’方向的截面图，图8C为一些实施例提供的刻蚀去除牺牲层7后沿cc’方向的截面图，图8D为一些实施例提供的刻蚀去除牺牲层7后沿dd’方向的截面图。

在一些实施例中，可以通过湿法刻蚀去除所述牺牲层7。

8）断开不同行的字线40；

通过湿法刻蚀去除暴露出的栅极绝缘层24朝向衬底1一侧的底壁，以及，栅极绝缘层24分别暴露在第一孔K1和第二孔K2中的侧壁，此时，字线40朝向衬底1一侧的底壁被暴露，以及，字线40分别朝向第一孔K1和第二孔K2的侧壁被暴露，湿法刻蚀去除所述字线40朝向衬底1一侧的底壁，以及，字线40分别朝向第一孔K1和第二孔K2的侧壁，从而可以断开不同行的字线40，如图9A、图9B、图9C、图9D所示，其中，图9A为一些实施例提供的断开不同行的字线40后沿aa’方向的截面图，图9B为一些实施例提供的断开不同行的字线40后沿bb’方向的截面图，图9C为一些实施例提供的断开不同行的字线40后沿cc’方向的截面图，图9D为一些实施例提供的断开不同行的字线40后沿dd’方向的截面图。

本实施例提供的方案，一次性湿法刻蚀去除底部和相邻行之间的导电薄膜，断开不同行的字线40，相比通过两次工艺分别去除底部和相邻行之间的字线的方案，减少了工艺步骤，降低了成本，且相关技术中，干法刻蚀底部的字线的方案受高度差、沟槽深宽比的影响，工艺难度大，工艺窗口小，本实施例提供的方案，工艺简单，工艺窗口大。另外，刻蚀去除字线40朝向第一孔K1和第二孔K2的侧壁时，无需光罩，可以自对准方式实现刻蚀，工艺简单。

在一些实施例中，刻蚀去除所述栅极绝缘层24时，还可以刻蚀去除所述第二绝缘层12，此时，半导体柱10的源极区和漏极区暴露，可以根据对源极区和漏极区的掺杂需求对半导体柱10位于沟道区域的两侧分别进行掺杂，形成源极区和漏极区。

9）形成第五绝缘层15和第六绝缘层16；

在形成前述结构的衬底1上依次形成第五绝缘薄膜和第六绝缘薄膜，形成第五绝缘层15和第六绝缘层16，所述第五绝缘层15覆盖第一孔K1、第二孔K2和横向孔K3的内壁。所述第六绝缘层16可以填充所述第一孔K1、第二孔K2和横向孔K3。如图10A、图10B、图10C、图10D所示，其中，图10A为一些实施例提供的形成第五绝缘层15和第六绝缘层16后沿aa’方向的截面图，图10B为一些实施例提供的形成第五绝缘层15和第六绝缘层16后沿bb’方向的截面图，图10C为一些实施例提供的形成第五绝缘层15和第六绝缘层16后沿cc’方向的截面图，图10D为一些实施例提供的形成第五绝缘层15和第六绝缘层16后沿dd’方向的截面图。

在一些实施例中，所述第五绝缘薄膜可以是SiN，所述第六绝缘薄膜可以是SiO₂等。

在一些实施例中，所述第六绝缘层16可以不完全填充所述第一孔K1、第二孔K2和横向孔K3，在所述横向孔K3中可以形成空腔70，所述空腔70还可以分布在所述第一孔K1和第二孔K2中靠近所述衬底1的区域。如图11A、图11B、图11C所示，其中，图11A为一些实施例提供的形成空腔70后沿bb’方向的截面图，图11B为一些实施例提供的形成空腔70后沿cc’方向的截面图，图11C为一些实施例提供的形成空腔70后沿dd’方向的截面图。本实施例提供的方案，通过在字线40和衬底1之间的区域形成空腔70，可以减小字线40和衬底1之间的漏电。

在一些实施例中，可以不沉积第五绝缘薄膜，直接沉积第六绝缘薄膜，形成第六绝缘层16，第六绝缘层16可以填充第一孔K1、第二孔K2和横向孔K3，或者，部分填充第一孔K1、第二孔K2和横向孔K3，形成设置在字线40朝向衬底一侧的空腔70（可以形成在横向孔K3中）；或者，可以依次沉积第五绝缘薄膜、第六绝缘薄膜和第七绝缘薄膜，第七绝缘薄膜可以填充或者部分填充第一孔K1、第二孔K2和横向孔K3，等等。第一孔K1、第二孔K2和横向孔K3中的绝缘膜层可以根据需要设置，本公开实施例对此不作限定。

本公开实施例还提供了一种电子设备，包括前述任一实施例所述的半导体器件，或者，前述任一实施例所述的半导体器件的制造方法形成的半导体器件。所述电子设备可以为：存储装置、智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或移动电源等。存储装置可以包括计算机中的内存等，此处不作限定。

虽然本发明所揭露的实施方式如上，但所述的内容仅为便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims

1.一种半导体器件，其特征在于，包括：设置在衬底上分布于不同层的多个晶体管，沿垂直于衬底方向延伸的字线；

2.根据权利要求1所述的半导体器件，其特征在于，所述第二隔离层包括：覆盖所述第一孔、第二孔和所述横向孔的内壁的第一绝缘层，以及，填充所述第一孔、第二孔和所述横向孔的第二绝缘层。

3.根据权利要求1所述的半导体器件，其特征在于，所述第二隔离层包括：覆盖所述第一孔、第二孔和所述横向孔的内壁的第一绝缘层，和，部分填充所述第一孔、第二孔和所述横向孔的第二绝缘层，且至少位于所述横向孔中的所述第二绝缘层设置有空腔。

4.根据权利要求1所述的半导体器件，其特征在于，所述第二隔离层填充所述第一孔、第二孔和所述横向孔；或者，所述第二隔离层部分填充所述第一孔、第二孔和所述横向孔，且至少位于所述横向孔中的所述第二隔离层中设置有空腔。

5.根据权利要求1至4任一所述的半导体器件，其特征在于，所述半导体器件还包括，设置在所述沟道区的侧壁和所述字线之间，在不同层的相同位置的多个晶体管的所述沟道区的侧壁连续延伸的栅极绝缘层，所述横向孔还间隔所述栅极绝缘层与所述衬底。

6.一种半导体器件的制造方法，其特征在于，包括：

7.根据权利要求6所述的半导体器件的制造方法，其特征在于，所述方法还包括：形成覆盖所述第一孔、所述第二孔、所述横向孔的内壁的第三绝缘层；

8.根据权利要求6所述的半导体器件的制造方法，其特征在于，所述方法还包括：形成填充所述第一孔、所述第二孔、所述横向孔的第三绝缘层；或者，形成填充所述第一孔、所述第二孔、所述横向孔的第三绝缘层，且所述横向孔中的第三绝缘层中设置有空腔。

9.根据权利要求6所述的半导体器件的制造方法，其特征在于，所述预设厚度为20纳米至500纳米。

10.根据权利要求6所述的半导体器件的制造方法，其特征在于，

形成贯穿所述堆叠结构的沿第一方向延伸的多个第一沟槽前，还包括：形成覆盖所述交替堆叠的第一绝缘层和半导体层的硬掩膜层；

依次沉积栅极绝缘薄膜和导电薄膜；

形成填充所述第二沟槽的第一隔离层；

11.根据权利要求6所述的半导体器件的制造方法，其特征在于，湿法刻蚀去除所述字线朝向所述横向孔的底壁、朝向所述第一孔的侧壁和朝向所述第二孔的侧壁前还包括：湿法刻蚀去除暴露在所述第一孔、所述第二孔、所述横向孔中的第二绝缘层。

12.一种电子设备，其特征在于，包括如权利要求1至5任一所述的半导体器件，或者，根据权利要求6至11任一所述的半导体器件的制造方法形成的半导体器件。