CN116801623B - 存储单元、存储器及其制造方法、电子设备 - Google Patents
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Classifications
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Landscapes
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Abstract
一种存储单元、存储器及其制造方法、电子设备，属于半导体器件的设计与制造领域，所述存储单元包括：读取晶体管，包括与第一位线连接的第一电极、与第二位线连接的第二电极以及与存储节点连接的第一栅电极；写入晶体管，包括与所述存储节点连接的第三电极、与所述第二位线连接的第四电极以及与写字线连接的第二栅电极；电容器，包括与读字线连接的第五电极以及与所述存储节点连接的第六电极；其中，所述读取晶体管与所述写入晶体管堆叠分布。本申请实施例的存储单元的结构简单，占用面积较小。
Description
技术领域
本申请实施例涉及但不限于半导体器件的设计与制造领域，尤指一种存储单元、一种存储器及其制造方法以及一种电子设备。
背景技术
半导体器件存储从应用上可划分为易失性存储器和非易失性存储器。存储器包含的存储单元往往通过结构设计、工艺改善等途径实现更小的尺寸。
随着存储器中的存储单元在二维平面的特征尺寸越来越小，制造存储器的成本和难度也越来越高。
三维存储单元能够在垂直方向增加存储单元的密度，可以突破平面存储器存储单元密度的限制。
发明内容
以下是对本文详细描述的主题的概述。本概述并非是为了限制本申请的保护范围。
本申请实施例提供了一种存储单元、一种存储器及其制造方法以及一种电子设备，该存储单元的结构简单，容易制造，占用面积较小。
本申请实施例提供了一种存储单元，所述存储单元包括：
读取晶体管，包括与第一位线连接的第一电极、与第二位线连接的第二电极以及与存储节点连接的第一栅电极；
写入晶体管，包括与所述存储节点连接的第三电极、与所述第二位线连接的第四电极以及与写字线连接的第二栅电极；
电容器，包括与读字线连接的第五电极以及与所述存储节点连接的第六电极；
其中，所述读取晶体管与所述写入晶体管堆叠分布。
示例性地，所述读取晶体管还可以包括位于所述第一电极与所述第二电极之间的第一沟道；
所述写入晶体管还可以包括位于所述第三电极与所述第四电极之间的第二沟道；
其中，所述第一沟道与所述第二沟道的膜层均沿垂直于衬底的方向延伸且沿垂直于衬底的方向依次分布。
示例性地，所述第一沟道与所述第二沟道的膜层为一体式结构；
所述第一沟道和所述第二沟道可以为同一个半导体层在沿垂直于所述衬底的方向上的不同区域。
示例性地，所述第一电极与所述第一位线可以为一体式结构；
所述第二电极和第四电极可以为同一个电极，所述同一个电极与所述第二位线为一体式结构。
示例性地，所述第一栅电极可以沿着垂直于所述衬底的方向延伸并且具有外侧壁；
所述第一沟道环绕所述第一栅电极的所述外侧壁，所述第一沟道与所述第一栅电极之间通过第一栅极绝缘层相绝缘。
示例性地，所述第二栅电极为所述写字线的一部分，所述第二栅电极环绕所述第二沟道的外侧壁，所述第二沟道与所述第二栅电极之间通过第二栅极绝缘层相绝缘。
示例性地，所述写入晶体管还包括寄生背栅电极，所述寄生背栅电极具有外侧壁并且与所述存储节点连接，所述第二沟道环绕所述寄生背栅电极的所述外侧壁。
示例性地，所述寄生背栅电极、所述第一栅电极和所述第六电极可以为同一个导电层的不同区域。
示例性地，所述寄生背栅电极和所述第一栅电极在沿垂直于所述衬底的方向上依次分布且为一体式结构。
示例性地，所述寄生背栅电极与所述存储节点可以位于不同的导电层，或者，所述寄生背栅电极与所述存储节点可以为同一个导电层的不同区域。
示例性地，所述写入晶体管位于所述读取晶体管与所述衬底之间，所述第五电极和所述读字线为同一个导电层的不同区域，该导电层自中空的所述第二沟道的侧壁上沿着远离所述衬底的方向延伸穿过中空的所述第一沟道后与所述读字线连接为一体式结构。
示例性地，所述读取晶体管位于所述写入晶体管与所述衬底之间，所述第五电极和所述读字线为同一个导电层的不同区域，该导电层自所述读字线沿着朝向衬底的方向延伸先后穿过中空的所述第二沟道至中空的所述第一沟道的侧壁。
本申请实施例还提供了一种存储单元，所述存储单元包括：
读取晶体管，包括第一栅电极和第一半导体层；
写入晶体管，包括第二栅电极、寄生背栅电极和第二半导体层；
电容器，所述电容器的一端与读字线连接，另一端同时与所述第一栅电极和所述寄生背栅电极连接，所述第一半导体层和所述第二半导体层同时与第二位线连接，所述第一半导体层还与第一位线连接，所述写入晶体管的第二栅电极与写字线连接；
通孔，位于绝缘层中；
半导体层，至少位于所述通孔的侧壁上并且形成环形，所述半导体层包括沿垂直于衬底的方向依次分布的所述第一半导体层和所述第二半导体层；所述半导体层具有外侧壁；
栅极绝缘层，至少位于所述通孔的侧壁上并且覆盖所述半导体层；
所述寄生背栅电极位于所述通孔的侧壁上并且覆盖多数第二半导体层对应区域的所述栅极绝缘层；
所述第一栅电极位于所述通孔的侧壁上并且覆盖多数第一半导体层对应区域的所述栅极绝缘层；
所述电容器的介电质层至少位于所述通孔的侧壁上并且覆盖所述寄生背栅电极和所述第一栅电极；
导电层，填充于所述通孔内并且覆盖所述介电质层，所述导电层包括所述电容器的与所述读字线连接的一端；
所述第二栅电极为所述写字线的一部分，所述写字线环绕所述第二半导体层的外侧壁。
示例性地，所述写字线、所述第一位线和所述第二位线在所述导电层的延伸方向上依次分布在所述半导体层的外侧壁的不同区域，并且所述第二位线位于所述第一位线与所述写字线之间。
示例性地，所述写入晶体管可以位于所述读取晶体管与衬底之间；
所述第一栅电极与所述寄生背栅电极为一体式结构的环形电极，在所述环形电极上沿朝向所述衬底的方向依次分布；
所述第一半导体层和第二半导体层在环形半导体层上沿朝向所述衬底的方向依次分布；
所述第一位线可以环绕所述第一半导体层的外侧壁；
所述第二半导体层可以通过所述存储单元的存储节点与所述寄生背栅电极连接；
示例性地，所述读取晶体管可以位于所述写入晶体管与衬底之间；
所述第一栅电极与所述寄生背栅电极为一体式结构的环形电极，在所述环形电极上沿远离所述衬底的方向依次分布；
所述第一半导体层和所述第二半导体层在环形半导体层上沿远离所述衬底的方向依次分布；环形半导体层与所述寄生背栅电极通过所述栅极绝缘层进行绝缘。
本申请实施例还提供一种存储器，所述存储器包括至少一个如上本申请实施例提供的存储单元。
本申请实施例还提供一种如上本申请实施例提供的存储器的制造方法，所述制造方法包括：
在衬底上形成沿垂直于所述衬底的方向间隔绝缘分布且图案化的第一导电层和第二导电层，图案化的所述第一导电层和所述第二导电层分别包括所述第一位线和所述第二位线；
对图案化的第一导电层和第二导电层进行刻蚀，形成至少贯穿图案化的所述第二导电层的通孔；
在所述通孔的内壁上依次沉积半导体层、栅极绝缘层、第三导电层和所述电容器的介电质层，在所述衬底上沉积填满所述通孔的第四导电层；其中，所述半导体层包括垂直于衬底的方向依次分布的所述读取晶体管的第一沟道和所述写入晶体管的第二沟道；所述第三导电层包括所述第一栅电极、所述第六电极和所述写入晶体管的寄生背栅电极；所述第四导电层至少包括所述第五电极；
形成所述读字线；
形成所述写字线。
示例性地，所述制造方法还可以包括：在形成所述图案化的第一导电层和第二导电层之前，进行下述过程：
在衬底上形成第五导电层并进行图案化，图案化的第五导电层包括沿平行于衬底的第一方向和平行于所述衬底的第二方向阵列分布的多个存储节点。
示例性地，形成所述写字线和所述读字线可以包括：
在形成图案化的第五导电层之后，形成所述图案化的第一导电层和第二导电层之前，在衬底上形成与所述图案化的第五导电层间隔并绝缘的虚设写字线层并进行图案化，图案化的虚设写字线层包括沿所述第一方向延伸并在所述第二方向上间隔分布的多个虚设写字线图案；
在刻蚀所述通孔时，使一个所述通孔贯穿一个所述虚设写字线图案；
在形成所述第四导电层之后，刻蚀去除所述图案化的虚设写字线层，使得露出被所述图案化的虚设写字线层覆盖的部分区域的半导体层；
在所述半导体层的露出区域上沉积所述栅极绝缘层和所述写字线，所述写字线的环绕所述半导体层的区域为所述第二栅电极；
在所述第四导电层上沉积沿所述第一方向延伸的所述读字线，并使所述读字线与沿所述第一方向分布的多个所述通孔内的所述第四导电层连接。
示例性地，在所述通孔的内壁上依次沉积半导体层、栅极绝缘层、第三导电层和所述电容器的介电质层，在所述衬底上沉积填满所述通孔的第四导电层可以包括：
在所述通孔的内壁上依次沉积半导体层、栅极绝缘层和第三导电层，在所述通孔内填满牺牲层；
在各所述通孔之间的区域上沉积第六导电层并进行图案化，图案化的第六导电层包括多个间隔并绝缘的导电图案，各所述导电图案环绕所述通孔的开口并与所述通孔内的半导体层和第三导电层连接；
刻蚀去除所述牺牲层，在所述通孔的内壁上沉积所述介电质层，并在所述衬底上沉积所述第四导电层，所述第四导电层填满所述通孔并在所述通孔外沿平行于衬底的第一方向延伸，所述第四导电层的位于所述通孔内的区域包括所述电容器的第五电极，所述第四导电层的位于所述通孔外的区域作为所述读字线。
示例性地，形成所述写字线可以包括：
在形成所述图案化的第一导电层和第二导电层之后，形成所述通孔之前，在衬底上形成与所述图案化的第一导电层和第二导电层中远离所述衬底的一个间隔并绝缘的虚设写字线层并进行图案化，图案化的虚设写字线层包括沿所述第一方向延伸并在平行于衬底的第二方向上间隔分布的多个虚设写字线图案；
在刻蚀所述通孔时，使一个所述通孔贯穿一个所述虚设写字线图案；
在形成所述图案化的第六导电层之后，刻蚀去除所述牺牲层之前，刻蚀去除所述图案化的虚设写字线层，使得露出被所述图案化的虚设写字线层覆盖的部分区域的半导体层；
在所述半导体层的露出区域上沉积所述栅极绝缘层和所述写字线，所述写字线的环绕所述半导体层的区域为所述第二栅电极。
本申请实施例还提供一种电子设备，所述电子设备包括如上本申请实施例提供的存储器。
本申请实施例的存储单元和存储器将读取晶体管与写入晶体管堆叠设置，有利于减小存储单元的面积从而增加器件的存储密度。
本申请的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本申请而了解。本申请的目的和优点可通过在说明书以及附图中所特别指出的结构来实现和获得。
附图说明
附图用来提供对本申请技术方案的理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本申请的技术方案，并不构成对本申请技术方案的限制。
图1为一种2T0C结构的存储单元的逻辑电路图；
图2为本申请示例性实施例提供的一种2T1C结构的存储单元的逻辑电路图；
图3A为本申请示例性实施例提供的包括本申请实施例的存储单元的一种存储器的纵截面示意图；
图3B为图3A所示的存储器的横截面示意图；
图4A为本申请示例性实施例提供的包括本申请实施例的存储单元的另一种存储器的纵截面示意图；
图4B为图4A所示的存储器的横截面示意图；
图5为本申请示例性实施例提供的另一种2T1C结构的存储单元的逻辑电路图；
图6为本申请示例性实施例提供的一种存储器的制造方法的工艺流程图；
图7A为本申请示例性实施例提供的一种存储器的制造方法在形成图案化的第五导电层后的横截面示意图；
图7B为图7A所示的器件在垂直于衬底的A-A方向上的纵截面示意图；
图8A为本申请示例性实施例提供的一种存储器的制造方法在形成第一位线后的横截面示意图；
图8B为图8A所示的器件在垂直于衬底的A-A方向上的纵截面示意图；
图9A为本申请示例性实施例提供的一种存储器的制造方法在形成通孔后的横截面示意图；
图9B为图9A所示的器件在垂直于衬底的A-A方向上的纵截面示意图；
图10A为本申请示例性实施例提供的一种存储器的制造方法在形成第四导电层后的横截面示意图；
图10B为图10A所示的器件在垂直于衬底的A-A方向上的纵截面示意图；
图11A为本申请示例性实施例提供的另一种存储器的制造方法在形成图案化的虚设写字线层后的横截面示意图；
图11B为图11A所示的器件在垂直于衬底的A-A方向上的纵截面示意图；
图12A为本申请示例性实施例提供的另一种存储器的制造方法在形成通孔后的横截面示意图；
图12B为图12A所示的器件在垂直于衬底的A-A方向上的纵截面示意图；
图13A为本申请示例性实施例提供的另一种存储器的制造方法在形成牺牲层后的横截面示意图；
图13B为图13A所示的器件在垂直于衬底的A-A方向上的纵截面示意图；
图14A为本申请示例性实施例提供的另一种存储器的制造方法在形成第六导电层后的横截面示意图；
图14B为图14A所示的器件在垂直于衬底的A-A方向上的纵截面示意图；
图15A为本申请示例性实施例提供的另一种存储器的制造方法在形成写字线后的横截面示意图；
图15B为图15A所示的器件在垂直于衬底的A-A方向上的纵截面示意图。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚明白，下文中将结合附图对本申请的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
本申请的实施方式并不一定限定附图所示尺寸，附图中各部件的形状和大小不反映真实比例。此外，附图示意性地示出了理想的例子，本申请的实施方式不局限于附图所示的形状或数值。
本申请中的“第一”、“第二”等序数词是为了避免构成要素的混同而设置，并不表示任何顺序、数量或者重要性。
在本申请中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于在公开中说明的词句，根据情况可以适当地更换。
在本申请中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或电连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。
在本申请中，晶体管是指至少包括栅电极、漏电极以及源电极这三个端子的元件。
在本申请中，可以是第一电极为漏电极、第二电极为源电极，或者可以是第一电极为源电极、第二电极为漏电极。在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“源电极”及“漏电极”的功能有时互相调换。因此，在本申请中，如果不特别说明，“源电极”和“漏电极”可以互相调换。
在本申请中，“电连接”或“连接”包括构成要素通过具有某种电作用的元件连接在一起的情况，比如，电学信号连接(耦合连接，如coupled to)，或物理直接连接。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的授受，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且还包括晶体管等开关元件、电阻器、电感器、电容器、其它具有各种功能的元件等。
在本申请中，“平行”是指大约平行或几乎平行，比如，两条直线形成的角度为-10°以上且10°以下的状态，因此，也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指大约垂直，比如，两条直线形成的角度为80°以上且100°以下的状态，因此，也包括85°以上且95°以下的角度的状态。
在本申请的一些实施例中，“膜”和“层”可以相互调换。例如，有时可以将“导电层”换成“导电膜”。与此同样，有时可以将“绝缘膜”换成“绝缘层”。
本申请实施例中的“A和B为一体式结构”可以是指在微观结构上无明显的断层或间隙等明显的分界界面。一般地，在一个膜层上图案化形成连接的膜层为一体式。比如A和B使用相同的材料形成一个膜层并通过同一次图案化工艺同时形成具有连接关系的结构，或者在A上通过外延的方式直接生长出的B，二者材料可以不完全相同。
在本申请中，间隔分布可以理解为分开的、独立的(separated)分布，可以是物理结构上的断开来实现间隔，还可以是电学特性上的断开。比如，两个晶体管对应的有效沟道之间的半导体层经改性实现绝缘以实现两个沟道之间的电学间隔。
近年来，越来越多2T结构的DRAM存储单元被开发出来。图1为一种2T0C结构的存储单元的逻辑电路图。如图1所示，2T0C结构的存储单元包括写入晶体管Tr_w和读取晶体管Tr_r；其中，写入晶体管Tr_w的一个电极与写位线W_BL连接，另一个电极与存储节点(Storage Node)SN连接，栅电极与写字线W_WL连接；读取晶体管Tr_r的一个电极与读位线R_BL连接，另一个电极与读字线R_WL连接，栅电极与存储节点SN连接。
实际应用中，上述存储单元的读晶体管的阈值电压可能会改变，比如，受限于生产工艺及晶体管的使用时长，读晶体管T_r的阈值电压产生较大变化，从而不可避免地会对数据的读取产生不良影响，导致影响数据读取的准确度。
在上述的2T0C结构的存储单元中，存储单元无法对读取晶体管实现阈值电压(Vth)补偿。当晶片上存在大的Vth变化时，或较长使用时间，不可避免地会对数据读取产生影响。
本申请实施例提供了一种新的存储单元电路设计，驱动方法，其中，本申请至少部分实施例中，读取晶体管在数据写入阶段同时参与预充电和写入数据，在读阶段用于读数据。实现在写入阶段对读取晶体管Vth的补偿。
图2为本申请示例性实施例提供的一种2T1C结构的存储单元的逻辑电路图；图3A为本申请示例性实施例提供的包括本申请实施例的存储单元的一种存储器的纵截面示意图；图3B为图3A所示的存储器的横截面示意图；图4A为本申请示例性实施例提供的包括本申请实施例的存储单元的另一种存储器的纵截面示意图；图4B为图4A所示的存储器的横截面示意图。
如图2至图4B所示，所述存储单元可以为2T1C结构，即包括一个读取晶体管Tr_r、一个写入晶体管Tr_w和一个电容器C；
读取晶体管Tr_r包括与第一位线BL1连接的第一电极21、与第二位线BL2连接的第二电极22以及与存储节点SN连接的第一栅电极31；
写入晶体管Tr_w包括与存储节点SN连接的第三电极23、与第二位线BL2连接的第四电极24以及与写字线W_WL连接的第二栅电极32；
电容器C包括与读字线R_WL连接的第五电极25以及与存储节点SN连接的第六电极26；电容器C配置为在数据读取阶段通过耦合作用改变读取晶体管Tr_r的第一栅电极31的电压；
其中，读取晶体管Tr_r与写入晶体管Tr_w堆叠分布。
所述第一位线配置为提供数据电压，如写入1或0对应的电压。
所述第二位线配置为向存储节点SN提供预充电电压，比如，针对n型晶体管，提供高电压，高电压大于Vdata“1”+Vth。
本申请实施例的具有阈值电压补偿功能的存储单元，将读取晶体管与写入晶体管堆叠设置(例如，在垂直于衬底的方向上堆叠)，有利于减小存储单元的面积从而增加器件的存储密度。
在说明存储单元的工作方法时，本申请以下实施例以写入晶体管和读取晶体管均为n型晶体管为例。
在数据写入操作之前，通过第二位线BL2用高电压对存储节点SN预充电。为了在写入操作期间实现Vth补偿，数据流经读取晶体管的源电极与漏电极，并经过旁路进入写入晶体管，并最终写入存储节点SN中。在此过程中，读取晶体管为二极管的连接方式，写入电压为Vdata+Vth。因此，读取晶体管的Vth被补偿。
读取操作如下：
向第二位线BL2提供低电压(例如，接地电压)；
向读字线R_WL增加高电压，对于数据“1”，读取晶体管Tr_r将被导通，而对于数据“0”的情况，读取晶体管Tr_r保持在“关”状态(由于电容器的耦合作用，读取晶体管Tr_r的第一栅电极31的电压将增加)。可见该电容器不是用于存储数据1和0，所述电容器配置为在数据读取阶段通过耦合作用改变所述读取晶体管的所述第一栅电极的电压。
写入操作如下：
第二位线BL2不供电，但被预充电到相对高的电压(>Vdata“1”+Vth)；
通过向写字线WWL提供高压脉冲来导通写入晶体管Tr_w，此时存储节点SN由第二位线BL2充电；
向第一位线BL1提供给定的数据，存储节点SN会放电到Vdata+Vth。Vth因此得到补偿。
为了改善Vth补偿和数据写入，存储节点SN与第一位线BL1和第二位线BL2之间的耦合越低越好。
示例性地，如图3B、图4B和图5所示，读取晶体管Tr_r还可以包括位于第一电极21与第二电极22之间的第一沟道41；
写入晶体管Tr_w还可以包括位于第三电极23与第四电极24之间的第二沟道42；
其中，第一沟道41与第二沟道42的膜层均沿垂直于衬底的方向延伸，且沿垂直于衬底的方向依次分布。垂直衬底的方向可以是朝向衬底的方向或远离衬底的方向，因此，所述第一沟道41与第二沟道42的上下位置关系在此不做限定。
示例性地，第一沟道41在衬底上的正投影轮廓与第二沟道42在衬底上的正投影轮廓相交叠。
示例性地，如图3B和图4B所示，第一沟道41在衬底上的正投影轮廓与第二沟道42在衬底上的正投影轮廓可以重叠。即第一沟道41和第二沟道42对应的半导体膜层在垂直衬底的方向上为横截面相同的膜层。
所述第一沟道和第二沟道可以形成在一个孔内，则第一沟道和第二沟道为孔内壁形成的环形膜层的不同区域，不同区域依赖位线或源漏电极的位置限定。
本申请中，第一沟道和第二沟道为纵向沟道，即沟道的长度方向朝向或远离衬底。所述沟道的长度方向为从源极到漏极之间的载流子整体流动方向。
示例性地，第一沟道41与第二沟道42可以为一体式结构。示例性地，如图3B和图4B所示，第一沟道41、第二沟道42可以为同一个半导体层40在沿垂直于所述衬底的方向上的不同区域，即第一沟道41和第二沟道42可以由同一个半导体层形成，因此可以通过一次半导体层沉积工艺同时形成第一沟道41和第二沟道42，简化了读取晶体管和写入晶体管的沟道的形成步骤，有利于解决热预算问题。
示例性地，所述第一电极、所述第二电极和所述第四电极中的任意一个或多个可以为同一个半导体层的不同区域。如图3B和图4B所示，第四电极24与第一沟道41、第二沟道42可以为同一个半导体层40的不同区域。
示例性地，所述第一电极、所述第二电极和所述第四电极中的任意一个或多个可以和与其连接的所述第一位线或所述第二位线共用。如图3B和图4B所示，第一位线BL1的一部分共用为第一电极21或者第一位线BL1与第一电极21为一体式结构，第二位线BL2的一部分共用为第二电极22。
示例性地，所述第二电极和所述第四电极可以为同一个电极，所述同一个电极与所述第二位线可以为一体式结构。
示例性地，如图3B和图4B所示，第一电栅极31可以沿着垂直于所述衬底的方向延伸并且具有外侧壁；第一沟道41可以环绕第一栅电极31的外侧壁，第一沟道41与第一栅电极31之间通过第一栅极绝缘层相绝缘。
示例性地，如图3B和图4B所示，第二栅电极32可以为写字线W_WL的一部分。
示例性地，如图3B和图4B所示，第二栅电极32和写字线W_WL可以环绕第二沟道42的外侧壁，第二沟道42与第二栅电极32之间通过第二栅极绝缘层相绝缘。
示例性地，所述第一栅极绝缘层与所述第二栅极绝缘层可以为同一个栅极绝缘层18的不同区域。
图5为本申请示例性实施例提供的另一种2T1C结构的存储单元的逻辑电路图。如图3B和图4B所示，写入晶体管Tr_w还可以包括寄生背栅电极33，寄生背栅电极33具有外侧壁并且与存储节点SN连接，第二沟道42环绕寄生背栅电极33的所述外侧壁。
示例性地，如图3B和图4B所示，寄生背栅电极33和第一栅电极31可以在沿垂直于所述衬底的方向上依次分布且为一体式结构。
示例性地，如图3B和图4B所示，寄生背栅电极33、第一栅电极31和第六电极26可以为同一个导电层(第三导电层13)的不同区域。
示例性地，如图3B所示，寄生背栅电极33与存储节点可以位于不同的导电层。
示例性地，如图4B所示，寄生背栅电极33与存储节点可以为同一个导电层的不同区域。
示例性地，如图3B和图4B所示，第五电极25和读字线R_WL可以为一体式结构，例如，可以为同一个导电层的不同区域。
示例性地，写入晶体管Tr_w可以位于读取晶体管Tr_r与衬底之间，第五电极25和读字线R_WL可以为同一个导电层的不同区域，该导电层自中空的第二沟道42的侧壁上沿着远离所述衬底的方向延伸穿过中空的第一沟道41后与读字线R_WL连接为一体式结构。
示例性地，读取晶体管Tr_r可以位于所述写入晶体管Tr_w与衬底之间，第五电极25和读字线R_WL可以为同一个导电层的不同区域，该导电层自所述读字线R_WL延伸穿过中空的第二沟道42至中空的第一沟道41的侧壁上。
本申请实施例还提供了一种存储单元，如图2至图5所示，所述存储单元包括：读取晶体管Tr_r、写入晶体管Tr_w、电容器C、通孔K、半导体层40、栅极绝缘层18和导电层；
其中，读取晶体管Tr_r包括第一栅电极31和第一半导体层；
写入晶体管Tr_w包括第二栅电极32、寄生背栅电极33和第二半导体层；
电容器C包括介电质层19；
电容器C的一端与读字线R_WL连接，另一端同时与第一栅电极31和寄生背栅电极33连接，所述第一半导体层和所述第二半导体层同时与第二位线BL2连接，所述第一半导体层还与第一位线BL1连接，写入晶体管Tr_w的第二栅电极32与写字线W_WL连接；
通孔K位于绝缘层10中；
半导体层40至少位于通孔K的侧壁上并且形成环形，半导体层40包括沿垂直于衬底的方向依次分布的所述第一半导体层和所述第二半导体层；所述半导体层具有面向通孔K的侧壁的外侧壁；
栅极绝缘层18至少位于通孔K的侧壁上并且覆盖半导体层40；
寄生背栅电极33位于通孔K的侧壁上并且覆盖多数所述第二半导体层对应区域的栅极绝缘层18；
第一栅电极31位于通孔K的侧壁上并且覆盖多数所述第一半导体层对应区域的栅极绝缘层18；
电容器C的介电质层19至少位于通孔K的侧壁上并且覆盖寄生背栅电极33和第一栅电极31；
所述导电层填充于通孔K内并且覆盖介电质层19，所述导电层包括电容器C的与读字线R_WL连接的一端；
写字线W_WL环绕半导体层40的外侧壁；第二栅电极32为写字线W_WL的一部分。
示例性地，写字线W_WL、第一位线BL1和第二位线BL2在所述导电层的延伸方向上依次分布在所述半导体层的外侧壁的不同区域，并且第二位线BL2位于第一位线BL1与写字线W_WL之间。
示例性地，如图3A和图3B所示，写入晶体管Tr_w可以位于读取晶体管Tr_r与衬底之间。
示例性地，如图3B所示，第一栅电极31与寄生背栅电极33构成一体式结构的环形电极，并且第一栅电极31与寄生背栅电极33在所述环形电极上沿朝向所述衬底的方向依次分布。
示例性地，如图3B所示，第一半导体层41和第二半导体层42在环形半导体层40上沿朝向所述衬底的方向依次分布。
示例性地，如图3A和图3B所示，第一位线BL1可以环绕半导体层40的外侧壁，例如，环绕第一半导体层41的外侧壁。
示例性地，如图3B所示，半导体层40可以与寄生背栅电极33连接，例如，第二半导体层42可以通过存储单元的存储节点SN与寄生背栅电极33连接。
示例性地，如图4A和图4B所示，读取晶体管Tr_r可以位于写入晶体管Tr_w与衬底之间。
示例性地，如图4B所示，第一栅电极31与寄生背栅电极33构成一体式结构的环形电极，并且第一栅电极31与寄生背栅电极33在环形电极上沿远离所述衬底的方向依次分布。
示例性地，如图4B所示，第一半导体层41和第二半导体层42在环形半导体层40上沿远离所述衬底的方向依次分布。
示例性地，如图4B所示，环形半导体层40与寄生背栅电极33可以通过栅极绝缘层18进行绝缘。
本申请实施例中的衬底可以是支撑结构，比如，硅衬底，或者是硅衬底上已经分布有其他膜层或功能或电路的支撑结构，本申请实施例的发明构造涉及的器件设置在支撑结构的主表面上。
在本申请中，半导体层40可以理解为半导体材料，该处不强调其形状构造，仅仅强调其功能。
示例性地，所述半导体层的材料可以为带隙小于1.65eV的硅或多晶硅等材料，也可以是宽带隙材料，比如带隙大于1.65eV的金属氧化物材料。
举例来说，金属氧化物半导体层或沟道的材料可包括如下金属中的至少之一的金属氧化物：铟、镓、锌、锡、钨、镁、锆、铝、铪等材料。当然，该金属氧化物中也不排除含有其他元素的化合物，比如，N、Si等元素；也不排除含有其他少量掺杂元素。
一些实施例中，金属氧化物半导体层或沟道的材料可以包含以下中的任意一种或多种：铟镓锌氧化物(InGaZnO)、氧化铟锌(InZnO)、氧化铟镓(InGaO)、氧化铟锡(InSnO)、氧化铟镓锡(InGaSnO)、氧化铟镓锌锡(InGaZnSnO)、氧化铟(InO)、氧化锡(SnO)、氧化锌锡(ZnSnO，ZTO)、氧化铟铝锌金(InAlZnO)、氧化锌(ZnO)、铟镓硅氧化物(InGaSiO)、氧化铟钨(InWO，IWO)、氧化钛(TiO)、氮氧化锌(ZnON)、氧化镁锌(MgZnO)、锆铟锌氧化物(ZrInZnO)、铪铟锌氧化物(HfInZnO)、锡铟锌氧化物(SnInZnO)、铝锡铟锌氧化物(AlSnInZnO)、硅铟锌氧化物(SiInZnO)、铝锌锡氧化物(AlZnSnO)、镓锌锡氧化物(GaZnSnO)、锆锌锡氧化物(ZrZnSnO)等材料，只要保证晶体管的漏电流能满足要求即可，具体可根据实际情况进行调整。
这些材料的带隙较宽，具有较低的漏电流，比如，当金属氧化物材料为IGZO时，晶体管的漏电流小于或者等于10A至15A，由此可以改善动态存储器的工作性能。
上述金属氧化物半导体层或沟道的材料仅强调材料的元素类型，不强调材料中原子占比以及材料的膜质。
示例性地，所述第一位线和所述第二位线的材料可以各自独立地选自钨、钼、钴等具有相似性质的其他金属材料中的任意一种或多种。所述第一位线和所述第二位线可以各自独立地为单层或多层结构，例如，可以为由钛(Ti)、氮化钛(TiN)和钨(W)形成的多层结构。
示例性地，所述第一栅电极、所述第二栅电极、所述寄生背栅电极、所述写字线和所述读字线的材料可以各自独立地选自如下材料中的任意一种或多种：
比如，含有钨、铝、钛、铜、镍、铂、钌、钼、金、铱、铑、钽、钴等金属；可以是含有前述提到的这些金属的金属合金；
还可以是金属氧化物、金属氮化物、金属硅化物、金属碳化物等，如铟锡氧化物ITO、铟锌氧化物IZO、铟的氧化物InO等导电性较高的金属氧化物材料；比如，氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化钛铝(TiAlN)等金属氮化物材料；
当然，还可以是多晶硅材料；还可以是导电材料掺杂半导体材料，比如，导电掺杂后的硅、导电掺杂后的锗、导电掺杂后的硅锗等；体现导电性的其他材料等。
示例性地，所述第一栅极绝缘层和所述第二栅极绝缘层的材料可以各自独立地包含一层或多层Low-K和/或High-K介质材料，或者包含不同介电常数K的两个或多个区域。以下将示例性地说明本申请的所述第一栅极绝缘层和所述第二栅极绝缘层的特点。
Low-K材料，比如氧化硅。
High-K材料，比如介电常数K≥3.9的介质材料。一些实施例中，可以包括铪、铝、镧、锆等一个或多个的氧化物。示例性地，比如，可以包括但不限于以下至少之一：氧化铪(HfO2)、氧化铝(Al2O3)、铪铝氧化物(HfAlO)、铪镧氧化物(HfLaO)、锆的氧化物(ZrO2)等高K材料。
示例性地，所述介电质层的材料可以为氧化硅或High-K介质材料。High-K材料，在一些实施例中，可以包括铪、铝、镧、锆等中任意一种或多种的氧化物。示例性地，比如，可以包括但不限于以下至少之一：氧化铪(HfO2)、氧化铝(Al2O3)、铪铝氧化物(HfAlO)、铪镧氧化物(HfLaO)、锆的氧化物(ZrO2)等高K材料。
本申请实施例还提供一种存储器，所述存储器包括至少一个如上本申请实施例提供的存储单元。
示例性地，如图2至图5所示，所述存储器还包括第一位线BL1、第二位线BL2、读字线R_WL和写字线W_WL。
示例性地，读字线R_WL和写字线W_WL可以均沿平行于所述衬底的第一方向延伸，并且与沿所述第一方向间隔分布在所述衬底上的多个所述存储单元连接。
示例性地，第一位线BL1和第二位线BL2可以均沿平行于所述衬底的第二方向延伸，并且与沿所述第二方向间隔分布在所述衬底上的多个所述存储单元连接。
本申请实施例还提供一种如上本申请实施例提供的存储器的制造方法。
图6为本申请示例性实施例提供的一种存储器的制造方法的工艺流程图。如图6所示，所述制造方法包括：
在衬底上形成沿垂直于所述衬底的方向间隔绝缘分布且图案化的第一导电层和第二导电层，图案化的所述第一导电层和所述第二导电层分别包括所述第一位线和所述第二位线；
对所述图案化的第一导电层和第二导电层进行刻蚀，形成贯穿所述图案化的第一导电层和第二导电层的通孔；
在所述通孔的内壁上依次沉积半导体层、栅极绝缘层、第三导电层和所述电容器的介电质层，在所述衬底上沉积填满所述通孔的第四导电层；其中，所述半导体层包括沿垂直于衬底的方向依次分布的所述读取晶体管的第一沟道和所述写入晶体管的第二沟道；所述第三导电层包括所述第一栅电极、所述第六电极和所述写入晶体管的寄生背栅电极；所述第四导电层至少包括所述第五电极；
形成所述读字线；
形成所述写字线。
本申请实施例的存储器的制造方法可以采用一次半导体层沉积工艺同时形成读取晶体管的第一沟道和写入晶体管的第二沟道，有助于采用单独的工艺步骤解决热预算问题。
示例性地，所述制造方法还可以包括：在形成所述图案化的第一导电层和第二导电层之前，进行下述过程：
在衬底上形成第五导电层并进行图案化，图案化的第五导电层包括沿平行于衬底的第一方向和平行于所述衬底的第二方向阵列分布的多个存储节点。
示例性地，形成所述写字线和所述读字线可以包括：
在形成图案化的第五导电层之后，形成所述图案化的第一导电层和第二导电层之前，在衬底上形成与所述图案化的第五导电层间隔并绝缘的虚设写字线层并进行图案化，图案化的虚设写字线层包括沿所述第一方向延伸并在所述第二方向上间隔分布的多个虚设写字线图案；
在刻蚀所述通孔时，使一个所述通孔贯穿一个所述虚设写字线图案；
在形成所述第四导电层之后，刻蚀去除所述图案化的虚设写字线层，使得露出被所述图案化的虚设写字线层覆盖的部分区域的半导体层；
在所述半导体层的露出区域上沉积所述栅极绝缘层和所述写字线，所述写字线的环绕所述半导体层的区域为所述第二栅电极；
在所述第四导电层上沉积沿所述第一方向延伸的所述读字线，并使所述读字线与沿所述第一方向分布的多个所述通孔内的所述第四导电层连接。
示例性地，在所述通孔的内壁上依次沉积半导体层、栅极绝缘层、第三导电层和所述电容器的介电质层，在所述衬底上沉积填满所述通孔的第四导电层可以包括：
在所述通孔的内壁上依次沉积半导体层、栅极绝缘层和第三导电层，在所述通孔内填满牺牲层；
在各所述通孔之间的区域上沉积第六导电层并进行图案化，图案化的第六导电层包括多个间隔并绝缘的导电图案，各所述导电图案环绕所述通孔的开口并与所述通孔内的半导体层和第三导电层连接；
刻蚀去除所述牺牲层，在所述通孔的内壁上沉积所述介电质层，并在所述衬底上沉积所述第四导电层，所述第四导电层填满所述通孔并在所述通孔外沿平行于衬底的第一方向延伸，所述第四导电层的位于所述通孔内的区域包括所述电容器的第五电极，所述第四导电层的位于所述通孔外的区域作为所述读字线。
示例性地，形成所述写字线可以包括：
在形成所述图案化的第一导电层和第二导电层之后，形成所述通孔之前，在衬底上形成与所述图案化的第一导电层和第二导电层中远离所述衬底的一个间隔并绝缘的虚设写字线层并进行图案化，图案化的虚设写字线层包括沿所述第一方向延伸并在平行于衬底的第二方向上间隔分布的多个虚设写字线图案；
在刻蚀所述通孔时，使一个所述通孔贯穿一个所述虚设写字线图案；
在形成所述图案化的第六导电层之后，刻蚀去除所述牺牲层之前，刻蚀去除所述图案化的虚设写字线层，使得露出被所述图案化的虚设写字线层覆盖的部分区域的半导体层；
在所述半导体层的露出区域上沉积所述栅极绝缘层和所述写字线，所述写字线的环绕所述半导体层的区域为所述第二栅电极。
下面通过示例性实施例存储器的制造过程进一步说明本申请实施例的技术方案。本实施例中所说的“图案化刻蚀”包括沉积膜层、涂覆光刻胶、掩模曝光、显影、刻蚀、剥离光刻胶等处理。本实施例中所说的“光刻”工艺包括涂覆膜层、掩模曝光和显影。沉积可采用溅射、蒸镀、化学气相沉积等已知工艺，涂覆可采用已知的涂覆工艺，刻蚀可采用已知的方法，在此不做具体的限定。
图7A至图10B和图3A至3B为本申请示例性实施例提供的一种存储器的制造方法的中间过程和最终制得的器件的结构示意图。如图3A、图3B和图7A至图10B所示，在一个示例性实施例中，所述存储器的制造方法可以包括下述过程。
S10：在衬底上沉积绝缘层10，在绝缘层10上沉积形成第五导电层15；对第五导电层15进行图案化，图案化的第五导电层15包括沿第一方向和第二方向阵列分布的多个存储节点SN，如图7A和图7B所示，其中，图7A中的横截面贯穿存储节点SN。
示例性地，所述第一方向可以平行于所述衬底，所述第二方向可以平行于所述衬底，所述第一方向与所述第二方向交叉，例如，可以相互垂直。例如，所述第一方向可以为如图7A所示的X方向，所述第二方向可以为如图7A所示的Y方向。
示例性地，形成所述绝缘层的材料可以为low-K介电质材料，即介电常数K<3.9的介电质材料，包括但不限于硅的氧化物，例如二氧化硅(SiO2)或其他含硅的膜层等。
S20：在图案化的第五导电层15表面沉积形成第一导电层11和第二导电层12并进行平坦化。
示例性地，步骤S20可以包括：
S21：在图案化的第五导电层15表面沉积绝缘层10并进行平坦化；
S22：在步骤S21得到的衬底表面沉积形成虚设写字线层17，对虚设写字线层17进行图案化，图案化的虚设写字线层17包括沿所述第一方向延伸并在所述第二方向上间隔分布的多个虚设写字线图案；
S23：在图案化的虚设写字线层17表面沉积绝缘层10并进行平坦化；
S24：在步骤S23得到的衬底表面沉积第二导电层12，并对第二导电层12进行图案化，图案化的第二导电层12包括多个第二位线BL2，各第二位线BL2沿所述第二方向延伸，多个第二位线BL2在所述第一方向上间隔分布；
S25：在图案化的第二导电层12表面沉积绝缘层10并进行平坦化；
S26：在步骤S25得到的衬底表面沉积第一导电层11，并对第一导电层11进行图案化，图案化的第一导电层11包括多个第一位线BL1，各第一位线BL1沿所述第二方向延伸，多个第一位线BL1在所述第一方向上间隔分布，如图8A和图8B所示，其中，图8A中的横截面贯穿第一位线BL1。
S30：对图案化的第一导电层11、第二导电层12和虚设写字线层17进行刻蚀，形成贯穿图案化的第一导电层11、第二导电层12和虚设写字线层17的通孔K，并使一个通孔K贯穿一个所述虚设写字线图案，如图9A和图9B所示，其中，图9A中的横截面贯穿第一位线BL1。
如图9A和图9B所示，通孔K在衬底上的正投影完全落入该通孔K所贯穿的第一位线BL1和第二位线BL2在衬底上的正投影的范围内，即通孔K的侧壁露出第一位线BL1和第二位线BL2。
示例性地，各通孔K可以延伸至各存储节点SN中但不贯穿存储节点SN；通孔K可以沿垂直于衬底的方向延伸。
S40：在通孔K的内壁上依次沉积半导体层40、栅极绝缘层18、第三导电层13和所述电容器的介电质层19，并在通孔K内填满第四导电层14。
示例性地，步骤S40可以包括：
S41：在步骤S30得到的衬底表面依次沉积覆盖通孔K的内壁(包括侧壁和底壁)和各通孔K之间露出区域的半导体层40和栅极绝缘层18；
S42：刻蚀去除通孔K底壁上的半导体层40和栅极绝缘层18，使得露出各存储节点SN；
S43：在通孔K的内壁(包括侧壁和底壁)和各通孔K之间露出区域上依次沉积第三导电层13和所述电容器的介电质层19，其中各通孔K内的第三导电层13与各存储节点SN连接；
其中，剩余的半导体层40包括所述读取晶体管的第一沟道41和所述写入晶体管的第二沟道42，第一沟道41与第二沟道42连在一起形成沿垂直于所述衬底的方向延伸的环状，即第一沟道41与第二沟道42在衬底上的正投影完全重叠；剩余的栅极绝缘层18包括所述读取晶体管的第一栅极绝缘层和所述写入晶体管的第二栅极绝缘层，第一栅极绝缘层与第二栅极绝缘层连接；第三导电层包括所述读取晶体管的第一栅电极31、所述电容器的第六电极26和所述写入晶体管的寄生背栅电极33；
S44：在步骤S43得到的衬底上沉积填满各通孔K并且覆盖各通孔K之间露出区域的第四导电层14，如图10A和图10B所示，其中，图10A中的横截面贯穿第一位线BL1。
第四导电层14包括第五电极25。
S50：刻蚀去除图案化的虚设写字线层17，形成写字线W_WL。
示例性地，步骤S50可以包括：
S51：沿着朝向衬底的方向对各通孔K之间的第四导电层14、介电质层19、第三导电层13、栅极绝缘层18、半导体层40和绝缘层10进行刻蚀，露出虚设写字线层17；
S52：对露出的图案化的虚设写字线层17进行横向刻蚀，去除全部的图案化的虚设写字线层17，露出原来被图案化的虚设写字线层17覆盖的部分区域的半导体层40；
S53：在半导体层40的露出区域上沉积栅极绝缘层18和写字线W_WL，写字线W_WL的环绕半导体层40的区域为第二栅电极32。
S60：形成读字线R_WL。
示例性地，步骤S60可以包括：在步骤S53得到的衬底上沉积覆盖第四导电层14、介电质层19和各通孔K之间露出区域的第七导电层，并对所述第七导电层进行图案化刻蚀，图案化刻蚀的第七导电层包括位于沿所述第一方向间隔分布的一行通孔K上方并且与该一行通孔K内的第四导电层14连接的读字线R_WL，读字线R_WL沿所述第一方向延伸，如图3A和图3B所示；其中，图3A中的横截面贯穿写字线W_WL。
在本实施例中，读字线R_WL由第七导电层形成，即读字线R_WL和与其连接的通孔K内第四导电层14是由不同的导电层形成的。在其他实施例中，也可以通过一次工艺形成的同一个导电层填满通孔K并形成读字线R_WL。
图11A至图15B和图4A至4B为本申请示例性实施例提供的另一种存储器的制造方法的中间过程和最终制得的器件的结构示意图。如图4A、图4B和图11A至图15B所示，在另一个示例性实施例中，所述存储器的制造方法可以包括下述过程。
S100：在衬底上形成间隔并绝缘的第一导电层11、第二导电层12和虚设写字线层17，并对第一导电层11、第二导电层12和虚设写字线层17进行图案化，如图11A和图11B所示，其中，图11A中的横截面贯穿图案化的虚设写字线层。
示例性地，步骤S100可以包括：
S101：在衬底上沉积绝缘层10，在绝缘层10上沉积形成第一导电层11，并对第一导电层11进行图案化，图案化的第一导电层11包括多个第一位线BL1，各第一位线BL1沿所述第二方向(例如，可以为如11A所示的Y方向)延伸，多个第一位线BL1在所述第一方向(例如，可以为如11A所示的X方向)上间隔分布；
S102：在图案化的第一导电层11表面沉积绝缘层10并进行平坦化；
S103：在步骤S102得到的衬底表面沉积第二导电层12，并对第二导电层12进行图案化，图案化的第二导电层12包括多个第二位线BL2，各第二位线BL2沿所述第二方向延伸，多个第二位线BL2在所述第一方向上间隔分布；
S104：在图案化的第二导电层12表面沉积绝缘层10并进行平坦化；
S105：在步骤S104得到的衬底表面沉积形成虚设写字线层17，对虚设写字线层17进行图案化，图案化的虚设写字线层17包括沿所述第一方向延伸并在所述第二方向上间隔分布的多个虚设写字线图案。
S200：对图案化的第一导电层11、第二导电层12和虚设写字线层17进行刻蚀，形成贯穿、部分贯穿或不贯穿图案化的第一导电层11，贯穿第二导电层12和虚设写字线层17的通孔K，并使一个通孔K贯穿一个所述虚设写字线图案，如图12A和图12B所示，其中，图12A中的横截面贯穿第一位线BL1。
如图12A和图12B所示，通孔K在衬底上的正投影完全落入该通孔K所贯穿的第一位线BL1和第二位线BL2在衬底上的正投影的范围内，即通孔K的侧壁露出第一位线BL1和第二位线BL2。
示例性地，各通孔K可以延伸至各第一位线BL1中但不贯穿第一位线BL1；通孔K可以沿垂直于衬底的方向延伸。
S300：在通孔K的内壁上依次沉积半导体层40、栅极绝缘层18、第三导电层13，并在通孔K内填满牺牲层20，如图13A和图13B所示，其中，图13A中的横截面贯穿通孔。
示例性地，半导体层40、栅极绝缘层18、第三导电层13和牺牲层20还可以覆盖各通孔K之间的区域。
S400：将各存储单元进行隔离，例如，可以将位于各通孔K之间的半导体层40、栅极绝缘层18、第三导电层13和牺牲层20断开，露出各通孔K之间的区域；然后，在各通孔K之间的露出区域上沉积第六导电层16，第六导电层16环绕通孔K的开口并与各通孔K内的半导体层40和第三导电层13连接，如图14A和图14B所示，其中，图14A中的横截面贯穿第六导电层和通孔。
S500：刻蚀去除所述图案化的虚设写字线层17，形成写字线W_WL。
示例性地，步骤S500可以包括：
S501：沿着朝向衬底的方向对各通孔K之间的第六导电层16、和绝缘层10进行图案化刻蚀，露出虚设写字线层17，同时各通孔K之间的第六导电层16被断开从而实现各通孔K内的半导体层的绝缘；
S502：对露出的图案化的虚设写字线层17进行横向刻蚀，例如，可以采用湿法刻蚀进行横向刻蚀，去除全部的图案化的虚设写字线层17，露出原来被图案化的虚设写字线层17覆盖的部分区域的半导体层40；
S503：在半导体层40的露出区域上沉积栅极绝缘层18和写字线W_WL，并使写字线W_WL沿所述第一方向延伸，如图15A和图15B所示，其中，图15A中的横截面贯穿写字线。
如图15A所示，写字线W_WL可以位于刻蚀图案化的虚设写字线层17后腾出的空间内，在各通孔K之间沿着所述第一方向延伸，写字线W_WL的环绕半导体层40的区域为第二栅电极32；步骤S503还可以包括，在形成写字线W_WL之后，在各通孔之间的空白区域内填充绝缘层以对待形成的各存储单元进行绝缘。
S600：刻蚀去除牺牲层20，在通孔K的内壁上沉积介电质层19，并在所述衬底上沉积第四导电层14，第四导电层14填满通孔K并在通孔K外沿所述第一方向延伸，第四导电层14的位于通孔K内的区域包括电容器C的第五电极25，第四导电层14的位于通孔K外的区域作为读字线R_WL。
其中，半导体层40包括读取晶体管Tr_r的第一沟道41和写入晶体管Tr_w的第二沟道；第三导电层13包括读取晶体管Tr_r的第一栅电极31、电容器C的第六电极26和写入晶体管Tr_w的寄生背栅电极33，如图4A和图4B所示，其中，图4A中的横截面贯穿读字线R_WL，图4A所示的器件在贯穿写字线W_WL的横截面上的截面图与图3A相同。
本实施例没有单独设置存储节点SN，而是采用第三导电层13中的部分区域作为存储节点SN，即第三导电层13包括第一栅电极31、寄生背栅电极33、第六电极26和存储节点SN。
示例性地，形成绝缘层10的材料可以为low-K介电质材料，即介电常数K<3.9的介电质材料，包括但不限于硅的氧化物，例如二氧化硅(SiO2)或其他含硅的膜层等。示例性地，形成牺牲层20的材料可以选择在相同的刻蚀条件下，与绝缘层10、半导体层40、栅极绝缘层18和第三导电层13之间的刻蚀选择比均较大的材料，例如，可以为多晶硅(Poly)、金属等，以便在后续刻蚀去除牺牲层20时不会对绝缘层10、半导体层40、栅极绝缘层18和第三导电层13进行过多刻蚀。
示例性地，形成虚设写字线层17的材料可以选择在相同的刻蚀条件下，与绝缘层10、半导体层40、栅极绝缘层18、第三导电层13和牺牲层20之间的刻蚀选择比均较大的材料，例如，可以为多晶硅(Poly)、金属等，以便在后续刻蚀去除虚设写字线层17时不会对绝缘层10、半导体层40、栅极绝缘层18、第三导电层13和牺牲层20进行过多刻蚀。
示例性地，所述存储器可以为3D存储器，例如，3D DRAM等存储器。所述3D存储器可以为2T1C结构。
本申请实施例还提供一种电子设备，所述电子设备包括如上本申请实施例提供的所述3D堆叠的半导体器件。
示例性地，所述电子设备可以为：存储装置、智能电话、计算机、平电脑、人工智能设备、可穿戴设备或移动电源等。存储装置可以包括计算机中的内存等，此处不作限定。
虽然本申请所揭露的实施方式如上，但所述的内容仅为便于理解本申请而采用的实施方式，并非用以限定本申请。任何本申请所属领域内的技术人员，在不脱离本申请所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本申请的保护范围，仍须以所附的权利要求书所界定的范围为准。
Claims (20)
1.一种存储单元，其特征在于，包括：
读取晶体管，包括与第一位线连接的第一电极、与第二位线连接的第二电极以及与存储节点连接的第一栅电极；
写入晶体管，包括与所述存储节点连接的第三电极、与所述第二位线连接的第四电极以及与写字线连接的第二栅电极；
所述写入晶体管还包括寄生背栅电极以及位于所述第三电极与所述第四电极之间的第二沟道，所述寄生背栅电极具有外侧壁并且与所述存储节点连接，所述第二沟道环绕所述寄生背栅电极的所述外侧壁；
电容器，包括与读字线连接的第五电极以及与所述存储节点连接的第六电极；
其中，所述读取晶体管与所述写入晶体管堆叠分布。
2.根据权利要求1所述的存储单元，其特征在于，所述读取晶体管还包括位于所述第一电极与所述第二电极之间的第一沟道；
其中，所述第一沟道与所述第二沟道的膜层均沿垂直于衬底的方向延伸且沿垂直于衬底的方向依次分布。
3.根据权利要求2所述的存储单元，其特征在于，所述第一沟道与所述第二沟道的膜层为一体式结构；
所述第一沟道和所述第二沟道为同一个半导体层在沿垂直于所述衬底的方向上的不同区域。
4.根据权利要求1所述的存储单元，其特征在于，
所述第一电极与所述第一位线为一体式结构；
所述第二电极和第四电极为同一个电极，所述同一个电极与所述第二位线为一体式结构。
5.根据权利要求2所述的存储单元，其特征在于，所述第一栅电极沿着垂直于所述衬底的方向延伸并且具有外侧壁；
所述第一沟道环绕所述第一栅电极的所述外侧壁，所述第一沟道与所述第一栅电极之间通过第一栅极绝缘层相绝缘；
所述第二栅电极为所述写字线的一部分，所述第二栅电极环绕所述第二沟道的外侧壁，所述第二沟道与所述第二栅电极之间通过第二栅极绝缘层相绝缘。
6.根据权利要求2、3和5中任一项所述的存储单元，其特征在于，
所述寄生背栅电极、所述第一栅电极和所述第六电极为同一个导电层的不同区域。
7.根据权利要求6所述的存储单元，其特征在于，
所述寄生背栅电极和所述第一栅电极在沿垂直于所述衬底的方向上依次分布且为一体式结构；
所述寄生背栅电极与所述存储节点位于不同的导电层，或者，所述寄生背栅电极与所述存储节点为同一个导电层的不同区域。
8.根据权利要求2、3和5中任一项所述的存储单元，其特征在于，
所述写入晶体管位于所述读取晶体管与所述衬底之间，所述第五电极和所述读字线为同一个导电层的不同区域，该导电层自中空的所述第二沟道的侧壁上沿着远离所述衬底的方向延伸穿过中空的所述第一沟道后与所述读字线连接为一体式结构。
9.根据权利要求2、3和5中任一项所述的存储单元，其特征在于，所述读取晶体管位于所述写入晶体管与所述衬底之间，所述第五电极和所述读字线为同一个导电层的不同区域，该导电层自所述读字线沿着朝向衬底的方向延伸先后穿过中空的所述第二沟道至中空的所述第一沟道的侧壁。
10.一种存储单元，其特征在于，包括：
读取晶体管，包括第一栅电极和第一半导体层；
写入晶体管，包括第二栅电极、寄生背栅电极和第二半导体层；
电容器，所述电容器的一端与读字线连接，另一端同时与所述第一栅电极和所述寄生背栅电极连接，所述第一半导体层和所述第二半导体层同时与第二位线连接，所述第一半导体层还与第一位线连接，所述写入晶体管的第二栅电极与写字线连接；
通孔，位于绝缘层中；
半导体层，至少位于所述通孔的侧壁上并且形成环形，所述半导体层包括沿垂直于衬底的方向依次分布的所述第一半导体层和所述第二半导体层；所述半导体层具有外侧壁；
栅极绝缘层，至少位于所述通孔的侧壁上并且覆盖所述半导体层；
所述寄生背栅电极位于所述通孔的侧壁上并且覆盖多数第二半导体层对应区域的所述栅极绝缘层；
所述第一栅电极位于所述通孔的侧壁上并且覆盖多数第一半导体层对应区域的所述栅极绝缘层；
所述电容器的介电质层至少位于所述通孔的侧壁上并且覆盖所述寄生背栅电极和所述第一栅电极；
导电层，填充于所述通孔内并且覆盖所述介电质层，所述导电层包括所述电容器的与所述读字线连接的一端；
所述第二栅电极为所述写字线的一部分，所述写字线环绕所述第二半导体层的外侧壁。
11.根据权利要求10所述的存储单元，其特征在于，所述写字线、所述第一位线和所述第二位线在所述导电层的延伸方向上依次分布在所述半导体层的外侧壁的不同区域，并且所述第二位线位于所述第一位线与所述写字线之间。
12.根据权利要求10或11所述的存储单元，其特征在于，所述写入晶体管位于所述读取晶体管与衬底之间；
所述第一栅电极与所述寄生背栅电极为一体式结构的环形电极，在所述环形电极上沿朝向所述衬底的方向依次分布；
所述第一半导体层和第二半导体层在环形半导体层上沿朝向所述衬底的方向依次分布；
所述第一位线环绕所述第一半导体层的外侧壁；
所述第二半导体层通过所述存储单元的存储节点与所述寄生背栅电极连接。
13.根据权利要求10或11所述的存储单元，其特征在于，所述读取晶体管位于所述写入晶体管与衬底之间；
所述第一栅电极与所述寄生背栅电极为一体式结构的环形电极，在所述环形电极上沿远离所述衬底的方向依次分布；
所述第一半导体层和所述第二半导体层在环形半导体层上沿远离所述衬底的方向依次分布；环形半导体层与所述寄生背栅电极通过所述栅极绝缘层进行绝缘。
14.一种存储器，其特征在于，包括至少一个根据权利要求1至13中任一项所述的存储单元。
15.一种根据权利要求14所述的存储器的制造方法，其特征在于，包括：
在衬底上形成沿垂直于所述衬底的方向间隔绝缘分布且图案化的第一导电层和第二导电层，图案化的所述第一导电层和所述第二导电层分别包括所述第一位线和所述第二位线；
对图案化的第一导电层和第二导电层进行刻蚀，形成至少贯穿图案化的所述第二导电层的通孔；
在所述通孔的内壁上依次沉积半导体层、栅极绝缘层、第三导电层和所述电容器的介电质层，在所述衬底上沉积填满所述通孔的第四导电层；其中，所述半导体层包括垂直于衬底的方向依次分布的所述读取晶体管的第一沟道和所述写入晶体管的第二沟道；所述第三导电层包括所述第一栅电极、所述电容器的第六电极和所述写入晶体管的寄生背栅电极；所述第四导电层至少包括所述电容器的第五电极；
形成所述读字线；
形成所述写字线。
16.根据权利要求15所述的制造方法，其特征在于，还包括：在形成所述图案化的第一导电层和第二导电层之前，进行下述过程：
在衬底上形成第五导电层并进行图案化，图案化的第五导电层包括沿平行于衬底的第一方向和平行于所述衬底的第二方向阵列分布的多个存储节点。
17.根据权利要求16所述的制造方法，其特征在于，形成所述写字线和所述读字线包括：
在形成图案化的第五导电层之后，形成所述图案化的第一导电层和第二导电层之前，在衬底上形成与所述图案化的第五导电层间隔并绝缘的虚设写字线层并进行图案化，图案化的虚设写字线层包括沿所述第一方向延伸并在所述第二方向上间隔分布的多个虚设写字线图案；
在刻蚀所述通孔时，使一个所述通孔贯穿一个所述虚设写字线图案；
在形成所述第四导电层之后，刻蚀去除所述图案化的虚设写字线层，使得露出被所述图案化的虚设写字线层覆盖的部分区域的半导体层；
在所述半导体层的露出区域上沉积所述栅极绝缘层和所述写字线，并使所述写字线的环绕所述半导体层的区域为所述第二栅电极；
在所述第四导电层上沉积沿所述第一方向延伸的所述读字线，并使所述读字线与沿所述第一方向分布的多个所述通孔内的所述第四导电层连接。
18.根据权利要求15所述的制造方法，其特征在于，在所述通孔的内壁上依次沉积半导体层、栅极绝缘层、第三导电层和所述电容器的介电质层，在所述衬底上沉积填满所述通孔的第四导电层包括：
在所述通孔的内壁上依次沉积半导体层、栅极绝缘层和第三导电层，在所述通孔内填满牺牲层；
在各所述通孔之间的区域上沉积第六导电层并进行图案化，图案化的第六导电层包括多个间隔并绝缘的导电图案，各所述导电图案环绕所述通孔的开口并与所述通孔内的半导体层和第三导电层连接；
刻蚀去除所述牺牲层，在所述通孔的内壁上沉积所述介电质层，并在所述衬底上沉积所述第四导电层，所述第四导电层填满所述通孔并在所述通孔外沿平行于衬底的第一方向延伸，所述第四导电层的位于所述通孔内的区域包括所述电容器的第五电极，所述第四导电层的位于所述通孔外的区域作为所述读字线。
19.根据权利要求18所述的制造方法，其特征在于，形成写字线包括：
在形成所述图案化的第一导电层和第二导电层之后，形成所述通孔之前，在衬底上形成与所述图案化的第一导电层和第二导电层中远离所述衬底的一个间隔并绝缘的虚设写字线层并进行图案化，图案化的虚设写字线层包括沿第一方向延伸并在平行于衬底的第二方向上间隔分布的多个虚设写字线图案；
在刻蚀所述通孔时，使一个所述通孔贯穿一个所述虚设写字线图案；
在形成所述图案化的第六导电层之后，刻蚀去除所述牺牲层之前，刻蚀去除所述图案化的虚设写字线层，使得露出被所述图案化的虚设写字线层覆盖的部分区域的半导体层；
在所述半导体层的露出区域上沉积所述栅极绝缘层和所述写字线，并使所述写字线的环绕所述半导体层的区域为所述第二栅电极。
20.一种电子设备，其特征在于，包括根据权利要求14所述的存储器。
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