CN118234233A

CN118234233A - 一种半导体器件及其制造方法、电子设备

Info

Publication number: CN118234233A
Application number: CN202410642552.6A
Authority: CN
Inventors: 董博闻; 吕浩昌; 董树成; 戴瑾; 李庚霏; 王桂磊
Original assignee: Beijing Superstring Academy of Memory Technology
Current assignee: Beijing Superstring Academy of Memory Technology
Filing date: 2024-05-22
Publication date: 2024-06-21

Abstract

一种半导体器件及其制造方法、电子设备，涉及半导体技术领域，半导体器件包括：多个存储单元，分布于不同层沿着垂直衬底方向堆叠；字线，贯穿不同层的存储单元沿着垂直衬底方向延伸；存储单元包括平行分布的第一晶体管和第二晶体管，第一晶体管的第一半导体层形成平行延伸开口朝向第二晶体管的凹槽；第一晶体管的第一栅电极设置在凹槽内靠近凹槽的底壁一侧，字线沿垂直于衬底方向贯穿凹槽；第二晶体管的第二半导体层设置在凹槽内且环绕字线的侧壁，且第二半导体层与第一栅电极连接，字线填充凹槽。本公开实施例提供的方案，第二半导体层环绕字线，字线填充第一半导体层形成的凹槽，可以使用字线同时控制第一晶体管和第二晶体管，减小器件的面积。

Description

一种半导体器件及其制造方法、电子设备

技术领域

本公开实施例涉及但不限于半导体技术领域的器件设计及其制造，尤指一种半导体器件及其制造方法、电子设备。

背景技术

随着集成电路技术的发展，器件的关键尺寸日益缩小，单个芯片所包含的器件种类及数量随之增加，使得工艺生产中的任何微小差异都可能对器件性能造成影响。

为了尽可能降低产品的成本，人们希望在有限的衬底上做出尽可能多的器件单元。自从摩尔定律问世以来，业界提出了各种半导体结构设计和工艺优化，以满足人们对当前产品的需求。

发明内容

以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。

本申请提供了一种半导体器件及其制造方法、电子设备，减小器件占用面积。

本申请提供了一种半导体器件，包括：

多个存储单元，分布于不同层沿着垂直衬底方向堆叠；

字线，贯穿不同层的所述存储单元沿着垂直所述衬底方向延伸；

所述存储单元包括沿平行所述衬底方向分布的第一晶体管和第二晶体管，所述第一晶体管包括第一半导体层和第一栅电极，所述第二晶体管包括第二半导体层；所述第一半导体层形成沿平行于衬底方向延伸开口朝向所述第二晶体管的凹槽，所述凹槽包括底壁和环形的侧壁；所述第一栅电极设置在所述凹槽内靠近所述凹槽的底壁一侧，所述字线沿垂直于衬底方向贯穿所述凹槽；所述第二半导体层设置在所述凹槽内且环绕所述字线的侧壁，且所述第二半导体层与所述第一栅电极连接，所述字线填充所述凹槽。

在一些实施例中，所述第一栅电极分布在所述凹槽的底壁和与所述底壁的距离小于等于预设长度的侧壁，所述第二半导体层覆盖所述第一栅电极背离所述第一半导体层的表面且与该表面连接。

在一些实施例中，所述第一栅电极和所述第一半导体层之间设置有第一栅极绝缘层，所述第一栅极绝缘层设置在所述凹槽内覆盖所述凹槽的底壁和侧壁，所述第二半导体层还覆盖所述第一栅极绝缘层背离所述第一半导体层一侧未被所述第一栅电极覆盖的表面。

在一些实施例中，所述第一半导体层背离所述衬底一侧的侧壁设置有第一子孔，所述第一半导体层朝向所述衬底一侧的侧壁设置有第二子孔，所述字线通过所述第一子孔和所述第二孔贯穿所述凹槽，所述第一子孔中所述第一半导体层和所述字线之间设置有环绕所述字线的第一隔离子层，所述第二子孔中所述第一半导体层和所述字线之间设置有环绕所述字线的第二隔离子层。

在一些实施例中，所述字线包括沿垂直于衬底方向延伸的第一部分和分布在所述凹槽的第二部分，所述第一部分和第二部分非一体式结构。

在一些实施例中，所述第一晶体管还包括环绕所述凹槽的侧壁的背栅电极，所述背栅电极和所述第一栅电极设置在所述字线的同侧。

在一些实施例中，所述背栅电极在所述衬底的正投影与所述第一栅电极在所述衬底的正投影存在交叠。

在一些实施例中，所述第一半导体层包括靠近所述凹槽的底壁的第一端面和靠近所述凹槽的开口的第二端面，所述第一晶体管还包括第一电极和第二电极，所述第一电极与所述第一端面连接，所述第二电极与所述第二端面连接。

在一些实施例中，所述第二电极与全部所述第二端面连接。

在一些实施例中，所述第二晶体管包括第四电极，所述第四电极与所述第二半导体层背离所述凹槽的底壁一侧的表面连接。

在一些实施例中，所述第四电极与所述第二电极连接形成一体式结构。

在一些实施例中，所述半导体器件包括多层存储单元阵列，每层所述存储单元阵列包括沿第一方向和第二方向阵列分布的多个存储单元，所述第一晶体管和第二晶体管沿第一方向分布，同层的沿第二方向分布的同列的存储单元的第一电极连接形成沿第二方向延伸的一体式结构，同层的沿第二方向分布的同列的存储单元的第二电极和第四电极连接形成沿第二方向延伸的一体式结构。

在一些实施例中，同层和不同层的沿第二方向分布的同列的存储单元的背栅电极连接形成沿第二方向和垂直于衬底方向延伸的一体式结构。

本公开实施例提供一种半导体器件的制造方法，包括：

在衬底上形成包括依次堆叠的第一绝缘层和牺牲层的堆叠结构；

形成沿垂直于衬底方向贯穿所述堆叠结构且沿第二方向延伸的第一沟槽，基于所述第一沟槽横向刻蚀所述牺牲层形成第一横向沟槽；形成沿垂直于衬底方向贯穿所述堆叠结构且沿第二方向延伸的第二沟槽，基于所述第二沟槽横向刻蚀所述牺牲层形成第二横向沟槽；其中，所述第一沟槽与所述第二沟槽沿第一方向间隔分布，且所述第一横向沟槽与所述第二横向沟槽的开口相背离；

在所述第一沟槽和第二沟槽之间形成沿所述第一方向延伸的贯穿所述堆叠结构的多个第一孔，所述第一孔将所述牺牲层划分为多个独立部分，刻蚀去除每个独立部分的所述牺牲层，形成多个第一横向凹槽；

在所述第一横向凹槽中形成覆盖所述第一横向凹槽的底壁和侧壁的第一半导体层，以及，形成分布在所述第一横向凹槽的底壁和与所述底壁的距离小于等于预设长度的侧壁上的第一栅电极；

形成沿垂直于衬底方向贯穿所述堆叠结构且贯穿所述第一横向凹槽的第二孔，且所述第二孔在所述衬底的正投影位于所述第一半导体层在所述衬底的正投影内，以及，位于所述第一栅电极在所述衬底的正投影外；

暴露所述第一横向凹槽中的第一栅电极背离所述第一半导体层一侧的表面，在所述第二孔和所述第一横向凹槽中形成第二半导体层和字线；所述第二半导体层设置在所述第一横向凹槽内环绕所述字线的侧壁，所述第二半导体层与所述第二栅电极连接，所述字线沿垂直于衬底方向延伸且填充所述第二孔和所述第一横向凹槽。

在一些实施例中，所述方法还包括：

基于所述第二孔对所述第一半导体层进行横向刻蚀形成设置在所述第一半导体层背离所述衬底一侧的侧壁上的第一横向子凹槽，以及，形成设置在所述第一半导体层朝向所述衬底一侧的侧壁上的第二横向子凹槽；

形成填充所述第一横向子凹槽的第一隔离子层和填充所述第二横向子凹槽的第二隔离子层，所述第一隔离子层环绕所述字线，所述第二隔离子层环绕所述字线。

在一些实施例中，在所述第一横向凹槽中形成覆盖所述第一横向凹槽的底壁和侧壁的第一半导体层后，还包括：形成沿垂直于衬底方向贯穿所述堆叠结构且沿第二方向延伸的第三沟槽以暴露所述第一半导体层；在所述第三沟槽形成环绕所述第一半导体层的背栅电极；所述背栅电极和所述第一栅电极设置在所述字线的同侧。

在一些实施例中，所述方法还包括：

沉积填充所述第一沟槽和第一横向沟槽的第一导电薄膜，刻蚀去除所述第一沟槽中的第一导电薄膜，保留所述第一横向沟槽中的第一导电薄膜，形成第一电极线，所述第一电极线与所述第一半导体层接触。

在一些实施例中，所述方法还包括：

沉积填充所述第二沟槽和第二横向沟槽的第二导电薄膜，刻蚀去除所述第二沟槽中的第二导电薄膜，保留所述第二横向沟槽中的第二导电薄膜，形成位线，所述位线与所述第一半导体层、所述第二半导体层接触。

在一些实施例中，在所述第二孔和所述第一横向凹槽中形成第二半导体层和字线包括：

在所述第二孔和所述第一横向凹槽中依次沉积第二半导体薄膜、栅绝缘薄膜、第三导电薄膜，形成第二半导体层、栅极绝缘层和第一子电极，第一子电极填充所述第二孔和所述第一横向凹槽；

刻蚀去除所述第二孔中的第一子电极，保留所述第一横向凹槽中的第一子电极；

刻蚀去除分布在所述第二孔侧壁上的第二半导体层和栅极绝缘层；

沉积填充所述第二孔的第四导电薄膜，形成与所述第一子电极连接的第二子电极，所述第一子电极和所述第二子电极形成所述字线。

本公开实施例提供一种电子设备，包括上述任一所述的半导体器件，或者，上述根据任一半导体器件的制造方法制造的半导体器件。

本申请提供了一种半导体器件、电子设备，所述半导体器件包括：多个存储单元，分布于不同层沿着垂直衬底方向堆叠；字线，贯穿不同层的所述存储单元沿着垂直所述衬底方向延伸；所述存储单元包括沿平行所述衬底方向分布的第一晶体管和第二晶体管，所述第一晶体管包括第一半导体层和第一栅电极，所述第二晶体管包括第二半导体层；所述第一半导体层形成沿平行于衬底方向延伸开口朝向所述第二晶体管的凹槽，所述凹槽包括底壁和环形的侧壁；所述第一栅电极设置在所述凹槽内靠近所述凹槽的底壁一侧，所述字线沿垂直于衬底方向贯穿所述凹槽；所述第二半导体层设置在所述凹槽内且环绕所述字线的侧壁，且所述第二半导体层与所述第一栅电极连接，所述字线填充所述凹槽。本公开实施例提供的方案，第二半导体层环绕字线，字线填充第一半导体层形成的凹槽，从而可以使用字线同时控制第一晶体管和第二晶体管，无需两条字线，可以减小包括两个晶体管的存储单元的面积。

本申请的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本申请而了解。本申请的其他优点可通过在说明书以及附图中所描述的方案来实现和获得。

在阅读并理解了附图和详细描述后，可以明白其他方面。

附图说明

附图用来提供对本申请技术方案的理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本申请的技术方案，并不构成对本申请技术方案的限制。

图1A为一示例性实施例提供的半导体器件立体示意图；图1B为一示例性实施例提供的存储单元立体示意图；图1C为一示例性实施例提供的半导体器件沿平行于衬底的CC’方向的截面图；图1D为沿图1C中aa’方向的截面图；图1E为一示例性实施例提供的半导体器件的等效电路示意图；

图2为一示例性实施例提供的形成堆叠结构后的正视图；

图3A为一示例性实施例提供的形成第一保护层61和第二绝缘层12后的俯视图，图3B为一示例性实施例提供的形成第一保护层61和第二绝缘层12后的正视图；

图4A为一示例性实施例提供的形成第二沟槽T2和第二横向沟槽T21后的俯视图，图4B为一示例性实施例提供的形成第二沟槽T2和第二横向沟槽T21后的正视图；

图5A为一示例性实施例提供的形成第三绝缘层13后的俯视图；图5B为一示例性实施例提供的形成第三绝缘层后沿垂直于衬底的aa’方向的截面图；图5C为一示例性实施例提供的形成第三绝缘层13后沿垂直于衬底的bb’方向的截面图；

图6A为一示例性实施例提供的形成第一横向凹槽后沿平行于衬底的cc’方向截面图；图6B为沿图6A中aa’方向的截面图；

图7为一示例性实施例提供的形成第一半导体层、第一栅极绝缘层和第一栅电极后沿aa’方向截面图；

图8为一示例性实施例提供的形成第二虚设层后沿aa’方向截面图；

图9为一示例性实施例提供的形成第三虚设层、第二保护层和第四绝缘层后沿aa’方向截面图；

图10A为一示例性实施例提供的形成第三沟槽后沿aa’方向的示意图，图10B为一示例性实施例提供的形成第三沟槽后沿bb’方向的示意图；

图11A为一示例性实施例提供的形成第三栅极绝缘层和背栅电极后沿aa’方向的示意图，图11B为一示例性实施例提供的形成第三栅极绝缘层和背栅电极后沿bb’方向的示意图；

图12A为一示例性实施例提供的形成第二孔后沿cc’方向的截面图；图12B为沿图12A中aa’方向的截面图；

图13为一示例性实施例提供的形成隔离层后沿aa’方向的截面图；

图14为一示例性实施例提供的形成第二半导体层、第二栅极绝缘层和第一子电极后沿aa’方向的示意图；

图15A为一示例性实施例提供的去除寄生的半导体层后沿cc’方向的截面图，图15B为一示例性实施例提供的去除寄生的半导体层后沿aa’方向的示意图。

具体实施方式

下文中将结合附图对本公开实施例进行详细说明。在不冲突的情况下，本公开实施例及实施例中的特征可以相互任意组合。

除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。

本公开的实施方式并不一定限定附图所示尺寸，附图中各部件的形状和大小不反映真实比例。此外，附图示意性地示出了理想的例子，本公开的实施方式不局限于附图所示的形状或数值。

本公开中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混同而设置，并不表示任何顺序、数量或者重要性。

在本公开中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于在公开中说明的词句，根据情况可以适当地更换。

在本公开中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是物理连接或信号连接，可以是接触连接或一体地连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本公开中的具体含义。

在本公开中，晶体管是指至少包括栅电极、漏电极以及源电极这三个端子的元件。晶体管在漏电极（漏电极端子、漏区域或漏电极）与源电极（源电极端子、源区域或源电极）之间具有沟道区域，并且电流能够流过漏电极、沟道区域以及源电极。在本公开中，沟道区域是指电流主要流过的区域。

在本公开中，可以是第一电极为漏电极、第二电极为源电极，或者可以是第一电极为源电极、第二电极为漏电极。在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“源电极”及“漏电极”的功能有时互相调换。因此，在本公开中，“源电极”和“漏电极”可以互相调换。

在本公开中，“连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的授受，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且还包括晶体管等开关元件、电阻器、电感器、电容器、其它具有各种功能的元件等。

在本公开中，“平行”是指大约平行或几乎平行，比如，两条直线形成的角度为-10°以上且10°以下的状态，因此，也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指大约垂直，比如，两条直线形成的角度为80°以上且100°以下的状态，因此，也包括85°以上且95°以下的角度的状态。

本公开所说的“A和B同层设置”包含位于同一个膜层上的相同材料或不同材料形成的膜层。示例性的，A和B通过同一种材料形成同一个膜层后经同一次图案化工艺或不同的图案化工艺形成。同层设置的A和B可以是位于一个水平面上但是不必须位于同一个膜层上，或位于同一个膜层的不同区域但是不必须位于相同的水平面上。

本公开实施例中的“A和B为一体式结构”可以是指在微观结构上无明显的断层或间隙等明显的分界界面。一般地，在一个膜层上图案化形成连接的膜层为一体式。比如A和B使用相同的材料成一个膜层并通过同一次图案化工艺同时形成具有连接关系的结构。

本公开实施例中 “B的正投影位于A的正投影的范围之内”，是指B的正投影的边界落入A的正投影的边界范围内，或者A的正投影的边界与B的正投影的边界重叠。

图1A为一示例性实施例提供的半导体器件。如图1A所示，本公开实施例提供一种半导体器件，包括设置在衬底1上沿垂直于衬底1方向堆叠的多层存储单元阵列，多条沿垂直于衬底1方向延伸的字线40。每层所述存储单元阵列可以包括多个存储单元和多条位线30，多个存储单元可以沿平行于衬底1的第一方向X和平行于衬底1的第二方向Y阵列分布。

不同层相同位置的存储单元共享同一条字线40。

所述位线30可以是沿第二方向Y延伸的导电线，同一层存储单元阵列的多条位线30可以彼此间隔，所述多条位线30可以沿第一方向X间隔分布。不同层存储单元阵列的位线30可以堆叠设置在衬底1上，不同层相同位置的位线30彼此间隔。

所述存储单元可以包括第一晶体管和第二晶体管。同一存储单元的所述第一晶体管和第二晶体管可以沿第一方向X分布。所述第一晶体管可以包括第一栅电极26a、第一电极51、第二电极52和第一半导体层23a。所述第二晶体管可以包括第二栅电极26b、第三电极53、第四电极54和第二半导体层23b。同层的沿第二方向Y分布的同列的第一晶体管的第一电极51可以连接在一起，形成沿第二方向Y延伸的第一电极线31；同层的沿第二方向Y分布的同列的第一晶体管的第二电极52可以连接在一起，形成沿第二方向Y延伸的位线30。同层的相邻两列的存储单元的第一晶体管的第二电极52可以连接到不同的位线30。

在一些实施例中，所述第一晶体管还可以包括背栅电极26c，同层以及不同层的相同列的第二晶体管的背栅电极26c可以连接形成沿垂直于衬底1方向和平行于第二方向Y延伸的一体式结构，即形成一面状膜层。

下面以包括相同位置的多个垂直堆叠的存储单元的半导体器件为例进行说明。

图1B为一示例性实施例提供的存储单元的立体示意图，图1C为一示例性实施例提供的半导体器件沿平行于衬底的cc’方向的截面图；图1D为沿图1C中aa’方向的截面图。如图1A、图1B、图1C和图1D所示，本公开实施例提供一种半导体器件，包括：

沿垂直于衬底1方向堆叠的多个存储单元，所述存储单元包括沿平行于衬底1的第一方向X分布的第一晶体管和第二晶体管，所述第一晶体管包括第一电极51、第二电极52、第一半导体层23a、第一栅电极26a；所述第二晶体管包括第二栅电极26b（仅为和第一栅电极26a进行区分，不表示第二晶体管包括两个栅电极）、第二栅极绝缘层24b、第二半导体层23b、第三电极53和第四电极54。

所述第一半导体层23a形成开口朝向所述字线40的沿平行于所述衬底1的方向延伸的凹槽，所述凹槽可以包括底壁和环形的侧壁。所述环形比如为方型环。即，凹槽可以包括底壁和四个侧壁，两个平行于所述衬底1的侧壁和两个垂直于所述衬底1的侧壁。

在一些实施例中，所述凹槽比如沿所述第一方向X延伸。

所述第一栅电极26a设置在所述凹槽内覆盖所述凹槽的底壁和与所述底壁的距离小于等于第一预设长度的侧壁。所述第一预设长度小于所述凹槽的侧壁与底壁的最大距离。即，第一栅电极26a设置在凹槽内靠近所述凹槽底壁的一侧，且第一栅电极26a覆盖所述凹槽的部分侧壁。

在一些实施例中，所述第一晶体管还可以包括设置在所述第一栅电极26a和所述第一半导体层23a之间的第一栅极绝缘层24a，所述第一栅极绝缘层24a设置在所述凹槽内，覆盖所述凹槽的底壁和侧壁。

在一些实施例中，所述字线40沿垂直于衬底1方向贯穿所述第一半导体层23a。所述第一半导体层23a背离所述衬底1一侧的侧壁设置有第一子孔，所述第一半导体层23a朝向所述衬底1一侧的侧壁设置有第二子孔，所述字线40沿垂直于衬底1方向从所述第一子孔外通过所述第一子孔延伸至所述凹槽内，从所述凹槽内通过所述第二子孔延伸至所述凹槽外。

在一些实施例中，所述字线40包括设置在所述凹槽内的第一部分和沿垂直于衬底1方向延伸的第二部分，所述第一部分与所述第二部分接触，且所述第一部分和第二部分非一体式结构。所述字线40填充所述凹槽。本实施例提供的方案，所述字线40可以控制所述第一晶体管的开启和关断。当第一晶体管为读晶体管，第二晶体管为写晶体管时，在数据读取时，可以通过字线40关闭非目标存储单元的第一晶体管和第二晶体管，避免电流共享。字线40对数据读取和写入均可以进行控制，从而可以减少控制线，减小器件面积。

在一些实施例中，所述第二半导体层23b环绕所述字线40；所述第二半导体层23b覆盖所述第一栅电极26a背离所述第一半导体层23a一侧的表面，且所述第二半导体层23b与所述第一栅电极26a背离所述第一半导体层23a一侧的表面接触。即，第一栅电极26a还复用为第二晶体管的第三电极53。

在一些实施例中，所述第二半导体层23b还覆盖所述第一栅极绝缘层24a背离所述第一半导体层23a一侧的部分表面。第二半导体层23b覆盖第一栅极绝缘层24a背离所述第一半导体层23a的表面中未被所述第一栅电极26a覆盖的区域。

在一些实施例中，所述存储单元还包括设置在所述第一子孔和第二子孔的环绕所述字线40的隔离层16，所述隔离层16包括两部分，设置在第一子孔的第一隔离子层和设置在第二子孔的第二隔离子层，所述第一隔离子层环绕所述字线40，所述第二隔离子层环绕所述字线40。所述第一隔离子层分布在所述第一子孔的侧壁，所述第二隔离子层设置在所述第二子孔的侧壁。通过第一隔离子层和第二隔离子层对第一半导体层23a和所述字线40进行隔离。所述第一隔离子层朝向所述衬底1一侧的表面与所述第一栅极绝缘层24a接触，所述第二隔离子层背离所述衬底1一侧的表面与所述第一栅极绝缘层24a接触。

在一些实施例中，所述第二半导体层23b和所述字线40之间还设置有环绕所述字线40的第二栅极绝缘层24b。所述第二栅极绝缘层24b设置在所述凹槽内。

在一些实施例中，不同层相同位置的第二晶体管的第二栅极绝缘层24b之间断开，比如物理上断开。

在一些实施例中，不同层相同位置的第二晶体管的第二半导体层23b之间断开，比如，物理上断开。

在一些实施例中，所述第一晶体管还可以包括背栅电极26c，所述背栅电极26c环绕所述第一半导体层23a的侧壁，即第一半导体层23a形成的凹槽的侧壁，所述侧壁为凹槽外表面的侧壁，即外侧壁。所述背栅电极26c设置靠近凹槽的外侧壁上靠近所述底壁一端，所述背栅电极26c和所述第一栅电极26a设置在所述字线40的同侧，所述背栅电极26c在所述衬底1的正投影与所述第一栅电极26a在所述衬底1的正投影存在交叠。本实施例提供的方案，通过提供背栅电极26c，在第一晶体管为读晶体管，第二晶体管为写晶体管时，可以在写操作时关闭读晶体管。另外，本实施例提供的方案，背栅电极26c环绕第一半导体层23a，不额外占用面积，有利于提高器件密度。

在一些实施例中，第一晶体管还可以包括设置在所述第一半导体层23a和所述背栅电极26c之间的第三栅极绝缘层24c，所述第三栅极绝缘层24c隔离所述背栅电极26c和所述第一半导体层23a。同层和不同层的同列的第一晶体管的第三栅极绝缘层24c连接形成一体式结构。所述第三栅极绝缘层24c环绕所述第一半导体层23a的侧壁。

在一些实施例中，所述第一半导体层23a包括靠近所述凹槽的底壁的第一端面和靠近所述凹槽的开口的第二端面，所述第一电极51与所述第一端面连接。所述第二电极52与所述凹槽的第二端面连接且封闭所述凹槽。

所述第四电极54与所述第二半导体层23b背离所述凹槽的底壁一侧的表面连接。所述第四电极54和所述第二电极52连接形成一体式结构，即连接形成沿第二方向Y延伸的位线30。

在一些实施例中，所述半导体器件可以包括贯穿多个所述第二晶体管的孔，所述孔中从外到内依次分布有所述第二半导体层23b、所述第二栅极绝缘层24b、所述字线40。本实施例提供的方案，可以通过一次工艺形成多个第二晶体管的第二半导体层23b、第二栅极绝缘层24b和字线40，简化工艺。

在一些实施例中，所述第一晶体管可以是读晶体管，所述第二晶体管可以是写晶体管。

图1E为一示例性实施例提供的所述半导体器件的等效电路图。如图1E所示，所述半导体器件包括第一晶体管和第二晶体管，第一晶体管包括第一电极51、第二电极52、第一栅电极26a、背栅电极26c，所述第一电极51连接第一电极线31即源线SL，所述第二电极52连接位线30，所述第二晶体管包括第三电极53、第四电极54和第二栅电极26b，所述第三电极53和所述第一栅电极26a复用同一电极，且该电极可以作为存储节点SN存储数据，第四电极54连接位线30，第二栅电极26b连接字线40，第二栅电极26b还可以作为一个栅电极控制第一晶体管。即，第二栅电极26b可以控制第一晶体管和第二晶体管。

在一些实施例例中，第一晶体管为读晶体管，第二晶体管为写晶体管。以第一晶体管和第二晶体管为N型晶体管为例对图1E所示电路的工作过程进行说明。

写操作时，目标存储单元连接的字线40加载高电平，打开第二晶体管（即写晶体管），背栅电极26c加载低电平信号或者反向电压关闭第一晶体管（即读晶体管）防止第一晶体管漏电，再将位线30调整至逻辑数据“1”或者“0”对应的电压，以改变存储节点(StorageNode，SN)的电压，写入数据至SN后关闭第二晶体管。

读操作时，非目标存储单元连接的字线40加载反向电压以关闭其对应的第一晶体管和第二晶体管，对于目标单元，在目标单元连接的字线40施加零电压或较小的电压（保证第二晶体管无法打开，但不关闭第一晶体管），并在位线30和源线 SL之间施加一定电压差，通过读取第一晶体管的电流探测存储的信号。例如，当SN存入逻辑数据“1”时，第一晶体管的沟道打开，位线30的电流较大，存入“0”时，第一晶体管的沟道关闭，位线30的电流较小。

下面通过本实施例半导体器件的制造过程进一步说明本实施例的技术方案。本实施例中所说的“构图工艺”包括沉积膜层、涂覆光刻胶、掩模曝光、显影、刻蚀、剥离光刻胶等处理，是相关技术中成熟的制造工艺。本实施例中所说的“光刻工艺”包括涂覆膜层、掩模曝光和显影，是相关技术中成熟的制造工艺。沉积可采用溅射、蒸镀、化学气相沉积等已知工艺，涂覆可采用已知的涂覆工艺，刻蚀可采用已知的方法，在此不做具体的限定。在本实施例的描述中，需要理解的是，“薄膜”是指将某一种材料在基底上利用沉积或涂覆工艺制造出的一层薄膜。若在整个制造过程当中该“薄膜”无需构图工艺或光刻工艺，则该“薄膜”还可以称为“层”。若在整个制造过程当中该“薄膜”还需构图工艺或光刻工艺，则在构图工艺前称为“薄膜”，构图工艺后称为“层”。经过构图工艺或光刻工艺后的“层”中包含至少一个“图案”。

在一示例性实施例中，所述半导体器件的制造过程可以包括：

1）形成堆叠结构；

在衬底1上沉积缓冲层薄膜，形成缓冲层2，在所述缓冲层2上依次交替沉积第一绝缘薄膜和牺牲层薄膜形成交替设置的第一绝缘层11和牺牲层10，如图2所示（图2中未示出衬底），图2为一示例性实施例提供的形成堆叠结构后的正视图。

如本文所用，术语衬底意指并包括其上形成诸如垂直场效应晶体管的材料的基底材料或构造。衬底1可以是半导体衬底、支撑结构上的基础半导体层、金属电极或具有形成在其上的一个或多个层、结构或区域的半导体衬底。衬底1可以是常规的硅衬底或包括半导体材料层的其他体衬底。

在一些实施例中，可以利用化学气相沉积方法沉积所述第一绝缘薄膜和牺牲层薄膜。

在一些实施例中，所述缓冲层薄膜可以是Al₂O₃等，可以用作后续刻蚀时的刻蚀停止层。

在一些实施例中，所述第一绝缘薄膜可以是low-K介质层，即介电常数K<3.9的介质层，包括但不限于硅氧化物，比如二氧化硅（SiO₂）等。

在一些实施例中，所述牺牲层薄膜可以是多晶硅，但不限于此，可以是其他膜层。

2）形成第一保护层61和第二绝缘层12；

从顶层至底层刻蚀所述堆叠结构，形成第一沟槽T1；所述第一沟槽T1沿第二方向Y延伸；

基于所述第一沟槽T1横向刻蚀（沿平行于衬底1方向刻蚀）所述牺牲层10预设长度，在所述牺牲层10形成第一横向沟槽T11；后续可以在第一横向沟槽T11形成第一电极51；

依次沉积第一保护层薄膜和第二绝缘薄膜，形成第一保护层61和填充所述第一沟槽T1和第一横向沟槽T11的第二绝缘层12，如图3A和图3B所示，图3A为一示例性实施例提供的形成第一保护层61和第二绝缘层12后的俯视图，图3B为一示例性实施例提供的形成第一保护层61和第二绝缘层12后的正视图。所述第一保护层61覆盖所述第一沟槽T1和第一横向沟槽T11的内壁。

在一些实施例中，所述第一保护层薄膜可以是二氧化硅。该膜层可以作为后续刻蚀时对位于第一沟槽T1和第一横向沟槽T11外的膜层的保护层。

在一些实施例中，所述第二绝缘薄膜可以是与第一绝缘薄膜存在一定刻蚀选择比的材料，比如SiN等。

在一些实施例中，可以不沉积所述第一保护层薄膜。

3）形成第二沟槽T2和第二横向沟槽T21；

从顶层至底层刻蚀所述堆叠结构，形成第二沟槽T2；所述第一沟槽T2沿第二方向Y延伸；

基于所述第二沟槽T2横向刻蚀所述牺牲层10预设长度，在所述牺牲层10形成第二横向沟槽T21；后续可以在第二横向沟槽T21形成位线；如图4A和图4B所示，图4A为一示例性实施例提供的形成第二沟槽T2和第二横向沟槽T21后的俯视图，图4B为一示例性实施例提供的形成第二沟槽T2和第二横向沟槽T21后的正视图。

4）形成第三绝缘层13；

沉积填充所述第二沟槽T2和第二横向沟槽T21的第一虚设层薄膜，形成第一虚设层；

沿垂直于衬底1方向刻蚀所述第一绝缘层11和牺牲层10，刻蚀停止至缓冲层2上，形成多个沿垂直于衬底1方向贯穿所述堆叠结构的第一孔；此时，同层的位于第一沟槽T1和第二沟槽T2之间的牺牲层10被所述第一孔分割为独立的多个部分，该多个部分沿第二方向Y间隔分布；所述第一孔位于第一横向沟槽T11和第二横向沟槽T21之间，侧壁暴露所述第一横向沟槽T11和第二横向沟槽T21。

沉积填充所述第一孔的第三绝缘薄膜，形成第三绝缘层13；

刻蚀去除所述第一虚设层，暴露所述第二沟槽T2和第二横向沟槽T21，如图5A、图5B和图5C所示，图5A为一示例性实施例提供的形成第三绝缘层13后的俯视图；图5B为一示例性实施例提供的形成第三绝缘层13后沿垂直于衬底1的aa’方向的截面图；图5C为一示例性实施例提供的形成第三绝缘层13后沿垂直于衬底1的bb’方向的截面图。

在一些实施例中，所述第一虚设层薄膜可以是多晶硅。

在一些实施例中，所述第三绝缘薄膜可以是low-K介质层，比如SiO₂等。

5）形成第一横向凹槽A1；

基于所述第二沟槽T2和第二横向沟槽T21横向刻蚀去除所述牺牲层10，形成多个第一横向凹槽A1；所述第一横向凹槽A1的底壁为第一保护层61，上下两侧的侧壁（即平行于衬底1方向的侧壁）为第一绝缘层11，垂直于衬底1方向的两个侧壁为第三绝缘层13，如图6A和图6B所示，其中，图6A为一示例性实施例提供的形成第一横向凹槽A1后沿平行于衬底1的cc’方向截面图；图6B为沿图6A中aa’方向的截面图。

6）形成第一半导体层23a、第一栅极绝缘层24a和第一栅电极26a；

依次沉积第一半导体薄膜、第一栅绝缘薄膜和第一导电薄膜，刻蚀去除所述第二沟槽T2和第二横向沟槽T21中的第一半导体薄膜、第一栅绝缘薄膜和第一导电薄膜，形成设置在所述第一横向凹槽A1内的第一半导体层23a、第一栅极绝缘层24a和第一栅电极26a；所述第一半导体层23a覆盖所述第一横向凹槽A1的底壁和侧壁，所述第一栅极绝缘层24a覆盖所述第一半导体层23a，所述第一栅电极26a覆盖所述第一栅极绝缘层24a，如图7所示，图7为一示例性实施例提供的形成第一半导体层23a、第一栅极绝缘层24a和第一栅电极26a后沿aa’方向截面图。第一栅电极26a未完全填充第一横向凹槽A1。

在一些实施例中，第一半导体薄膜的材料可以为带隙小于2eV的硅或多晶硅等材料，或者，可以是宽带隙材料，比如带隙大于2eV的金属氧化物材料。

举例来说，金属氧化物半导体层或沟道的材料可包括如下金属中的至少之一的金属氧化物：铟、镓、锌、锡、钨、镁、锆、铝、铪等材料。当然，该金属氧化物中也不排除含有其他元素的化合物，比如，N、Si等元素；也不排除含有其他少量掺杂元素。

一些实施例中，金属氧化物半导体层或沟道的材料可以包含以下中的一或多者：铟镓锌氧化物(InGaZnO)、氧化铟锌(InZnO)、氧化铟镓（InGaO）、氧化铟锡(InSnO)、氧化铟镓锡(InGaSnO)、氧化铟镓锌锡(InGaZnSnO)、氧化铟(InO)、氧化锡(SnO)、氧化锌锡(ZnSnO，ZTO)、氧化铟铝锌金（InAlZnO）、氧化锌(ZnO)、铟镓硅氧化物(InGaSiO)、氧化铟钨(InWO，IWO)、氧化钛(TiO)、氮氧化锌(ZnON)、氧化镁锌(MgZnO)、锆铟锌氧化物(ZrInZnO)、铪铟锌氧化物(HfInZnO)、锡铟锌氧化物(SnInZnO)、铝锡铟锌氧化物(AlSnInZnO)、硅铟锌氧化物(SiInZnO)、铝锌锡氧化物(AlZnSnO)、镓锌锡氧化物(GaZnSnO)、锆锌锡氧化物(ZrZnSnO)等材料，只要保证晶体管的漏电流能满足要求即可，具体可根据实际情况进行调整。

这些材料的带隙较宽，具有较低的漏电流，比如，当金属氧化物材料为IGZO时，晶体管的漏电流小于或者等于10^-15A，由此可以改善动态存储器的工作性能。

上述金属氧化物半导体层或沟道的材料仅强调材料的元素类型，不强调材料中原子占比以及材料的膜质。

后续第二半导体薄膜与第一半导体薄膜材料类似，不再赘述。

在一些实施例中，所述第一栅绝缘薄膜可以是；材料可以包含一层或多层High-K介质材料，比如介电常数K≥3.9的介质材料。一些实施例中，可以包括铪、铝、镧、锆等一个或多个的氧化物。示例性的，比如，可以包括但不限于以下至少之一：氧化铪（HfO₂）、氧化铝（Al2O₃），铪铝氧化物（HfAlO），铪镧氧化物（HfLaO）、锆的氧化物（ZrO₂）等高K材料。

后续第二栅绝缘薄膜、第三栅绝缘薄膜材料类似，不再赘述。

在一些实施例中，所述第一导电薄膜可以是如下不同类型材料中的一种或多种：

比如，含有钨、铝、钛、铜、镍、铂、钌、钼、金、铱、铑、钽、钴等金属；可以是含有前述提到的这些金属中的金属合金；

或者，可以是导电的金属氧化物、金属氮化物、金属硅化物、金属碳化物等，如铟锡氧化物（ITO）、铟锌氧化物（IZO）、铟的氧化物（InO）等导电的金属氧化物材料；比如，氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化钛铝(TiAlN)等导电的金属氮化物材料；

或者，可以是掺杂后导电的多晶硅、硅、锗、硅锗等。

后续第二导电薄膜、第三导电薄膜、第四导电薄膜、第五导电薄膜材料类似，不再赘述。

7）形成第二虚设层9；

沉积第二虚设层薄膜，形成第二虚设层9，所述第二虚设层9填充所述第二沟槽T2和第二横向沟槽T21；

刻蚀去除第二沟槽T2中的第二虚设层9，横向刻蚀去除第二横向沟槽T21中的第二虚设层9，以及，横向刻蚀去除第一横向凹槽A1中的部分第二虚设层9和部分第一栅电极26a，保留预设长度的第二虚设层9和第一栅电极26a，如图8所示，图8为一示例性实施例提供的形成第二虚设层9后沿aa’方向截面图。

在一些实施例中，所述第二虚设层薄膜可以是和第一绝缘层11存在刻蚀选择比的绝缘材料，比如SiN。

8）形成第三虚设层8、第二保护层62和第四绝缘层14；

沉积第三虚设层薄膜，所述第三虚设层薄膜填充所述第一横向凹槽A1、所述第二横向沟槽T21和第二沟槽T2，刻蚀去除所述第二横向沟槽T21和第二沟槽T2中的第三虚设层薄膜，形成填充所述第一横向凹槽A1的第三虚设层8；

依次沉积第二保护层薄膜和第四绝缘薄膜，所述第四绝缘薄膜填充所述第二横向沟槽T21和第二沟槽T2，形成第二保护层62和第四绝缘层14，如图9所示，图9为一示例性实施例提供的形成第三虚设层8、第二保护层62和第四绝缘层14后沿aa’方向截面图。所述第二保护层薄膜覆盖所述第二横向沟槽T21和第二沟槽T2的内壁。

在一些实施例中，所述第二保护层薄膜可以是二氧化硅。该膜层可以作为后续刻蚀时对位于所述第二横向沟槽T21和第二沟槽T2外的膜层的保护层。

在一些实施例中，可以不沉积所述第二保护层薄膜。

9）形成第三沟槽T3；

刻蚀去除预设背栅区域的第一绝缘层11和第三绝缘层13，形成第三沟槽T3；可以通过干法刻蚀沿垂直于衬底1方向所述第三绝缘层13，形成多个贯穿所述第三绝缘层13的过孔，通过所述过孔沿第二方向Y横向刻蚀所述第一绝缘层11，形成所述第三沟槽T3，所述第三沟槽T3暴露出多个所述第一半导体层23a，如图10A和图10B所示，图10A为一示例性实施例提供的形成第三沟槽T3后沿aa’方向的示意图，图10B为一示例性实施例提供的形成第三沟槽T3后沿bb’方向的示意图。

10）形成第三栅极绝缘层24c和背栅电极26c；

依次沉积第二栅绝缘薄膜和第二导电薄膜，形成第三栅极绝缘层24c和背栅电极26c，所述第二导电薄膜填充所述第三沟槽T3；所述背栅电极26c环绕所述第一半导体层23a，所述第三栅极绝缘层24c设置在所述第一半导体层23a和所述背栅电极26c之间，同一列的第一晶体管的背栅电极26c连接形成一体式结构，该一体式结构可以为沿垂直于衬底1方向延伸的面状膜层；

刻蚀去除第一沟槽T1和第一横向沟槽T11中的第一保护层61和第二绝缘层12，刻蚀去除第二沟槽T2和第二横向沟槽T21中的第二保护层62和第四绝缘层14；

沉积第三导电薄膜，所述第三导电薄膜填充第一沟槽T1和第一横向沟槽T11，以及，填充所述第二沟槽T2和第二横向沟槽T21，刻蚀去除所述第一沟槽T1和第二沟槽T2中的第三导电薄膜，形成填充所述第一横向沟槽T11的第一电极线31，该第一电极线31包括多个晶体管的第一电极51，以及，填充所述第二横向沟槽T21的位线30，该位线30包括多个晶体管的第二电极52；

沉积第五绝缘薄膜，形成填充所述第一沟槽T1和第二沟槽T2的第五绝缘层15；如图11A和图11B所示，图11A为一示例性实施例提供的形成第三栅极绝缘层24c和背栅电极26c后沿aa’方向的示意图，图11B为一示例性实施例提供的形成第三栅极绝缘层24c和背栅电极26c后沿bb’方向的示意图。

在一些实施例中，所述第五绝缘薄膜比如可以是和第一绝缘薄膜存在刻蚀选择比的材料，比如SiN。

11）形成第二孔K2；

从顶层至底层刻蚀所述堆叠结构（刻蚀停止在所述缓冲层2），形成多个第二孔K2，所述第二孔K2在衬底1的正投影位于所述第三虚设层8在所述衬底1的正投影内（第二孔K2位于第三虚设层8的子孔的侧壁暴露所述第三虚设层8），如图12A和图12B所示，图12A为一示例性实施例提供的形成第二孔K2后沿cc’方向的截面图；图12B为沿图12A中aa’方向的截面图。后续可以在第二孔K2中形成第二半导体层23b、第二栅极绝缘层24b和第二栅电极26b。

在一些实施例中，在平行于所述衬底1的方向，所述第二孔K2的截面可以是方形、圆形、椭圆形等等。

12）形成隔离层16；

基于所述第二孔K2横向刻蚀所述第一半导体层23a，形成环绕所述第二孔K2的第二横向凹槽；同一个第一半导体层23a上形成有两个第二横向凹槽；一个设置在第一半导体层23a背离衬底1的侧壁上，一个设置在第一半导体从23a靠近衬底1的侧壁上；

沉积第六绝缘薄膜，所述第六绝缘薄膜填充所述第二孔K2和所述第二横向凹槽，刻蚀去除所述第二孔K2中的第六绝缘薄膜，保留所述第二横向凹槽中的第六绝缘薄膜，形成隔离层16；所述隔离层16环绕所述第二孔K2；后续所述隔离层16可以隔离所述第二栅电极26b和所述第一半导体层23a；如图13所示，图13为一示例性实施例提供的形成隔离层16后沿aa’方向的截面图。图13中未示出第二横向凹槽，隔离层16填充的区域即为第二横向凹槽。填充设置在第一半导体层23a背离衬底1的侧壁上的第二横向凹槽的第六绝缘薄膜形成第一隔离子层，填充设置在第一半导体层23a朝向衬底1的侧壁上的第二横向凹槽的第六绝缘薄膜形成第二隔离子层。

在一些实施例中，所述隔离层16可以是Low-k介质层，比如SiO₂等。

13）形成第二半导体层23b、第二栅极绝缘层24b和第一子电极26b_1；

基于所述第二孔K2横向刻蚀去除所述第三虚设层8和第二虚设层9，暴露所述第一横向凹槽A1；

在所述第二孔K2和第一横向凹槽A1中依次沉积第二半导体薄膜、第三栅绝缘薄膜、第四导电薄膜，形成第二半导体层23b、第二栅极绝缘层24b和第一子电极26b_1，如图14所示，图14为一示例性实施例提供的形成第二半导体层23b、第二栅极绝缘层24b和第一子电极26b_1后沿aa’方向的示意图。

14）去除寄生半导体层；

干法刻蚀沿垂直于衬底1方向去除第二孔K2中的第一子电极26b_1，保留位于所述第一横向凹槽A1的第一子电极26b_1；

湿法刻蚀去除分布在所述第二孔K2侧壁上的第二半导体层23b和第二栅极绝缘层24b；从而去除层间的第二半导体层23b，断开了各层的第二半导体层23b；

沉积第五导电薄膜，所述第五导电薄膜填充所述第二孔K2，形成与所述第一子电极26b_1连接的第二子电极26b_2，所述第一子电极26b_1和第二子电极26b_2形成字线40，如图15A和图15B所示，图15A为一示例性实施例提供的去除寄生的半导体层后沿cc’方向的截面图，图15B为一示例性实施例提供的去除寄生的半导体层后沿aa’方向的示意图。

本公开实施例还提供了一种电子设备，包括前述任一实施例所述的半导体器件，或者，前述任一实施例所述的半导体器件的制造方法形成的半导体器件。所述电子设备可以为：存储装置、智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或移动电源等。存储装置可以包括计算机中的内存等，此处不作限定。

虽然本发明所揭露的实施方式如上，但所述的内容仅为便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims

1.一种半导体器件，其特征在于，包括：

多个存储单元，分布于不同层沿着垂直衬底方向堆叠；

2.根据权利要求1所述的半导体器件，其特征在于，所述第一栅电极分布在所述凹槽的底壁和与所述底壁的距离小于等于预设长度的侧壁，所述第二半导体层覆盖所述第一栅电极背离所述第一半导体层的表面且与该表面连接。

3.根据权利要求1所述的半导体器件，其特征在于，所述第一栅电极和所述第一半导体层之间设置有第一栅极绝缘层，所述第一栅极绝缘层设置在所述凹槽内覆盖所述凹槽的底壁和侧壁，所述第二半导体层还覆盖所述第一栅极绝缘层背离所述第一半导体层一侧未被所述第一栅电极覆盖的表面。

4.根据权利要求1所述的半导体器件，其特征在于，所述第一半导体层背离所述衬底一侧的侧壁设置有第一子孔，所述第一半导体层朝向所述衬底一侧的侧壁设置有第二子孔，所述字线通过所述第一子孔和所述第二子孔贯穿所述凹槽，所述第一子孔中所述第一半导体层和所述字线之间设置有环绕所述字线的第一隔离子层，所述第二子孔中所述第一半导体层和所述字线之间设置有环绕所述字线的第二隔离子层。

5.根据权利要求1所述的半导体器件，其特征在于，所述字线包括沿垂直于衬底方向延伸的第一部分和分布在所述凹槽的第二部分，所述第一部分和第二部分非一体式结构。

6.根据权利要求1所述的半导体器件，其特征在于，所述第一晶体管还包括环绕所述凹槽的侧壁的背栅电极，所述背栅电极和所述第一栅电极设置在所述字线的同侧。

7.根据权利要求6所述的半导体器件，其特征在于，所述背栅电极在所述衬底的正投影与所述第一栅电极在所述衬底的正投影存在交叠。

8.根据权利要求6所述的半导体器件，其特征在于，所述第一半导体层包括靠近所述凹槽的底壁的第一端面和靠近所述凹槽的开口的第二端面，所述第一晶体管还包括第一电极和第二电极，所述第一电极与所述第一端面连接，所述第二电极与所述第二端面连接。

9.根据权利要求8所述的半导体器件，其特征在于，所述第二电极与全部所述第二端面连接。

10.根据权利要求9所述的半导体器件，其特征在于，所述第二晶体管包括第四电极，所述第四电极与所述第二半导体层背离所述凹槽的底壁一侧的表面连接。

11.根据权利要求10所述的半导体器件，其特征在于，所述第四电极与所述第二电极连接形成一体式结构。

12.根据权利要求10所述的半导体器件，其特征在于，所述半导体器件包括多层存储单元阵列，每层所述存储单元阵列包括沿第一方向和第二方向阵列分布的多个存储单元，所述第一晶体管和第二晶体管沿第一方向分布，同层的沿第二方向分布的同列的存储单元的第一电极连接形成沿第二方向延伸的一体式结构，同层的沿第二方向分布的同列的存储单元的第二电极和第四电极连接形成沿第二方向延伸的一体式结构。

13.根据权利要求12所述的半导体器件，其特征在于，同层和不同层的沿第二方向分布的同列的存储单元的背栅电极连接形成沿第二方向和垂直于衬底方向延伸的一体式结构。

14.一种半导体器件的制造方法，其特征在于，包括：

暴露所述第一横向凹槽中的第一栅电极背离所述第一半导体层一侧的表面，在所述第二孔和所述第一横向凹槽中形成第二半导体层和字线；所述第二半导体层设置在所述第一横向凹槽内环绕所述字线的侧壁，所述第二半导体层与所述第一栅电极连接，所述字线沿垂直于衬底方向延伸且填充所述第二孔和所述第一横向凹槽。

15.根据权利要求14所述的半导体器件的制造方法，其特征在于，所述方法还包括：

16.根据权利要求14或15所述的半导体器件的制造方法，其特征在于，在所述第一横向凹槽中形成覆盖所述第一横向凹槽的底壁和侧壁的第一半导体层后，还包括：形成沿垂直于衬底方向贯穿所述堆叠结构且沿第二方向延伸的第三沟槽以暴露所述第一半导体层；在所述第三沟槽形成环绕所述第一半导体层的背栅电极；所述背栅电极和所述第一栅电极设置在所述字线的同侧。

17.根据权利要求14或15所述的半导体器件的制造方法，其特征在于，所述方法还包括：

18.根据权利要求14或15所述的半导体器件的制造方法，其特征在于，所述方法还包括：

19.根据权利要求14或15所述的半导体器件的制造方法，其特征在于，在所述第二孔和所述第一横向凹槽中形成第二半导体层和字线包括：

20.一种电子设备，其特征在于，包括如权利要求1至13任一所述的半导体器件，或者，根据权利要求14至19任一所述半导体器件的制造方法形成的半导体器件。