CN115996563A - 一种存储器件及其制备方法 - Google Patents

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CN115996563A CN202111209338.4A CN202111209338A CN115996563A CN 115996563 A CN115996563 A CN 115996563A CN 202111209338 A CN202111209338 A CN 202111209338A CN 115996563 A CN115996563 A CN 115996563A
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forming
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刘忠明
于业笑
陈龙阳
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Changxin Memory Technologies Inc
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Abstract

本公开实施例公开了一种存储器件，所述存储器件包括：衬底以及埋设于所述衬底内的多个第一电容；多个第一垂直晶体管和多个第二垂直晶体管，位于所述衬底上；其中，所述第一垂直晶体管与所述第一电容电连接；多个第二电容，位于所述多个第一垂直晶体管和所述多个第二垂直晶体管上，所述第二电容与所述第二垂直晶体管电连接。

Description

一种存储器件及其制备方法
技术领域
本公开涉及半导体制造领域，尤其涉及一种存储器件及其制备方法。
背景技术
在动态随机存储器(Dynamic Random Access Memory，DRAM)中，一个电容和一个晶体管构成一个存储单元，所述晶体管通常设置在衬底内，所述电容通常设置在衬底的上方，电容通过节点接触与所述晶体管电连接。
然而，上述传统的DRAM结构的存储密度不高，在单位面积内可以容纳的存储单元的数量有限。
发明内容
有鉴于此，本公开实施例为解决背景技术中存在的至少一个问题而提供一种存储器件及其制备方法。
本公开的技术方案是这样实现的：
本公开实施例提供了一种存储器件，所述存储器件包括：衬底以及埋设于所述衬底内的多个第一电容；多个第一垂直晶体管和多个第二垂直晶体管，位于所述衬底上；其中，所述第一垂直晶体管与所述第一电容电连接；多个第二电容，位于所述多个第一垂直晶体管和所述多个第二垂直晶体管上，所述第二电容与所述第二垂直晶体管电连接。
上述方案中，所述第一电容在所述衬底上的投影与所述第二电容在所述衬底上的投影部分重叠。
上述方案中，所述第一垂直晶体管和所述第二垂直晶体管均包括自下而上设置的第一源/漏区、沟道区、第二源/漏区；其中，所述第一垂直晶体管的所述第一源/漏区与所述第一电容电连接，所述第二垂直晶体管的所述第二源/漏区与所述第二电容电连接。
上述方案中，所述存储器件还包括：多条沿第一方向延伸的第一位线，所述第一位线位于所述衬底上，且环绕所述第二垂直晶体管的所述第一源/漏区。
上述方案中，所述存储器件还包括：位于多条所述第一位线之间且覆盖所述第一位线的第一绝缘层；多个第一通孔，位于多条所述第一位线之间且贯穿所述第一绝缘层，所述第一通孔内设置有所述第一垂直晶体管的第一源/漏区；多个第二通孔，贯穿所述第一绝缘层及所述第一位线，所述第二通孔内设置有所述第二垂直晶体管的第一源/漏区。
上述方案中，所述存储器件还包括：位于所述第一位线上且沿第二方向延伸的多条字线，所述多条字线内具有多个第三通孔，所述多个第三通孔内设置有所述第一垂直晶体管的沟道区和所述第二垂直晶体管的沟道区。
上述方案中，所述存储器件还包括：栅介质层，所述栅介质层覆盖所述第三通孔的侧壁。
上述方案中，所述存储器件还包括：多条沿第一方向延伸的第二位线，所述第二位线位于所述字线上方，且环绕所述第一垂直晶体管的所述第二源/漏区。
上述方案中，所述存储器件还包括：位于所述多条字线之间且覆盖所述多条字线的第二绝缘层；位于所述多条第二位线之间且覆盖所述多条第二位线的第三绝缘层；第四通孔，位于所述多条第二位线之间且贯穿所述第三绝缘层及所述第二绝缘层，暴露出所述第二垂直晶体管的沟道区，所述第四通孔内设置有所述第二垂直晶体管的第二源/漏区；第五通孔，贯穿所述第三绝缘层、所述第二位线及所述第二绝缘层，暴露出所述第一垂直晶体管的沟道区，所述第五通孔内设置有所述第一垂直晶体管的第二源/漏区。
本公开实施例还提供了一种存储器件的制备方法，所述方法包括：
在衬底内埋设多个第一电容；
在所述衬底上形成多个第一垂直晶体管和多个第二垂直晶体管；其中，所述第一垂直晶体管与所述第一电容电连接；
在所述多个第一垂直晶体管和所述多个第二垂直晶体管上形成第二电容，所述第二电容与所述第二垂直晶体管电连接。
上述方案中，所述在衬底内埋设第一电容，包括：
刻蚀所述衬底，在所述衬底内形成第一沟槽；
在所述第一沟槽内形成第一下电极；
在所述第一下电极的表面覆盖第一介电材料；
在所述第一介电材料上形成第一上电极。
上述方案中，在所述衬底上形成多个第一垂直晶体管和多个第二垂直晶体管之前，所述方法还包括：在所述衬底上形成多条沿第一方向延伸的第一位线。
上述方案中，在所述衬底上形成多个第一垂直晶体管和多个第二垂直晶体管，包括：
在所述衬底上形成所述第一垂直晶体管的第一源/漏区和所述第二垂直晶体管的第一源/漏区；所述第一垂直晶体管的所述第一源/漏区与所述第一电容电连接，所述第二垂直晶体管的所述第一源/漏区与所述第一位线电连接；在所述第一垂直晶体管的第一源/漏区上和所述第二垂直晶体管的第一源/漏区上分别形成所述第一垂直晶体管的沟道区和所述第二垂直晶体管的沟道区；
在所述第一垂直晶体管的沟道区上和所述第二垂直晶体管的沟道区上分别形成所述第一垂直晶体管的第二源/漏区和所述第二垂直晶体管的第二源/漏区。
上述方案中，在所述衬底上形成所述第一垂直晶体管的第一源/漏区和所述第二垂直晶体管的第一源/漏区，包括：
在多条所述第一位线之间及多条所述第一位线上形成第一绝缘层；
刻蚀位于多条所述第一位线之间的所述第一绝缘层形成第一通孔，所述第一通孔暴露出所述第一电容；刻蚀所述第一绝缘层以及所述第一绝缘层下方的所述第一位线形成第二通孔；
在所述第一通孔内形成所述第一垂直晶体管的第一源/漏区；在所述第二通孔内形成所述第二垂直晶体管的第一源/漏区。
上述方案中，在所述第一垂直晶体管的第一源/漏区上和所述第二垂直晶体管的第一源/漏区上分别形成所述第一垂直晶体管的沟道区和所述第二垂直晶体管的沟道区之前，所述方法还包括：
在所述第一绝缘层上形成多条字线，所述多条字线覆盖所述第一垂直晶体管的第一源/漏区和所述第二垂直晶体管的第一源/漏区。
上述方案中，在所述第一垂直晶体管的第一源/漏区上和所述第二垂直晶体管的第一源/漏区上分别形成所述第一垂直晶体管的沟道区和所述第二垂直晶体管的沟道区，包括：
刻蚀所述多条字线形成第三通孔，所述第三通孔暴露出所述第一垂直晶体管的第一源/漏区和所述第二垂直晶体管的第一源/漏区；
在所述第三通孔内形成所述第一垂直晶体管的沟道区和所述第二垂直晶体管的沟道区。
上述方案中，在所述第三通孔内形成所述第一垂直晶体管的沟道区和所述第二垂直晶体管的沟道区之前，所述方法包括：
在所述第三通孔的侧壁形成栅介质层。
上述方案中，在所述第一垂直晶体管的沟道区上和所述第二垂直晶体管的沟道区上分别形成所述第一垂直晶体管的第二源/漏区和所述第二垂直晶体管的第二源/漏区之前，所述方法还包括：
在所述多条字线之间及所述多条字线上形成第二绝缘层；
在所述第二绝缘层上形成多条沿第一方向延伸的第二位线，所述第二位线至少覆盖所述第一垂直晶体管的沟道区。
上述方案中，在所述第一垂直晶体管的沟道区上和所述第二垂直晶体管的沟道区上分别形成所述第一垂直晶体管的第二源/漏区和所述第二垂直晶体管的第二源/漏区，包括：
在多条所述第二位线之间及多条所述第二位线上形成第三绝缘层；
刻蚀位于多条所述第二位线之间的所述第三绝缘层及所述第二绝缘层形成第四通孔，所述第四通孔暴露出所述第二垂直晶体管的沟道区；刻蚀所述第三绝缘层、所述第二位线及所述第二绝缘层形成第五通孔，所述第五通孔暴露出所述第一垂直晶体管的沟道区；
在所述第四通孔内形成所述第二垂直晶体管的第二源/漏区；在所述第五通孔内形成所述第一垂直晶体管的第二源/漏区。
上述方案中，所述形成第二电容，包括：
在所述第一垂直晶体管和所述第二垂直晶体管上形成牺牲层；
刻蚀所述牺牲层，以在所述牺牲层内形成第二沟槽；
在所述第二沟槽的表面覆盖第二下电极；
移除所述牺牲层；
在所述第二下电极的内外表面上覆盖第二介电材料；
在所述第二介电材料上形成第二上电极。
本公开实施例所提供的存储器件及其制备方法，其中，所述存储器件包括：衬底以及埋设于所述衬底内的多个第一电容；多个第一垂直晶体管和多个第二垂直晶体管，位于所述衬底上；其中，所述第一垂直晶体管与所述第一电容电连接；多个第二电容，位于所述多个第一垂直晶体管和所述多个第二垂直晶体管上，所述第二电容与所述第二垂直晶体管电连接。将第一电容和第二电容放置在不同的空间内，可以提高单位面积内电容的放置数量；同时，垂直分布的晶体管，即第一垂直晶体管和第二垂直晶体管也提高了单位面积内晶体管的放置数量。因此，本公开实施例提供的存储器件可以有效的提高单位面积内存储单元的放置数量，极大的提高了存储密度。
本公开的一个或多个实施例的细节在下面的附图和描述中提出。本公开的其它特征和优点将从说明书、附图以及权利要求书变得明显"或类似描述。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为示例性存储器件的立体示意图；
图2a和图2b为本公开实施例提供的存储器件的结构示意图；其中，图2a为本公开实施例提供的存储器件的俯视示意图；图2b为本公开实施例提供的存储器件沿图2a的A1-A2方向的细节剖视图；
图3为本公开实施例提供的存储器件的制备方法的流程框图；
图4a至图22b为本公开实施例提供的存储器件的制备方法的工艺流程图；
图23为本公开另一实施例提供的存储器件的制备方法的俯视示意图。
具体实施方式
下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
存储器件，如DRAM中，电容是存储信息的载体，一个电容和一个晶体管构成一个存储单元。图1为示例性存储器件的立体示意图，如图1所示，存储器件包括衬底10；位于所述衬底10上方的电容13，所述电容13与所述衬底10通过节点接触143电连接；字线18，埋设于所述衬底10中；位线12，位于所述衬底10上方且通过位线接触141与所述衬底10电连接。
然而，上述示例性存储器件的存储密度不高，在单位面积内可以容纳的存储单元的数量有限。
基于此，提出了本公开实施例的以下技术方案：
本公开实施例提供了一种存储器件，包括：
衬底以及埋设于所述衬底内的多个第一电容；
多个第一垂直晶体管和多个第二垂直晶体管，位于所述衬底上；其中，所述第一垂直晶体管与所述第一电容电连接；
多个第二电容，位于所述多个第一垂直晶体管和所述多个第二垂直晶体管上，所述第二电容与所述第二垂直晶体管电连接。
本公开实施例将第一电容和第二电容放置在不同的空间内，可以提高单位面积内电容的放置数量；同时，垂直分布的晶体管，即第一垂直晶体管和第二垂直晶体管也提高了单位面积内晶体管的放置数量。因此，本公开实施例提供的存储器件可以有效的提高单位面积内存储单元的放置数量，极大的提高了存储密度。
为使本公开的上述目的、特征和优点能够更加明显易懂，下面结合附图对本公开的具体实施方式做详细的说明。在详述本公开实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本公开的保护范围。
图2a和图2b为本公开实施例提供的存储器件的结构示意图，其中，图2a为本公开实施例提供的存储器件的俯视示意图；图2b为本公开实施例提供的存储器件沿图2a的A1-A2方向的细节剖视图。如图2a、图2b所示，所述存储器件包括：
衬底20以及埋设于所述衬底20内的多个第一电容21；
多个第一垂直晶体管25和多个第二垂直晶体管24，位于所述衬底20上；其中，所述第一垂直晶体管25与所述第一电容21电连接；
多个第二电容33，位于所述多个第一垂直晶体管25和所述多个第二垂直晶体管24上，所述第二电容33与所述第二垂直晶体管24电连接。
这里，所述衬底可以为半导体衬底；具体包括至少一个单质半导体材料(例如为硅(Si)衬底、锗(Ge)衬底等)、至少一个III-V化合物半导体材料(例如为氮化镓(GaN)衬底、砷化镓(GaAs)衬底、磷化铟(InP)衬底等)、至少一个II-VI化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料。在一具体的实施例中，所述半导体衬底为P型硅衬底。
在本公开的一个实施例中，多个所述第一电容21形成在所述衬底20内，所述第一电容21包括第一下电极211、第一介电材料212及第一上电极213。所述第一下电极211和所述第一上电极213的材料可以包括一种或多种导电材料，诸如掺杂的半导体，导电金属氮化物，金属，金属硅化物，导电氧化物或其组合，例如，氮化钛、钨、氮化钽等。
可以理解的是，所述第一下电极211和所述第一上电极213的材料可以相同也可以不同。所述第一介电材料212的材料包括但不限于氮化物、氧化物、金属氧化物或其组合。例如，氮化硅、氧化硅等。在某些实施例中，可以使用高K介电材料来提高第一电容21的性能。
需要说明的是，可以根据实际需要在所述第一下电极和所述衬底之间，和/或所述第一上电极和所述衬底之间形成绝缘隔离层。
所述第一电容的形成可以使用一种或多种薄膜沉积工艺形成；所述多种薄膜沉积工艺包括但不限于化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺、原子层沉积(ALD)工艺或其组合。
继续参见图2b，所述第一垂直晶体管25包括自下而上设置的第一源/漏区251、沟道区252、第二源/漏区253；同样的，所述第二垂直晶体管24也包括自下而上设置的第一源/漏区241、沟道区242、第二源/漏区243。
所述第一电容21与所述第一垂直晶体管25之间形成电连接。具体的，所述第一电容21与所述第一垂直晶体管25的第一源/漏区251直接接触。这里，所述第一电容21与所述第一垂直晶体管25的第一源/漏区251之间无需额外形成节点接触便可直接进行电连接的方式，可以有效提高存储信息的传输效率；同时，还可有效减少空间占用，提高存储密度。
在本公开的一实施例中，所述存储器件还包括：多条沿第一方向延伸的第一位线22，所述第一位线22位于所述衬底上，且环绕所述第二垂直晶体管24的所述第一源/漏区241。在一些具体的实施例中，所述第一位线22可以包括自下而上层叠的多晶硅层、防扩散阻挡层及金属层等。可选的，所述第一位线22还可以包括位线盖层及侧墙结构等。
继续参见图2b，所述存储器件还包括：位于多条所述第一位线22之间且覆盖所述第一位线22的第一绝缘层23；多个第一通孔231，位于多条所述第一位线22之间且贯穿所述第一绝缘层23，所述第一通孔231内设置有所述第一垂直晶体管25的第一源/漏区251；多个第二通孔232，贯穿所述第一绝缘层23及所述第一位线22，所述第二通孔232内设置有所述第二垂直晶体管24的第一源/漏区241。所述第一绝缘层23的材料包括但不限于氧化硅、氮化硅、碳化硅、硅氧氮化物等。
从图2b可以看出，所述第一位线22环绕所述第二垂直晶体管24的所述第一源/漏区241。也就是说，所述第二垂直晶体管24的所述第一源/漏区241与所述第一位线22直接接触，无需位线接触即可实现电连接的方式，可有效减少空间占用，提高存储密度。
在一些实施例中，所述第一源/漏区251、241可以为掺杂半导体材料。具体的，所述掺杂半导体材料可以包括但不限于N型多晶硅材料、P型多晶硅材料等。
所述第一源/漏区251、241的形成工艺可以为外延生长工艺。可选地，所述第一源/漏区251、241的掺杂可以在外延生长的过程中进行或者是外延生长完成之后进行。
在一实施例中，所述存储器件还包括：第一介质层31，所述第一介质层31位于所述第一位线22及所述衬底20之间。所述第一介质层31的材料与所述第一绝缘层23的材料可以相同，也可以不相同。具体的，所述第一介质层31的材料包括但不限于氧化硅、氮化硅、碳化硅、硅氧氮化物等。
继续参见图2a、图2b，所述存储器件还包括：位于所述第一位线22上方且沿第二方向延伸的多条字线28，所述字线28中形成有多个第三通孔281，所述第三通孔281内设置有所述第一垂直晶体管25的所述沟道区252及所述第二垂直晶体管24的所述沟道区242。可以理解的是，所述沟道区252、242的掺杂类型与所述第一源/漏区251、241的掺杂类型不同。所述第一垂直晶体管25的所述沟道区252与所述第一垂直晶体管25的所述第一源/漏区251直接接触，所述第二垂直晶体管24的所述沟道区242与所述第二垂直晶体管24的所述第一源/漏区241直接接触。
可以理解的，在所述第三通孔281的内侧壁上还覆盖有栅介质层282，所述栅介质层282位于所述第三通孔281及所述沟道区252、242之间。也即，所述栅介质层282形成在所述字线28和所述沟道区252、242之间，以提供电绝缘的效果。这里，形成所述栅介质层282的材料可以与形成所述第一绝缘层23的材料相同，在此不做赘述。
在本公开的一实施例中，所述存储器件还包括：多条沿第一方向延伸的第二位线29，所述第二位线29位于所述字线28上方，且环绕所述第一垂直晶体管25的所述第二源/漏区253。所述第二位线29通过第一垂直晶体管25与第一电容21电连接。这里，所述第二位线29和所述第一垂直晶体管25的所述第二源/漏区253之间直接接触，无需位线接触即可实现电连接，可有效减少空间占用，提高存储密度。
在一些具体的实施例中，所述存储器件还包括：位于所述多条字线28之间且覆盖所述多条字线28的第二绝缘层26；位于所述多条第二位线29之间且覆盖所述多条第二位线29的第三绝缘层27；第四通孔271，位于所述多条第二位线29之间且贯穿所述第三绝缘层27及所述第二绝缘层26，暴露出所述第二垂直晶体管24的沟道区242，所述第四通孔271内设置有所述第二垂直晶体管24的第二源/漏区243；第五通孔272，贯穿所述第三绝缘层27、所述第二位线29及所述第二绝缘层26，暴露出所述第一垂直晶体管25的沟道区252，所述第五通孔272内设置有所述第一垂直晶体管25的第二源/漏区253。其中，所述第二垂直晶体管24的第二源/漏区243与所述第二垂直晶体管24的所述沟道区242直接接触，所述第一垂直晶体管25的第二源/漏区253与所述第一垂直晶体管25的所述沟道区252直接接触。
可以理解的是，所述第二源/漏区243、253与所述第一源/漏区241、251的导电类型相同。所述第二源/漏区243、253的形成方式与所述第一源/漏区241、251的形成方式相同，在此不再赘述。
继续参见图2b，所述第二电容33包括第二下电极331、第二介电材料332及第二上电极333。所述第二下电极331和所述第二上电极333的材料可以包括一种或多种导电材料，诸如掺杂的半导体、导电金属氮化物、金属、金属硅化物、导电氧化物或其组合。例如，氮化钛、钨、氮化钽等。
可以理解的是，所述第二下电极331和所述第二上电极333的材料可以相同也可以不同。所述第二介电材料332的材料包括氮化物、氧化物、金属氧化物或其组合。例如，氮化硅、氧化硅等。在某些实施例中，可以使用高K介电材料来提高所述第二电容33的性能。
如图2b所示，可以看出，所述第二电容33与所述第二垂直晶体管24的所述第二源/漏区243直接接触，所述第二电容33通过所述第二垂直晶体管24与所述第一位线22电连接。这里，所述第二电容33与所述第二垂直晶体管24的第二源/漏区243之间无需额外形成节点接触便直接电连接的方式，可以有效提高存储信息的传输效率；同时，也可以有效减少空间占用，提高存储密度。
所述存储器件还包括：位于所述第二电容33和所述第三绝缘层27之间的第二介质层32，所述介质层32被设置为在所述第二电容33和所述第一垂直晶体管25的所述第二源/漏区253之间提供电隔离。这里，形成所述第二介质层32的材料包括但不限于氧化硅、氮化硅、碳化硅、硅氧氮化物等。
可选的，还可以在所述第二电容33上方形成极板层34，所述极板层34的材料包括但不限于氮化钛等。
在本公开的实施例中，第二电容位于衬底上方，第一电容埋设于衬底内，第一电容和第二电容分别位于不同的空间内，第一电容的排布与第二电容的排布不会互相影响。在本公开的一些实施例中，第一电容在衬底上的投影可与第二电容在衬底上的投影部分重叠，此时，设置在第一电容和第二电容之间的垂直晶体管可以排布的更加紧凑。如此，可以提高所述存储器件单位面积内的存储单元的数量，提高存储密度。
另外，在本公开实施例中，第一垂直晶体管和第二垂直晶体管为垂直分布，且第一垂直晶体管与第一电容、第二位线之间，第二垂直晶体管与第二电容、第一位线之间均为直接接触，省略了位线接触和节点接触，可以提高存储信息的传输速率，同时也可以降低单个存储单元的空间，进而提高存储器件的存储密度。
本公开实施例还提供了一种存储器件的制备方法，具体请参见图3。如图所示，所述方法包括了如下步骤：
步骤310：在衬底内埋设多个第一电容；
步骤320：在所述衬底上形成多个第一垂直晶体管和多个第二垂直晶体管；其中，所述第一垂直晶体管与所述第一电容电连接；
步骤330：在所述多个第一垂直晶体管和所述多个第二垂直晶体管上形成第二电容，所述第二电容与所述第二垂直晶体管电连接。
下面，结合图4a至图22b对本公开实施例提供的存储器件的制备方法再做进一步详细的说明。其中，图4a至图22a为本公开实施例提供的存储器件在制备过程中的俯视示意图；图4b至图22b为本公开实施例提供的存储器件在制备过程中的分别沿图4a至图22a的A1-A2方向的细节剖视图。
首先，如图4a及图4b所示，执行步骤310，在衬底20内埋设多个第一电容21。具体的，在所述衬底20内形成第一电容21，包括；在所述衬底20内形成第一沟槽TH1，所述第一沟槽TH1可以为环状沟槽；接着，在所述第一沟槽TH1内形成第一下电极211；然后，在所述第一下电极211上形成第一介电材料212，所述第一介电材料212覆盖第一下电极211；最后，在所述第一介电材料212上形成第一上电极213。
在实际工艺中，所述衬底可以为半导体衬底。具体的，所述衬底可以为P型硅衬底。
所述第一下电极211和所述第一上电极213的材料可以包括一种或多种导电材料，诸如掺杂的半导体、导电金属氮化物、金属、金属硅化物、导电氧化物或其组合。例如，氮化钛、钨、氮化钽等。可以理解的是，所述第一下电极211和所述第一上电极213的材料可以相同也可以不同。所述第一介电材料212的材料包括氮化物、氧化物、金属氧化物或其组合。例如，氮化硅、氧化硅等。在某些实施例中，可以使用高K介电材料来提高所述第一电容21的性能。
所述第一电容的形成可以使用一种或多种薄膜沉积工艺形成；所述多种薄膜沉积工艺包括但不限于化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺、原子层沉积(ALD)工艺或其组合。
需要说明的是，可以根据实际需要在所述第一下电极和所述衬底之间，和/或所述第一上电极和所述衬底之间形成绝缘隔离层。
接着，执行步骤320，如图5a至图16b所示，在所述衬底20上形成多个第一垂直晶体管25和多个第二垂直晶体管24；其中，所述第一垂直晶体管25与所述第一电容21电连接。
在一实施例中，如图5a和5b所示，在衬底20上形成多个第一垂直晶体管25和多个第二垂直晶体管24之前，所述方法还包括：在所述衬底20上形成多条沿第一方向延伸的第一位线22。所述第一位线22可以包括自下而上层叠的多晶硅层、防扩散阻挡层及金属层等。可选的，所述第一位线22还可以包括位线盖层及侧墙结构等。
在实际工艺中，形成所述第一位线22之前，会在所述衬底20上先形成第一介质层31，所述第一介质层31用于电隔离所述第一位线22和所述第一电容21。其中，形成所述第一介质层31的材料包括但不限于氧化硅、氮化硅、碳化硅、硅氧氮化物等。
在一实施例中，在所述衬底20上形成多个第一垂直晶体管25和多个第二垂直晶体管24，包括：
首先，参见图6a至图8b，在所述衬底20上形成所述第一垂直晶体管25的第一源/漏区251和所述第二垂直晶体管24的第一源/漏区241，所述第一垂直晶体管25的所述第一源/漏区251与所述第一电容21电连接，所述第二垂直晶体管24的所述第一源/漏区241与所述第一位线22电连接；
接着，参见图10a至图11b，在所述第一垂直晶体管25的第一源/漏区251和所述第二垂直晶体管24的第一源/漏区241分别形成所述第一垂直晶体管25的沟道区252和所述第二垂直晶体管24的沟道区242；
最后，参见图14a至图16b，在所述第一垂直晶体管25的所述沟道区252和所述第二垂直晶体管24的所述沟道区242上分别形成所述第一垂直晶体管25的第二源/漏区253和所述第二垂直晶体管24的第二源/漏区243。
在一具体的实施例中，参见图6a至图8b，在所述衬底20上形成所述第一垂直晶体管25的第一源/漏区251和所述第二垂直晶体管24的第一源/漏区241，包括：
在多条所述第一位线22之间及多条所述第一位线22上形成第一绝缘层23，如图6a、图6b所示；
刻蚀位于多条所述第一位线22之间的所述第一绝缘层23形成第一通孔231，所述第一通孔231暴露出所述第一电容21；刻蚀所述第一绝缘层23以及所述第一绝缘层23下方的所述第一位线22形成第二通孔232，如图7a、图7b所示；
在所述第一通孔231内形成所述第一垂直晶体管25的第一源/漏区251；在所述第二通孔232内形成所述第二垂直晶体管24的第一源/漏区241，如图8a和图8b所示。
所述第一绝缘层23的材料包括但不限于氧化硅、氮化硅、碳化硅、硅氧氮化物等。
在一些实施例中，刻蚀形成第一通孔231和第二通孔232的工艺可以为干法刻蚀工艺。
所述第一源/漏区251、241可以为掺杂半导体材料。具体的，所述掺杂半导体材料可以包括但不限于N型多晶硅材料、P型多晶硅材料等。所述第一源/漏区251、241的形成工艺可以为外延生长工艺。可选地，所述第一源/漏区251、241的掺杂可以在外延生长的过程中进行或者是外延生长完成之后进行。
所述第一电容21与所述第一垂直晶体管25之间形成电连接。具体的，所述第一电容21与所述第一垂直晶体管25的第一源/漏区251直接接触。这里，所述第一电容21与所述第一垂直晶体管25的第一源/漏区251之间无需额外形成节点接触便可直接进行电连接的方式，可以有效提高存储信息的传输效率；同时，还可有效减少空间占用，提高存储密度。
另外，所述第一位线22环绕所述第二垂直晶体管24的所述第一源/漏区241。也就是说，所述第二垂直晶体管24的所述第一源/漏区241与所述第一位线22直接接触，无需位线接触即可实现电连接的方式，可有效减少空间占用，提高存储密度。
在一具体的实施例中，参见图9a、图9b，在形成所述第一垂直晶体管25的沟道区252和所述第二垂直晶体管24的沟道区242之前，包括：
在所述第一绝缘层23上形成多条沿第二方向延伸的字线28，所述多条字线28覆盖所述第一垂直晶体管25的第一源/漏区251和所述第二垂直晶体管24的第一源/漏区241。
如图9a所示，所述字线可以以直线的方式沿第二方向延伸。但不限于此，在一些实施例中，所述字线也可以以曲线的方式沿第二方向延伸。具体地，如图23所示，所述字线还可以呈“弓”字型沿第二方向延伸。但不限于此，所述字线还可以呈波浪状或“之”字型沿第二方向延伸。从图23可以看出，所述“弓”字型字线可以同时控制相邻两列垂直晶体管的开启，与图9a中示出的直线型字线相比，“弓”字型字线的数量仅是直线型字线数量的一半。
在一些具体的实施例中，形成所述第一垂直晶体管25的所述沟道区252和所述第二垂直晶体管24的所述沟道区242，包括：
对多条所述字线28执行刻蚀工艺，在所述字线28中形成多个第三通孔281，如图10a和图10b所示。在实际工艺中，所述刻蚀工艺可以为干法刻蚀工艺。
接着，在所述第三通孔281内形成所述第一垂直晶体管25的所述沟道区252以及所述第二垂直晶体管24的所述沟道区242，如图11a和图11b所示。可选的，所述沟道区252、242的材料可以为掺杂半导体材料，如，P型多晶硅材料等。
这里，所述第三通孔281分别暴露出所述第一垂直晶体管25的所述第一源/漏区251及所述第二垂直晶体管24的所述第一源/漏区241，使得最终形成的所述第一垂直晶体管25的所述沟道区252与所述第一垂直晶体管25的所述第一源/漏区251直接接触形成电连接；所述第二垂直晶体管24的所述沟道区242与所述第二垂直晶体管24的所述第一源/漏区241直接接触形成电连接。
可以理解的，继续参见图11a、图11b，在形成所述第一垂直晶体管25的所述沟道区252和所述第二垂直晶体管24的所述沟道区242之前，所述方法还包括：在所述第三通孔281的侧壁上形成栅介质层282。所述栅介质层282位于所述通孔281及所述沟道区252、242之间，也即，所述栅介质层282形成在所述字线28和所述沟道区252、242之间以提供电绝缘的效果。这里，形成所述栅介质层282的材料可以与形成第一绝缘层23的材料相同，在此不做赘述。
参见图12a至图13b，在形成所述第一垂直晶体管25的第二源/漏区253和所述第二垂直晶体管24的第二源/漏区243之前，所述方法还包括：
在所述多条字线28之间及所述多条字线28上形成第二绝缘层26，如图12a、图12b所示；
在所述第二绝缘层26上形成多条沿第一方向延伸的第二位线29，所述第二位线29至少覆盖所述第一垂直晶体管25的沟道区252，如图13a、图13b所示。
在形成所述位线29后，参见图14a至图16b，形成所述第一垂直晶体管25的所述第二源/漏区253，以及形成所述第二垂直晶体管24的所述第二源/漏区243，包括：
先在多条所述第二位线29之间及多条第二位线29上方形成第三绝缘层27，如图14a和图14b所示。
接着，刻蚀位于多条所述第二位线29之间的所述第三绝缘层27及位于所述第三绝缘层27下方的所述第二绝缘层26形成第四通孔271；刻蚀所述第三绝缘层27、所述第二位线29及所述第二绝缘层26形成第五通孔272，如图15a和图15b所示。可以看出，所述第五通孔272被所述第二位线29环绕。
最后，在所述第五通孔272和所述第四通孔271内分别形成所述第一垂直晶体管25的所述第二源/漏区253，以及所述第二垂直晶体管24的所述第二源/漏区243，如图16a和图16b所示。
在一些实施例中，刻蚀形成所述第四通孔271和所述第五通孔272的工艺可以为干法刻蚀工艺。
这里，所述第四通孔271暴露出所述第二垂直晶体管24的所述沟道区242，所述第五通孔272暴露出所述第一垂直晶体管25的所述沟道区252。也就是说，最终形成的所述第二垂直晶体管24的所述沟道区242与所述第二垂直晶体管24的所述第二源/漏区243直接接触形成电连接；所述第一垂直晶体管25的所述沟道区252与所述第一垂直晶体管25的所述第二源/漏区253直接接触形成电连接。
结合图16b可以看出，所述第五通孔272被所述第二位线29环绕，使得最终形成在所述第五通孔272内的所述第二源/漏区253被所述第二位线29环绕。也就是说，所述第一垂直晶体管25的所述第二源/漏区253与所述第二位线29之间无需形成位线接触便可实现电连接，可有效减少空间占用，提高存储密度。
所述第二源/漏区253、243可以为掺杂半导体材料。具体的，所述掺杂半导体材料可以包括但不限于N型多晶硅材料、P型多晶硅材料等。在一具体的实施例中，所述第二源/漏区253、243与所述第一源/漏区251、241的材料和掺杂类型相同。所述第二源/漏区253、243的形成工艺可以为外延生长工艺。可选地，所述第二源/漏区253、243的掺杂可以在外延生长的过程中进行或者是外延生长完成之后进行。
至此，所述第一垂直晶体管25和所述第二垂直晶体管24制备完成。后续将在所述第一垂直晶体管25和所述第二垂直晶体管24上形成第二电容33。
参见图17a至图22b，执行步骤330，在所述多个第一垂直晶体管25和所述多个第二垂直晶体管24上形成第二电容33，所述第二电容33与所述第二垂直晶体管24电连接。
需要说明的是，图17a至图22b示出的仅是本公开实施例形成第二电容的一个示例，任何形成电容的方法都可以应用至本公开实施例中来形成第二电容。
可以理解的，在形成所述第二电容33之前，可以先形成一第二介质层32，所述第二介质层32至少覆盖在所述第一垂直晶体管25的所述第二源/漏区253的上方。
在一些实施例中，形成所述第二电容33包括如下步骤：
首先，如图17a、图17b所示，在所述第一垂直晶体管25和所述第二垂直晶体管24上方形成牺牲层30。
继续参见图17a、图17b，对所述牺牲层30执行刻蚀工艺，以在所述牺牲层30内形成第二沟槽TH2，所述第二沟槽TH2暴露出所述第二垂直晶体管24的所述第二源/漏区243。
接着，如图18a和图18b所示，在所述第二沟槽TH2的表面上形成第二下电极331。
然后，如图19a和图19b所示，移除所述牺牲层30，
再接着，在所述第二下电极331的内外表面上覆盖第二介电材料332，如图20a和图20b所示。
最后，如图21a和图21b所示，在所述第二介电材料332上形成第二上电极333，完成形成所述第二电容33的步骤。
所述第二下电极331和所述第二上电极333的材料可以包括一种或多种导电材料，诸如掺杂的半导体、导电金属氮化物、金属、金属硅化物、导电氧化物或其组合。例如，氮化钛、钨、氮化钽等。可以理解的是，所述第二下电极331和所述第二上电极333的材料可以相同也可以不同。所述第二介电材料332的材料包括氮化物、氧化物、金属氧化物或其组合。例如，氮化硅、氧化硅等。在某些实施例中，可以使用高K介电材料来提高所述第二电容33的性能。
所述第二电容33与所述第二垂直晶体管24电连接。具体的，所述第二电容33与所述第二垂直晶体管24的所述第二源/漏区243直接接触，无需额外形成节点接触便可直接进行电连接，可以有效提高存储信息的传输效率；同时，还可有效减少空间占用，提高存储密度。
可以理解的，如图22a和图22b所示，在形成所述第二电容33后，还可以在所述第二电容33之间及其上方形成平坦化层35。具体的，形成所述平坦化层35的材料可以包括但不限于多晶硅等。
可选的，在形成所述平坦化层35后，还可以在所述平坦化层35上方形成一极板层34，形成所述极板层34的材料包括但不限于氮化钛等。
在本公开的实施例中，第二电容位于衬底上方，第一电容埋设于衬底内，第一电容和第二电容分别位于不同的空间内，第一电容的排布与第二电容的排布不会互相影响。在本公开的一些实施例中，第一电容在衬底上的投影可与第二电容在衬底上的投影部分重叠，此时，设置在第一电容和第二电容之间的垂直晶体管可以排布的更加紧凑。如此，可以提高所述存储器件单位面积内的存储单元的数量，提高存储密度。
另外，在本公开实施例中，第一垂直晶体管和第二垂直晶体管为垂直分布，且第一垂直晶体管与第一电容、第二位线之间，第二垂直晶体管与第二电容、第一位线之间均为直接接触，省略了位线接触和节点接触，可以提高存储信息的传输速率，同时也可以降低单个存储单元的空间，进而提高存储器件的存储密度。
需要说明的是，本公开实施例提供的半导体器件的制备方法可应用于DRAM结构或其他半导体器件中，在此不做过多限定。本公开提供的半导体器件制备方法的实施例与半导体器件的实施例属于同一构思；各实施例所记载的技术方案中各技术特征之间，在不冲突的情况下，可以任意组合。
以上所述，仅为本公开的较佳实施例而已，并非用于限定本公开的保护范围，凡在本公开的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本公开的保护范围之内。

Claims (20)

1.一种存储器件，其特征在于，所述存储器件包括：
衬底以及埋设于所述衬底内的多个第一电容；
多个第一垂直晶体管和多个第二垂直晶体管，位于所述衬底上；其中，所述第一垂直晶体管与所述第一电容电连接；
多个第二电容，位于所述多个第一垂直晶体管和所述多个第二垂直晶体管上，所述第二电容与所述第二垂直晶体管电连接。
2.根据权利要求1所述的存储器件，其特征在于，所述第一电容在所述衬底上的投影与所述第二电容在所述衬底上的投影部分重叠。
3.根据权利要求1所述的存储器件，其特征在于，所述第一垂直晶体管和所述第二垂直晶体管均包括自下而上设置的第一源/漏区、沟道区、第二源/漏区；其中，所述第一垂直晶体管的所述第一源/漏区与所述第一电容电连接，所述第二垂直晶体管的所述第二源/漏区与所述第二电容电连接。
4.根据权利要求3所述的存储器件，其特征在于，所述存储器件还包括：多条沿第一方向延伸的第一位线，所述第一位线位于所述衬底上，且环绕所述第二垂直晶体管的所述第一源/漏区。
5.根据权利要求4所述的存储器件，其特征在于，所述存储器件还包括：位于多条所述第一位线之间且覆盖所述第一位线的第一绝缘层；多个第一通孔，位于多条所述第一位线之间且贯穿所述第一绝缘层，所述第一通孔内设置有所述第一垂直晶体管的第一源/漏区；多个第二通孔，贯穿所述第一绝缘层及所述第一位线，所述第二通孔内设置有所述第二垂直晶体管的第一源/漏区。
6.根据权利要求4所述的存储器件，其特征在于，所述存储器件还包括：位于所述第一位线上且沿第二方向延伸的多条字线，所述多条字线内具有多个第三通孔，所述多个第三通孔内设置有所述第一垂直晶体管的沟道区和所述第二垂直晶体管的沟道区。
7.根据权利要求6所述的存储器件，其特征在于，所述存储器件还包括：栅介质层，所述栅介质层覆盖所述第三通孔的侧壁。
8.根据权利要求6所述的存储器件，其特征在于，所述存储器件还包括：多条沿第一方向延伸的第二位线，所述第二位线位于所述字线上方，且环绕所述第一垂直晶体管的所述第二源/漏区。
9.根据权利要求8所述的存储器件，其特征在于，所述存储器件还包括：位于所述多条字线之间且覆盖所述多条字线的第二绝缘层；位于所述多条第二位线之间且覆盖所述多条第二位线的第三绝缘层；第四通孔，位于所述多条第二位线之间且贯穿所述第三绝缘层及所述第二绝缘层，暴露出所述第二垂直晶体管的沟道区，所述第四通孔内设置有所述第二垂直晶体管的第二源/漏区；第五通孔，贯穿所述第三绝缘层、所述第二位线及所述第二绝缘层，暴露出所述第一垂直晶体管的沟道区，所述第五通孔内设置有所述第一垂直晶体管的第二源/漏区。
10.一种存储器件的制备方法，其特征在于，所述方法包括：
在衬底内埋设多个第一电容；
在所述衬底上形成多个第一垂直晶体管和多个第二垂直晶体管；其中，所述第一垂直晶体管与所述第一电容电连接；
在所述多个第一垂直晶体管和所述多个第二垂直晶体管上形成第二电容，所述第二电容与所述第二垂直晶体管电连接。
11.根据权利要求10所述的方法，其特征在于，所述在衬底内埋设第一电容，包括：
刻蚀所述衬底，在所述衬底内形成第一沟槽；
在所述第一沟槽内形成第一下电极；
在所述第一下电极的表面覆盖第一介电材料；
在所述第一介电材料上形成第一上电极。
12.根据权利要求10所述的方法，其特征在于，在所述衬底上形成多个第一垂直晶体管和多个第二垂直晶体管之前，所述方法还包括：在所述衬底上形成多条沿第一方向延伸的第一位线。
13.根据权利要求12所述的方法，其特征在于，在所述衬底上形成多个第一垂直晶体管和多个第二垂直晶体管，包括：
在所述衬底上形成所述第一垂直晶体管的第一源/漏区和所述第二垂直晶体管的第一源/漏区；所述第一垂直晶体管的所述第一源/漏区与所述第一电容电连接，所述第二垂直晶体管的所述第一源/漏区与所述第一位线电连接；
在所述第一垂直晶体管的第一源/漏区上和所述第二垂直晶体管的第一源/漏区上分别形成所述第一垂直晶体管的沟道区和所述第二垂直晶体管的沟道区；
在所述第一垂直晶体管的沟道区上和所述第二垂直晶体管的沟道区上分别形成所述第一垂直晶体管的第二源/漏区和所述第二垂直晶体管的第二源/漏区。
14.根据权利要求13所述的方法，其特征在于，在所述衬底上形成所述第一垂直晶体管的第一源/漏区和所述第二垂直晶体管的第一源/漏区，包括：
在多条所述第一位线之间及多条所述第一位线上形成第一绝缘层；
刻蚀位于多条所述第一位线之间的第一绝缘层形成第一通孔，所述第一通孔暴露出所述第一电容；刻蚀所述第一绝缘层以及所述第一绝缘层下方的所述第一位线形成第二通孔；
在所述第一通孔内形成所述第一垂直晶体管的第一源/漏区；在所述第二通孔内形成所述第二垂直晶体管的第一源/漏区。
15.根据权利要求13所述的方法，其特征在于，在所述第一垂直晶体管的第一源/漏区上和所述第二垂直晶体管的第一源/漏区上分别形成所述第一垂直晶体管的沟道区和所述第二垂直晶体管的沟道区之前，所述方法还包括：
在所述第一绝缘层上形成多条字线，所述多条字线覆盖所述第一垂直晶体管的第一源/漏区和所述第二垂直晶体管的第一源/漏区。
16.根据权利要求15所述的方法，其特征在于，在所述第一垂直晶体管的第一源/漏区上和所述第二垂直晶体管的第一源/漏区上分别形成所述第一垂直晶体管的沟道区和所述第二垂直晶体管的沟道区，包括：
刻蚀所述多条字线形成第三通孔，所述第三通孔暴露出所述第一垂直晶体管的第一源/漏区和所述第二垂直晶体管的第一源/漏区；
在所述第三通孔内形成所述第一垂直晶体管的沟道区和所述第二垂直晶体管的沟道区。
17.根据权利要求16所述的方法，其特征在于，在所述第三通孔内形成所述第一垂直晶体管的沟道区和所述第二垂直晶体管的沟道区之前，所述方法包括：
在所述第三通孔的侧壁形成栅介质层。
18.根据权利要求15所述的方法，其特征在于，在所述第一垂直晶体管的沟道区上和所述第二垂直晶体管的沟道区上分别形成所述第一垂直晶体管的第二源/漏区和所述第二垂直晶体管的第二源/漏区之前，所述方法还包括：
在所述多条字线之间及所述多条字线上形成第二绝缘层；
在所述第二绝缘层上形成多条沿第一方向延伸的第二位线，所述第二位线至少覆盖所述第一垂直晶体管的沟道区。
19.根据权利要求18所述的方法，其特征在于，在所述第一垂直晶体管的沟道区上和所述第二垂直晶体管的沟道区上分别形成所述第一垂直晶体管的第二源/漏区和所述第二垂直晶体管的第二源/漏区，包括：
在多条所述第二位线之间及多条所述第二位线上形成第三绝缘层；
刻蚀位于多条所述第二位线之间的所述第三绝缘层及所述第二绝缘层形成第四通孔，所述第四通孔暴露出所述第二垂直晶体管的沟道区；刻蚀所述第三绝缘层、所述第二位线及所述第二绝缘层形成第五通孔，所述第五通孔暴露出所述第一垂直晶体管的沟道区；
在所述第四通孔内形成所述第二垂直晶体管的第二源/漏区；在所述第五通孔内形成所述第一垂直晶体管的第二源/漏区。
20.根据权利要求10所述的方法，其特征在于，所述形成第二电容，包括：
在所述第一垂直晶体管和所述第二垂直晶体管上形成牺牲层；
刻蚀所述牺牲层，以在所述牺牲层内形成第二沟槽；
在所述第二沟槽的表面覆盖第二下电极；
移除所述牺牲层；
在所述第二下电极的内外表面上覆盖第二介电材料；
在所述第二介电材料上形成第二上电极。
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