WO2023155339A1 - 一种半导体器件的制造方法、半导体器件及堆叠器件 - Google Patents
一种半导体器件的制造方法、半导体器件及堆叠器件 Download PDFInfo
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Abstract
本公开实施例公开了一种半导体器件的制造方法、半导体器件及堆叠器件，所述制造方法包括：在衬底上形成共用下极板；在共用下极板上形成隔离层以及被隔离层限定的沿第一方向延伸且沿第二方向排布的多个牺牲层；在牺牲层上形成沿第一方向延伸的第一导电层；在第一导电层、牺牲层及隔离层上形成第一绝缘层；刻蚀第一绝缘层，以形成沿第二方向延伸并暴露出多个牺牲层的第一沟槽；通过第一沟槽移除牺牲层，形成多个与第一沟槽连通的孔洞结构；在孔洞结构、第一沟槽内分别形成第一介质层、第二介质层；刻蚀第一绝缘层，以在第二介质层的两侧分别形成第二沟槽、第三沟槽；在第二沟槽、第三沟槽内分别形成第二导电层、第三导电层。
Description
相关申请的交叉引用
本公开基于申请号为202210157645.0、申请日为2022年2月21日的中国专利申请提出，并要求该中国专利申请的优先权，该中国专利申请的全部内容在此引入本公开作为参考。
本公开涉及但不限于半导体器件的制造方法、半导体器件及堆叠器件。
半导体器件，例如动态随机存储器(DRAM)，通常包括衬底、位于衬底内的晶体管以及位于衬底上的电容，所述电容用于存储电荷，所述晶体管和所述电容构成存储单元。
然而，在相关技术中，所述电容通常沿一个固定的方向延伸，电容的表面积较小，导致电容的电荷存储量较低；此外，所述电容往往具有较大的深度，单位体积内能够容纳的电容较少，半导体器件的存储密度较低。
发明内容
本公开实施例提供一种半导体器件的制造方法，包括：
提供衬底；
在所述衬底上形成共用下极板；
在所述共用下极板上形成隔离层以及被所述隔离层限定的沿第一方向延伸的多个牺牲层，多个所述牺牲层沿第二方向排列分布；
在多个所述牺牲层上形成多个沿所述第一方向延伸的第一导电层；
在所述第一导电层、所述牺牲层及所述隔离层上形成第一绝缘层；
刻蚀所述第一绝缘层，以形成沿所述第二方向延伸的第一沟槽，所述第一沟槽暴露出多个所述牺牲层；
通过所述第一沟槽移除多个所述牺牲层，形成多个与所述第一沟槽连通的孔洞结构；
在多个所述孔洞结构内形成第一介质层，在所述第一沟槽内形成第二介质层；
刻蚀所述第一绝缘层，以形成多个暴露出所述第一介质层的第二沟槽，以及多个暴露出所述共用下极板的第三沟槽，所述第二沟槽与所述第三沟槽设置在所述第二介质层的两侧；
在所述第二沟槽、所述第三沟槽内分别形成第二导电层、第三导电层。
在一些实施例中，通过所述第一沟槽移除多个所述牺牲层，包括：在所述第一沟槽内通入蚀刻液，所述蚀刻液移除多个所述牺牲层；其中，所述牺牲层的刻蚀速率大于所述隔离层的刻蚀速率。
在一些实施例中，在形成所述第一绝缘层之后，所述方法还包括：
在所述第一绝缘层上形成多个沿所述第一方向延伸的沟道层以及位于多个所述沟道层之间的掩埋层，多个所述沟道层沿所述第二方向排布。
在一些实施例中，在形成所述第一沟槽之前形成所述沟道层及所述掩埋层，所述第一沟槽、所述第二沟槽、所述第三沟槽均贯穿所述沟道层；所述方法还包括：
在所述沟道层和所述掩埋层内形成沿所述第二方向延伸并切断所述沟道层的第一分隔层，所述第一分隔层和所述第一沟槽将所述沟道层分隔为分立的有源区。
在一些实施例中，在形成所述第二导电层和所述第三导电层之后形成所述沟道层及所述掩埋层，所述沟道层及所述掩埋层覆盖所述第一绝缘层、所述第二导电层、所述第三导电层以及所述第二介质层，所述沟道层与所述第二导电层及所述第三导电层接触；所述方法还包括：
在所述沟道层和所述掩埋层内形成沿所述第二方向延伸并切断多个所述沟道层的第一分隔层、第二分隔层，所述第一分隔层和所述第二分隔层将所述沟道层分隔为分立的有源区；其中，所述第二分隔层覆盖所述第二介质层。
在一些实施例中，所述方法还包括：
在所述沟道层及所述掩埋层上形成第三介质层，在所述第三介质层上形成字线材料层；
刻蚀所述字线材料层形成沿所述第二方向延伸的字线层；
在所述衬底上形成第四介质层，所述第四介质层覆盖所述第三介质层、所述字线层。
在一些实施例中，所述方法还包括：
在所述第四介质层上形成第二绝缘层；
刻蚀所述第二绝缘层、所述第四介质层、所述第三介质层至暴露所述沟道层，形成多个沿所述第二方向排布的位线接触孔；
在所述位线接触孔内形成位线接触插塞；
在所述位线接触插塞及所述第二绝缘层上形成多条沿所述第一方向延伸的位线层，多条所述位线层沿所述第二方向排布。
本公开实施例还提供了一种半导体器件，包括：
衬底以及位于所述衬底上的共用下极板；
位于所述共用下极板上的隔离层以及被所述隔离层限定的多个沿第一方向延伸的第一介质层，多个所述第一介质层沿第二方向排列分布；
多个第一导电层，分别位于多个所述第一介质层上且沿所述第一方向延伸；
第一绝缘层，覆盖所述第一导电层、所述第一介质层及所述隔离层；所述第一绝缘层内具有沿所述第二方向延伸的第一沟槽，以及设置在所述第一沟槽两侧的多个第二沟槽和多个第三沟槽；其中，所述第二沟槽暴露出所述第一介质层，所述第三沟槽暴露出所述共用下极板；
第二介质层、第二导电层及第三导电层，分别位于所述第一沟槽、所述第二沟槽及所述第三沟槽内。
在一些实施例中，在所述第一方向上，所述第一导电层的两端相对于所述第一介质层的两端向内缩进；在所述第二方向上，所述第一导电层的两端相对于所述第一介质层的两端向外凸出。
在一些实施例中，所述半导体器件还包括：位于所述第一绝缘层上的多个沿所述第一方向延伸的沟道层以及位于多个所述沟道层之间的掩埋层，多个所述沟道层沿所述第二方向排布。
在一些实施例中，所述第一沟槽、所述第二沟槽、所述第三沟槽均贯穿所述沟道层；所述半导体器件还包括：沿所述第二方向延伸的第一分隔层，所述第一分隔层位于所述沟道层和所述掩埋层内并切断多个所述沟道层，所述第一分隔层和所述第一沟槽将所述沟道层分隔为分立的有源区。
在一些实施例中，所述沟道层位于所述第二导电层、所述第三导电层、所述第二介质层上方，所述沟道层与所述第二导电层、所述第三导电层接触；所述半导体器件还包括：沿所述第二方向延伸的第一分隔层、第二分隔层，所述第一分隔层及所述第二分隔层位于所述沟道层和所述掩埋层内并切断多个所述沟道层，所述第一分隔层和所述第二分隔层将所述沟道层分隔为多个有源区；其中，所述第二分隔层覆盖所述第二介质层。
在一些实施例中，所述半导体器件还包括：第三介质层，所述第三介质层覆盖所述沟道层和所述掩埋层；沿所述第二方向延伸的字线层，所述字线层位于所述第三介质层上；第四介质层，所述第四介质层覆盖所述第三介质层、所述字线层。
在一些实施例中，所述半导体器件还包括：第二绝缘层，所述第二绝缘层覆盖所述第四介质层；多条沿所述第一方向延伸的位线层，位于所述第二绝缘层上且沿所述第二方向排布；位线接触插塞，所述位线接触插塞与所述位线层及所述沟道层连接。
本公开实施例还提供一种堆叠器件，包括：
衬底以及堆叠在所述衬底上的多个存储结构；
所述存储结构包括：
共用下极板；
位于所述共用下极板上的隔离层以及被所述隔离层限定的多个沿第一方向延伸的第一介质层，多个所述第一介质层沿第二方向排列分布；
多个第一导电层，分别位于多个所述第一介质层上且沿所述第一方向延伸；
第一绝缘层，覆盖所述第一导电层、所述第一介质层及所述隔离层；所述第一绝缘层内具有沿所述第二方向延伸的第一沟槽，以及设置在所述第一沟槽两侧的多个第二沟槽和多个第三沟槽；其中，所述第二沟槽暴露出所述第一导电层，所述第三沟槽暴露出所述共用下极板；
第二介质层、第二导电层及第三导电层，分别位于所述第一沟槽、所述第二沟槽及所述第三沟槽内。
本公开实施例公开了一种半导体器件的制造方法、半导体器件及堆叠器件，其中，所述制造方法包括：提供衬底；在所述衬底上形成共用下极板；在所述共用下极板上形成隔离层以及被所述隔离层限定的沿第一方向延伸的多个牺牲层，多个所述牺牲层沿第二方向排列分布；在多个所述牺牲层上形成多个沿所述第一方向延伸的第一导电层；在所述第一导电层、所述牺牲层及所述隔离层上形成第一绝缘层；刻蚀所述第一绝缘层，以形成沿所述第二方向延伸的第一沟槽，所述第一沟槽暴露出多个所述牺牲层；通过所述第一沟槽移除多个所述牺牲层，形成多个与所述第一沟槽连通的孔洞结构；在多个所述孔洞结构内形成第一介质层，在所述第一沟槽内形成第二介质层；刻蚀所述第一绝缘层，以形成多个暴露出所述第一介质层的第二沟槽，以及多个暴露出所述共用下极板的第三沟槽，所述第二沟槽与所述第三沟槽设置在所述第二介质层的两侧；在所述第二沟槽、所述第三沟槽内分别形成第二导电层、第三导电层。本公开实施例提供的共用下极板、第一导电层、第二导电层、第三导电层以及第一介质层和第二介质层构成用于存储电荷的电容，其中，所述第一导电层与所述第二导电层、所述第三导电层的延伸方向不同，即本公开实施例中的电容沿两个不同的方向延伸，与相关技术中仅沿一个方向延伸的电容相比，本公开实施例提供的电容具有更大的表面积，从而可以具有更大的电荷存储量；同时，与相关技术中的电容相比，本公开实施例中的电容可以具有较小的深度，使得所述半导体器件在单位体积内能够容纳更多的电容，可以提高半导体器件的存储密度。此外，本公开实施例中不需要设置用于支撑电容的支撑结构，简化了半导体器件的制造工艺。
本公开的一个或多个实施例的细节在下面的附图和描述中提出。本公开的其它特征和优点将从说明书附图以及权利要求书变得明显。
为了更清楚地说明本公开实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开实施例提供的半导体器件的制造方法流程框图；
图2a至图18b为本公开实施例提供的半导体器件的工艺流程图；
图19a至图25b为本公开另一实施例提供的半导体器件的工艺流程图；
图26为本公开实施例提供的堆叠器件的示意图。
下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中， 为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
半导体器件，例如动态随机存储器(DRAM)，通常包括衬底、位于衬底内的晶体管以及位于衬底上的电容，所述电容用于存储电荷，所述晶体管和所述电容构成存储单元。
然而，在相关技术中，所述电容通常沿一个固定的方向延伸，电容的表面积较小，导致电容的电荷存储量较低；此外，所述电容往往具有较大的深度，单位体积内能够容纳的电容较少，半导体器件的存储密度较低。
基于此，提出了本公开实施例的以下技术方案：
本公开实施例提供了一种半导体器件的制造方法，具体请参见图1。如图所示，所述方法包括以下步骤：
步骤101、提供衬底；
步骤102、在所述衬底上形成共用下极板；
步骤103、在所述共用下极板上形成隔离层以及被所述隔离层限定的沿第一方向延伸的多个牺牲层，多个所述牺牲层沿第二方向排列分布；
步骤104、在多个所述牺牲层上形成多个沿所述第一方向延伸的第一导电层；
步骤105、在所述第一导电层、所述牺牲层及所述隔离层上形成第一绝缘层；
步骤106、刻蚀所述第一绝缘层，以形成沿所述第二方向延伸的第一沟槽，所述第一沟槽暴露出多个所述牺牲层；
步骤107、通过所述第一沟槽移除多个所述牺牲层，形成多个与所述第一沟槽连通的孔洞结构；
步骤108、在多个所述孔洞结构内形成第一介质层，在所述第一沟槽内形成第二介质层；
步骤109、刻蚀所述第一绝缘层，以形成多个暴露出所述第一介质层的第二沟槽，以及多个暴露出所述共用下极板的第三沟槽，所述第二沟槽与所述第三沟槽设置在所述第二介质层的两侧；
步骤110、在所述第二沟槽、所述第三沟槽内分别形成第二导电层、第三导电层。
本公开实施例提供的共用下极板、第一导电层、第二导电层、第三导电层以及第一介质层和第 二介质层构成用于存储电荷的电容，所述第一导电层与所述第二导电层、所述第三导电层的延伸方向不同，即本公开实施例中的电容沿两个不同的方向延伸，与相关技术中仅沿一个方向延伸的电容相比，本公开实施例提供的电容具有更大的表面积，从而可以具有更大的电荷存储量；同时，本公开实施例中的电容可以具有较小的深度，使得所述半导体器件在单位体积内能够容纳更多的电容，可以提高半导体器件的存储密度。此外，本公开实施例中不需要设置用于支撑电容的支撑结构，简化了半导体器件的制造工艺。
本公开实施例提供的制造方法，可以用于制造动态随机存储器(DRAM)，但不限于此，任何具有电容的半导体器件都可以采用本公开实施例提供的方法来制造。
下面结合附图对本公开的具体实施方式做详细的说明。在详述本公开实施例时，为便于说明，示意图会不依一般比例做局部放大，而且所述示意图只是示例，其在此不应限制本公开的保护范围。
图2a至图18b为本公开实施例提供的半导体器件的工艺流程图，图19a至图25b为本公开另一实施例提供的半导体器件的工艺流程图；其中，图2a、图3a、图4a、图5a、图6a、图7a、图8a、图9a、图10a、图11a、图12a、图13a、图14a、图15a、图16a、图17a、图18a为本公开实施例提供的半导体器件的制造方法在不同工艺步骤中的俯视示意图，图2b、图3b、图4b、图5b、图6b、图7b、图8b、图9b、图10b、图11b、图12b、图13b、图14b、图15b、图16b、图17b、图18b分别为沿着图2a、图3a、图4a、图5a、图6a、图7a、图8a、图9a、图10a、图11a、图12a、图13a、图14a、图15a、图16a、图17a、图18a的线AA'截取的剖面结构示意图；图19a、图20a、图21a、图22a、图23a、图24a、图25a为本公开另一实施例提供的半导体器件的制造方法在不同工艺步骤中的俯视示意图，图19b、图20b、图21b、图22b、图23b、图24b、图25b分别为沿着图19a、图20a、图21a、图22a、图23a、图24a、图25a的线AA'截取的剖面结构示意图。以下结合图2a至图25b对本公开实施例提供的半导体器件的制造方法再作进一步详细的说明。
首先，执行步骤101，如图2a至图2b所示，提供衬底20。
所述衬底可以为半导体衬底，并且可以包括至少一个单质半导体材料(例如为硅(Si)衬底、锗(Ge)衬底)、至少一个III-V化合物半导体材料、至少一个II-VI化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料。在一具体实施例中，所述衬底为硅衬底，所述硅衬底可经掺杂或未经掺杂。
接着，执行步骤102，如图3a至图3b所示，在所述衬底20上形成共用下极板32。
所述共用下极板32的材料可以包括钨(W)、铜(Cu)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、金属硅化物、金属合金中的一种或多种，例如，氮化钛(TiN)。
再次参考图3b，在一实施例中，在所述衬底20上形成共用下极板32之前，所述方法还包括：在所述衬底20上形成层间绝缘层31，所述层间绝缘层31位于所述共用下极板32的下方，用于电隔离所述衬底20和所述共用下极板32。所述层间绝缘层31可以使用化学气相沉积(CVD)、等离子增强CVD(PECVD)、物理气相沉积(PVD)、原子层沉积(ALD)等工艺形成，可选的，在形成所述层间绝缘层31之后，还可采用平坦化工艺，如化学机械研磨(CMP)和/或刻蚀工艺，使所述层间绝缘层31的上表面更为平坦。所述层间绝缘层31的材料可以为氧化物，例如，氧化硅。
接着，执行步骤103，如图4a至图4b所示，在所述共用下极板32上形成隔离层33以及被所述隔离层33限定的沿第一方向延伸的多个牺牲层34，多个所述牺牲层34沿第二方向排列分布。
在一实施例中，所述第一方向、所述第二方向与所述衬底20的表面平行。在一些实施例中，所述第一方向与所述第二方向垂直。但不限于此，所述第一方向也可以与所述第二方向斜交。
需要说明的是，多个所述牺牲层34的数量及排布方式不限于图4a所示，所述牺牲层34的数量还可以更多，多个所述牺牲层34还可以呈阵列排布。在一实施例中，多个所述牺牲层34分别沿所述第一方向和所述第二方向呈阵列排布。
如图4b所示，所述牺牲层34的下表面与所述共用下极板32接触，所述牺牲层34的上表面与所述隔离层33的上表面齐平。所述隔离层33和所述牺牲层34的形成方法例如可以是：首先，在所述共用下极板32上形成所述隔离层33；然后，在所述隔离层33上形成多个暴露所述共用下极板32且沿所述第一方向延伸的开口(未标识)，多个所述开口(未标识)沿所述第二方向排布；最后在所述开口(未标识)内形成所述牺牲层34。所述隔离层33的材料为绝缘材料。后续将执行刻蚀工艺 去除所述牺牲层34并保留所述隔离层33，因此，在预设的刻蚀条件下，所述牺牲层34的刻蚀速率应远大于所述隔离层33的刻蚀速率，即所述牺牲层34和所述隔离层33具有较大的刻蚀选择比，从而能够在后续工艺中仅移除所述牺牲层34，保留所述隔离层33。在一具体实施例中，所述刻蚀选择比的范围大于10，例如在20至100之间，所述牺牲层34的材料例如为多晶硅等，所述隔离层33的材料例如为氮化硅等。
接着，执行步骤104，如图5a至图5b所示，在多个所述牺牲层34上形成多个沿所述第一方向延伸的第一导电层35。
在一些实施例中，在所述第一方向上，所述第一导电层35的两端相对于所述牺牲层34的两端向内缩进，如此，可以避免所述第一导电层35的两端与其他导电层接触；在所述第二方向上，所述第一导电层35的两端相对于所述牺牲层34的两端向外凸出，如此，所述第一导电层35具有更大的表面积，提高了后续工艺中形成的电容C(参见图11a至图11b)的表面积，从而可以提高半所述电容C的电荷存储量。所述第一导电层35的材料可以包括钨(W)、铜(Cu)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、金属硅化物、金属合金中的一种或多种，例如，氮化钛(TiN)。在一实施例中，所述第一导电层35的材料与所述共用下极板32的材料相同。
接着，执行步骤105，如图6a至图6b所示，在所述第一导电层35、所述牺牲层34及所述隔离层33上形成第一绝缘层36。
所述第一绝缘层36的材料可以为氧化物，例如氧化硅。在一实施例中，所述第一绝缘层36的材料与所述层间绝缘层31的材料相同。
接着，执行步骤106，如图7a至图7b所示，刻蚀所述第一绝缘层36，以形成沿所述第二方向延伸的第一沟槽T1，所述第一沟槽T1暴露出多个所述牺牲层34。
在一实施例中，沿垂直于所述衬底20表面的方向从上往下刻蚀所述第一绝缘层36以形成所述第一沟槽T1，所述第一沟槽T1向下延伸的方向垂直于所述衬底20的表面。
在一实施例中，在形成所述第一沟槽T1的过程中，在刻蚀所述第一绝缘层36之后，还包括刻蚀部分所述牺牲层34和/或部分所述隔离层33至暴露出所述共用下极板32，所述第一沟槽T1的侧壁暴露出多个所述牺牲层34，同时暴露出位于多个所述牺牲层34之间的所述隔离层33。在一些实施例中，所述第一沟槽T1的侧壁暴露出所述牺牲层34在所述第一方向上的两个端部中的一个。
接着，执行步骤107，如图8a至图8b所示，通过所述第一沟槽T1移除多个所述牺牲层34，形成多个与所述第一沟槽T1连通的孔洞结构S1。
在一实施例中，通过所述第一沟槽T1移除多个所述牺牲层34，包括：在所述第一沟槽T1内通入蚀刻液，所述蚀刻液移除多个所述牺牲层34；其中，所述牺牲层34的刻蚀速率大于所述隔离层33的刻蚀速率，如此，在去除所述牺牲层34形成多个所述孔洞结构S1的同时保留所述隔离层33，多个所述孔洞结构S1沿第一方向延伸并沿第二方向排布，且多个所述孔洞结构S1之间由所述隔离层33分隔开。
接着，执行步骤108，如图9a至图9b所示，在多个所述孔洞结构S1内形成第一介质层41，在所述第一沟槽T1内形成第二介质层42。
这里，所述第一介质层41的数量为多个，多个所述第一介质层41沿所述第一方向延伸并沿所述第二方向排布；所述第二介质层42沿所述第二方向延伸，并与多个所述第一介质层41彼此连接。所述第一介质层41的材料和所述第二介质层42的材料可以为高介电常数材料，例如可以为氧化钽、氧化铪、氧化锆、氧化铌、氧化钛、氧化钡、氧化锶、氧化钇、氧化镧、氧化镨或者钛酸锶钡等。在一更具体的实施例中，所述第一介质层41的材料和所述第二介质层42的材料相同。
接着，执行步骤109，如图10a至图10b所示，刻蚀所述第一绝缘层36，以形成多个暴露出所述第一介质层41的第二沟槽T2，以及多个暴露出所述共用下极板32的第三沟槽T3，所述第二沟槽T2与所述第三沟槽T3设置在所述第二介质层42的两侧。
如图10b所示，所述第二沟槽T2的底部暴露出所述第一介质层41，所述第二沟槽T2的侧壁暴露出所述第一导电层35；在形成所述第三沟槽T3的过程中，在刻蚀所述第一绝缘层36之后，还包括刻蚀所述隔离层33至暴露所述共用下极板32。
在一实施例中，多个所述第二沟槽T2和多个所述第三沟槽T3均与所述衬底20的表面垂直， 且均沿所述第二方向排布。在一些实施例中，所述第二沟槽T2和所述第三沟槽T3对称地设置在所述第二介质层42的两侧。
接着，执行步骤110，如图11a至11b所示，在所述第二沟槽T2、所述第三沟槽T3内分别形成第二导电层43、第三导电层44。
所述第二导电层43的数量、所述第三导电层44的数量均为多个，多个所述第二导电层43、多个所述第三导电层44分别在所述第二介质层42的两侧沿第二方向排布，且多个所述第二导电层43与多个所述第一导电层35一一对应连接，多个所述第三导电层44与所述共用下极板32相连接。
本公开实施例通过先形成所述第一介质层41并在所述第一沟槽T1内形成所述第二介质层42，再在所述第二介质层42的两侧分别形成与所述第一导电层35连接的所述第二导电层43、与所述共用下极板32连接的所述第三导电层44，而非先在所述第一沟槽T1内形成所述第二导电层43，如此，在所述第一沟槽T1的底部暴露出所述共用下极板32的情况下，避免了所述第二导电层43同时与所述第一导电层35和所述共用下极板32连接，避免出现短路现象。所述共用下极板32、多个所述第一导电层35、多个所述第二导电层43、多个所述第三导电层44、多个所述第一介质层41以及所述第二介质层42构成多个用于存储电荷的电容C，多个所述电容C沿第二方向排布。所述第一导电层35与所述第二导电层43、所述第三导电层44的延伸方向不同，即本公开实施例中的电容C沿两个不同的方向延伸，与相关技术中仅沿一个方向延伸的电容相比，本公开实施例提供的电容C具有更大的表面积，从而可以具有更大的电荷存储量；同时，与相关技术中的电容相比，本公开实施例中的电容C可以具有较小的深度，使得所述半导体器件在单位体积内能够容纳更多的电容C，可以提高半导体器件的存储密度。此外，本公开实施例提供的电容C被所述第一绝缘层36掩埋，因此所述电容C的结构更加稳固，不需要额外设置用于支撑所述电容C的支撑结构，且多个所述电容C具有相同的所述共用下极板32，简化了所述半导体器件的制造工艺。
需要说明的是，所述电容C的数量及排布方式不限于图11a所示，所述电容C的数量可以更多，多个所述电容C可以呈阵列排布。在一实施例中，多个所述电容C分别沿所述第一方向和所述第二方向呈阵列排布。在一些实施例中，在所述第一方向上，所述第一导电层35的两端相对于所述第一介质层41的两端向内缩进，如此，避免了在所述第一方向上相邻的两个所述电容C中的一者的所述第一导电层35与另一者的所述第三导电层44彼此连接，由此能够减少漏电。
所述第二导电层43和所述第三导电层44的材料可以包括钨(W)、铜(Cu)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、金属硅化物、金属合金中的一种或多种。在一实施例中，所述第二导电层43、所述第三导电层44的材料与所述共用下极板32的材料相同，例如，氮化钛(TiN)。
在一实施例中，在形成所述第一绝缘层36之后，所述方法还包括：在所述第一绝缘层36上形成多个沿所述第一方向延伸的沟道层37以及位于多个所述沟道层37之间的掩埋层38，多个所述沟道层37沿所述第二方向排布，如图12a至图12b所示。
在一实施例中，所述沟道层37的材料包括硅、锗、硅锗、氧化铟、氧化锡、铟锌氧化物、锡锌氧化物、铝锌氧化物、铟镓氧化物、铟镓锌氧化物、铟铝锌氧化物、铟锡锌氧化物、锡镓锌氧化物、铝镓锌氧化物、锡铝锌氧化物中的一种或多种。所述沟道层37可经掺杂或未经掺杂。当使用铟镓锌氧化物(IGZO)材料作为所述沟道层37时，能够提高电子迁移率，从而提高写入速度。
再次参见图12a至图12b，在一具体实施例中，在形成所述第二导电层43和所述第三导电层44之后形成所述沟道层37及所述掩埋层38，所述沟道层37及所述掩埋层38覆盖所述第一绝缘层36、所述第二导电层43、所述第三导电层44以及所述第二介质层42，所述沟道层37与所述第二导电层43及所述第三导电层44接触；所述方法还包括：在所述沟道层37和所述掩埋层38内形成沿所述第二方向延伸并切断多个所述沟道层37的第一分隔层39、第二分隔层53，所述第一分隔层39和所述第二分隔层53将所述沟道层37分隔为分立的有源区AA；其中，所述第二分隔层53覆盖所述第二介质层42，且与所述第二介质层42接触。所述有源区AA的数量为多个，多个所述有源区AA沿第二方向排布。在一更具体的实施例中，所述第二分隔层53和所述第二介质层42在垂直于所述衬底20的方向上的投影重叠。
在一实施例中，所述有源区AA包括位于所述有源区AA的一端且与所述第一分隔层39相邻的第一源/漏掺杂区(未标识)、位于所述有源区AA的另一端且与所述第二导电层43接触的第二源/ 漏掺杂区(未标识)，所述第一源/漏掺杂区(未标识)和所述第二源/漏掺杂区(未标识)可以通过离子注入的方式形成于所述有源区AA内。在一具体实施例中，所述第一源/漏掺杂区(未标识)和所述第二源/漏掺杂区(未标识)的导电类型相同，如n型。在一更具体的实施例中，所述有源区AA的中间区域具有p型掺杂。
在一实施例中，所述方法还包括：
在所述沟道层37及所述掩埋层38上形成第三介质层45，在所述第三介质层45上形成字线材料层46，如图13a至图13b所示；
刻蚀所述字线材料层46形成沿所述第二方向延伸的字线层47，如图14a至图14b所示；
在所述衬底20上形成第四介质层48，所述第四介质层48覆盖所述第三介质层45、所述字线层47，如图15a至图15b所示。
所述字线材料层46可以包括钨(W)、铜(Cu)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、金属硅化物、金属合金中的一种或多种。再次参考图13a至图13b，在一实施例中，所述字线材料层46包括第一子层461以及位于所述第一子层461上的第二子层462，所述第一子层461和所述第二子层462的材料不同；刻蚀所述字线材料层46以形成所述字线层47包括：刻蚀所述第二子层462形成第二字线子层472；刻蚀所述第一子层461形成第一字线子层471，如图14a至图14b所示。在一些实施例中，使用金属材料作为所述字线层47，能够减少电阻。
在一实施例中，所述字线层47形成于所述第一分隔层39和所述第二导电层43之间，所述第一导电层35和所述第一介质层41位于所述字线层47的下方，如此所述字线层47下方的空间得以利用，提高了所述半导体器件的空间利用率，进一步提高了所述半导体器件的存储密度。在一些实施例中，所述字线层47设置于所述有源区AA的中间区域的上方，将所述第一源/漏掺杂区(未标识)和所述第二源/漏掺杂区(未标识)分隔开。
在一实施例中，所述第三介质层45同时覆盖所述第一分隔层39和所述第二分隔层53。所述第三介质层45的材料可以包括氧化物，例如氧化硅。所述第四介质层48的材料包括但不限于氮化物，例如氮化硅，用于保护所述第三介质层45及所述字线层47。
在一实施例中，所述方法还包括：
在所述第四介质层48上形成第二绝缘层49；刻蚀所述第二绝缘层49、所述第四介质层48、所述第三介质层45至暴露所述沟道层37，形成多个沿所述第二方向排布的位线接触孔S2，如图16a至图16b所示；
在所述位线接触孔S2内形成位线接触插塞51，如图17a至图17b所示；
在所述位线接触插塞51及所述第二绝缘层49上形成多条沿所述第一方向延伸的位线层52，多条所述位线层52沿所述第二方向排布，如图18a至图18b所示。
这里，所述位线接触孔S2位于所述第一分隔层39和所述字线层47之间，暴露所述有源区AA，所述位线层52通过所述位线接触插塞51与所述有源区AA接触。在一实施例中，在第一方向上，所述有源区AA的数量为多个，每一所述位线层52与多个所述有源区AA连接。在一具体实施例中，所述位线层52与所述第一源/漏掺杂区(未标识)连接。所述位线层52、所述位线接触插塞51的材料可以包括钨(W)、铜(Cu)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、金属硅化物、金属合金中的一种或多种。
图12a至图18b示出的沟道层37和掩埋层38是在形成所述第二导电层43和所述第三导电层44之后形成的。在本公开的另一实施例中，在形成所述第一沟槽T1之前形成所述沟道层37及所述掩埋层38，所述第一沟槽T1、所述第二沟槽T2、所述第三沟槽T3均贯穿所述沟道层37，如图19a至图25b所示。
具体地，如图19a至图19b所示，在形成所述第一沟槽T1之前，在所述第一绝缘层36上形成多个沿所述第一方向延伸、沿所述第二方向排布的沟道层37以及位于多个所述沟道层37之间的掩埋层38。
接着，如图20a至图20b所示，刻蚀所述沟道层37、所述掩埋层38及所述第一绝缘层36，以形成沿所述第二方向延伸的第一沟槽T1，所述第一沟槽T1暴露出多个所述牺牲层34。
再次参考图19a至图20b，在一实施例中，所述方法还包括：在所述沟道层37和所述掩埋层38 内形成沿所述第二方向延伸并切断所述沟道层37的第一分隔层39，所述第一分隔层39和所述第一沟槽T1将所述沟道层37分隔为分立的有源区AA。
接着，如图21a至图21b所示，通过所述第一沟槽T1移除多个所述牺牲层34，形成多个与所述第一沟槽T1连通的孔洞结构S1。
接着，如图22a至图22b所示，在多个所述孔洞结构S1内形成第一介质层41，在所述第一沟槽T1内形成第二介质层42。
接着，如图23a至图23b所示，刻蚀所述沟道层37、所述第一绝缘层36，以形成多个暴露出所述第一介质层41的第二沟槽T2，以及多个暴露出所述共用下极板32的第三沟槽T3，所述第二沟槽T2与所述第三沟槽T3设置在所述第二介质层42的两侧。
接着，如图24a至图24b所示，在所述第二沟槽T2、所述第三沟槽T3内分别形成第二导电层43、第三导电层44。
最后，如图25a至图25b所示，以与前述实施例相同的方式形成所述第三介质层45、所述字线层47、所述第四介质层48、所述第二绝缘层49、所述位线接触孔S2、所述位线接触插塞51以及所述位线层52，所述第三介质层45覆盖所述沟道层37、所述掩埋层38、所述第一分隔层39、所述第二导电层43、所述第三导电层44以及所述第二介质层42。上述各层在前述实施例均已介绍，此处不再赘述。
应当说明的是，本领域技术人员能够对上述步骤顺序进行变换而并不离开本公开的保护范围。
本公开实施例还提供了一种半导体器件，如图18a至图18b所示，包括：衬底20以及位于所述衬底20上的共用下极板32；位于所述共用下极板32上的隔离层33以及被所述隔离层33限定的多个沿第一方向延伸的第一介质层41，多个所述第一介质层41沿第二方向排列分布；多个第一导电层35，分别位于多个所述第一介质层41上且沿所述第一方向延伸；第一绝缘层36，覆盖所述第一导电层35、所述第一介质层41及所述隔离层33；所述第一绝缘层36内具有沿所述第二方向延伸的第一沟槽T1，以及设置在所述第一沟槽T1两侧的多个第二沟槽T2和多个第三沟槽T3；其中，所述第二沟槽T2暴露出所述第一介质层41，所述第三沟槽T3暴露出所述共用下极板32；第二介质层42、第二导电层43及第三导电层44，分别位于所述第一沟槽T1、所述第二沟槽T2及所述第三沟槽T3内。
所述衬底可以为半导体衬底，并且可以包括至少一个单质半导体材料(例如为硅(Si)衬底、锗(Ge)衬底)、至少一个III-V化合物半导体材料、至少一个II-VI化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料。在一具体实施例中，所述衬底为硅衬底，所述硅衬底可经掺杂或未经掺杂。
在一实施例中，所述第一方向、所述第二方向与所述衬底20的表面平行。在一些实施例中，所述第一方向与所述第二方向垂直。但不限于此，所述第一方向也可以与所述第二方向斜交。
如图18b所示，所述第一介质层41的下表面与所述共用下极板32接触，所述第一介质层41的上表面与所述隔离层33的上表面齐平。所述隔离层33的材料为绝缘材料，例如为氧化硅。
在一实施例中，所述第一沟槽T1的底部暴露出所述共用下极板32，所述第一沟槽T1的侧壁暴露出多个所述第一介质层41，位于所述第一沟槽T1内的所述第二介质层42沿所述第二方向延伸并与多个所述第一介质层41相连接。在一具体的实施例中，所述第一沟槽T1的侧壁暴露出所述第一介质层41在所述第一方向上的两个端部中的一个。所述第一介质层41的材料和所述第二介质层42的材料可以为高介电常数材料，例如可以为氧化钽、氧化铪、氧化锆、氧化铌、氧化钛、氧化钡、氧化锶、氧化钇、氧化镧、氧化镨或者钛酸锶钡等。在一实施例中，所述第一介质层41的材料和所述第二介质层42的材料相同。
在一实施例中，所述第一沟槽T1、多个所述第二沟槽T2、多个所述第三沟槽T3均与所述衬底20的表面垂直，所述第二介质层42、所述第二导电层43、所述第三导电层44亦均与所述衬底20的表面垂直。
多个所述第二沟槽T2、多个所述第三沟槽T3分别在所述第一沟槽T1的两侧沿所述第二方向排布；所述第二导电层43的数量、所述第三导电层44的数量均为多个，多个所述第二导电层43、多个所述第三导电层44分别在所述第二介质层42的两侧沿第二方向排布，且多个所述第二导电层43 与多个所述第一导电层35一一对应连接，多个所述第三导电层44与所述共用下极板32相连接。在一实施例中，所述第二沟槽T2和所述第三沟槽T3对称地设置在所述第一沟槽T1的两侧，所述第二导电层43、所述第三导电层44对称地设置在所述第二介质层42的两侧。所述共用下极板32、所述第一导电层35、所述第二导电层43以及所述第三导电层44的材料可以包括钨(W)、铜(Cu)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、金属硅化物、金属合金中的一种或多种。在一实施例中，所述第一导电层35、所述第二导电层43以及所述第三导电层44的材料与所述共用下极板32的材料相同，例如，氮化钛(TiN)。
所述共用下极板32、多个所述第一导电层35、多个所述第二导电层43、多个所述第三导电层44、多个所述第一介质层41以及所述第二介质层42组成多个用于存储电荷的电容C，多个所述电容C沿第二方向排布。所述第一导电层35与所述第二导电层43、所述第三导电层44的延伸方向不同，即本公开实施例中的电容C沿两个不同的方向延伸，与相关技术中仅沿一个方向延伸的电容相比，本公开实施例提供的电容C具有更大的表面积，从而可以具有更大的电荷存储量；同时，与相关技术中的电容相比，本公开实施例中的电容C可以具有较小的深度，使得所述半导体器件在单位体积内能够容纳更多的电容C，可以提高半导体器件的存储密度。此外，本公开实施例中不需要设置用于支撑所述电容C的支撑结构，且多个所述电容C具有相同的所述共用下极板32，简化了所述半导体器件的制造工艺。
多个所述电容C还可以呈阵列排布。在一实施例中，多个所述电容C分别沿所述第一方向和所述第二方向呈阵列排布。在一些实施例中，在所述第一方向上，所述第一导电层35的两端相对于所述第一介质层41的两端向内缩进，如此，避免了在所述第一方向上相邻的两个所述电容C中的一者的所述第一导电层35与另一者的所述第三导电层44彼此连接；在所述第二方向上，所述第一导电层35的两端相对于所述第一介质层41的两端向外凸出，如此，所述第一导电层35具有更大的表面积，提高了所述电容C的电荷存储量。
在一实施例中，所述半导体器件还包括层间绝缘层31，所述层间绝缘层31位于所述共用下极板32的下方，用于电隔离所述衬底20和所述共用下极板32。所述层间绝缘层31的材料可以为氧化物，例如，氧化硅。
在一实施例中，所述半导体器件还包括：位于所述第一绝缘层36上的多个沿所述第一方向延伸的沟道层37以及位于多个所述沟道层37之间的掩埋层38，多个所述沟道层37沿所述第二方向排布。
如图所示，在一具体的实施例中，所述沟道层37位于所述第二导电层43、所述第三导电层44、所述第二介质层42上方，所述沟道层37与所述第二导电层43、所述第三导电层44接触；所述半导体器件还包括：沿所述第二方向延伸的第一分隔层39、第二分隔层53，所述第一分隔层39及所述第二分隔层53位于所述沟道层37和所述掩埋层38内并切断多个所述沟道层37，所述第一分隔层39和所述第二分隔层53将所述沟道层37分隔为多个有源区AA；其中，所述第二分隔层53覆盖所述第二介质层42。所述有源区AA的数量为多个，多个所述有源区AA沿所述第二方向排布。在一更具体的实施例中，所述第二分隔层53和所述第二介质层42在垂直于所述衬底20的方向上的投影重叠。
在一实施例中，所述有源区AA包括位于所述有源区AA的一端且与所述第一分隔层39相邻的第一源/漏掺杂区(未标识)、位于所述有源区AA的另一端且与所述第二导电层43接触的第二源/漏掺杂区(未标识)，所述第一源/漏掺杂区(未标识)和所述第二源/漏掺杂区(未标识)可以通过离子注入的方式形成于所述有源区AA内。在一具体实施例中，所述第一源/漏掺杂区(未标识)和所述第二源/漏掺杂区(未标识)的导电类型相同，如n型。在一更具体的实施例中，所述有源区AA的中间区域具有p型掺杂。
在一实施例中，所述半导体器件还包括：第三介质层45，所述第三介质层45覆盖所述沟道层37和所述掩埋层38；沿所述第二方向延伸的字线层47，所述字线层47位于所述第三介质层45上；第四介质层48，所述第四介质层48覆盖所述第三介质层45、所述字线层47。
在一实施例中，所述第三介质层45同时覆盖所述第一分隔层39和所述第二分隔层53。所述第三介质层45的材料可以包括氧化物，例如氧化硅。
在一实施例中，所述字线层47位于所述第一分隔层39和所述第二导电层43之间，所述第一导电层35和所述第一介质层41位于所述字线层47的下方，如此所述字线层47下方的空间得以利用，提高了所述半导体器件的空间利用率，进一步提高了所述半导体器件的存储密度。在一具体实施例中，所述字线层47设置于所述有源区AA的中间区域的上方，将所述第一源/漏掺杂区(未标识)和所述第二源/漏掺杂区(未标识)分隔开。所述字线层47的材料可以包括钨(W)、铜(Cu)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、金属硅化物、金属合金中的一种或多种。在一实施例中，所述字线层47包括第一字线子层471以及位于所述第一字线子层471上的第二字线子层472，所述第一字线子层471和所述第二字线子层472的材料不同。所述第四介质层48的材料包括但不限于氮化物，例如氮化硅，用于保护所述第三介质层45及所述字线层47。
在一实施例中，所述半导体器件还包括：第二绝缘层49，所述第二绝缘层49覆盖所述第四介质层48；多条沿所述第一方向延伸的位线层52，位于所述第二绝缘层49上且沿所述第二方向排布；位线接触插塞51，所述位线接触插塞51与所述位线层52及所述沟道层37连接。
这里，所述位线接触插塞51位于所述第一分隔层39和所述字线层47之间，所述位线层52通过所述位线接触插塞51与所述有源区AA接触。在一实施例中，在第一方向上，所述有源区AA的数量为多个，每一所述位线层52与多个所述有源区AA连接。在一具体实施例中，所述位线层52与所述第一源/漏掺杂区(未标识)连接。所述位线层52、所述位线接触插塞51的材料可以包括钨(W)、铜(Cu)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、金属硅化物、金属合金中的一种或多种。
图18a至图18b示出的沟道层37和掩埋层38是在形成所述第二导电层43和所述第三导电层44之后形成的。在本公开的另一实施例中，也可以在形成所述第一沟槽T1之前形成所述沟道层37及所述掩埋层38，如图25a至图25b所示。在该实施例中，在形成所述第一沟槽T1之前，在所述第一绝缘层36上形成所述沟道层37及所述掩埋层38，接着形成所述第一沟槽T1、所述第一介质层41、所述第二介质层42、所述第二沟槽T2、所述第三沟槽T3、所述第二导电层43及所述第三导电层44，所述第一沟槽T1、所述第二沟槽T2、所述第三沟槽T3均贯穿所述沟道层37；所述半导体器件还包括：沿所述第二方向延伸的第一分隔层39，所述第一分隔层39位于所述沟道层37和所述掩埋层38内并切断多个所述沟道层37，所述第一分隔层39和所述第一沟槽T1将所述沟道层37分隔为分立的有源区AA；最后，以与前述实施例相同的方式形成所述第三介质层45、所述字线层47、所述第四介质层48、所述第二绝缘层49、所述位线接触插塞51以及所述位线层52，所述第三介质层45覆盖所述沟道层37、所述掩埋层38、所述第一分隔层39、所述第二导电层43、所述第三导电层44以及所述第二介质层42。上述各层在前述实施例均已介绍，此处不再赘述。
本公开实施例还提供了一种堆叠器件，如图26所示，包括：衬底20以及堆叠在所述衬底20上的多个存储结构30；所述存储结构30包括：共用下极板32；位于所述共用下极板32上的隔离层33以及被所述隔离层33限定的多个沿第一方向延伸的第一介质层41，多个所述第一介质层41沿第二方向排列分布；多个第一导电层35，分别位于多个所述第一介质层41上且沿所述第一方向延伸；第一绝缘层36，覆盖所述第一导电层35、所述第一介质层41及所述隔离层33；所述第一绝缘层36内具有沿所述第二方向延伸的第一沟槽T1，以及设置在所述第一沟槽T1两侧的多个第二沟槽T2和多个第三沟槽T3；其中，所述第二沟槽T2暴露出所述第一介质层41，所述第三沟槽T3暴露出所述共用下极板32；第二介质层42、第二导电层43及第三导电层44，分别位于所述第一沟槽T1、所述第二沟槽T2及所述第三沟槽T3内。本公开实施例通过在衬底20上叠置多个存储结构30，多个所述存储结构30之间通过层间绝缘层31(例如，氧化硅层)隔开，堆叠设置的存储结构30提高了存储器件的集成度和存储密度。
应当说明的是，以上所述，仅为本公开的可选实施例而已，并非用于限定本公开的保护范围，凡在本公开的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本公开的保护范围之内。
Claims (15)
- 一种半导体器件的制造方法，包括：提供衬底；在所述衬底上形成共用下极板；在所述共用下极板上形成隔离层以及被所述隔离层限定的沿第一方向延伸的多个牺牲层，多个所述牺牲层沿第二方向排列分布；在多个所述牺牲层上形成多个沿所述第一方向延伸的第一导电层；在所述第一导电层、所述牺牲层及所述隔离层上形成第一绝缘层；刻蚀所述第一绝缘层，以形成沿所述第二方向延伸的第一沟槽，所述第一沟槽暴露出多个所述牺牲层；通过所述第一沟槽移除多个所述牺牲层，形成多个与所述第一沟槽连通的孔洞结构；在多个所述孔洞结构内形成第一介质层，在所述第一沟槽内形成第二介质层；刻蚀所述第一绝缘层，以形成多个暴露出所述第一介质层的第二沟槽，以及多个暴露出所述共用下极板的第三沟槽，所述第二沟槽与所述第三沟槽设置在所述第二介质层的两侧；在所述第二沟槽、所述第三沟槽内分别形成第二导电层、第三导电层。
- 根据权利要求1所述的制造方法，其中，通过所述第一沟槽移除多个所述牺牲层，包括：在所述第一沟槽内通入蚀刻液，所述蚀刻液移除多个所述牺牲层；其中，所述牺牲层的刻蚀速率大于所述隔离层的刻蚀速率。
- 根据权利要求1所述的制造方法，在形成所述第一绝缘层之后，所述方法还包括：在所述第一绝缘层上形成多个沿所述第一方向延伸的沟道层以及位于多个所述沟道层之间的掩埋层，多个所述沟道层沿所述第二方向排布。
- 根据权利要求3所述的制造方法，其中，在形成所述第一沟槽之前形成所述沟道层及所述掩埋层，所述第一沟槽、所述第二沟槽、所述第三沟槽均贯穿所述沟道层；所述方法还包括：在所述沟道层和所述掩埋层内形成沿所述第二方向延伸并切断所述沟道层的第一分隔层，所述第一分隔层和所述第一沟槽将所述沟道层分隔为分立的有源区。
- 根据权利要求3所述的制造方法，其中，在形成所述第二导电层和所述第三导电层之后形成所述沟道层及所述掩埋层，所述沟道层及所述掩埋层覆盖所述第一绝缘层、所述第二导电层、所述第三导电层以及所述第二介质层，所述沟道层与所述第二导电层及所述第三导电层接触；所述方法还包括：在所述沟道层和所述掩埋层内形成沿所述第二方向延伸并切断多个所述沟道层的第一分隔层、第二分隔层，所述第一分隔层和所述第二分隔层将所述沟道层分隔为分立的有源区；其中，所述第二分隔层覆盖所述第二介质层。
- 根据权利要求3所述的制造方法，所述方法还包括：在所述沟道层及所述掩埋层上形成第三介质层，在所述第三介质层上形成字线材料层；刻蚀所述字线材料层形成沿所述第二方向延伸的字线层；在所述衬底上形成第四介质层，所述第四介质层覆盖所述第三介质层、所述字线层。
- 根据权利要求6所述的制造方法，所述方法还包括：在所述第四介质层上形成第二绝缘层；刻蚀所述第二绝缘层、所述第四介质层、所述第三介质层至暴露所述沟道层，形成多个沿所述第二方向排布的位线接触孔；在所述位线接触孔内形成位线接触插塞；在所述位线接触插塞及所述第二绝缘层上形成多条沿所述第一方向延伸的位线层，多条所述位线层沿所述第二方向排布。
- 一种半导体器件，所述半导体器件包括：衬底以及位于所述衬底上的共用下极板；位于所述共用下极板上的隔离层以及被所述隔离层限定的多个沿第一方向延伸的第一介质层，多个所述第一介质层沿第二方向排列分布；多个第一导电层，分别位于多个所述第一介质层上且沿所述第一方向延伸；第一绝缘层，覆盖所述第一导电层、所述第一介质层及所述隔离层；所述第一绝缘层内具有沿所述第二方向延伸的第一沟槽，以及设置在所述第一沟槽两侧的多个第二沟槽和多个第三沟槽；其中，所述第二沟槽暴露出所述第一介质层，所述第三沟槽暴露出所述共用下极板；第二介质层、第二导电层及第三导电层，分别位于所述第一沟槽、所述第二沟槽及所述第三沟槽内。
- 根据权利要求8所述的半导体器件，其中，在所述第一方向上，所述第一导电层的两端相对于所述第一介质层的两端向内缩进；在所述第二方向上，所述第一导电层的两端相对于所述第一介质层的两端向外凸出。
- 根据权利要求8所述的半导体器件，所述半导体器件还包括：位于所述第一绝缘层上的多个沿所述第一方向延伸的沟道层以及位于多个所述沟道层之间的掩埋层，多个所述沟道层沿所述第二方向排布。
- 根据权利要求10所述的半导体器件，其中，所述第一沟槽、所述第二沟槽、所述第三沟槽均贯穿所述沟道层；所述半导体器件还包括：沿所述第二方向延伸的第一分隔层，所述第一分隔层位于所述沟道层和所述掩埋层内并切断多个所述沟道层，所述第一分隔层和所述第一沟槽将所述沟道层分隔为分立的有源区。
- 根据权利要求10所述的半导体器件，其中，所述沟道层位于所述第二导电层、所述第三导电层、所述第二介质层上方，所述沟道层与所述第二导电层、所述第三导电层接触；所述半导体器件还包括：沿所述第二方向延伸的第一分隔层、第二分隔层，所述第一分隔层及所述第二分隔层位于所述沟道层和所述掩埋层内并切断多个所述沟道层，所述第一分隔层和所述第二分隔层将所述沟道层分隔为多个有源区；其中，所述第二分隔层覆盖所述第二介质层。
- 根据权利要求10所述的半导体器件，所述半导体器件还包括：第三介质层，所述第三介质层覆盖所述沟道层和所述掩埋层；沿所述第二方向延伸的字线层，所述字线层位于所述第三介质层上；第四介质层，所述第四介质层覆盖所述第三介质层、所述字线层。
- 根据权利要求13所述的半导体器件，所述半导体器件还包括：第二绝缘层，所述第二绝缘层覆盖所述第四介质层；多条沿所述第一方向延伸的位线层，位于所述第二绝缘层上且沿所述第二方向排布；位线接触插塞，所述位线接触插塞与所述位线层及所述沟道层连接。
- 一种堆叠器件，所述堆叠器件包括：衬底以及堆叠在所述衬底上的多个存储结构；所述存储结构包括：共用下极板；位于所述共用下极板上的隔离层以及被所述隔离层限定的多个沿第一方向延伸的第一介质层，多个所述第一介质层沿第二方向排列分布；多个第一导电层，分别位于多个所述第一介质层上且沿所述第一方向延伸；第一绝缘层，覆盖所述第一导电层、所述第一介质层及所述隔离层；所述第一绝缘层内具有沿所述第二方向延伸的第一沟槽，以及设置在所述第一沟槽两侧的多个第二沟槽和多个第三沟槽；其中，所述第二沟槽暴露出所述第一导电层，所述第三沟槽暴露出所述共用下极板；第二介质层、第二导电层及第三导电层，分别位于所述第一沟槽、所述第二沟槽及所述第三沟槽内。
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