CN113161483A - 半导体器件的制备方法和半导体器件 - Google Patents

Abstract

该发明公开了一种半导体器件的制备方法和半导体器件，所述制备方法包括：提供衬底；于所述衬底表面形成堆叠结构，所述堆叠结构包括从下至上依次层叠设置的第一支撑层、第一牺牲层、第二支撑层、第二牺牲层和第三支撑层，在同一刻蚀条件下，所述第一牺牲层和所述第二牺牲层的刻蚀速率不同；于所述堆叠结构内形成贯穿所述堆叠结构的电容孔；于所述电容孔内形成覆盖其内壁表面的第一导电层；去除部分所述第三支撑层以形成暴露所述第二牺牲层的开口；通过所述开口采用高选择比的刻蚀工艺去除所述第二牺牲层，保留所述第一牺牲层。根据本发明实施例的半导体器件的制备方法，能够提高产品良率。

Description

半导体器件的制备方法和半导体器件

技术领域

本发明涉及半导体领域，具体涉及一种半导体器件的制备方法和半导体器件。

背景技术

现有的半导体器件尤其是在制备动态随机存取存储器中的电容的制备过程中，由于电容孔是具有高深宽比的孔，在形成的过程中，容易出现各种缺陷，从而降低产品良率。

发明内容

本发明的目的在于提供一种半导体器件的制备方法，能够避免由于刺穿缺陷而导致半导体器件失效，提高产品良率。

根据本发明实施例的半导体器件的制备方法，包括：提供衬底；于所述衬底表面形成堆叠结构，所述堆叠结构包括从下至上依次层叠设置的第一支撑层、第一牺牲层、第二支撑层、第二牺牲层和第三支撑层，在同一刻蚀条件下，所述第一牺牲层和所述第二牺牲层的刻蚀速率不同；于所述堆叠结构内形成贯穿所述堆叠结构的电容孔；于所述电容孔内形成覆盖其内壁表面的第一导电层；去除部分所述第三支撑层以形成暴露所述第二牺牲层的开口；通过所述开口采用高选择比的刻蚀工艺去除所述第二牺牲层，保留所述第一牺牲层。

根据本发明的一些实施例，在同一刻蚀条件下，所述第一牺牲层与所述第二牺牲层的选择比为：1：10-100:1。

根据本发明的一些实施例，所述第一牺牲层为掺硼的氧化硅层，所述第二牺牲层为硬碳层、聚酰亚胺层等。

根据本发明的一些实施例，在采用高选择比的刻蚀工艺去除所述第二牺牲层，保留所述第一牺牲层的步骤中，采用干法刻蚀去除所述第二牺牲层。

根据本发明的一些实施例，采用氮气、氢气或两种气体的混合的等离子体的灰化工艺去除所述第二牺牲层。

根据本发明的一些实施例，在于所述堆叠结构内形成贯穿所述堆叠结构的电容孔步骤中包括：于所述堆叠结构表面形成掩膜图案；通过使用所述掩膜图案为掩膜刻蚀所述堆叠结构以形成所述电容孔。

根据本发明的一些实施例，在于所述堆叠结构表面形成掩膜图案的步骤中包括：于所述第三支撑层表面形成第一掩膜层；于所述第一掩膜层表面形成第二掩膜层；形成贯穿所述第一掩膜层和所述第二掩膜层的通孔，所述通孔与形成所述电容孔的位置对应；去除所述第一掩膜层且保留所述第二掩膜层以形成所述掩膜图案。

根据本发明的一些实施例，所述第一掩膜层为正硅酸乙酯层，所述第二掩膜层为多晶硅层。

根据本发明的一些实施例，在于所述堆叠结构内形成贯穿所述堆叠结构的电容孔的步骤中，包括：形成聚合物层，所述聚合物层位于所述第三支撑层、第二牺牲层、所述第二支撑层和所述第一牺牲层的形成所述电容孔的侧壁；在采用高选择比的刻蚀工艺去除所述第二牺牲层，保留所述第一牺牲层的步骤中，同时去除所述聚合物层。

根据本发明的一些实施例，所述第一支撑层、所述第二支撑层和所述第三支撑层为氮化硅层。

根据本发明的一些实施例，在去除所述第二牺牲层后，还包括：去除所述第一牺牲层；于所述第一支撑层、所述第二支撑层和所述第一导电层的表面形成介电层；于所述介电层表面形成第二导电层。

根据本发明的一些实施例，在去除所述第一牺牲层的步骤中，采用湿法刻蚀去除所述第一牺牲层。

本发明还提出了一种半导体器件。

根据本发明实施例的半导体器件，包括：衬底；第一支撑层、第二支撑层和第一牺牲层，所述第一支撑层、第二支撑层和第一牺牲层依次层叠设置于所述衬底上，所述第一支撑层、第二支撑层和第一牺牲层内形成有垂直贯穿所述第一支撑层、第二支撑层和第一牺牲层的电容孔；

第一导电层，所述第一导电层形成在所述电容孔的内壁上，形成于所述电容孔的侧壁上的部分所述第一导电层垂直向上延伸且超出所述第二支撑层的上表面，所述第一牺牲层形成所述电容孔的侧壁面形成为垂直平面且与所述第一导电层接触。

根据本发明的一些实施例，在部分所述电容孔内，所述第一牺牲层与所述第二支撑层的侧壁面不平齐，所述第第二支撑层和所述第一导电层之间间隔开形成有暴露所述第一牺牲层的开孔。

根据本发明实施例的半导体器件的制备方法，第二牺牲层和第一牺牲层具有高选择比，这样在采用高选择比的刻蚀工艺中，从而不会对位于下方的第一牺牲层造成过刻蚀，以保留第一牺牲层，进而在后续刻蚀第一牺牲层的工艺中，能够避免由于第一牺牲层被过刻蚀导致制备的半导体器件发生短路，以提高产品良率。

附图说明

图1为本发明的实施例的半导体器件的制备方法流程图；

图2-图13为根据本发明实施例的半导体器件的制备方法的各步骤的剖视图；

图14为现有技术的半导体器件的结构示意图。

附图标记：

1：衬底

2：堆叠结构，21：第一支撑层，22：第一牺牲层，23：第二支撑层，231：开孔，24：第二牺牲层，25：第三支撑层，26：电容孔，

3：第一导电层，31：穿孔

41：第一掩膜层，42：第二掩膜层，43：掩膜图案，44：通孔，45：聚合物层；

51：介电层，52：第二导电层。

具体实施方式

以下结合附图和具体实施方式对本发明提出的一种半导体器件的制备方法和半导体器件作进一步详细说明。

在集成电路以及电子元器件的制备过程，尤其是电容器的形成过程中，由于电容孔是高深宽比的孔，在沉积导电层时，由于沉积工艺的限制导致在下方牺牲层侧壁不容易被完全覆盖住而形成有暴露的穿孔。

发明人研究发现，如图14所示，由于上方牺牲层(图未示出，位于支撑层23'上方的牺牲层)和下方牺牲层22'的刻蚀选择比较小，例如上方牺牲层为氧化层，下方牺牲层22'为含有硼磷元素的氧化硅层(BPSG)，在电容孔内形成导电层3'时，容易在位于下方牺牲层22'侧壁处的导电层3'形成穿孔31'这样在对上方牺牲层进行刻蚀时，刻蚀气体通过穿孔31'流向下方的牺牲层22'，从而会对下方牺牲层22'进行刻蚀，而导致下方牺牲层22'产生过刻蚀现象，这种过刻蚀的量是无法估计的，则半导体设备对下方牺牲层22'的刻蚀时间以及刻蚀气体等刻蚀参数无法根据下方牺牲层22'的过刻蚀进行调整，从而导致在对下方牺牲层22'执行刻蚀工艺时，容易对位于下方牺牲层22'的下方的支撑层21'造成过刻蚀，进而容易导致支撑层21'被刻穿，最终导致在其内形成的电容结构与下方的其它器件形成短路，使得最终形成的半导体器件产生缺陷而降低产品良率。

下面参考附图描述根据本发明实施例的半导体器件的制备方法，本发明实施例的制备方法能够避免造成半导体缺陷，提高产品良率。

如图1所示，根据本发明实施例的半导体器件的制备方法可以包括：提供衬底1；于所述衬底1表面形成堆叠结构2，所述堆叠结构2包括从下至上依次层叠设置的第一支撑层21、第一牺牲层22、第二支撑层23、第二牺牲层24和第三支撑层25，在同一刻蚀条件下，所述第一牺牲层22和所述第二牺牲层24的刻蚀速率不同；于所述堆叠结构2内形成贯穿所述堆叠结构2的电容孔26；于所述电容孔26的内形成覆盖其内壁表面的第一导电层3；去除部分所述第三支撑层25以形成暴露所述第二牺牲层24的开口；通过所述开口采用高选择比的刻蚀工艺去除所述第二牺牲层24，保留所述第一牺牲层22。

图2-图13为根据本发明实施例的半导体器件的制备方法的各步骤的结构示意图。

具体来说，如图2所示，提供衬底1，所述衬底1可以为材料可以为硅(Si)、锗(Ge)、硅锗(GeSi)、或碳化硅(SiC)；也可以是绝缘体上硅(SOI)、绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。

如图3-图4所示，在衬底1表面形成堆叠结构2，衬底1可以包括基底、晶体管及字线、位线等结构，其中基底可以为单晶硅、玻璃或者蓝宝石等材质；堆叠结构2可以包括多层支撑层和牺牲层的交替堆叠构成的多层结构；在本发明的一些具体实施例中，如图4所示，堆叠结构2可以包括第一支撑层21、第一牺牲层22、第二支撑层23、第二牺牲层24和第三支撑层25，第一支撑层21形成在衬底1表面，第一牺牲层22形成在第一支撑层21和第二支撑层23之间，第二牺牲层24形成在第二支撑层23和第三支撑层25之间且位于第一牺牲层22的上方，即在如附图所示的上下方向上，第一支撑层21、第一牺牲层22、第二支撑层23、第二牺牲层24和第三支撑层25层叠设置。在后续工艺中通过对堆叠结构2进行蚀刻并沉积导电层、介质层等以形成电容结构。

如图5-图9所示，对堆叠结构2进行刻蚀，以于堆叠结构2内形成贯穿所述堆叠结构2的电容孔26，以用于在后续工艺中于电容孔26内沉积形成电容结构。其中在刻蚀形成电容孔26的过程中，首先可于第三支撑层25表面形成掩膜结构，并采用光刻工艺于掩膜结构中定义形成电容孔26的刻蚀区域，然后，通过刻蚀气体或刻蚀液体对刻蚀区域进行刻蚀，以形成暴露衬底1的电容孔26。具体地，在于堆叠结构2内形成贯穿所述堆叠结构2的电容孔26步骤中包括：于所述堆叠结构2表面形成掩膜图案43；通过使用所述掩膜图案43为掩膜刻蚀所述堆叠结构2以形成所述电容孔26。

结合图5-图7所示，在形成掩膜图案43的步骤中包括：于第三支撑层25表面形成第一掩膜层41，于第一掩膜层41表面形成第二掩膜层42，由此可在第三支撑层25表面形成硬掩模复合结构层。具体如图5所示，第一掩膜层41覆盖第三支撑层25的表面，第二掩膜层42覆盖第一掩膜层41的表面，第一掩膜层41的厚度大于第二掩膜层42的厚度，所述第一掩膜层41可以为多晶硅层，所述第二掩膜层42可以为硅酸乙酯层(TEOS)

如图6所示，在第一掩膜层41和第二掩膜层42内形成贯穿第一掩膜层41和第二掩膜层42的通孔44，其中通孔44的位于与形成电容孔26的位置对应，如图7所示，去除第一掩膜层41且保留第二掩膜层42以形成掩膜图案43。具体地，可在第二掩膜层42的表面涂布光刻胶层以定义电容孔26的形成区域，然后对第一掩膜层41和第二掩膜层42进行光刻以暴露形成电容孔26区域的第三支撑层25部分表面的通孔44，然后对第二掩膜层42进行刻蚀以保留部分第一掩膜层41来形成掩膜图案43，通过掩膜图案43对堆叠结构2进行刻蚀以定义电容孔26的形成位置。

如图8所示，以所述掩膜图案43为掩膜对堆叠结构2进行刻蚀以形成多个电容孔26，在形成电容孔26的步骤中，形成聚合物层45，聚合物层45位于第三支撑层25、第二牺牲层24、第二支撑层23和第一牺牲层11的形成电容孔26的侧壁上，聚合物层45覆盖至少覆盖第三支撑层25、第二牺牲层24、第二支撑层23和部分第一牺牲层22的侧壁，且聚合物层45不形成于第一支撑层21的侧壁，具体地，由于电容孔26是高深宽比的孔，进行刻蚀时，通过控制调整刻蚀参数，从而会在第三支撑层25、第二牺牲层24、第二支撑层23和第一牺牲层22的侧壁形成固态副产物层即聚合物层45，由于刻蚀特性以及聚合物层形成具有向上堆积的特性，使得聚合物层45容易形成在电容孔26的上部，而不会形成在底部的第一支撑层21侧壁形成聚合物堆积，即聚合物层45不会延伸覆盖第一支撑层21的侧壁，这样在后续对刻蚀去除第二牺牲层23时，同时去除聚合物层45，聚合物层45具有一定的厚度，使得第一牺牲层22和后续形成的第一导电层3之间间隔开而不会直接接触，进而在后续去除聚合物层45后形成开孔231，从而能够去除位于第一导电层3和第二支撑层23接触拐角处的部分第一牺牲层22，进而使得第一牺牲层22能够完全被刻蚀干净，同时聚合物层45不会形成在第一支撑层21侧壁，则在去除聚合物层45，在第一支撑层21也不会形成刻穿的孔，也能够避免电容结构与下方的其它器件短路。

如图9所示，去除所述第三支撑层25表面的掩膜图案43。

如图10所示，于电容孔26内形成覆盖其内壁面的第一导电层3，具体地，在形成第一导电层3的步骤可以包括：于第三支撑层25的表面和电容孔26的内壁面沉积第一导电材料，刻蚀去除位于第三支撑层25表面的第一导电材料，保留位于第一通孔44内壁面的第一导电材料以形成第一导电层3。在本发明的其它实施方式中，可在电容孔26内填充第一导电材料，然后对电容孔26内的第一导电材料进行刻蚀且保留部分位于电容孔26侧壁和底壁的部分第一导电材料以形成第一导电层3；所述第一导电层3可形成为电容结构的下电极。

在形成第一导电层3的过程中，由于电容孔26是高深宽比的孔，位于下部的第一导电层3容易形成穿孔，如在第一牺牲层22的侧壁处形成穿孔231，在形成聚合物层45的步骤中，聚合物层45覆盖穿孔231，如图11所示，聚合物层45形成在所述第一牺牲层22的部分向下超出穿孔231。

如图11所示，去除部分所述第三支撑层25以形成暴露所述第二牺牲层24的开口，通过开口可传输刻蚀气体以对第二牺牲层24进行刻蚀。其在此步骤，可不需要将第三支撑层25完全去除，只要能够暴露第二牺牲层24即可，以便于对第二牺牲层24的刻蚀，这样不仅能够降低工艺要求，节省时间和成本，而且剩余的部分所述第三支撑层25也能够支撑第一导电层3。

如图12所示，通过开口采用高选择比的刻蚀工艺去除所述第二牺牲层24，保留所述第一牺牲层22。具体地，第二牺牲层24和第一牺牲层22具有高刻蚀选择比，在同一刻蚀条件下，第一牺牲层22和第二牺牲层24的刻蚀速率不同，即第一牺牲层22和第二牺牲层24具有刻蚀选择性，这样在对第二牺牲层24进行刻蚀时能够避免对第一牺牲层22造成过刻蚀而影响后续对第一牺牲层22刻蚀的效果。

具体地，第一导电层3位于第一牺牲层22的侧壁处形成有穿孔31，为了使得第一牺牲层22能够被刻蚀干净，在刻蚀电容孔26后，会电容孔26的侧壁会形成聚合物层45，在去除第二牺牲层24的同时去除聚合物层45，以使得位于第一导电层3和第二支撑层23接触拐角处的部分第一牺牲层22能够被刻蚀干净；如图12所示，为了避免影响半导体器件的性能，在此采用高选择比的刻蚀工艺去除所述第二牺牲层24，保留所述第一牺牲层22的步骤中，需要同时去除聚合物层45，即在刻蚀第二牺牲层24的同时刻蚀掉聚合物层45，而在去除聚合物层45后，在第二支撑层23、第一牺牲层22和第一导电层3之间形成刻蚀后造成的开孔231，开孔231贯穿第二支撑层23且暴露第一牺牲层22，第一牺牲层22和第二牺牲层24的刻蚀选择比较小时，刻蚀第二牺牲层24，通过开孔231不可避免对第一牺牲层22造成过刻蚀。

在去除第一牺牲层22时，参考去除第二牺牲层24的步骤，去除部分所述第三支撑层23以形成暴露所述第一牺牲层22的开口(图中未示出)，通过开口对第一牺牲层22进行刻蚀。而且在第一导电层3也形成有穿孔31暴露第一牺牲层22，这样对第一牺牲层22进行刻蚀时，刻蚀源通过开孔231和穿孔31流向第一牺牲层22表面，刻蚀源可以采用气体刻蚀，也可以采用湿法刻蚀，如低浓度的氢氟酸等，通过设置第一牺牲层22的开口、穿孔31及开孔231可以将第一牺牲层完全去除干净。而本发明实施方式中，第二牺牲层24和第一牺牲层22具有高选择比，这样在采用高选择比的刻蚀工艺中，从而不会对位于下方的第一牺牲层22造成过刻蚀，以保留第一牺牲层22，进而在后续刻蚀第一牺牲层22的工艺中，能够避免由于第一牺牲层22被过刻蚀导致制备的半导体器件发生短路，以提高产品良率。

进一步地，在去除第二牺牲层24时可采用干法刻蚀去除第二牺牲层24，例如可采用灰化工艺来刻蚀去除第二牺牲层24和聚合物层45，从而能够进一步地防止对第一牺牲层22造成刻蚀缺陷。具体地，可采用氮气、氢气或两种气体的混合的等离子体的灰化工艺去除第二牺牲层24。

可选地，在同一刻蚀条件下，第一牺牲层22与所述第二牺牲层24的选择比可以满足1：10-100:1，从而使得在对第二牺牲层24进行刻蚀时，通过聚合物层45形成的开孔231以及第一导电层3形成的暴露第一牺牲的穿孔31，也不会对第一牺牲层22造成刻蚀；进一步地，第一牺牲层22可以为掺硼元素的氧化硅层(BPSG)等，第二牺牲层24可以为硬碳层和聚酰亚胺层等。

在本发明的一些实施例中，本发明实施例的半导体器件的制备方法可用于制备电容器件，这样在去除所述第二牺牲层24后，如图14所示，所述半导体器件的制备方法还包括：去除第一牺牲层22，于第一支撑层21、第二支撑层23和第一导电层3的表面形成介电层51；于介电层51表面形成第二导电层52，具体地，第一导电层3、第二导电层52和形成第一导电层3和第二导电层52之间的介电层51共同构成电容结构，第一导电层3形成为下电极，第二导电层52形成为上电极。在去除所述第一牺牲层22后可形成用于形成电容结构的空间；而且在此步骤中，可采用湿法刻蚀刻蚀所述第一牺牲层22，由于第一牺牲层22在上一步骤去除第二牺牲层24时未被刻蚀，从而在此刻蚀步骤中能够避免对下方的第一支撑层21造成刻蚀导致第一支撑层21被刻穿，进而避免电容结构与下方的其它器件发生短路连接而导致半导体器件失效。对于第一牺牲层22和第二牺牲层24的具体刻蚀方法，只要能够保证去除第二牺牲层24时，不损伤第一牺牲层22即可，例如在第二牺牲层24采用干法刻蚀的情况下，第一牺牲层22可采用湿法刻蚀。

本发明还提出了一种半导体器件。

如图12和图13所示，根据本发明实施例的半导体器件可以衬底1、堆叠层、第一支撑层21、第二支撑层23、第一牺牲层22和第一导电层3，所述第一支撑层21、第二支撑层23和第一牺牲层22依次层叠设置于所述衬底1上，所述第一支撑层21、第二支撑层23和第一牺牲层22内形成有垂直贯穿所述第一支撑层21、第二支撑层23和第一牺牲层22的电容孔26；

所述第一导电层3形成在所述电容孔26的内壁上，形成于所述电容孔26的侧壁上的部分所述第一导电层3垂直向上延伸且超出所述第二支撑层23的上表面，所述第一牺牲层22形成所述电容孔26的侧壁面形成为垂直平面且与所述第一导电层3接触。

由此，根据本发明实施例的半导体器件，覆盖所述第一牺牲层22侧壁的部分所述第一导电层3由于刻蚀形成有暴露第一牺牲层22的穿孔31，在去除位于第一牺牲层22上方的牺牲层后，位于底部的所述第一牺牲层22侧壁垂直平齐，这样在对第一牺牲层22进行刻蚀的过程中，从而能够避免对第一支撑层21过刻蚀，进而避免半导体器件与位于其下方的其它器件发生短路，提高半导体器件的良率。

如图12所示，在部分所述电容孔26内，所述第一牺牲层22与所述第二支撑层23的侧壁面不平齐，所述第二支撑层23和所述第一导电层3之间间隔开形成有暴露所述第一牺牲层22的开孔231。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (14)

1.一种半导体器件的制备方法，其特征在于，包括：

提供衬底；

于所述衬底表面形成堆叠结构，所述堆叠结构包括从下至上依次层叠设置的第一支撑层、第一牺牲层、第二支撑层、第二牺牲层和第三支撑层，在同一刻蚀条件下，所述第一牺牲层和所述第二牺牲层的刻蚀速率不同；

于所述堆叠结构内形成贯穿所述堆叠结构的电容孔；

于所述电容孔内形成覆盖其内壁表面的第一导电层；

去除部分所述第三支撑层以形成暴露所述第二牺牲层的开口；

通过所述开口采用高选择比的刻蚀工艺去除所述第二牺牲层，保留所述第一牺牲层。

2.根据权利要求1所述的半导体器件的制备方法，其特征在于，在同一刻蚀条件下，所述第一牺牲层与所述第二牺牲层的选择比为：1:10-100:1。

3.根据权利要求2所述的半导体器件的制备方法，其特征在于，所述第一牺牲层为掺硼的氧化硅层，所述第二牺牲层为硬碳层、聚酰亚胺层等。

4.根据权利要求1所述的半导体器件的制备方法，其特征在于，在采用高选择比的刻蚀工艺去除所述第二牺牲层，保留所述第一牺牲层的步骤中，采用干法刻蚀去除所述第二牺牲层。

5.根据权利要求4所述的半导体器件的制备方法，其特征在于，采用氮气、氢气或两种气体的混合的等离子体的灰化工艺去除所述第二牺牲层。

6.根据权利要求1所述的半导体器件的制备方法，其特征在于，在于所述堆叠结构内形成贯穿所述堆叠结构的电容孔步骤中包括：

于所述堆叠结构表面形成掩膜图案；

通过使用所述掩膜图案为掩膜刻蚀所述堆叠结构以形成所述电容孔。

7.根据权利要求6所述的半导体器件的制备方法，其特征在于，在于所述堆叠结构表面形成掩膜图案的步骤中包括：

于所述第三支撑层表面形成第一掩膜层；

于所述第一掩膜层表面形成第二掩膜层；

形成贯穿所述第一掩膜层和所述第二掩膜层的通孔，所述通孔与形成所述电容孔的位置对应；

去除所述第二掩膜层且保留所述第一掩膜层以形成所述掩膜图案。

8.根据权利要求7所述的半导体器件的制备方法，其特征在于，所述第一掩膜层为正硅酸乙酯层，所述第二掩膜层为多晶硅层。

9.根据权利要求1所述的半导体器件的制备方法，其特征在于，在于所述堆叠结构内形成贯穿所述堆叠结构的电容孔的步骤中，包括：形成聚合物层，所述聚合物层位于所述第三支撑层、第二牺牲层、所述第二支撑层和所述第一牺牲层的形成所述电容孔的侧壁；在采用高选择比的刻蚀工艺去除所述第二牺牲层，保留所述第一牺牲层的步骤中，同时去除所述聚合物层。

10.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述第一支撑层、所述第二支撑层和所述第三支撑层为氮化硅层。

11.根据权利要求1所述的半导体器件的制备方法，其特征在于，在去除所述第二牺牲层后，还包括：

去除所述第一牺牲层；

于所述第一支撑层、所述第二支撑层和所述第一导电层的表面形成介电层；

于所述介电层表面形成第二导电层。

12.根据权利要求11所述的半导体器件的制备方法，其特征在于，在去除所述第一牺牲层的步骤中，采用湿法刻蚀去除所述第一牺牲层。

13.一种半导体器件，其特征在于，包括：

衬底；

第一支撑层、第二支撑层和第一牺牲层，所述第一支撑层、第二支撑层和第一牺牲层依次层叠设置于所述衬底上，所述第一支撑层、第二支撑层和第一牺牲层内形成有垂直贯穿所述第一支撑层、第二支撑层和第一牺牲层的电容孔；

第一导电层，所述第一导电层形成在所述电容孔的内壁上，形成于所述电容孔的侧壁上的部分所述第一导电层垂直向上延伸且超出所述第二支撑层的上表面，所述第一牺牲层形成所述电容孔的侧壁面形成为垂直平面且与所述第一导电层接触。

14.根据权利要求13所述的半导体器件，其特征在于，在部分所述电容孔内，所述第一牺牲层与所述第二支撑层的侧壁面不平齐，所述第二支撑层和所述第一导电层之间间隔开形成有暴露所述第一牺牲层的开孔。

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