KR100265257B1 - 다이내믹 램의 제조 방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 43
- 238000000034 method Methods 0.000 claims abstract description 36
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 10
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 10
- 239000000126 substance Substances 0.000 claims abstract description 9
- 238000005530 etching Methods 0.000 claims description 11
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 9
- 239000003990 capacitor Substances 0.000 claims description 5
- 239000004065 semiconductor Substances 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 4
- 238000005498 polishing Methods 0.000 claims description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 3
- 229910052796 boron Inorganic materials 0.000 claims description 3
- 229910052698 phosphorus Inorganic materials 0.000 claims description 3
- 239000011574 phosphorus Substances 0.000 claims description 3
- 239000005368 silicate glass Substances 0.000 claims description 2
- 239000002245 particle Substances 0.000 abstract description 7
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 abstract description 3
- 238000007517 polishing process Methods 0.000 abstract description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 239000005380 borophosphosilicate glass Substances 0.000 description 7
- 238000001312 dry etching Methods 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 238000000137 annealing Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- 101100520660 Drosophila melanogaster Poc1 gene Proteins 0.000 description 1
- 101100520662 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) PBA1 gene Proteins 0.000 description 1
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- 239000012298 atmosphere Substances 0.000 description 1
- 238000010924 continuous production Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
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Abstract
콘택트홀 및 개구 (액세서리 마크) 가 절연막 내에 형성된다. 그 때, 감압 CVD 법으로 제 1 다결정 실리콘막을 성장시킨다. 원통형 스택의 코어를 형성하는 실리콘 산화막을 상압 CVD 법으로 약 1300 ㎚ 성장시킨 후, 상기 코어 실리콘 산화막 및 상기 제 1 다결정 실리콘막이 패터닝된다. 그리고, 화학 기계 연마 공정을 사용하여, 웨이퍼 전면을 약 900 ㎚ 연마하여 콘택트 비개구부의 상부 약 400 ㎚ 의 위치에 완전히 평탄한 CMP 표면을 갖는 코어 산화막을 형성한다. 상기 공정에 의해서, 상기 코어 산화막이 제거되는 단계에서 유해 파티클들의 발생을 방지할 수 있다. 따라서, 제품의 생산성을 증가시킬 수 있다.
Description
본 발명은 하부 전극이 원통형 셀 커패시터를 갖는 다이내믹 램을 제조하는 방법에 관한 것이다.
스택 구조의 커패시터 셀을 구비한 다이내믹 램 (RAM : Random Access Memory) (이후 DRAM 이라고 서술된다) 은 셀당 용량치 (capacity amount per cell) 가 장치의 집적도에 따라 감소하는 문제점을 갖고 있다. 이에 대처하기 위한 대책으로서, 일반적으로 스택 높이를 증가시켜 표면적을 넓히는 방법이 채택된다. 그러나, 상기 방법의 결과로서, 메모리셀부 및 주변부 사이의 단차가 커져서, 그 상부에 형성된 금속 배선의 공정, 특히 포토리소그래피에 어려움이 증가되는 것과 같은 불일치가 발생한다.
위와 같은 경우에는, 셀 크기를 축소시키고, 상기 스택 전극의 높이를 증가시키지 않으면서 용량치를 확보하는 다양한 기법들이 개발되어 왔으며, 그들 중에서 현재 주류를 이루는 것은 큰 용량 증가율 및 높은 신뢰도를 보이는 원통형 스택 구조이다.
도 1a - 1g 는 원통형 스택 전극을 구비한 DRAM 의 종래의 제조 방법을 도시한 공정의 단면도이다.
먼저, 도 1a 에서 도시된 바와 같이, P 형 실리콘 기판 (1) 에는 DRAM 에 필요한 소자 분리, MOS 트랜지스터 형성, 셀 비트 배선 (도시되지 않음) 등이 제공되고, 이어서 일반적인 CVD 기법에 의해 보론 인 글래스 (boron phosphor glass) (BPSG) 를 약 500 nm 성장시킨다. 이후, 900 도의 질소 분위기에서 10 분간 어닐링을 함으로써 BPSG 가 리플로우되도록 하여, 평탄화된 표면의 언더스택 (under-stack) BPSG 막 (2) 을 제공한다. 이후, 코어 산화막에 대한 에칭 스토퍼 (etching stopper) 가 되는 언더스택 실리콘 질화막 (3) 을 감압 CVD 법에 의해 약 20 ㎚ 만큼 성장시킨다.
다음으로, 도 1b 에서 도시된 바와 같이, 포토리소그래피 기술 및 건식 에칭 기술을 사용하여, DRAM 셀 노드부의 셀 노드 콘택트 (4) 및 반도체 칩 주위의 소정의 장소 또는 스크라이브 선 내에서 계속적으로 행해지는 포인트 매칭 공정의 마크 (이후에 액세서리 마크 (5) 라고 서술됨) 가 동시에 형성된다. 이러한 경우, 상기 액세서리 마크의 구경은 5 - 10 ㎛ 이며, 이것은 용량 콘택트홀 (4) 의 구경인 약 0.5 ㎛ 에 비해 매우 크다. 참고로, 상기 콘택트홀의 깊이는 모든 경우에 약 700 ㎛ 이다.
도 1c 에서 도시된 바와 같이, 다음에는, 다결정 실리콘막을 감압 CVD 법으로 약 300 ㎚ 만큼 성장시켜서, 제 1 다결정 실리콘막 (6) 을 형성한다. 감압 CVD 법으로 형성된 다결정 실리콘막은 커버리지가 우수하기 때문에, 구경이 작은 셀 노드 콘택트 (4) 는 상기 다결정 실리콘막에 의해 완전히 매립되지만, 구경이 큰 액세서리 마크 (5) 는 매립되지 않는다.
그리고, 원통형 스택의 코어를 형성하는 실리콘 산화막을 CVD 법으로 약 400 ㎚ 만큼 성장시켜서, 코어 산화막 (7) 을 형성한다. 상기 얼라인먼트 마크 (alignment mark) 가 상기 제 1 다결정 실리콘막 (6) 및 상기 코어 산화막의 전체 두께의 3 배 이상 충분히 크기 때문에, 상기 액세서리 마크 (5) 는 이 때에도 매립되지 않는다.
다음, 도 1d 에서 도시된 바와 같이, 포토리소그래피 기술 및 건식 에칭 기술은 상기 코어 산화막 (7) 및 상기 제 1 다결정 실리콘막 (6) 을 패터닝하는데 사용된다.
그런 후, 도 1e 에서 도시된 바와 같이, 상기 제 1 다결정 실리콘막 (6) 에서와 동일한 방식으로, 다결정 실리콘막을 약 300 ㎚ 만큼 성장시켜서 제 2 다결정 실리콘막 (9) 을 형성한다.
그런 후, 도 1f 에서 도시된 바와 같이, 웨이퍼의 전체 표면을 이방성 건식 에칭 기술로 에칭할 때, 패터닝된 코어 산화막 및 제 1 다결정 실리콘막의 측벽 상에 원통 형태의 원통 측벽 다결정 실리콘 (10) 이 형성된다.
다음, 도 1g 에서 도시된 바와 같이, 웨이퍼의 전체 표면이 플루오르화수소산 (hydrofluoric acid) (HF) 을 포함한 화학 용액에 의해 에칭될 때, 실리콘 질화막 및 실리콘 산화막의 에칭 선택성에 의해, 코어 산화막 (7) 만이 제거되어, 원통형 내벽 높이가 약 400 ㎚ 및 외벽 높이가 약 700 ㎚ 인 원통형 하부 전극 (11) 이 형성된다.
그러나, 전술한 종래의 제조 방법에 따르면, 웨이퍼의 전체 표면을 도 1f 에서 도시한 공정으로 이방성 건식 에칭 기술에 의해 에칭될 때, 콘택트 반지름이 큰 액세서리 마크 (5) 의 내벽을 따라서 다결정 실리콘 잔여물 (12) 이 형성된다. 이 때문에, 도 1g 의 다음 단계에서, 화학 용액으로 에칭할 때, 상기 다결정 실리콘 잔여물 (12) 이 떨어져 나가서 (lift off) 파티클들 (particles) (13) 을 형성한다.
상기 발생된 파티클들 (13) 이 주위로 산란되고, 반도체 제조 장치 내의 제품 자체 및 다른 제품에 부착되어 제품의 생산량을 저하시키는 (약 20 %) 문제점이 있다.
본 발명의 목적은 유해 파티클들의 발생을 방지하여 제품의 생산량을 증가시킬 수 있는 다이내믹 램의 생산 방법을 제공하는 것이다.
도 1a - 1g 는 원통형 스택을 구비한 DRAM 을 제조하는 종래의 방법을 공정순으로 도시한 단면도.
도 2a - 2h 는 본 발명의 실시예에 따른 DRAM 을 제조하는 방법을 도시한 단면도.
* 도면의주요부분에대한부호의설명 *
1 P 형 실리콘 기판
2 언더스택 BPSG 막
3 언더스택 실리콘 질화막
4 셀노드 콘택트
5 액세서리 마크
6 제 1 다결정 실리콘막
7 코어 산화막
8 CMP 연마면
9 제 2 다결정 실리콘막
10 원통 측벽 다결정 실리콘
11 원통 하부 전극
12 다결정 실리콘 잔여물
13 파티클
본 발명에 따른 다이내믹 램의 제조 방법은, 셀노드부의 콘택트홀 및 제 1 절연막 내에 상기 콘택트홀보다 큰 개구를 동시에 형성하는 단계, 제 1 다결정 실리콘막 및 제 2 절연막을 순차적으로 연속하여 성장시키는 단계, 상기 제 2 절연막을 CMP 법에 의해 연마하여 상기 제 2 절연막의 표면을 평탄화하는 단계, 상기 콘택트홀 및 상기 개구 부분을 커버하도록 상기 제 1 다결정 실리콘막 및 상기 제 2 절연막을 패터닝하는 단계, 제 2 다결정 실리콘막을 성장시키는 단계, 이방성 에칭으로 평탄부의 제 2 다결정 실리콘막을 제거하는 단계 및 화학 용액으로 제 1 다결정 실리콘막 상의 상기 제 2 절연막을 제거하는 단계을 구비한다.
또한, 바람직하게는 상기 얼라인먼트를 포함한 반도체 제조를 위해 상기 개구는 필수적이다. 그리고, 상기 절연막은 실리콘 산화막일 수도 있다. 게다가, 바람직하게는 상기 절연막은 보론 또는 인을 포함한 실리케이트 글래스 (silicate glass) 이다. 또한, 바람직하게는, 화학 용액은 플루오르화 수소산을 포함한 에칭 용액이다.
본 발명의 DRAM 제조 방법에 따르면, 원통형 스택의 코어인 실리콘 산화막을 성장시키고, 그런 후 패터닝에 앞서, 상기 코어 산화막 및 상기 제 1 다결정 실리콘막을 상기 CMP 법을 사용하여 완전히 평탄화하여, 상기 코어 산화막을 제거하는 연속적인 공정을 수행할 때에 유해한 파티클들의 발생을 방지하여 제픔의 생산량을 증가시킬 수 있다.
본 발명의 바람직한 실시예는 첨부 도면들을 참고하여 설명될 것이다.
도 2a - 2h 는 본 발명의 실시예에 따른 DRAM 을 제조하는 방법을 도시한 단면도이다.
도 2a 에서 도시된 바와 같이, 먼저, P 형 실리콘 기판 (1) 에 통상의 DRAM 에 필요한 소자 분리 영역, MOS 트랜지스터의 형성, 셀 비트 배선 (도시되지 않았음) 등을 제공한 후에, 통상의 CVD 법에 의해 보론 인 글래스 (BPSG) 를 약 500 ㎚ 성장시킨다. 그 후, 900 ℃ 질소 분위기에서 10 분간 어닐링을 하여, BPSG 가 리플로우되게 하여 표면이 평탄한 언더스택 BPSG 막 (2) 을 얻는다. 이후, 감압 CVD 법으로 코어 산화막의 에칭 스토퍼가 된 언더스택 실리콘 질화막 (3) 을 약 20 ㎚ 성장시킨다.
도 2b 에서 도시된 바와 같이, 포토리소그래피 기술 및 건식 에칭 기술을 이용하여, DRAM 셀의 노드부에 셀 노드 콘택트 (4) 와 반도체 칩 주위의 소정의 장소 또는 스크라이브선 내에 계속적으로 수행되는 포인트 매칭 공정의 얼라인먼트 마크 등의 액세서리 마크 (5) (개구) 를 동시에 형성한다.
그런 후, 도 2C 에 도시된 바와 같이, 감압 CVD 법으로 다결정 실리콘막을 약 300 ㎚ 성장시켜서, 제 1 다결정 실리콘막 (6) 을 형성한다.
여기까지의 공정은 원통형 스택을 구비한 종래의 DRAM 의 제조 방법과 동일하다.
그리고, 원통형 스택의 코어인 실리콘 산화막 (7) 을 상압 CVD 법으로 약 1300 ㎚ 성장시킨다.
콘택트의 깊이가 종래의 콘택트 깊이와 동일한 약 700 ㎚ 이기 때문에, 얼라인먼트 마크 (5) 내의 코어 산화막 (7) 의 표면의 위치는 콘택트 비개구부의 제 1 다결정 실리콘막 (6) 의 표면의 위치보다 약 600 ㎚ 높다.
그런 후, 도면에 도시된 것처럼, 화학 기계 연마법 (Cemical Mechanica Polishing process) (이하 CMP 법이라 서술됨) 을 이용하여, 웨이퍼 전표면을 약 900 ㎚ 만큼 연마하여, 콘택트 비개구부 위의 약 400 ㎚ 의 위치에, 완전히 평탄한 CMP 연마면 (8) 을 갖는 코어 산화막이 형성된다.
그런 후, 도 2e 에서 도시된 바와 같이, 포토리소그래피 기술 및 건식 에칭 기술을 이용하여, 코어 산화막 (7) 및 제 1 다결정 실리콘막 (6) 을 패터닝한다.
또한, 도 2f 에서 도시된 바와 같이, 제 1 다결정 실리콘막 (6) 에서와 동일한 방법으로, 다결정 실리콘막을 약 300 ㎚ 성장시켜서, 제 2 다결정 실리콘막 (9) 을 형성시킨다.
도 2g 에서 도시된 바와 같이, 다음에는, 이방성 건식 에칭 기술에 의해 웨이퍼 전표면을 에칭할 때, 패턴된 코어 산화막 (7) 및 제 1 다결정 실리콘막 (6) 의 측벽에 원통 형태의 원통 측벽 다결정 실리콘 (10) 이 형성된다.
이 때, 코어 산화막 (7) 이 완전히 평탄화될 때, 종래의 막과 달리 코어 액세서리 마크 (5) 내에 다결정 실리콘이 남지 않게 된다.
그리고, 도 2h 에서 도시된 바와 같이, 플루오르화 수소산을 포함한 화학 용액에 의해 웨이퍼 전표면을 에칭할 때, 실리콘 질화막 및 실리콘 산화막의 에칭 선택성에 의해, 코어 산화막 (7) 만이 제거되어, 원통형의 내벽의 높이가 약 400 ㎚, 외벽의 높이가 약 700 ㎚ 의 원통형 하부 전극 (11) 이 형성된다.
이후에 연속되는 단계에 대해서는, 비록 설명이 생략되더라도, 확산로 (diffusion furnace) 의 계속적인 사용에 의하여, POC1 가스 분위기 (농도 약 1×1019㎝-3) 내에서 인을 도핑하고, 원통형 하부 전극 (11) 을 전도성 다결정 실리콘으로 만들고, 이어서 통상의 DRAM 제조 공정과 동일한 방법으로, 실리콘 질화막으로 된 용량 절연막 및 다결정 실리콘막으로 된 상부 전극을 형성하여 DRAM 셀의 용량부를 형성한다.
상술한 바와 같이, 본 실시예에서는, 코어 산화막 (7) 과 제 1 다결정 실리콘막 (6) 을 패터닝하기 전에, 원통형 스택의 코어인 실리콘 산화막을 상압 CVD 법에 의해 약 1300 ㎚ 성장시킨 후, CMP 법을 이용하여 완전히 평탄화시켜서, 얼라인먼트 마크 등의 큰 패턴 내에서도 단차가 없게 되고, 원통형 측벽부의 형성에서 다결정 실리콘을 제거할 수 있다. 결과적으로, 계속된 코어 산화막의 제거 단계에서, 유해 파티클들 (13) 의 발생을 방지하여 제품의 생산성을 증가시킬 수 있다.
Claims (5)
- 하부 전극이 원통형의 셀 커패시터를 갖는 다이내믹 램 제조 방법에 있어서,셀노드부의 콘택트홀 및 제 1 절연막 내에 상기 콘택트홀보다도 구경이 큰 개구를 동시에 형성하는 단계,제 1 다결정 실리콘막과 제 2 절연막을 순차적으로 연속하여 성장시키는 단계,상기 제 2 절연막을 CMP 법으로 연마하여, 상기 제 2 절연막 표면을 평탄화하는 단계,상기 콘택트홀 및 상기 개구의 부분들을 커버하는 방법으로 상기 제 1 다결정 실리콘막 및 상기 제 2 절연막을 패터닝하는 단계,제 2 다결정 실리콘막을 성장시키는 단계,이방성 에칭으로, 평탄부의 상기 제 2 다결정 실리콘막을 제거하는 단계, 및화학 용액으로 상기 제 1 다결정 실리콘막 상의 상기 제 2 절연막을 제거하여, 원통형태의 하부 전극을 형성하는 단계을 구비하는 것을 특징으로 하는 다이내믹 램 제조 방법.
- 제 1 항에 있어서, 상기 개구가 얼라인먼트를 포함한 반도체들의 제조에 필수적인 것을 특징으로 하는 다이내믹 램 제조 방법.
- 제 1 항에 있어서, 상기 제 2 절연막이 실리콘 산화막인 것을 특징으로 하는 다이내믹 램 제조 방법.
- 제 1 항에 있어서, 상기 제 2 절연막이 보론 또는 인을 포함하는 실리케이트 글래스인 것을 특징으로 하는 다이내믹 램 제조 방법.
- 제 1 항에 있어서, 상기 화학 용액은 플루오르화 수소산을 포함한 에칭 용액인 것을 특징으로 하는 다이내믹 램 제조 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP97-148106 | 1997-06-05 | ||
| JP9148106A JPH10335600A (ja) | 1997-06-05 | 1997-06-05 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990006670A KR19990006670A (ko) | 1999-01-25 |
| KR100265257B1 true KR100265257B1 (ko) | 2000-09-15 |
Family
ID=15445388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980020715A KR100265257B1 (ko) | 1997-06-05 | 1998-06-03 | 다이내믹 램의 제조 방법 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5888862A (ko) |
| JP (1) | JPH10335600A (ko) |
| KR (1) | KR100265257B1 (ko) |
| CN (1) | CN1107348C (ko) |
| TW (1) | TW385520B (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3214449B2 (ja) * | 1998-06-12 | 2001-10-02 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6394655A (ja) * | 1986-10-09 | 1988-04-25 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5352622A (en) * | 1992-04-08 | 1994-10-04 | National Semiconductor Corporation | Stacked capacitor with a thin film ceramic oxide layer |
| US5488011A (en) * | 1994-11-08 | 1996-01-30 | Micron Technology, Inc. | Method of forming contact areas between vertical conductors |
| JP2795252B2 (ja) * | 1996-02-29 | 1998-09-10 | 日本電気株式会社 | 半導体装置の製造方法 |
-
1997
- 1997-06-05 JP JP9148106A patent/JPH10335600A/ja active Pending
-
1998
- 1998-06-03 CN CN98102217A patent/CN1107348C/zh not_active Expired - Fee Related
- 1998-06-03 TW TW087108763A patent/TW385520B/zh not_active IP Right Cessation
- 1998-06-03 KR KR1019980020715A patent/KR100265257B1/ko not_active IP Right Cessation
- 1998-06-05 US US09/092,041 patent/US5888862A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| CN1107348C (zh) | 2003-04-30 |
| KR19990006670A (ko) | 1999-01-25 |
| TW385520B (en) | 2000-03-21 |
| CN1203447A (zh) | 1998-12-30 |
| US5888862A (en) | 1999-03-30 |
| JPH10335600A (ja) | 1998-12-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 19980603 |
|
| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 19980603 Comment text: Request for Examination of Application |
|
| PG1501 | Laying open of application | ||
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20000428 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20000613 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20000613 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| PR1001 | Payment of annual fee |
Payment date: 20030605 Start annual number: 4 End annual number: 4 |
|
| PR1001 | Payment of annual fee |
Payment date: 20040609 Start annual number: 5 End annual number: 5 |
|
| PR1001 | Payment of annual fee |
Payment date: 20050610 Start annual number: 6 End annual number: 6 |
|
| PR1001 | Payment of annual fee |
Payment date: 20060612 Start annual number: 7 End annual number: 7 |
|
| PR1001 | Payment of annual fee |
Payment date: 20070608 Start annual number: 8 End annual number: 8 |
|
| PR1001 | Payment of annual fee |
Payment date: 20080530 Start annual number: 9 End annual number: 9 |
|
| PR1001 | Payment of annual fee |
Payment date: 20090609 Start annual number: 10 End annual number: 10 |
|
| PR1001 | Payment of annual fee |
Payment date: 20100610 Start annual number: 11 End annual number: 11 |
|
| PR1001 | Payment of annual fee |
Payment date: 20110527 Start annual number: 12 End annual number: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20120521 Year of fee payment: 13 |
|
| PR1001 | Payment of annual fee |
Payment date: 20120521 Start annual number: 13 End annual number: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20130524 Year of fee payment: 14 |
|
| PR1001 | Payment of annual fee |
Payment date: 20130524 Start annual number: 14 End annual number: 14 |
|
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |
Termination category: Default of registration fee Termination date: 20150509 |