JPH10335600A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10335600A JPH10335600A JP9148106A JP14810697A JPH10335600A JP H10335600 A JPH10335600 A JP H10335600A JP 9148106 A JP9148106 A JP 9148106A JP 14810697 A JP14810697 A JP 14810697A JP H10335600 A JPH10335600 A JP H10335600A
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- JP
- Japan
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- film
- insulating film
- polysilicon
- oxide film
- manufacturing
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 コア酸化膜の除去のときに有害なパーティク
ルの発生を防止して、製品の歩留まりの向上を計る。 【解決手段】 減圧ＣＶＤ法によりポリシリコン膜を成
長させ、第１ポリシリコン膜６を形成した後、コア酸化
膜７と第１ポリシリコン膜６をパターンニングする前
に、円筒型スタックのコアとなるシリコン酸化膜を常圧
ＣＶＤ法により約１３００ｎｍ成長させ、次に、化学機
械研磨法、以下ＣＭＰ法という、を用いてウェハー全面
を約９００ｎｍ研磨して、第１ポリシリコン膜６、すな
わち、コンタクト非開口部の上部約４００ｎｍの位置に
完全に平坦なＣＭＰ研磨面８を持つコア酸化膜を形成す
る。
ルの発生を防止して、製品の歩留まりの向上を計る。 【解決手段】 減圧ＣＶＤ法によりポリシリコン膜を成
長させ、第１ポリシリコン膜６を形成した後、コア酸化
膜７と第１ポリシリコン膜６をパターンニングする前
に、円筒型スタックのコアとなるシリコン酸化膜を常圧
ＣＶＤ法により約１３００ｎｍ成長させ、次に、化学機
械研磨法、以下ＣＭＰ法という、を用いてウェハー全面
を約９００ｎｍ研磨して、第１ポリシリコン膜６、すな
わち、コンタクト非開口部の上部約４００ｎｍの位置に
完全に平坦なＣＭＰ研磨面８を持つコア酸化膜を形成す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特にスタック型キャパシタセルを有する半
導体装置の製造方法に関する。
方法に関し、特にスタック型キャパシタセルを有する半
導体装置の製造方法に関する。
【０００２】
【従来の技術】スタック構造のキャパシタセルを有する
ダイナミックＲＡＭ（ＤＲＡＭ）は、デバイスの集積化
に伴い、１セル当たりの容量値が減少するという問題が
ある。その対策として、スタック高さを増し、表面積を
得る方法が一般に採用されている。しかし、その結果、
メモリセル部と周辺部の段差が大きくなり、その上部に
形成される金属配線の加工、特にフォトリソグラフィ技
術が困難になるという不具合が生じる。
ダイナミックＲＡＭ（ＤＲＡＭ）は、デバイスの集積化
に伴い、１セル当たりの容量値が減少するという問題が
ある。その対策として、スタック高さを増し、表面積を
得る方法が一般に採用されている。しかし、その結果、
メモリセル部と周辺部の段差が大きくなり、その上部に
形成される金属配線の加工、特にフォトリソグラフィ技
術が困難になるという不具合が生じる。
【０００３】そこで、セルサイズの縮小と、スタック電
極高さを増すことなく、容量値を確保する技術がさまざ
まな技術が開発され、そのなかで、容量倍加率が大き
く、しかも信頼性も高い円筒型スタック構造が現在の主
流となっている。
極高さを増すことなく、容量値を確保する技術がさまざ
まな技術が開発され、そのなかで、容量倍加率が大き
く、しかも信頼性も高い円筒型スタック構造が現在の主
流となっている。
【０００４】図２は、円筒型スタック電極を有するＤＲ
ＡＭの従来の製造方法の１例を示す工程断面図である。
ＡＭの従来の製造方法の１例を示す工程断面図である。
【０００５】（ａ）先ず、Ｐ型シリコン基板１に、ＤＲ
ＡＭに必要な素子分離、ＭＯＳトランジスタの形成、セ
ルビット配線（不図示）等を行なったのち、通常のＣＶ
Ｄ技術によりボロンリンガラス（ＢＰＳＧ）を約５００
ｎｍ成長させる。その後、窒素雰囲気中で９００度、１
０分のアニールを施すと、ＢＰＳＧがリフローして表面
が平坦なスタック下のＢＰＳＧ膜２を得る。この後、減
圧ＣＶＤ法でコア酸化膜のエッチングストッパーとなる
スタック下シリコン窒化膜３を約２０ｎｍ成長させる。
ＡＭに必要な素子分離、ＭＯＳトランジスタの形成、セ
ルビット配線（不図示）等を行なったのち、通常のＣＶ
Ｄ技術によりボロンリンガラス（ＢＰＳＧ）を約５００
ｎｍ成長させる。その後、窒素雰囲気中で９００度、１
０分のアニールを施すと、ＢＰＳＧがリフローして表面
が平坦なスタック下のＢＰＳＧ膜２を得る。この後、減
圧ＣＶＤ法でコア酸化膜のエッチングストッパーとなる
スタック下シリコン窒化膜３を約２０ｎｍ成長させる。
【０００６】（ｂ）次に、フォトリソグラフィー技術と
ドライエッチング技術を用いてＤＲＡＭセルのノード部
にセルノードコンタクト４と、半導体チップ周囲の所定
の場所あるいはスクライブ線内に引き続き行なわれる目
合わせ工程等のマーク、以下アクセサリマーク５とい
う、とを同時に形成する。この時のアクセサリマークの
口径は５〜１０μｍであり、容量コンタクト孔４の口径
の約０．５μｍに比べて非常に大きい。ちなみに、コン
タクト孔の深さは共に約７００μｍである。
ドライエッチング技術を用いてＤＲＡＭセルのノード部
にセルノードコンタクト４と、半導体チップ周囲の所定
の場所あるいはスクライブ線内に引き続き行なわれる目
合わせ工程等のマーク、以下アクセサリマーク５とい
う、とを同時に形成する。この時のアクセサリマークの
口径は５〜１０μｍであり、容量コンタクト孔４の口径
の約０．５μｍに比べて非常に大きい。ちなみに、コン
タクト孔の深さは共に約７００μｍである。
【０００７】（ｃ）次に、減圧ＣＶＤ法によりポリシリ
コン膜を約３００ｎｍ成長させ、第１ポリシリコン膜６
を形成する。減圧ＣＶＤ法によるポリシリコン膜は、ス
テップカバレジが優れているので、口径の小さいセルノ
ードコンタクト４はポリシリコン膜により完全に埋め込
まれるが、口径の大きいアクセサリマーク５は埋め込ま
れない。
コン膜を約３００ｎｍ成長させ、第１ポリシリコン膜６
を形成する。減圧ＣＶＤ法によるポリシリコン膜は、ス
テップカバレジが優れているので、口径の小さいセルノ
ードコンタクト４はポリシリコン膜により完全に埋め込
まれるが、口径の大きいアクセサリマーク５は埋め込ま
れない。
【０００８】次に、円筒型スタックのコアとなるシリコ
ン酸化膜を常圧ＣＶＤ法により約４００ｎｍ成長させ、
コア酸化膜７を形成する。第１ポリシリコン膜６とコア
酸化膜の合計膜厚に比較してアラインメントマークは３
倍以上と十分に大きいので、この時点でもアクセサリマ
ーク５は埋め込まれない。
ン酸化膜を常圧ＣＶＤ法により約４００ｎｍ成長させ、
コア酸化膜７を形成する。第１ポリシリコン膜６とコア
酸化膜の合計膜厚に比較してアラインメントマークは３
倍以上と十分に大きいので、この時点でもアクセサリマ
ーク５は埋め込まれない。
【０００９】（ｄ）次に、フォトリソグラフィー技術と
ドライエッチング技術を用いてコア酸化膜７と第１ポリ
シリコン膜６をパターンニングする。
ドライエッチング技術を用いてコア酸化膜７と第１ポリ
シリコン膜６をパターンニングする。
【００１０】（ｅ）次に、第１ポリシリコン膜６と同様
な方法でポリシリコン膜を約３００ｎｍ成長させ、第２
ポリシリコン膜９を形成する。
な方法でポリシリコン膜を約３００ｎｍ成長させ、第２
ポリシリコン膜９を形成する。
【００１１】（ｆ）次に、異方性のドライエッチング技
術によりウェハー全面をエッチングすると、パターンニ
ングされたコア酸化膜並びに第１ポリシリコン膜の側壁
に円筒形状の円筒側壁ポリシリコン１０が形成される。
術によりウェハー全面をエッチングすると、パターンニ
ングされたコア酸化膜並びに第１ポリシリコン膜の側壁
に円筒形状の円筒側壁ポリシリコン１０が形成される。
【００１２】（ｇ）次に、フッ酸（ＨＦ）を含む薬液に
よりウェハー全面をエッチングすると、シリコン窒化膜
とシリコン酸化膜のエッチング選択性により、コア酸化
膜７のみが除去されて、円筒部内壁の高さが薬４００ｎ
ｍ、外壁の高さが薬７００ｎｍの円筒型下部電極１１が
形成される。
よりウェハー全面をエッチングすると、シリコン窒化膜
とシリコン酸化膜のエッチング選択性により、コア酸化
膜７のみが除去されて、円筒部内壁の高さが薬４００ｎ
ｍ、外壁の高さが薬７００ｎｍの円筒型下部電極１１が
形成される。
【００１３】
【発明の解決しようとする課題】しかし、上述の従来の
製造方法では、（ｆ）工程で異方性のドライエッチング
技術によりウェハー全面をエッチングしたとき、コンタ
クト径が大きいアクセサリマーク５の内壁に沿ってポリ
シリコン残り１２が形成され、次の（ｇ）工程で薬液に
よるエッチングの際にこのポリシリコン残り１２がリフ
トオフされてパーティクル１３となる。
製造方法では、（ｆ）工程で異方性のドライエッチング
技術によりウェハー全面をエッチングしたとき、コンタ
クト径が大きいアクセサリマーク５の内壁に沿ってポリ
シリコン残り１２が形成され、次の（ｇ）工程で薬液に
よるエッチングの際にこのポリシリコン残り１２がリフ
トオフされてパーティクル１３となる。
【００１４】ここで発生したパーティクル１３は、周囲
に飛び散り、半導体製造装置内のその製品自身及び他の
製品に不着し、製品の歩留まりを著しく（約２０％）低
下させてしまうという問題点があった。
に飛び散り、半導体製造装置内のその製品自身及び他の
製品に不着し、製品の歩留まりを著しく（約２０％）低
下させてしまうという問題点があった。
【００１５】本発明の目的は、上述の問題点を解決し、
有害なパーティクルの発生を防止して、製品の歩留まり
の向上を計ることができる半導体装置の製造方法を提供
することにある。
有害なパーティクルの発生を防止して、製品の歩留まり
の向上を計ることができる半導体装置の製造方法を提供
することにある。
【００１６】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、セルノード部のコンタクト孔とそのコンタク
ト口径よりも大きい口径の抜きパターンを同時に開口す
る工程と、引き続き第１のポリシリコン膜と絶縁膜を順
次成長する工程と、絶縁膜をＣＭＰ法により研磨し、前
記絶縁膜表面を平坦化する工程と、セルノードコンタク
ト孔と抜きパターンとを覆うように第１のポリシリコン
膜と絶縁膜をパターンニングする工程と、第２のポリシ
リコン膜を成長する工程と、異方性エッチングにより、
平坦部の第２ポリシリコンを除去する工程と、薬液によ
り第１ポリシリコン膜上の絶縁膜を除去する工程とを含
む。
造方法は、セルノード部のコンタクト孔とそのコンタク
ト口径よりも大きい口径の抜きパターンを同時に開口す
る工程と、引き続き第１のポリシリコン膜と絶縁膜を順
次成長する工程と、絶縁膜をＣＭＰ法により研磨し、前
記絶縁膜表面を平坦化する工程と、セルノードコンタク
ト孔と抜きパターンとを覆うように第１のポリシリコン
膜と絶縁膜をパターンニングする工程と、第２のポリシ
リコン膜を成長する工程と、異方性エッチングにより、
平坦部の第２ポリシリコンを除去する工程と、薬液によ
り第１ポリシリコン膜上の絶縁膜を除去する工程とを含
む。
【００１７】また、抜きパターンがアラインメントを含
む半導体製造上必須のパターンであることが望ましい。
む半導体製造上必須のパターンであることが望ましい。
【００１８】また、絶縁膜がシリコン酸化膜であっても
よい。
よい。
【００１９】また、絶縁膜がボロンまたはリンを含むシ
リケートガラスであることが望ましい。
リケートガラスであることが望ましい。
【００２０】また、薬液がフツ酸を含むエッチング液で
あるのが望ましい。
あるのが望ましい。
【００２１】
【実施の形態】次に、本発明の実施の形態について図面
を参照して説明する。
を参照して説明する。
【００２２】図１は、本発明の半導体製造方法の１実施
例のＤＲＡＭの製造方法を示す工程断面図である。
例のＤＲＡＭの製造方法を示す工程断面図である。
【００２３】図１において、 （ａ）先ず、Ｐ型シリコン基板１に、通常のＤＲＡＭに
必要な素子分離、ＭＯＳトランジスタの形成、セルビッ
ト配線（不図示）等を行なったのち、通常のＣＶＤ技術
によりボロンリンガラス（ＢＰＳＧ）を約５００ｎｍ成
長させる。その後、窒素雰囲気中で９００度、１０分の
アニールを施すと、ＢＰＳＧがリフローして表面が平坦
なスタック下のＢＰＳＧ膜２を得る。この後、減圧ＣＶ
Ｄ法でコア酸化膜のエッチングストッパーとなるスタッ
ク下シリコン窒化膜３を約２０ｎｍ成長させる。
必要な素子分離、ＭＯＳトランジスタの形成、セルビッ
ト配線（不図示）等を行なったのち、通常のＣＶＤ技術
によりボロンリンガラス（ＢＰＳＧ）を約５００ｎｍ成
長させる。その後、窒素雰囲気中で９００度、１０分の
アニールを施すと、ＢＰＳＧがリフローして表面が平坦
なスタック下のＢＰＳＧ膜２を得る。この後、減圧ＣＶ
Ｄ法でコア酸化膜のエッチングストッパーとなるスタッ
ク下シリコン窒化膜３を約２０ｎｍ成長させる。
【００２４】（ｂ）次に、フォトリソグラフィー技術と
ドライエッチング技術を用いてＤＲＡＭセルのノード部
にセルノードコンタクト４と、半導体チップ周囲の所定
の場所あるいはスクライブ線内に引き続き行なわれるア
ラインメントマーク等のアクセサリマーク５とを同時に
形成する。
ドライエッチング技術を用いてＤＲＡＭセルのノード部
にセルノードコンタクト４と、半導体チップ周囲の所定
の場所あるいはスクライブ線内に引き続き行なわれるア
ラインメントマーク等のアクセサリマーク５とを同時に
形成する。
【００２５】（ｃ）次に、減圧ＣＶＤ法によりポリシリ
コン膜を約３００ｎｍ成長させ、第１ポリシリコン膜６
を形成する。
コン膜を約３００ｎｍ成長させ、第１ポリシリコン膜６
を形成する。
【００２６】ここまでの工程は、従来の円筒型スタック
を有するＤＲＡＭの製造方法と同じである。
を有するＤＲＡＭの製造方法と同じである。
【００２７】次に、円筒型スタックのコアとなるシリコ
ン酸化膜を常圧ＣＶＤ法により約１３００ｎｍ成長させ
る。
ン酸化膜を常圧ＣＶＤ法により約１３００ｎｍ成長させ
る。
【００２８】コンタクトの深さが従来と同じ約７００ｎ
ｍなので、アラインメントマーク内のコア酸化膜７の表
面の位置は、コンタクト非開口部の第１ポリシリコン膜
６の表面の位置より約６００ｎｍ高い。
ｍなので、アラインメントマーク内のコア酸化膜７の表
面の位置は、コンタクト非開口部の第１ポリシリコン膜
６の表面の位置より約６００ｎｍ高い。
【００２９】（ｄ）次に、化学機械研磨法、以下ＣＭＰ
法という、を用いてウェハー全面を約９００ｎｍ研磨す
ると、第１ポリシリコン膜６、すなわち、コンタクト非
開口部の上部約４００ｎｍの位置に完全に平坦なＣＭＰ
研磨面８を持つコア酸化膜が形成される。
法という、を用いてウェハー全面を約９００ｎｍ研磨す
ると、第１ポリシリコン膜６、すなわち、コンタクト非
開口部の上部約４００ｎｍの位置に完全に平坦なＣＭＰ
研磨面８を持つコア酸化膜が形成される。
【００３０】（ｅ）次に、フォトリソグラフィー技術と
ドライエッチング技術を用いてコア酸化膜７と第１ポリ
シリコン膜６をパターンニングする。
ドライエッチング技術を用いてコア酸化膜７と第１ポリ
シリコン膜６をパターンニングする。
【００３１】（ｆ）次に、第１ポリシリコン膜６と同様
な方法でポリシリコン膜を約３００ｎｍ成長させ、第２
ポリシリコン膜９を形成する。
な方法でポリシリコン膜を約３００ｎｍ成長させ、第２
ポリシリコン膜９を形成する。
【００３２】（ｇ）次に、異方性のドライエッチング技
術によりウェハー全面をエッチングすると、パターンニ
ングされたコア酸化膜並びに第１ポリシリコン膜の側壁
に円筒形状の円筒側壁ポリシリコン１０が形成される。
術によりウェハー全面をエッチングすると、パターンニ
ングされたコア酸化膜並びに第１ポリシリコン膜の側壁
に円筒形状の円筒側壁ポリシリコン１０が形成される。
【００３３】このとき、コア酸化膜７は完全に平坦化さ
れているので、従来例のようにアクセサリマーク５内に
ポリシリコンが残ることはない。
れているので、従来例のようにアクセサリマーク５内に
ポリシリコンが残ることはない。
【００３４】（ｈ）次に、フッ酸（ＨＦ）を含む薬液に
よりウェハー全面をエッチングすると、シリコン窒化膜
とシリコン酸化膜のエッチング選択性により、コア酸化
膜７のみが除去されて、円筒部内壁の高さが薬４００ｎ
ｍ、外壁の高さが薬７００ｎｍの円筒型下部電極１１が
形成される。
よりウェハー全面をエッチングすると、シリコン窒化膜
とシリコン酸化膜のエッチング選択性により、コア酸化
膜７のみが除去されて、円筒部内壁の高さが薬４００ｎ
ｍ、外壁の高さが薬７００ｎｍの円筒型下部電極１１が
形成される。
【００３５】それ以降は、図示を省略するが、引き続い
て拡散炉を用いてＰＯＣ１ガス雰囲気（濃度約１Ｅ１９
ｃｍ−3 ）中でリンドープを行い、円筒型下部電極１１
を導電性ポリシリコンにした後、通常のＤＲＡＭ製造工
程と同様な方法でシリコン窒化膜からなる容量絶縁膜、
並びにポリシリコン膜からなる上部電極を形成してＤＲ
ＡＭセルの容量部を作成する。
て拡散炉を用いてＰＯＣ１ガス雰囲気（濃度約１Ｅ１９
ｃｍ−3 ）中でリンドープを行い、円筒型下部電極１１
を導電性ポリシリコンにした後、通常のＤＲＡＭ製造工
程と同様な方法でシリコン窒化膜からなる容量絶縁膜、
並びにポリシリコン膜からなる上部電極を形成してＤＲ
ＡＭセルの容量部を作成する。
【００３６】上述のように、本実施例では、コア酸化膜
７と第１ポリシリコン膜６をパターンニングする前に、
円筒型スタックのコアとなるシリコン酸化膜を常圧ＣＶ
Ｄ法により約１３００ｎｍ成長させた後、ＣＭＰ法を用
いて完全に平坦化しているので、アラインメントマーク
等の大きなパターン内にも段差がなくなり、円筒型側壁
部の形成に際してポリシリコンを除去することができ
る。従って、引き続いて行なわれるコア酸化膜の除去の
ときに有害なパーティクル１３の発生を防止して製品の
歩留まりの向上を計ることができる。
７と第１ポリシリコン膜６をパターンニングする前に、
円筒型スタックのコアとなるシリコン酸化膜を常圧ＣＶ
Ｄ法により約１３００ｎｍ成長させた後、ＣＭＰ法を用
いて完全に平坦化しているので、アラインメントマーク
等の大きなパターン内にも段差がなくなり、円筒型側壁
部の形成に際してポリシリコンを除去することができ
る。従って、引き続いて行なわれるコア酸化膜の除去の
ときに有害なパーティクル１３の発生を防止して製品の
歩留まりの向上を計ることができる。
【００３７】
【発明の効果】本発明の半導体装置の製造方法は、円筒
型スタックのコアとなるシリコン酸化膜を成長させた
後、パターンニングする前に、コア酸化膜と第１ポリシ
リコン膜をＣＭＰ法を用いて完全に平坦化することによ
り、引き続いて行なわれるコア酸化膜の除去のときに有
害なパーティクルの発生を防止して、製品の歩留まりの
向上を計ることができる効果がある。
型スタックのコアとなるシリコン酸化膜を成長させた
後、パターンニングする前に、コア酸化膜と第１ポリシ
リコン膜をＣＭＰ法を用いて完全に平坦化することによ
り、引き続いて行なわれるコア酸化膜の除去のときに有
害なパーティクルの発生を防止して、製品の歩留まりの
向上を計ることができる効果がある。
【図１】本発明の半導体製造方法の１実施例のＤＲＡＭ
の製造方法を示す工程断面図である。
の製造方法を示す工程断面図である。
【図２】従来の製造方法の１例の円筒型スタック電極を
有するＤＲＡＭの製造方法を示す工程断面図である。
有するＤＲＡＭの製造方法を示す工程断面図である。
１ Ｐ型シリコン基板 ２ スタック下ＢＰＳＧ膜 ３ スタック下シリコン窒化膜 ４ セルノードコンタクト孔 ５ アクセサリマーク ６ 第１ポリシリコン膜 ７ コア酸化膜 ８ ＣＭＰ研磨面 ９ 第２ポリシリコン膜 １０ 円筒側壁ポリシリコン １１ 円筒下部電極 １２ ポリシリコン残り １３ パーティクル
Claims (5)
- 【請求項１】 下部電極が円筒型のセルキャパシタを有
するダイナミックＲＡＭにおいて、 セルノード部のコンタクト孔と前記コンタクトよりも口
径の大きい抜きパターンとを同時に開口する工程と、 引き続き第１のポリシリコン膜と絶縁膜を順次成長させ
る工程と、 前記絶縁膜をＣＭＰ法により研磨し、前記絶縁膜表面を
平坦化する工程と、 セルノードコンタクト孔と前記抜きパターンとを覆うよ
うに前記第１のポリシリコン膜と前記絶縁膜をパターン
ニングする工程と、 第２のポリシリコン膜を成長させる工程と、 異方性エッチングにより、平坦部の第２ポリシリコンを
除去する工程と、 薬液により前記第１ポリシリコン膜上の絶縁膜を除去す
る工程とを有する半導体装置の製造方法。 - 【請求項２】 前記抜きパターンがアラインメントを含
む半導体製造上必須のパターンである請求項１に記載の
半導体装置の製造方法。 - 【請求項３】 前記絶縁膜がシリコン酸化膜である請求
項１または２に記載の半導体装置の製造方法。 - 【請求項４】 絶縁膜がボロンまたはリンを含むシリケ
ートガラスである請求項１、２、または３のいずれか１
項に記載の半導体装置の製造方法。 - 【請求項５】 前記薬液がフツ酸を含むエッチング液で
ある請求項１乃至４のいずれか１項に記載の半導体装置
の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9148106A JPH10335600A (ja) | 1997-06-05 | 1997-06-05 | 半導体装置の製造方法 |
| CN98102217A CN1107348C (zh) | 1997-06-05 | 1998-06-03 | 生产动态随机存取存储器的方法 |
| KR1019980020715A KR100265257B1 (ko) | 1997-06-05 | 1998-06-03 | 다이내믹 램의 제조 방법 |
| TW087108763A TW385520B (en) | 1997-06-05 | 1998-06-03 | Method of manufacturing dynamic RAM access memory |
| US09/092,041 US5888862A (en) | 1997-06-05 | 1998-06-05 | Method for producing dynamic RAM |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9148106A JPH10335600A (ja) | 1997-06-05 | 1997-06-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10335600A true JPH10335600A (ja) | 1998-12-18 |
Family
ID=15445388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9148106A Pending JPH10335600A (ja) | 1997-06-05 | 1997-06-05 | 半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5888862A (ja) |
| JP (1) | JPH10335600A (ja) |
| KR (1) | KR100265257B1 (ja) |
| CN (1) | CN1107348C (ja) |
| TW (1) | TW385520B (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3214449B2 (ja) * | 1998-06-12 | 2001-10-02 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6394655A (ja) * | 1986-10-09 | 1988-04-25 | Fujitsu Ltd | 半導体装置の製造方法 |
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