JPH1117149A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH1117149A JPH1117149A JP10073672A JP7367298A JPH1117149A JP H1117149 A JPH1117149 A JP H1117149A JP 10073672 A JP10073672 A JP 10073672A JP 7367298 A JP7367298 A JP 7367298A JP H1117149 A JPH1117149 A JP H1117149A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/485—Bit line contacts
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B—ELECTRONIC MEMORY DEVICES
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】スタック型キャパシタを有する半導体装置の製
造方法に関し、キャパシタの蓄積容量を低減せずに半導
体チップ内での段差を小さくすること。 【解決手段】ＭＯＳトランジスタを第一の絶縁層１０で
覆った後に、第一の絶縁層１０の一部をエッチングして
ＭＯＳトランジスタの一方の不純物拡散層７ｂとその周
辺の上に開口部１１を形成し、開口部１１内にシリンダ
型の蓄積電極１２を形成した後に、第一の絶縁層１０の
少なくとも上部を除去し、その後に、シリンダ型の蓄積
電極１２の内外表面を覆う誘電体層１３と対向電極１４
を形成し、さらに、対向電極１４を覆う第二の絶縁層１
６を形成し、第二の絶縁層１６の一部をエッチングして
形成されるビット線コンタクトホール１７の形成位置を
蓄積電極１２の側方の対向電極１４によって規制して自
己整合的に決定している。
造方法に関し、キャパシタの蓄積容量を低減せずに半導
体チップ内での段差を小さくすること。 【解決手段】ＭＯＳトランジスタを第一の絶縁層１０で
覆った後に、第一の絶縁層１０の一部をエッチングして
ＭＯＳトランジスタの一方の不純物拡散層７ｂとその周
辺の上に開口部１１を形成し、開口部１１内にシリンダ
型の蓄積電極１２を形成した後に、第一の絶縁層１０の
少なくとも上部を除去し、その後に、シリンダ型の蓄積
電極１２の内外表面を覆う誘電体層１３と対向電極１４
を形成し、さらに、対向電極１４を覆う第二の絶縁層１
６を形成し、第二の絶縁層１６の一部をエッチングして
形成されるビット線コンタクトホール１７の形成位置を
蓄積電極１２の側方の対向電極１４によって規制して自
己整合的に決定している。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、より詳しくは、スタック型キャパシ
タを有する半導体装置及びその製造方法に関する。
の製造方法に関し、より詳しくは、スタック型キャパシ
タを有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】ＤＲＡＭ（dynamic random access memo
ry) セルなどに適用されるキャパシタの蓄積電極はプレ
ーナ型、スタック型、トレンチ型の３つに大別される。
それらのうち２次元形状をもつプレーナ型の電荷蓄積電
極は、その表面積が小さくて十分な電荷が蓄積されない
ため淘汰されていて、現在では３次元構造のスタック又
はトレンチ型が主流である。
ry) セルなどに適用されるキャパシタの蓄積電極はプレ
ーナ型、スタック型、トレンチ型の３つに大別される。
それらのうち２次元形状をもつプレーナ型の電荷蓄積電
極は、その表面積が小さくて十分な電荷が蓄積されない
ため淘汰されていて、現在では３次元構造のスタック又
はトレンチ型が主流である。
【０００３】トレンチ型の蓄積電極ではシリコン基板の
加工を必要となるが、基板を加工することは基板にダメ
ージを与えたり、基板を汚染する原因となり、これらを
克服することは難しく、しかも、その工数が長いという
問題がある。これに対して、スタック型の蓄積電極で
は、シリコン基板の加工は不要なのでトレンチ型の欠点
は解消される。
加工を必要となるが、基板を加工することは基板にダメ
ージを与えたり、基板を汚染する原因となり、これらを
克服することは難しく、しかも、その工数が長いという
問題がある。これに対して、スタック型の蓄積電極で
は、シリコン基板の加工は不要なのでトレンチ型の欠点
は解消される。
【０００４】そのスタック型の蓄積電極として例えばシ
リンダ形状のものがあり、この蓄積電極は、一般に図１
２(a),(b) 及び図１３(a),(b) に示すような工程に沿っ
て形成される。次に、その工程を簡単に説明する。ま
ず、図１２(a) に示す状態になるまでの工程について説
明する。シリコン基板101 には、素子分離用のフィール
ド酸化膜102 に囲まれたＭＯＳトランジスタ103 が形成
されている。ＭＯＳトランジスタ103 は、シリコン基板
101 上にゲート絶縁膜104 を介して形成されたゲート電
極105 と、ゲート電極105 の両側のシリコン基板101 に
形成された不純物拡散層106 とを有している。ゲート電
極105 の上面及び側面はゲート被覆絶縁膜107 によって
覆われ、また、不純物拡散層106 は、ゲート被覆絶縁膜
107 及びフィールド酸化膜102 の間で露出した状態にな
っている。
リンダ形状のものがあり、この蓄積電極は、一般に図１
２(a),(b) 及び図１３(a),(b) に示すような工程に沿っ
て形成される。次に、その工程を簡単に説明する。ま
ず、図１２(a) に示す状態になるまでの工程について説
明する。シリコン基板101 には、素子分離用のフィール
ド酸化膜102 に囲まれたＭＯＳトランジスタ103 が形成
されている。ＭＯＳトランジスタ103 は、シリコン基板
101 上にゲート絶縁膜104 を介して形成されたゲート電
極105 と、ゲート電極105 の両側のシリコン基板101 に
形成された不純物拡散層106 とを有している。ゲート電
極105 の上面及び側面はゲート被覆絶縁膜107 によって
覆われ、また、不純物拡散層106 は、ゲート被覆絶縁膜
107 及びフィールド酸化膜102 の間で露出した状態にな
っている。
【０００５】なお、ゲート電極105 は、フィールド酸化
膜102 の上に延在してＤＲＡＭのワード線となる。この
ような状態で、シリコン酸化膜108 とシリコン窒化膜10
9 をＣＶＤ法により成長し、これらの膜によってＭＯＳ
トランジスタ103 、フィールド酸化膜102を覆い、さら
に、全体にＰＳＧ膜110 を成長した後に、ＰＳＧ膜110
を加熱して平坦化する。
膜102 の上に延在してＤＲＡＭのワード線となる。この
ような状態で、シリコン酸化膜108 とシリコン窒化膜10
9 をＣＶＤ法により成長し、これらの膜によってＭＯＳ
トランジスタ103 、フィールド酸化膜102を覆い、さら
に、全体にＰＳＧ膜110 を成長した後に、ＰＳＧ膜110
を加熱して平坦化する。
【０００６】その後に、フォトリソグラフィーによって
ＰＳＧ膜110 に開口部111 を形成する。その開口部111
は、ＭＯＳトランジスタ103 の一方の不純物拡散層106
を含むキャパシタ形成領域の位置に形成される。この場
合、シリコン窒化膜109 はエッチングストッパとして機
能する。次に、図１２(b) に示すように、開口部111 を
通してシリコン窒化膜109 をリン酸によって除去し、さ
らに開口部111 を通してシリコン酸化膜108 を希釈フッ
酸によって除去すると、その開口部111 から不純物拡散
層106 が露出する。
ＰＳＧ膜110 に開口部111 を形成する。その開口部111
は、ＭＯＳトランジスタ103 の一方の不純物拡散層106
を含むキャパシタ形成領域の位置に形成される。この場
合、シリコン窒化膜109 はエッチングストッパとして機
能する。次に、図１２(b) に示すように、開口部111 を
通してシリコン窒化膜109 をリン酸によって除去し、さ
らに開口部111 を通してシリコン酸化膜108 を希釈フッ
酸によって除去すると、その開口部111 から不純物拡散
層106 が露出する。
【０００７】次に、図１３(a) に示すように、ＣＶＤ法
によって、開口部111 の下の不純物拡散層106 とゲート
被覆絶縁膜107 と開口部111 内壁に沿って不純物を含む
多結晶シリコン膜112 を成長する。これに続いて、ＰＳ
Ｇ膜110 の上に成長した多結晶シリコン膜112 を研磨に
よって除去する。その後に、図１３(b) に示すように、
開口部111 内の多結晶シリコン膜112 を内側から覆うよ
うに窒化シリコンなどの誘電体層113 を成長し、さら
に、開口部111 内を埋め込むように誘電体層113 の上に
導電膜114 を形成する。
によって、開口部111 の下の不純物拡散層106 とゲート
被覆絶縁膜107 と開口部111 内壁に沿って不純物を含む
多結晶シリコン膜112 を成長する。これに続いて、ＰＳ
Ｇ膜110 の上に成長した多結晶シリコン膜112 を研磨に
よって除去する。その後に、図１３(b) に示すように、
開口部111 内の多結晶シリコン膜112 を内側から覆うよ
うに窒化シリコンなどの誘電体層113 を成長し、さら
に、開口部111 内を埋め込むように誘電体層113 の上に
導電膜114 を形成する。
【０００８】さらに、誘電体層112 及び導電膜113 をフ
ォトリソグラフィーによってパターニングして開口部11
1 内及びその周辺に残す。これにより、多結晶シリコン
膜112 はキャパシタの蓄積電極となり、誘電体層113 は
キャパシタの誘電体となり、導電膜114 はキャパシタの
対向電極となる。キャパシタが完成する。これに続い
て、図１３(b) の破線で示すように、ＰＳＧ膜にビット
線用のコンタクトホール114 を形成する。
ォトリソグラフィーによってパターニングして開口部11
1 内及びその周辺に残す。これにより、多結晶シリコン
膜112 はキャパシタの蓄積電極となり、誘電体層113 は
キャパシタの誘電体となり、導電膜114 はキャパシタの
対向電極となる。キャパシタが完成する。これに続い
て、図１３(b) の破線で示すように、ＰＳＧ膜にビット
線用のコンタクトホール114 を形成する。
【０００９】ところで、ＤＲＡＭでは、集積度が高くな
るにつれて平面的な寸法は縮小するが、ＤＲＡＭ動作に
必要な蓄積電荷の量は面積縮小分ほど減少しないため、
所定の大きさの蓄積電荷量を確保するためには空間的に
余裕のある高さ方向にキャパシタの寸法を伸ばすことに
なる。
るにつれて平面的な寸法は縮小するが、ＤＲＡＭ動作に
必要な蓄積電荷の量は面積縮小分ほど減少しないため、
所定の大きさの蓄積電荷量を確保するためには空間的に
余裕のある高さ方向にキャパシタの寸法を伸ばすことに
なる。
【００１０】
【発明が解決しようとする課題】しかしながら、そのよ
うなキャパシタを有するＤＲＡＭでは、メモリの背は高
くなる一方で周辺回路は依然として背が低い状態となる
ので、チップ内で大きな段差を生じる。そのような段差
は、フォトリソグラフィー工程の露光の際に焦点深度余
裕を減少させる原因となるので、製造マージンが小さく
なる。また、仮に段差を軽減できたとしても、周辺回路
においてはＰＳＧ膜110 の高さ分だけ、メタル配線とシ
リコン基板のコンタクトホールのアスペクト比が高くな
って、不純物拡散層と配線（不図示）を電気的に良好に
コンタクトさせるのが困難になる。
うなキャパシタを有するＤＲＡＭでは、メモリの背は高
くなる一方で周辺回路は依然として背が低い状態となる
ので、チップ内で大きな段差を生じる。そのような段差
は、フォトリソグラフィー工程の露光の際に焦点深度余
裕を減少させる原因となるので、製造マージンが小さく
なる。また、仮に段差を軽減できたとしても、周辺回路
においてはＰＳＧ膜110 の高さ分だけ、メタル配線とシ
リコン基板のコンタクトホールのアスペクト比が高くな
って、不純物拡散層と配線（不図示）を電気的に良好に
コンタクトさせるのが困難になる。
【００１１】また、図１２(b) に示すようにＰＳＧ膜11
0 に開口部111 を形成する際に、シリコン窒化膜109 は
エッチングストップ層としての機能を有するが、シリコ
ン窒化膜109 のエッチングに使用されるリン酸液又はフ
ッ素系のガスによれば、シリコン窒化膜を109 を等方的
にエッチングする傾向にある。したがって、微細なＭＯ
Ｓトランジスタの上のＰＳＧ膜110 に開口部111 及びコ
ンタクトホール114 を形成すると、ゲート電極105 上の
シリコン窒化膜109 がサイドエッチングにより除去され
てビット線用のコンタクトホール114 とキャパシタ収納
用の開口部111 とが繋がって、キャパシタの蓄積電極11
2 とコンタクトホール114 内のビット線（不図示）が短
絡するおそれがある。
0 に開口部111 を形成する際に、シリコン窒化膜109 は
エッチングストップ層としての機能を有するが、シリコ
ン窒化膜109 のエッチングに使用されるリン酸液又はフ
ッ素系のガスによれば、シリコン窒化膜を109 を等方的
にエッチングする傾向にある。したがって、微細なＭＯ
Ｓトランジスタの上のＰＳＧ膜110 に開口部111 及びコ
ンタクトホール114 を形成すると、ゲート電極105 上の
シリコン窒化膜109 がサイドエッチングにより除去され
てビット線用のコンタクトホール114 とキャパシタ収納
用の開口部111 とが繋がって、キャパシタの蓄積電極11
2 とコンタクトホール114 内のビット線（不図示）が短
絡するおそれがある。
【００１２】また、図１２、図１３に記載された工程に
おいて、エチングストッパとなるシリコン窒化膜109 は
ゲート電極105 とゲート被覆絶縁膜109 の外面に沿った
形状に形成されるために、シリコン窒化膜109 をエッチ
ングする際にリアクティブ・イオン・エッチング（ＲＩ
Ｅ）法を用いると、シリコン窒化膜109 がゲート被覆絶
縁膜107 の側壁に若干残って開口部を狭くしたり、或い
は、２つのゲート電極の間の凹部に残って開口部111 を
正常に形成できなくなってしまう。
おいて、エチングストッパとなるシリコン窒化膜109 は
ゲート電極105 とゲート被覆絶縁膜109 の外面に沿った
形状に形成されるために、シリコン窒化膜109 をエッチ
ングする際にリアクティブ・イオン・エッチング（ＲＩ
Ｅ）法を用いると、シリコン窒化膜109 がゲート被覆絶
縁膜107 の側壁に若干残って開口部を狭くしたり、或い
は、２つのゲート電極の間の凹部に残って開口部111 を
正常に形成できなくなってしまう。
【００１３】なお、開口部111 を形成した後に、その直
径が広がることを防止することは素子の微細化のために
好ましい。本発明の目的とするところは、キャパシタの
蓄積容量を低減せずに半導体チップ内での段差を小さく
することができ、しかも、開口部の形成を正常に行うこ
とができる半導体装置及びその製造方法を提供すること
にある。
径が広がることを防止することは素子の微細化のために
好ましい。本発明の目的とするところは、キャパシタの
蓄積容量を低減せずに半導体チップ内での段差を小さく
することができ、しかも、開口部の形成を正常に行うこ
とができる半導体装置及びその製造方法を提供すること
にある。
【００１４】
（１）上記した課題は、図１〜図３に例示するように、
半導体層１の上にゲート絶縁層３を形成し、該ゲート絶
縁層３の上に、絶縁性キャップ層５に覆われたゲート電
極４ｇを形成し、該ゲート電極４ｇの両側に第一及び第
二の不純物拡散層７ａ，７ｂを形成する工程と、該ゲー
ト電極４ｇの両側面に絶縁性サイドウォール６を形成す
ることによってトランジスタを複数個形成する工程と、
前記絶縁性キャップ層５と前記絶縁性サイドウォール６
と前記第一及び第二の不純物拡散層７ａ，７ｂの上に絶
縁性エッチングストップ層８、９を形成する工程と、前
記エッチングストップ層８、９の上に第一の絶縁層１０
を形成する工程と、前記第一の絶縁層１０の一部をエッ
チングして、前記第二の不純物拡散層７ｂの上方とその
周辺に開口部１１を形成する工程と、前記開口部１１の
下の前記エッチングストップ層８，９を除去して前記第
一の不純物拡散層７ｂの上の開口部１１を下に延長する
工程と、前記開口部１１の内壁から前記第一の不純物拡
散層７ｂの上までに沿ってシリンダ型の導電層よりなる
キャパシタの蓄積電極１２を形成する工程と、前記第一
の絶縁層１０及び前記エッチングストップ層８，９のう
ち少なくとも前記第一の絶縁層１０の上面から途中まで
をエッチングして除去する工程と、前記蓄積電極１２の
露出面と前記トランジスタを誘電体層１３によって覆う
工程と、前記誘電体層１３の上に対向電極層１４を形成
する工程と、前記対向電極層１４の上に第二の絶縁層１
６を形成する工程と、前記第二の不純物拡散層７ａとそ
の周辺の上方にある第二の絶縁層１６を選択的にエッチ
ングしてビット線用コンタクトホール１７を形成する工
程と、前記ビット線用コンタクトホール１７の下方にあ
る前記対向電極層１４の上面から前記第二の不純物拡散
層７ａの表面までをエッチングして前記ビット線用コン
タクトホール１７を前記第二の不純物拡散層７ａまで伸
ばす工程と、前記ビット線コンタクトホール１７の内周
面から露出した前記対向電極層１４を第三の絶縁層１８
によって覆う工程と、前記ビット線用コンタクトホール
１７を通して前記第二の不純物拡散層７ａにビット線Ｂ
Ｌを接続する工程とを有することを特徴とする半導体装
置の製造方法によって解決する。
半導体層１の上にゲート絶縁層３を形成し、該ゲート絶
縁層３の上に、絶縁性キャップ層５に覆われたゲート電
極４ｇを形成し、該ゲート電極４ｇの両側に第一及び第
二の不純物拡散層７ａ，７ｂを形成する工程と、該ゲー
ト電極４ｇの両側面に絶縁性サイドウォール６を形成す
ることによってトランジスタを複数個形成する工程と、
前記絶縁性キャップ層５と前記絶縁性サイドウォール６
と前記第一及び第二の不純物拡散層７ａ，７ｂの上に絶
縁性エッチングストップ層８、９を形成する工程と、前
記エッチングストップ層８、９の上に第一の絶縁層１０
を形成する工程と、前記第一の絶縁層１０の一部をエッ
チングして、前記第二の不純物拡散層７ｂの上方とその
周辺に開口部１１を形成する工程と、前記開口部１１の
下の前記エッチングストップ層８，９を除去して前記第
一の不純物拡散層７ｂの上の開口部１１を下に延長する
工程と、前記開口部１１の内壁から前記第一の不純物拡
散層７ｂの上までに沿ってシリンダ型の導電層よりなる
キャパシタの蓄積電極１２を形成する工程と、前記第一
の絶縁層１０及び前記エッチングストップ層８，９のう
ち少なくとも前記第一の絶縁層１０の上面から途中まで
をエッチングして除去する工程と、前記蓄積電極１２の
露出面と前記トランジスタを誘電体層１３によって覆う
工程と、前記誘電体層１３の上に対向電極層１４を形成
する工程と、前記対向電極層１４の上に第二の絶縁層１
６を形成する工程と、前記第二の不純物拡散層７ａとそ
の周辺の上方にある第二の絶縁層１６を選択的にエッチ
ングしてビット線用コンタクトホール１７を形成する工
程と、前記ビット線用コンタクトホール１７の下方にあ
る前記対向電極層１４の上面から前記第二の不純物拡散
層７ａの表面までをエッチングして前記ビット線用コン
タクトホール１７を前記第二の不純物拡散層７ａまで伸
ばす工程と、前記ビット線コンタクトホール１７の内周
面から露出した前記対向電極層１４を第三の絶縁層１８
によって覆う工程と、前記ビット線用コンタクトホール
１７を通して前記第二の不純物拡散層７ａにビット線Ｂ
Ｌを接続する工程とを有することを特徴とする半導体装
置の製造方法によって解決する。
【００１５】上記半導体装置の製造方法において、前記
ビット線コンタクトホール１８は、２つの前記ＭＯＳト
ランジスタに接続される２つの前記蓄積電極１２の間に
形成され、その側部を前記蓄積電極を誘電体層１３を介
して覆う前記対向電極層１４によって規制されることを
特徴とする。上記半導体装置の製造方法において、前記
第三の絶縁膜１８は、前記ビット線用コンタクトホール
１７の内部と前記第二の絶縁層１６の上に形成され、前
記第三の絶縁層１８を前記ビット線用コンタクトホール
１７の高さ方向にエッチングすることによって前記ビッ
ト線用コンタクトホール１７の内周面にのみ残したもの
であることを特徴とする。この場合、前記第三の絶縁層
１８は、窒化シリコン層又は酸化シリコン層であること
を特徴とする。
ビット線コンタクトホール１８は、２つの前記ＭＯＳト
ランジスタに接続される２つの前記蓄積電極１２の間に
形成され、その側部を前記蓄積電極を誘電体層１３を介
して覆う前記対向電極層１４によって規制されることを
特徴とする。上記半導体装置の製造方法において、前記
第三の絶縁膜１８は、前記ビット線用コンタクトホール
１７の内部と前記第二の絶縁層１６の上に形成され、前
記第三の絶縁層１８を前記ビット線用コンタクトホール
１７の高さ方向にエッチングすることによって前記ビッ
ト線用コンタクトホール１７の内周面にのみ残したもの
であることを特徴とする。この場合、前記第三の絶縁層
１８は、窒化シリコン層又は酸化シリコン層であること
を特徴とする。
【００１６】上記半導体装置の製造方法において、前記
第二の絶縁層１６の前記ビット線コンタクトホール１７
は、前記蓄積電極１２の側方の前記対向電極層１４を露
出して形成される場合に、前記対向電極層１４のエッチ
ングの前に、前記ビット線コンタクトホール１７内周に
第四の絶縁層１９を形成したのち、該絶縁膜をビット線
コンタクトホール１７の高さ方向にエッチングすること
によって前記ビット線コンタクトホール１７の内周面上
のみに残し、前記ビット線コンタクトホール１７から露
出した前記対向電極層１４を該第五の絶縁層２０によっ
て覆う工程を有することを特徴とする。この場合、前記
第四、五の絶縁層１９、２０は、窒化シリコン層又は酸
化シリコン層であることを特徴とする。
第二の絶縁層１６の前記ビット線コンタクトホール１７
は、前記蓄積電極１２の側方の前記対向電極層１４を露
出して形成される場合に、前記対向電極層１４のエッチ
ングの前に、前記ビット線コンタクトホール１７内周に
第四の絶縁層１９を形成したのち、該絶縁膜をビット線
コンタクトホール１７の高さ方向にエッチングすること
によって前記ビット線コンタクトホール１７の内周面上
のみに残し、前記ビット線コンタクトホール１７から露
出した前記対向電極層１４を該第五の絶縁層２０によっ
て覆う工程を有することを特徴とする。この場合、前記
第四、五の絶縁層１９、２０は、窒化シリコン層又は酸
化シリコン層であることを特徴とする。
【００１７】上記した課題は、図３(c) に例示するよう
に、半導体層１上にゲート絶縁層３を介して形成され且
つゲート被覆層５，６に覆われたゲート電極４ｇと、該
ゲート電極４ｇの両側方の該半導体層１に形成された第
一及び第二の不純物拡散層７，７ｂとを有するトランジ
スタと、前記第一の不純物拡散層７ｂに電気的に接続し
て前記半導体層１の上方に形成されたキャパシタのシリ
ンダ状の蓄積電極１２と、前記蓄積電極１２上の内周面
及び外周面と前記トランジスタを覆う前記キャパシタの
誘電体膜１３と、前記誘電体膜１３の表面を覆う前記キ
ャパシタの対向電極１４と、前記対向電極１４を覆う層
間絶縁層１６とを有することを特徴とする半導体装置に
よって解決する。
に、半導体層１上にゲート絶縁層３を介して形成され且
つゲート被覆層５，６に覆われたゲート電極４ｇと、該
ゲート電極４ｇの両側方の該半導体層１に形成された第
一及び第二の不純物拡散層７，７ｂとを有するトランジ
スタと、前記第一の不純物拡散層７ｂに電気的に接続し
て前記半導体層１の上方に形成されたキャパシタのシリ
ンダ状の蓄積電極１２と、前記蓄積電極１２上の内周面
及び外周面と前記トランジスタを覆う前記キャパシタの
誘電体膜１３と、前記誘電体膜１３の表面を覆う前記キ
ャパシタの対向電極１４と、前記対向電極１４を覆う層
間絶縁層１６とを有することを特徴とする半導体装置に
よって解決する。
【００１８】その半導体装置において、前記層間絶縁層
１６と前記対向電極１４には、前記第二の不純物拡散層
７ａに達するコンタクトホール１７が形成され、前記コ
ンタクトホール１７内には、前記層間絶縁層１６の上の
配線と前記第二の不純物拡散層７ｂを電気的に接続する
導電層ＢＬが形成されていることを特徴とする。 （２）上記課題は、図７〜図９に例示するように、半導
体基板３１上に第一の絶縁膜３３を成長する工程と、前
記第一の絶縁膜３３上に間隔を置いて複数の電極３４
ｇ，ＷＬを並列に形成する工程と、複数の前記電極３４
ｇ，ＷＬの上面と側面を第二の絶縁膜３５，３６によっ
て覆う工程と、複数の前記電極３４ｇ，ＷＬの両側方の
前記半導体基板３１に不純物を導入して不純物拡散層３
７ａ〜３７ｃを形成する工程と、複数の前記電極３４
ｇ，ＷＬの間に存在する前記不純物拡散層３７ａ〜３７
ｃの上に選択的に導電膜３８をエピタキシャル成長する
工程と、前記導電膜３８と前記第二の絶縁膜３５，３６
の上に、第三の絶縁膜３９を形成する工程と、前記第三
の絶縁膜３９の上に層間絶縁膜４０を形成する工程と、
前記層間絶縁膜４０の上であって前記導電膜３８の上方
位置に窓４１ａを有するマスク４１を形成する工程と、
前記第三の絶縁膜３８をエッチングストップ層として機
能させ、前記窓４１ａを通し前記層間絶縁膜４０をエッ
チングして前記層間絶縁膜４０に開口部４２を形成する
工程と、前記開口部４２の下の前記第三の絶縁膜３９を
エッチングして除去し、前記導電膜を前記開口部４２か
ら露出される工程とを有することを特徴とする半導体装
置の製造方法により解決する。
１６と前記対向電極１４には、前記第二の不純物拡散層
７ａに達するコンタクトホール１７が形成され、前記コ
ンタクトホール１７内には、前記層間絶縁層１６の上の
配線と前記第二の不純物拡散層７ｂを電気的に接続する
導電層ＢＬが形成されていることを特徴とする。 （２）上記課題は、図７〜図９に例示するように、半導
体基板３１上に第一の絶縁膜３３を成長する工程と、前
記第一の絶縁膜３３上に間隔を置いて複数の電極３４
ｇ，ＷＬを並列に形成する工程と、複数の前記電極３４
ｇ，ＷＬの上面と側面を第二の絶縁膜３５，３６によっ
て覆う工程と、複数の前記電極３４ｇ，ＷＬの両側方の
前記半導体基板３１に不純物を導入して不純物拡散層３
７ａ〜３７ｃを形成する工程と、複数の前記電極３４
ｇ，ＷＬの間に存在する前記不純物拡散層３７ａ〜３７
ｃの上に選択的に導電膜３８をエピタキシャル成長する
工程と、前記導電膜３８と前記第二の絶縁膜３５，３６
の上に、第三の絶縁膜３９を形成する工程と、前記第三
の絶縁膜３９の上に層間絶縁膜４０を形成する工程と、
前記層間絶縁膜４０の上であって前記導電膜３８の上方
位置に窓４１ａを有するマスク４１を形成する工程と、
前記第三の絶縁膜３８をエッチングストップ層として機
能させ、前記窓４１ａを通し前記層間絶縁膜４０をエッ
チングして前記層間絶縁膜４０に開口部４２を形成する
工程と、前記開口部４２の下の前記第三の絶縁膜３９を
エッチングして除去し、前記導電膜を前記開口部４２か
ら露出される工程とを有することを特徴とする半導体装
置の製造方法により解決する。
【００１９】そのような半導体装置の製造方法におい
て、前記開口部４２の中にキャパシタ用の蓄積電極４３
を形成して該蓄積電極４３を前記導電膜３８に接続する
工程と、前記蓄積電極４３の上に前記キャパシタ用の誘
電体膜４４を成長する工程と、前記誘電体膜４４の上に
対向電極４５を形成する工程とをさらに有することを特
徴とする。
て、前記開口部４２の中にキャパシタ用の蓄積電極４３
を形成して該蓄積電極４３を前記導電膜３８に接続する
工程と、前記蓄積電極４３の上に前記キャパシタ用の誘
電体膜４４を成長する工程と、前記誘電体膜４４の上に
対向電極４５を形成する工程とをさらに有することを特
徴とする。
【００２０】その半導体装置の製造方法において、前記
導電膜は、ドープトシリコンであることを特徴とする。
その半導体装置の製造方法において、前記第二の絶縁膜
３５，３６はシリコン酸化膜であり、前記第三の絶縁膜
３９はシリコン窒化膜であり、前記層間絶縁膜４０はＢ
ＰＳＧ、ＰＳＧ又はＢＳＧであることを特徴とする。 （３）上記した課題は、半導体基板の上に酸化シリコン
よりなる第一のエッチングストップ層と、窒化シリコン
よりなる第二のエチングストップ層と、層間絶縁膜を形
成する工程と、前記層間絶縁膜の上にレジストよりなる
マスクを形成する工程と、前記半導体基板を減圧雰囲気
中に入れ、該減圧雰囲気を大気に戻すことなく該減圧雰
囲気中において、前記マスクに覆われない領域の前記層
間絶縁膜をエッチングして開口部を形成し、前記マスク
を除去し、前記第二のエッチングストップ層と前記第一
のエッチングストップ層をエッチングする工程と、前記
半導体基板を大気に戻す工程とを有することを特徴とす
る半導体装置の製造方法により解決する。
導電膜は、ドープトシリコンであることを特徴とする。
その半導体装置の製造方法において、前記第二の絶縁膜
３５，３６はシリコン酸化膜であり、前記第三の絶縁膜
３９はシリコン窒化膜であり、前記層間絶縁膜４０はＢ
ＰＳＧ、ＰＳＧ又はＢＳＧであることを特徴とする。 （３）上記した課題は、半導体基板の上に酸化シリコン
よりなる第一のエッチングストップ層と、窒化シリコン
よりなる第二のエチングストップ層と、層間絶縁膜を形
成する工程と、前記層間絶縁膜の上にレジストよりなる
マスクを形成する工程と、前記半導体基板を減圧雰囲気
中に入れ、該減圧雰囲気を大気に戻すことなく該減圧雰
囲気中において、前記マスクに覆われない領域の前記層
間絶縁膜をエッチングして開口部を形成し、前記マスク
を除去し、前記第二のエッチングストップ層と前記第一
のエッチングストップ層をエッチングする工程と、前記
半導体基板を大気に戻す工程とを有することを特徴とす
る半導体装置の製造方法により解決する。
【００２１】この場合、前記層間絶縁膜に前記開口部を
形成した後に、前記マスクを酸素プラズマ雰囲気で除去
すると同時に前記第二のエッチングストップ層の表面を
清浄化してもよい。また、前記層間絶縁膜に前記開口部
を形成した後に、少なくとも酸素プラズマを含む領域で
前記第二のエッチングストップ層の表面を清浄化しても
よい。
形成した後に、前記マスクを酸素プラズマ雰囲気で除去
すると同時に前記第二のエッチングストップ層の表面を
清浄化してもよい。また、前記層間絶縁膜に前記開口部
を形成した後に、少なくとも酸素プラズマを含む領域で
前記第二のエッチングストップ層の表面を清浄化しても
よい。
【００２２】次に、本発明の作用について説明する。本
発明によれば、ＭＯＳトランジスタを第一の絶縁層で覆
った後に、第一の絶縁層の一部をエッチングしてＭＯＳ
トランジスタの一方の不純物拡散層とその周辺の上に開
口部を形成し、開口部内にシリンダ型の蓄積電極を形成
した後に、第一の絶縁層の少なくとも上部を除去し、そ
の後に、シリンダ型の蓄積電極の内外表面を覆う誘電体
層と対向電極を形成するようにしている。
発明によれば、ＭＯＳトランジスタを第一の絶縁層で覆
った後に、第一の絶縁層の一部をエッチングしてＭＯＳ
トランジスタの一方の不純物拡散層とその周辺の上に開
口部を形成し、開口部内にシリンダ型の蓄積電極を形成
した後に、第一の絶縁層の少なくとも上部を除去し、そ
の後に、シリンダ型の蓄積電極の内外表面を覆う誘電体
層と対向電極を形成するようにしている。
【００２３】従って、シリンダ型の蓄積電極の内面と外
面の両面をキャパシタとして用いることができ、従来の
シリンダ型の蓄積電極に比べて蓄積電荷容量が同じにし
て高さを半分にすることができる。これにより、ＤＲＡ
Ｍセル領域の高さを抑えてＤＲＡＭセル領域と周辺回路
領域の段差を小さくすることができ、層間絶縁層形成後
のフォトリソグラフィーの製造マージンが減少し、層間
絶縁層に形成されるコンタクトホール内に形成される配
線と半導体基板とのコンタクトが容易になる。
面の両面をキャパシタとして用いることができ、従来の
シリンダ型の蓄積電極に比べて蓄積電荷容量が同じにし
て高さを半分にすることができる。これにより、ＤＲＡ
Ｍセル領域の高さを抑えてＤＲＡＭセル領域と周辺回路
領域の段差を小さくすることができ、層間絶縁層形成後
のフォトリソグラフィーの製造マージンが減少し、層間
絶縁層に形成されるコンタクトホール内に形成される配
線と半導体基板とのコンタクトが容易になる。
【００２４】また、本発明では、ゲート電極を覆う絶縁
層によってキャパシタの蓄積電極の形成位置を規制して
自己整合的に形成し、さらに、ビット線コンタクトホー
ルの形成位置を蓄積電極の側方の対向電極によって規制
して自己整合的に形成しているので、ビット線コンタク
トホールの位置は、蓄積電極の外側の対向電極によって
規制され、自己整合的に形成されることになる。このた
め、ビット線コンタクトホールの位置合わせマージンが
大きくなるので、蓄積電極の平面的な面積を大きくする
ことができるようになり、蓄積電極の高さをさらに低く
抑えることができることになる。
層によってキャパシタの蓄積電極の形成位置を規制して
自己整合的に形成し、さらに、ビット線コンタクトホー
ルの形成位置を蓄積電極の側方の対向電極によって規制
して自己整合的に形成しているので、ビット線コンタク
トホールの位置は、蓄積電極の外側の対向電極によって
規制され、自己整合的に形成されることになる。このた
め、ビット線コンタクトホールの位置合わせマージンが
大きくなるので、蓄積電極の平面的な面積を大きくする
ことができるようになり、蓄積電極の高さをさらに低く
抑えることができることになる。
【００２５】また、ビット線コンタクトホールの位置合
わせマージンが大きくなると、蓄積電極の集積度を高く
することができるので、より微細な半導体記憶装置に対
応することができる。一方、別の発明によれば、複数の
電極（ゲート電極）の間にある不純物拡散層の上にドー
プトシリコンのような導電膜を形成し、その上にエッチ
ングストップ層となる絶縁膜を形成し、その絶縁膜の上
に層間絶縁膜を形成し、その後に不純物拡散層の上に開
口部を形成するようにしている。
わせマージンが大きくなると、蓄積電極の集積度を高く
することができるので、より微細な半導体記憶装置に対
応することができる。一方、別の発明によれば、複数の
電極（ゲート電極）の間にある不純物拡散層の上にドー
プトシリコンのような導電膜を形成し、その上にエッチ
ングストップ層となる絶縁膜を形成し、その絶縁膜の上
に層間絶縁膜を形成し、その後に不純物拡散層の上に開
口部を形成するようにしている。
【００２６】そのような方法によれば、ゲート電極の相
互間に凹部が存在しないので、開口部を形成する工程に
おいて、層間絶縁膜の下のエッチングストップ用絶縁膜
の上に層間絶縁膜のエッチング残が生じることはなくな
る。しかも、エッチングストップ用の絶縁膜をホールを
通してエッチングする際に、その絶縁膜はゲート電極の
側部にサイドウォールとして残ることはなくなり、正常
な開口部を形成することができる。これにより、開口部
内に形成されるキャパシタの蓄積電極と半導体基板内の
不純物拡散層は導電膜を介して良好に接続されることに
なる。
互間に凹部が存在しないので、開口部を形成する工程に
おいて、層間絶縁膜の下のエッチングストップ用絶縁膜
の上に層間絶縁膜のエッチング残が生じることはなくな
る。しかも、エッチングストップ用の絶縁膜をホールを
通してエッチングする際に、その絶縁膜はゲート電極の
側部にサイドウォールとして残ることはなくなり、正常
な開口部を形成することができる。これにより、開口部
内に形成されるキャパシタの蓄積電極と半導体基板内の
不純物拡散層は導電膜を介して良好に接続されることに
なる。
【００２７】さらに別な発明によれば、層間絶縁膜の下
に窒化シリコンよりなる第二のエッチングストップ層と
酸化シリコンよりなる第一のエッチングストップ層が存
在した状態で、層間絶縁膜に開口部を形成する際には、
層間絶縁膜のエッチングと第一及び第二のエッチングス
トップ層のエッチングを大気に曝さずに行うようにして
いる。これによれば、層間絶縁膜をエッチングした後に
第二のエッチングストップ層の上に残る反応生成物が大
気からの水分を吸収することがなくなり、開口部を広げ
るような処理を行わずに反応生成物の除去が容易にな
る。
に窒化シリコンよりなる第二のエッチングストップ層と
酸化シリコンよりなる第一のエッチングストップ層が存
在した状態で、層間絶縁膜に開口部を形成する際には、
層間絶縁膜のエッチングと第一及び第二のエッチングス
トップ層のエッチングを大気に曝さずに行うようにして
いる。これによれば、層間絶縁膜をエッチングした後に
第二のエッチングストップ層の上に残る反応生成物が大
気からの水分を吸収することがなくなり、開口部を広げ
るような処理を行わずに反応生成物の除去が容易にな
る。
【００２８】
【発明の実施の形態】そこで、以下に本発明の実施形態
を図面に基づいて説明する。 （第１の実施の形態）図１〜図３は、本発明の第１の実
施の形態に係るＤＲＡＭセルの製造工程を示す断面図で
ある。以下に、図面に沿って説明する。
を図面に基づいて説明する。 （第１の実施の形態）図１〜図３は、本発明の第１の実
施の形態に係るＤＲＡＭセルの製造工程を示す断面図で
ある。以下に、図面に沿って説明する。
【００２９】まず、図１(a) に示すような状態になるま
での工程を説明する。一導電型（ｎ型又はｐ型）のシリ
コン基板（半導体基板）１の上に、ＬＯＣＯＳ法によっ
て素子形成領域を囲む素子分離酸化層２を形成する。続
いて、膜厚１０nmのSiO2よりなるゲート酸化層３、膜厚
２００nmの第一の多結晶シリコン層４、膜厚１１０nmの
SiO2よりなるキャップ層５を順にシリコン基板１の上に
成長する。
での工程を説明する。一導電型（ｎ型又はｐ型）のシリ
コン基板（半導体基板）１の上に、ＬＯＣＯＳ法によっ
て素子形成領域を囲む素子分離酸化層２を形成する。続
いて、膜厚１０nmのSiO2よりなるゲート酸化層３、膜厚
２００nmの第一の多結晶シリコン層４、膜厚１１０nmの
SiO2よりなるキャップ層５を順にシリコン基板１の上に
成長する。
【００３０】それらのキャップ層５、第一の多結晶シリ
コン層４、ゲート酸化層３は、レジストマスクＲを使用
するフォトリソグラフィーによって、複数本のストライ
プにパターニングされる。第一の多結晶シリコン層４の
ストライプは、ＤＲＡＭのワード線ＷＬとして使用され
る。なお、第一の多結晶シリコン層４には、成膜時又は
パターニング後に不純物が導入される。
コン層４、ゲート酸化層３は、レジストマスクＲを使用
するフォトリソグラフィーによって、複数本のストライ
プにパターニングされる。第一の多結晶シリコン層４の
ストライプは、ＤＲＡＭのワード線ＷＬとして使用され
る。なお、第一の多結晶シリコン層４には、成膜時又は
パターニング後に不純物が導入される。
【００３１】それらのワード線ＷＬは、ゲート絶縁層３
又は素子分離酸化層２の上を通り、そのうち素子形成領
域を通る部分はＭＯＳトランジスタのゲート電極４ｇと
して機能する。また、素子形成領域では、２つのゲート
電極４ｇが間隔をおいて配置されている。次に、ワード
線ＷＬ及び素子分離酸化層２をマスクに使用してシリコ
ン基板１の表層に反対導電型（ｐ型又はｎ型）の不純物
を導入して浅い低濃度の不純物拡散層を形成する。
又は素子分離酸化層２の上を通り、そのうち素子形成領
域を通る部分はＭＯＳトランジスタのゲート電極４ｇと
して機能する。また、素子形成領域では、２つのゲート
電極４ｇが間隔をおいて配置されている。次に、ワード
線ＷＬ及び素子分離酸化層２をマスクに使用してシリコ
ン基板１の表層に反対導電型（ｐ型又はｎ型）の不純物
を導入して浅い低濃度の不純物拡散層を形成する。
【００３２】続いて、全体にSiO2又はSi3N4 よりなる第
一の絶縁層を１００nmの厚さに成長した後に、ＲＩＥに
よって第一の絶縁層を垂直方向にエッチングして、ワー
ド線ＷＬの側面にサイドウォール６として残す。その後
に、サイドウォール６、キャップ層５などをマスクに使
用して、素子形成領域内のゲート電極４ｇの両側に不純
物を導入し、活性化して深い高濃度の不純物拡散層を形
成する。このような深い不純物拡散層と上記した浅い不
純物拡散層によってＭＯＳトランジスタのソース、ドレ
インとなるＬＤＤ構造の不純物拡散層７ａ，７ｂ，７ｃ
が構成される。
一の絶縁層を１００nmの厚さに成長した後に、ＲＩＥに
よって第一の絶縁層を垂直方向にエッチングして、ワー
ド線ＷＬの側面にサイドウォール６として残す。その後
に、サイドウォール６、キャップ層５などをマスクに使
用して、素子形成領域内のゲート電極４ｇの両側に不純
物を導入し、活性化して深い高濃度の不純物拡散層を形
成する。このような深い不純物拡散層と上記した浅い不
純物拡散層によってＭＯＳトランジスタのソース、ドレ
インとなるＬＤＤ構造の不純物拡散層７ａ，７ｂ，７ｃ
が構成される。
【００３３】図１(a) では、素子形成領域に２つのゲー
ト電極４ｇが配置されその両側に不純物拡散層７ａ，７
ｂ，７ｃが形成され、これらによって２つのＭＯＳトラ
ンジスタが構成されている。２つのゲート電極４ｇの間
の不純物拡散層７ａは２つのＭＯＳトランジスタのソー
ス又はドレインで共用されており、後の工程ではその不
純物拡散層７ａにビット線ＢＬが接続されることにな
る。なお、以下に、２つのゲート電極４ｇの間の不純物
拡散層を第一の不純物拡散層７ａ、残りの一方の不純物
拡散層を第二の不純物拡散層７ｂ、他方の不純物拡散層
を第三の不純物拡散層７ｃとする。
ト電極４ｇが配置されその両側に不純物拡散層７ａ，７
ｂ，７ｃが形成され、これらによって２つのＭＯＳトラ
ンジスタが構成されている。２つのゲート電極４ｇの間
の不純物拡散層７ａは２つのＭＯＳトランジスタのソー
ス又はドレインで共用されており、後の工程ではその不
純物拡散層７ａにビット線ＢＬが接続されることにな
る。なお、以下に、２つのゲート電極４ｇの間の不純物
拡散層を第一の不純物拡散層７ａ、残りの一方の不純物
拡散層を第二の不純物拡散層７ｂ、他方の不純物拡散層
を第三の不純物拡散層７ｃとする。
【００３４】次に、ＬＤＤ構造の不純物拡散層７ａ〜７
ｃ、サイドウォール６、キャップ層５などを覆うSiO2よ
りなる第一のエッチングストップ層８と窒化シリコンよ
りなる第二のエッチングストップ層９をＣＶＤによりそ
れぞれ２０nm、７０nmの厚さに順に形成する。さらに、
第二のエッチングストップ層９の上に、ＰＳＧ層１０を
１０００nmの厚さに成長した後に、ＰＳＧ層１０を加熱
熔融して平坦化する。その後に、フォトリソグラフィー
によりＰＳＧ層１０を部分的にエッチングして、キャパ
シタを接続しようとする第二及び第三の不純物拡散層７
ａ，７ｂの上方にそれぞれ開口部１１を形成する。ＰＳ
Ｇ層１０のエッチングは、反応性イオンエッチング（Ｒ
ＩＥ）によって行い、エッチングガスとしてC4F8, Ar,
COを用いる。
ｃ、サイドウォール６、キャップ層５などを覆うSiO2よ
りなる第一のエッチングストップ層８と窒化シリコンよ
りなる第二のエッチングストップ層９をＣＶＤによりそ
れぞれ２０nm、７０nmの厚さに順に形成する。さらに、
第二のエッチングストップ層９の上に、ＰＳＧ層１０を
１０００nmの厚さに成長した後に、ＰＳＧ層１０を加熱
熔融して平坦化する。その後に、フォトリソグラフィー
によりＰＳＧ層１０を部分的にエッチングして、キャパ
シタを接続しようとする第二及び第三の不純物拡散層７
ａ，７ｂの上方にそれぞれ開口部１１を形成する。ＰＳ
Ｇ層１０のエッチングは、反応性イオンエッチング（Ｒ
ＩＥ）によって行い、エッチングガスとしてC4F8, Ar,
COを用いる。
【００３５】次に、図１(b) に示すように、開口部１１
の下の第二のエッチングストップ層９を熱リン酸によっ
て除去する。この場合、SiO2よりなる第一のエッチング
ストップ層８は熱リン酸またはSF6 とHBr の混合ガスか
らなるRIE によってほとんどエッチングされずに残存す
る。この後に、開口部１１を通してフッ酸を供給して、
第二及び第三の不純物拡散層７ｂ、７ｃの表面の第一の
エッチングストップ層８を除去する。
の下の第二のエッチングストップ層９を熱リン酸によっ
て除去する。この場合、SiO2よりなる第一のエッチング
ストップ層８は熱リン酸またはSF6 とHBr の混合ガスか
らなるRIE によってほとんどエッチングされずに残存す
る。この後に、開口部１１を通してフッ酸を供給して、
第二及び第三の不純物拡散層７ｂ、７ｃの表面の第一の
エッチングストップ層８を除去する。
【００３６】さらに、レジストマスクＲを除去した後
に、図１(c) に示すように、ＣＶＤ法によって、開口部
１１の下の第二及び第三の不純物拡散層７ｂ、７ｃの表
面とキャップ層５の表面と開口部１１の内面に沿って不
純物を含む第二の多結晶シリコン層１２を成長する。こ
れに続いて、ＰＳＧ層１２の上に成長した第二の多結晶
シリコン膜１２を研磨によって除去する。これにより、
第二の多結晶シリコン層１２は、開口部１１の中でシリ
ンダ型に残ることになり、これをキャパシタの蓄積電極
（１２）として使用する。
に、図１(c) に示すように、ＣＶＤ法によって、開口部
１１の下の第二及び第三の不純物拡散層７ｂ、７ｃの表
面とキャップ層５の表面と開口部１１の内面に沿って不
純物を含む第二の多結晶シリコン層１２を成長する。こ
れに続いて、ＰＳＧ層１２の上に成長した第二の多結晶
シリコン膜１２を研磨によって除去する。これにより、
第二の多結晶シリコン層１２は、開口部１１の中でシリ
ンダ型に残ることになり、これをキャパシタの蓄積電極
（１２）として使用する。
【００３７】さらに、フッ酸によってＰＳＧ層１０を選
択的に除去すると、図２(a) に示すように、シリコン基
板１の上にはシリンダ型の蓄積電極１２の全体が突出し
た状態となる。続いて、熱リン酸を用いて第二のエッチ
ングストップ層９を選択的に除去する。次に、図２(b)
に示すように、ＣＶＤ法により全体に窒化シリコンより
なる誘電体層１３を５nmの厚さに成長し、これによりシ
リンダ型の蓄積電極１２の内面及び外周面を誘電体層１
３で覆うようにする。続いて、不純物を含む第三の多結
晶シリコン層１４を誘電体層１３表面上に１００nmの厚
さに成長する。この第三の多結晶シリコン層１４は、蓄
積電極１２の上に誘電体膜１３を介して成長されている
ので、キャパシタの対向電極（セルプレート）（１４）
として機能する。
択的に除去すると、図２(a) に示すように、シリコン基
板１の上にはシリンダ型の蓄積電極１２の全体が突出し
た状態となる。続いて、熱リン酸を用いて第二のエッチ
ングストップ層９を選択的に除去する。次に、図２(b)
に示すように、ＣＶＤ法により全体に窒化シリコンより
なる誘電体層１３を５nmの厚さに成長し、これによりシ
リンダ型の蓄積電極１２の内面及び外周面を誘電体層１
３で覆うようにする。続いて、不純物を含む第三の多結
晶シリコン層１４を誘電体層１３表面上に１００nmの厚
さに成長する。この第三の多結晶シリコン層１４は、蓄
積電極１２の上に誘電体膜１３を介して成長されている
ので、キャパシタの対向電極（セルプレート）（１４）
として機能する。
【００３８】さらに、第三の多結晶シリコン層１４の上
に、ＰＳＧよりなる層間絶縁膜１６を形成した後に、層
間絶縁膜１６を加熱熔融して、その上面を平坦化する。
次に、図２(c) に示すように、ＲＩＥを用いたフォトリ
ソグラフィーによって層間絶縁膜１６の一部を垂直方向
にエッチングして、第一の不純物拡散層７ａの上方にビ
ット線用のコンタクトホール１７を形成する。ＰＳＧよ
りなる層間絶縁膜１６は、エッチングガスの選択によっ
て、第三の多結晶シリコン層１４に対するエッチングレ
ートを大きくできるので、第三の多結晶シリコン層１４
はエッチングストップ層として機能させることができ
る。
に、ＰＳＧよりなる層間絶縁膜１６を形成した後に、層
間絶縁膜１６を加熱熔融して、その上面を平坦化する。
次に、図２(c) に示すように、ＲＩＥを用いたフォトリ
ソグラフィーによって層間絶縁膜１６の一部を垂直方向
にエッチングして、第一の不純物拡散層７ａの上方にビ
ット線用のコンタクトホール１７を形成する。ＰＳＧよ
りなる層間絶縁膜１６は、エッチングガスの選択によっ
て、第三の多結晶シリコン層１４に対するエッチングレ
ートを大きくできるので、第三の多結晶シリコン層１４
はエッチングストップ層として機能させることができ
る。
【００３９】続いて、図３(a) に示すように、コンタク
トホール１７の下方の第三の多結晶シリコン層１４をＲ
ＩＥなどによってエッチングし、さらに、第一の不純物
拡散層７ａ上の第一のエッチングストップ層８を希釈フ
ッ酸によって除去して、コンタクトホール１７を下方に
伸ばし、これにより、第一の不純物拡散層７ａを露出さ
せる。
トホール１７の下方の第三の多結晶シリコン層１４をＲ
ＩＥなどによってエッチングし、さらに、第一の不純物
拡散層７ａ上の第一のエッチングストップ層８を希釈フ
ッ酸によって除去して、コンタクトホール１７を下方に
伸ばし、これにより、第一の不純物拡散層７ａを露出さ
せる。
【００４０】その後に、ＣＶＤ法によって層間絶縁膜１
６上とコンタクトホール１７内にSiO2又はSi3N4 よりな
る絶縁膜を成長し、これをＲＩＥによって垂直方向にエ
ッチングし、これにより図３(b) に示すように、コンタ
クトホール１７の内側壁にのみ絶縁膜１８を残す。この
結果、コンタクトホール１７内の側面に露出していた第
三の多結晶シリコン層１４は、絶縁膜１８によって覆わ
れることになる。
６上とコンタクトホール１７内にSiO2又はSi3N4 よりな
る絶縁膜を成長し、これをＲＩＥによって垂直方向にエ
ッチングし、これにより図３(b) に示すように、コンタ
クトホール１７の内側壁にのみ絶縁膜１８を残す。この
結果、コンタクトホール１７内の側面に露出していた第
三の多結晶シリコン層１４は、絶縁膜１８によって覆わ
れることになる。
【００４１】この後に、図３(c) に示すように、コンタ
クトホール１７内と層間絶縁膜１６の上にタングステ
ン、アルミニウムなどの導電層をスパッタ、ＣＶＤなど
によって成長し、続いて導電層をパターニングしてビッ
ト線ＢＬを形成する。以上示したようなＤＲＡＭセルの
形成方法によれば、シリンダ型の蓄積電極１２の内面及
び外面に沿って対向電極１４が形成されるので、図１３
(b) に示すような従来構造のキャパシタに比べてキャパ
シタの蓄積電極１２と対向電極１４の間の対向面積を増
やすことができるので、キャパシタの高さを従来よりも
低くすることが可能になり、その分だけＤＲＡＭセル領
域と周辺回路領域との段差を小さくすることができる。
この結果、ＤＲＡＭセル形成後のフォトリソグラフィー
工程の露光の際に、フォーカス深度余裕を大きくして製
造マージンを大きくすることができる。しかも、キャパ
シタを低くすることによって、キャパシタを覆う層間絶
縁膜１６も低くすることができるので、その層間絶縁膜
１６に形成されるコンタクトホールのアスペクト比を低
くして、不純物拡散層と配線（ビット線も含む）を電気
的に良好にコンタクトさせるのが容易になる。
クトホール１７内と層間絶縁膜１６の上にタングステ
ン、アルミニウムなどの導電層をスパッタ、ＣＶＤなど
によって成長し、続いて導電層をパターニングしてビッ
ト線ＢＬを形成する。以上示したようなＤＲＡＭセルの
形成方法によれば、シリンダ型の蓄積電極１２の内面及
び外面に沿って対向電極１４が形成されるので、図１３
(b) に示すような従来構造のキャパシタに比べてキャパ
シタの蓄積電極１２と対向電極１４の間の対向面積を増
やすことができるので、キャパシタの高さを従来よりも
低くすることが可能になり、その分だけＤＲＡＭセル領
域と周辺回路領域との段差を小さくすることができる。
この結果、ＤＲＡＭセル形成後のフォトリソグラフィー
工程の露光の際に、フォーカス深度余裕を大きくして製
造マージンを大きくすることができる。しかも、キャパ
シタを低くすることによって、キャパシタを覆う層間絶
縁膜１６も低くすることができるので、その層間絶縁膜
１６に形成されるコンタクトホールのアスペクト比を低
くして、不純物拡散層と配線（ビット線も含む）を電気
的に良好にコンタクトさせるのが容易になる。
【００４２】また、上述した工程によれば、ビット線用
のコンタクトホール１７を形成する場合に、対向電極１
４を構成する第三の多結晶シリコン層１４が層間絶縁膜
１６のエッチングストップ層として機能する。この場
合、多結晶シリコンとＰＳＧ、又は多結晶シリコンとSi
O2のエッチング選択比を大きくできる。このため、第三
の多結晶シリコン層１４をエッチングする際に、ゲート
電極４ｇを覆うSiO2キャップ層５の膜厚が減ってゲート
電極４ｇが露出することは防止される。
のコンタクトホール１７を形成する場合に、対向電極１
４を構成する第三の多結晶シリコン層１４が層間絶縁膜
１６のエッチングストップ層として機能する。この場
合、多結晶シリコンとＰＳＧ、又は多結晶シリコンとSi
O2のエッチング選択比を大きくできる。このため、第三
の多結晶シリコン層１４をエッチングする際に、ゲート
電極４ｇを覆うSiO2キャップ層５の膜厚が減ってゲート
電極４ｇが露出することは防止される。
【００４３】ところで、ビット線用のコンタクトホール
１７を層間絶縁膜１６に形成する際に、対向電極１４と
なる第三の多結晶シリコン層１４がエッチングストップ
として機能し、しかもゲート電極４ｇを覆うSiO2キャッ
プ層５に対する第三の多結晶シリコン層１４のエッチン
グ選択比を大きくすることができることから、コンタク
トホール１７の位置合わせ余裕が大きくなる。
１７を層間絶縁膜１６に形成する際に、対向電極１４と
なる第三の多結晶シリコン層１４がエッチングストップ
として機能し、しかもゲート電極４ｇを覆うSiO2キャッ
プ層５に対する第三の多結晶シリコン層１４のエッチン
グ選択比を大きくすることができることから、コンタク
トホール１７の位置合わせ余裕が大きくなる。
【００４４】即ち、コンタクトホール１７が対向電極１
４を露出するような位置に形成されても、コンタクトホ
ール１７は第三の多結晶シリコン層１４によってエッチ
ングが止まるので、それよりも深くなることはなく、ゲ
ート電極４ｇ上のキャップ層５が薄くなることはない。
この場合、蓄積電極１２の側方で対向電極となる第三の
多結晶シリコン層１４が露出するので、コンタクトホー
ル１７から第一の不純物拡散層７ａを露出するために次
のような工程を採用する。
４を露出するような位置に形成されても、コンタクトホ
ール１７は第三の多結晶シリコン層１４によってエッチ
ングが止まるので、それよりも深くなることはなく、ゲ
ート電極４ｇ上のキャップ層５が薄くなることはない。
この場合、蓄積電極１２の側方で対向電極となる第三の
多結晶シリコン層１４が露出するので、コンタクトホー
ル１７から第一の不純物拡散層７ａを露出するために次
のような工程を採用する。
【００４５】例えば、図４(a) に示すように、層間絶縁
膜１６に対向電極１４の一部を露出するようなコンタク
トホール１７を形成した後に、コンタクトホール１７の
内面と層間絶縁膜１６の上にSiO2又はSi3N4 よりなる絶
縁膜を形成し、続いて、その絶縁膜をＲＩＥによって垂
直方向にエッチングして第一の絶縁性側壁１９を形成す
る。これにより、絶縁性側壁１９はコンタクトホール１
７から露出した対向電極１４を覆う。
膜１６に対向電極１４の一部を露出するようなコンタク
トホール１７を形成した後に、コンタクトホール１７の
内面と層間絶縁膜１６の上にSiO2又はSi3N4 よりなる絶
縁膜を形成し、続いて、その絶縁膜をＲＩＥによって垂
直方向にエッチングして第一の絶縁性側壁１９を形成す
る。これにより、絶縁性側壁１９はコンタクトホール１
７から露出した対向電極１４を覆う。
【００４６】続いて、図４(b) に示すように、コンタク
トホール１７の下の第三の多結晶シリコン層１４をＲＩ
Ｅによってエッチングし、第一の不純物拡散層７ａ上の
第一のエッチングストップ層８をフッ酸によって除去し
た後に、図３(b) に示したと同様な工程を経て、コンタ
クトホール１７の第一の絶縁性側壁１９に第二の絶縁性
側壁２０を形成してSiO2又はSi3N4 よりなる第二の絶縁
性側壁２０によってコンタクトホール１７内の第三の多
結晶シリコン層１４を覆う。
トホール１７の下の第三の多結晶シリコン層１４をＲＩ
Ｅによってエッチングし、第一の不純物拡散層７ａ上の
第一のエッチングストップ層８をフッ酸によって除去し
た後に、図３(b) に示したと同様な工程を経て、コンタ
クトホール１７の第一の絶縁性側壁１９に第二の絶縁性
側壁２０を形成してSiO2又はSi3N4 よりなる第二の絶縁
性側壁２０によってコンタクトホール１７内の第三の多
結晶シリコン層１４を覆う。
【００４７】この後に、ウ４(c) に示すように、第一の
不純物拡散層７ａの表面を洗浄した後に、図３(c) に示
したと同様な工程を経て、コンタクトホール１７内にビ
ット線ＢＬを形成する。 （第２の実施の形態）第１の実施の形態では、図２(a)
に示すように、シリンダ型の蓄積電極１２を形成した後
に、ＰＳＧ膜１０を全て除去し、その後に、対向電極１
４を成長している。しかし、このような構造では、対向
電極１４とゲート電極４ｇが接近し過ぎるので、対向電
極１４とゲート電極４ｇとの間の寄生容量が大きくな
る。
不純物拡散層７ａの表面を洗浄した後に、図３(c) に示
したと同様な工程を経て、コンタクトホール１７内にビ
ット線ＢＬを形成する。 （第２の実施の形態）第１の実施の形態では、図２(a)
に示すように、シリンダ型の蓄積電極１２を形成した後
に、ＰＳＧ膜１０を全て除去し、その後に、対向電極１
４を成長している。しかし、このような構造では、対向
電極１４とゲート電極４ｇが接近し過ぎるので、対向電
極１４とゲート電極４ｇとの間の寄生容量が大きくな
る。
【００４８】そこで、そのような寄生容量を低減するた
めに、次のような工程を採用してもよい。その一例を図
５及び図６に基づいて説明する。まず、図１(c) に示す
ような状態からＰＳＧ膜１０をエッチングする場合に、
ＰＳＧ膜１０を完全に除去せずに、図５(a) に示すよう
にＰＳＧ膜１０の上面が蓄積電極１２の下端よりも上に
位置するように残す。
めに、次のような工程を採用してもよい。その一例を図
５及び図６に基づいて説明する。まず、図１(c) に示す
ような状態からＰＳＧ膜１０をエッチングする場合に、
ＰＳＧ膜１０を完全に除去せずに、図５(a) に示すよう
にＰＳＧ膜１０の上面が蓄積電極１２の下端よりも上に
位置するように残す。
【００４９】続いて、図５(b) に示すように、ＰＳＧ膜
１０の上面とシリンダ型の蓄積電極１２の内面と外面に
沿って誘電体層１３をＣＶＤにより成長し、続いて誘電
体層１３の表面に沿って不純物含有の第三の多結晶シリ
コン層（対向電極）１４をＣＶＤにより成長する。その
後に、ＰＳＧよりなる層間絶縁膜２１を成長して対向電
極１４を覆った後で、その層間絶縁膜２１を加熱してそ
の上面を平坦にする。
１０の上面とシリンダ型の蓄積電極１２の内面と外面に
沿って誘電体層１３をＣＶＤにより成長し、続いて誘電
体層１３の表面に沿って不純物含有の第三の多結晶シリ
コン層（対向電極）１４をＣＶＤにより成長する。その
後に、ＰＳＧよりなる層間絶縁膜２１を成長して対向電
極１４を覆った後で、その層間絶縁膜２１を加熱してそ
の上面を平坦にする。
【００５０】続いて、フォトリソグラフィーによって層
間絶縁膜２１の一部をエッチングして、図５(c) に示す
ように、第一の不純物拡散層７ａの上にビット線用のコ
ンタクトホール２２を形成する。そして、そのコンタク
トホール２２内の対向電極１４を覆うために図４(a) に
示したような方法で、第一の絶縁性側壁２３を形成す
る。さらに、図６(a) に示すように、コンタクトホール
１１の下方の第三の多結晶シリコン層１４、誘電体層１
３、ＰＳＧ層１０、第一及び第二のエッチングストプ層
８，９を順次エッチングし、これによりコンタクトホー
ル２２を下方に伸ばすとともに、第一の不純物拡散層７
ａを露出する。
間絶縁膜２１の一部をエッチングして、図５(c) に示す
ように、第一の不純物拡散層７ａの上にビット線用のコ
ンタクトホール２２を形成する。そして、そのコンタク
トホール２２内の対向電極１４を覆うために図４(a) に
示したような方法で、第一の絶縁性側壁２３を形成す
る。さらに、図６(a) に示すように、コンタクトホール
１１の下方の第三の多結晶シリコン層１４、誘電体層１
３、ＰＳＧ層１０、第一及び第二のエッチングストプ層
８，９を順次エッチングし、これによりコンタクトホー
ル２２を下方に伸ばすとともに、第一の不純物拡散層７
ａを露出する。
【００５１】この後に、図４(b) と同様な条件でコンタ
クトホール２２内に第二の絶縁性側壁２４を形成し、そ
の後に、図６(b) に示すように、コンタクトホール２２
内に一部が充填するビット線ＢＬを形成する。以上のよ
うな工程で形成されたＤＲＡＭセルにおいては、蓄積電
極１２に遮られない領域で対向電極１４をゲート電極４
ｇから遠ざけているので、対向電極１４とゲート電極４
ｇによって形成される寄生容量を大幅に低減できる。
クトホール２２内に第二の絶縁性側壁２４を形成し、そ
の後に、図６(b) に示すように、コンタクトホール２２
内に一部が充填するビット線ＢＬを形成する。以上のよ
うな工程で形成されたＤＲＡＭセルにおいては、蓄積電
極１２に遮られない領域で対向電極１４をゲート電極４
ｇから遠ざけているので、対向電極１４とゲート電極４
ｇによって形成される寄生容量を大幅に低減できる。
【００５２】ところで、以上に示した実施形態は、いず
れもスタック型キャパシタのうちシリンダ型と呼ばれる
構造に適用した場合について示した。しかし、本発明は
単純なスタック型でもフィン型でも適用は可能であり、
これらの場合には蓄積電極の形状が上記した実施形態に
比べて異なるのみである。なお、セルプレートの不要部
分をエッチングする場合には、多層レジスト法を採用し
てもよい。 （第３の実施の形態）例えば図１(a) に示したゲート電
極４ｇとワードラインＷＬのギャップが狭くなるほど、
層間絶縁膜１０のエッチング残がそのギャップ間に発生
し易くなる。これは、ゲート電極４ｇとワードラインＷ
Ｌとの間に形成された第二のエッチングストップ層９に
極めて狭い凹部が存在するからである。
れもスタック型キャパシタのうちシリンダ型と呼ばれる
構造に適用した場合について示した。しかし、本発明は
単純なスタック型でもフィン型でも適用は可能であり、
これらの場合には蓄積電極の形状が上記した実施形態に
比べて異なるのみである。なお、セルプレートの不要部
分をエッチングする場合には、多層レジスト法を採用し
てもよい。 （第３の実施の形態）例えば図１(a) に示したゲート電
極４ｇとワードラインＷＬのギャップが狭くなるほど、
層間絶縁膜１０のエッチング残がそのギャップ間に発生
し易くなる。これは、ゲート電極４ｇとワードラインＷ
Ｌとの間に形成された第二のエッチングストップ層９に
極めて狭い凹部が存在するからである。
【００５３】そのような層間絶縁膜のエッチング残をな
くすために、以下のような製造方法を採用する。なお、
以下に示すキャパシタは、円筒状の蓄積電極の内側にの
み誘電体膜と対向電極を形成した構造についての製造工
程であるが、第１及び第２の実施の形態で説明した構造
に適用してもよい。まず、図７(a) に示す状態までの工
程を説明する。
くすために、以下のような製造方法を採用する。なお、
以下に示すキャパシタは、円筒状の蓄積電極の内側にの
み誘電体膜と対向電極を形成した構造についての製造工
程であるが、第１及び第２の実施の形態で説明した構造
に適用してもよい。まず、図７(a) に示す状態までの工
程を説明する。
【００５４】一導電型（ｎ型又はｐ型）のシリコン基板
（半導体基板）３１の上に、ＬＯＣＯＳ法によって素子
形成領域３０を囲む素子分離酸化層３２を形成する。続
いて、シリコン基板３１の表面を８００℃〜９００℃で
熱酸化し、例えば膜厚７nm〜１０nmのSiO2よりなるゲー
ト酸化層３３を成長する。そのゲート酸化層３３の成長
はＣＶＤ法によってもよい。
（半導体基板）３１の上に、ＬＯＣＯＳ法によって素子
形成領域３０を囲む素子分離酸化層３２を形成する。続
いて、シリコン基板３１の表面を８００℃〜９００℃で
熱酸化し、例えば膜厚７nm〜１０nmのSiO2よりなるゲー
ト酸化層３３を成長する。そのゲート酸化層３３の成長
はＣＶＤ法によってもよい。
【００５５】次に、ＣＶＤ法によって膜厚５０nmの第一
の多結晶シリコン層３４と膜厚８０nmのSiO2よりなるキ
ャップ層３５を順にシリコン基板３１の上に順に成長す
る。この場合、第一の多結晶シリコン膜３４の代わりに
多結晶シリコンとタングステンシリサイドよりなるポリ
サイドを採用してもよいし、非晶質シリコンを用いても
よい。非晶質シリコンを採用する場合には、非晶質シリ
コンは後述する不純物拡散工程で多結晶化される。ま
た、キャップ層３５を構成するSiO2は８００℃前後の高
温で成長され、一般に高温酸化膜（ＨＴＯ）とよばれ
る。
の多結晶シリコン層３４と膜厚８０nmのSiO2よりなるキ
ャップ層３５を順にシリコン基板３１の上に順に成長す
る。この場合、第一の多結晶シリコン膜３４の代わりに
多結晶シリコンとタングステンシリサイドよりなるポリ
サイドを採用してもよいし、非晶質シリコンを用いても
よい。非晶質シリコンを採用する場合には、非晶質シリ
コンは後述する不純物拡散工程で多結晶化される。ま
た、キャップ層３５を構成するSiO2は８００℃前後の高
温で成長され、一般に高温酸化膜（ＨＴＯ）とよばれ
る。
【００５６】キャップ層３５及び第一の多結晶シリコン
層３４は、レジストマスク（不図示）を使用するフォト
リソグラフィーによって、複数本のストライプにパター
ニングされる。第一の多結晶シリコン層４のストライプ
は断面図が凸状になり、ＤＲＡＭのワード線ＷＬとして
使用される。なお、第一の多結晶シリコン層３４には成
膜時又はパターニング後に不純物が導入される。
層３４は、レジストマスク（不図示）を使用するフォト
リソグラフィーによって、複数本のストライプにパター
ニングされる。第一の多結晶シリコン層４のストライプ
は断面図が凸状になり、ＤＲＡＭのワード線ＷＬとして
使用される。なお、第一の多結晶シリコン層３４には成
膜時又はパターニング後に不純物が導入される。
【００５７】それらのワード線ＷＬは、ゲート絶縁層３
３又は素子分離酸化層３２の上を通り、そのうち素子形
成領域３０を通る部分はＭＯＳトランジスタのゲート電
極３４ｇとして機能する。また、素子形成領域３０で
は、２つのゲート電極３４ｇが間隔をおいて配置されて
いる。キャップ層３５をパターニングするためのエッチ
ングは、エッチング雰囲気中にCF4 とArをそれぞれ２０
０sccmの流量で供給してＲＩＥによって行われる。第一
の多結晶シリコン層３４をパターニングするためのエッ
チングは、エッチング雰囲気中にCl2 とO2をそれぞれ７
５sccmと１４sccmの流量で供給してＲＩＥにより行われ
る。
３又は素子分離酸化層３２の上を通り、そのうち素子形
成領域３０を通る部分はＭＯＳトランジスタのゲート電
極３４ｇとして機能する。また、素子形成領域３０で
は、２つのゲート電極３４ｇが間隔をおいて配置されて
いる。キャップ層３５をパターニングするためのエッチ
ングは、エッチング雰囲気中にCF4 とArをそれぞれ２０
０sccmの流量で供給してＲＩＥによって行われる。第一
の多結晶シリコン層３４をパターニングするためのエッ
チングは、エッチング雰囲気中にCl2 とO2をそれぞれ７
５sccmと１４sccmの流量で供給してＲＩＥにより行われ
る。
【００５８】その後に、ワード線ＷＬ及び素子分離酸化
層３２をマスクに使用してシリコン基板３１の表層に反
対導電型（ｐ型又はｎ型）の不純物を導入して浅い低濃
度の不純物拡散層３７ａを形成する。次に、図７(b) に
示す状態になるまでの工程を説明する。全体に高温酸化
膜を５０nmの厚さに成長した後に、ＲＩＥによってその
高温酸化膜を垂直方向にエッチングして、高温酸化膜を
ゲート電極３４ｇ及びワード線ＷＬの側面にサイドウォ
ール３６として残す。この場合、エッチャントとしてCF
4 とCHF3とArをそれぞれ１００sccm、７０sccm、１５０
sccmの流量でエッチング雰囲気に導入する。
層３２をマスクに使用してシリコン基板３１の表層に反
対導電型（ｐ型又はｎ型）の不純物を導入して浅い低濃
度の不純物拡散層３７ａを形成する。次に、図７(b) に
示す状態になるまでの工程を説明する。全体に高温酸化
膜を５０nmの厚さに成長した後に、ＲＩＥによってその
高温酸化膜を垂直方向にエッチングして、高温酸化膜を
ゲート電極３４ｇ及びワード線ＷＬの側面にサイドウォ
ール３６として残す。この場合、エッチャントとしてCF
4 とCHF3とArをそれぞれ１００sccm、７０sccm、１５０
sccmの流量でエッチング雰囲気に導入する。
【００５９】なお、サイドウォール３６とキャップ層３
５は、ともに高温酸化膜から形成されているので、サイ
ドウォール３６を形成する際にキャップ層３５も除去さ
れるおそれがある。そこで、キャップ層３５の薄層化を
防止するために、それぞれの高温酸化膜の成長条件を変
えたり、或いはエッチング条件を変えるようにして１回
目の高温酸化膜のエッチングレートを２回目の高温酸化
膜のそれよりも大きくなるようにするのが好ましい。
５は、ともに高温酸化膜から形成されているので、サイ
ドウォール３６を形成する際にキャップ層３５も除去さ
れるおそれがある。そこで、キャップ層３５の薄層化を
防止するために、それぞれの高温酸化膜の成長条件を変
えたり、或いはエッチング条件を変えるようにして１回
目の高温酸化膜のエッチングレートを２回目の高温酸化
膜のそれよりも大きくなるようにするのが好ましい。
【００６０】その後に、サイドウォール３６、キャップ
層３５などをマスクに使用して、素子形成領域３０内の
ゲート電極３４ｇの両側に不純物を導入し、活性化して
深い高濃度の不純物拡散層を形成する。このような深い
不純物拡散層と上記した浅い不純物拡散層によってＭＯ
Ｓトランジスタのソース、ドレインとなるＬＤＤ構造の
不純物拡散層３７ａ，３７ｂ，３７ｃが構成される。
層３５などをマスクに使用して、素子形成領域３０内の
ゲート電極３４ｇの両側に不純物を導入し、活性化して
深い高濃度の不純物拡散層を形成する。このような深い
不純物拡散層と上記した浅い不純物拡散層によってＭＯ
Ｓトランジスタのソース、ドレインとなるＬＤＤ構造の
不純物拡散層３７ａ，３７ｂ，３７ｃが構成される。
【００６１】次に、不純物拡散層３７ａ，３７ｂ，３７
ｃ上のゲート酸化膜３３をフッ酸１％水溶液により除去
して基板面を露出させる。ついで、図７(c) に示すよう
に、不純物拡散層３７ａ，３７ｂ，３７ｃの上にドープ
トシリコン層３８を選択的にエピタキシャル成長法によ
り形成する。そのドープトシリコン層３８は、不純物拡
散層３７ａ〜３７ｃと同じ導電型の不純物、例えばｐ型
の場合にはホウ素、ｎ型の場合には砒素、燐などがドー
プされたシリコン層であり、その上面がキャップ層３５
と同じかそれよりも上に位置するような厚さに形成され
る。この工程での素子形成領域３０などの配置は図１０
のようになり、図７(c) の断面図は図１０のＩ−Ｉ線断
面に対応する。
ｃ上のゲート酸化膜３３をフッ酸１％水溶液により除去
して基板面を露出させる。ついで、図７(c) に示すよう
に、不純物拡散層３７ａ，３７ｂ，３７ｃの上にドープ
トシリコン層３８を選択的にエピタキシャル成長法によ
り形成する。そのドープトシリコン層３８は、不純物拡
散層３７ａ〜３７ｃと同じ導電型の不純物、例えばｐ型
の場合にはホウ素、ｎ型の場合には砒素、燐などがドー
プされたシリコン層であり、その上面がキャップ層３５
と同じかそれよりも上に位置するような厚さに形成され
る。この工程での素子形成領域３０などの配置は図１０
のようになり、図７(c) の断面図は図１０のＩ−Ｉ線断
面に対応する。
【００６２】続いて、図７(d) に示すように、キャップ
層３５及びドープトシリコン層３８の上にシリコン窒化
膜３９をＣＶＤ法により成長する。このシリコン窒化膜
３９は、その上面が平坦になるような厚さ、例えば８０
nmの厚さに成長する。その後に、図８(a) に示すよう
に、ＣＶＤによって融点が比較的低い材料、例えばＢＰ
ＳＧ(boro-phospho silicate glass) からなる層間絶縁
膜４０をシリコン窒化膜３９上に厚さ１．７５μｍに成
長した後に、層間絶縁膜４０を加熱してリフローしてそ
の上面をよりなだらかにする。この場合、理想的には、
層間絶縁膜４０の上面が略平坦になるまで加熱するのが
好ましいが、熱履歴が長いと、不純物拡散層３７ａ〜３
７ｃが必要以上に拡散してしまい、不純物拡散層３７ａ
〜３７ｃの所望のプロファイルが得られなくなるので、
層間絶縁膜４０の平坦化と不純物拡散層３７ａ〜３７ｃ
の兼ね合いによって加熱時間を決定する。
層３５及びドープトシリコン層３８の上にシリコン窒化
膜３９をＣＶＤ法により成長する。このシリコン窒化膜
３９は、その上面が平坦になるような厚さ、例えば８０
nmの厚さに成長する。その後に、図８(a) に示すよう
に、ＣＶＤによって融点が比較的低い材料、例えばＢＰ
ＳＧ(boro-phospho silicate glass) からなる層間絶縁
膜４０をシリコン窒化膜３９上に厚さ１．７５μｍに成
長した後に、層間絶縁膜４０を加熱してリフローしてそ
の上面をよりなだらかにする。この場合、理想的には、
層間絶縁膜４０の上面が略平坦になるまで加熱するのが
好ましいが、熱履歴が長いと、不純物拡散層３７ａ〜３
７ｃが必要以上に拡散してしまい、不純物拡散層３７ａ
〜３７ｃの所望のプロファイルが得られなくなるので、
層間絶縁膜４０の平坦化と不純物拡散層３７ａ〜３７ｃ
の兼ね合いによって加熱時間を決定する。
【００６３】なお、層間絶縁膜４０の材料として熱スト
レスが大きくてもよい工程であればＰＳＧ膜又はＢＳＧ
膜であってもよい。次に、層間絶縁膜４０の上にポジ型
レジストを塗布し、これを露光、現像してドープトシリ
コン層３８の上方に窓４１ａを有するマスク４１を形成
する。そして、エッチャントとしてC4F8とCOとO2とArを
それぞれ１０、７５、５、２００のガス流量の割合でエ
ッチング雰囲気中に導入して窓４１ａを通して層間絶縁
膜４０をエッチングして図８(b) に示すようなホール
（開口部）４２を形成する。
レスが大きくてもよい工程であればＰＳＧ膜又はＢＳＧ
膜であってもよい。次に、層間絶縁膜４０の上にポジ型
レジストを塗布し、これを露光、現像してドープトシリ
コン層３８の上方に窓４１ａを有するマスク４１を形成
する。そして、エッチャントとしてC4F8とCOとO2とArを
それぞれ１０、７５、５、２００のガス流量の割合でエ
ッチング雰囲気中に導入して窓４１ａを通して層間絶縁
膜４０をエッチングして図８(b) に示すようなホール
（開口部）４２を形成する。
【００６４】この層間絶縁膜４０の一部をエッチングす
る際には、エッチングにより発生したガスの種類を検出
し、シリコン窒化膜３９の成分が蒸発したことを検出し
た時点で、シリコン窒化膜３９が露出したものとみなし
て層間絶縁膜４０のエッチングを停止する。ところで、
層間絶縁膜４０の下のシリコン窒化膜３９はドープトシ
リコン膜３８によってゲート電極３４ｇとほぼ同じ高さ
まで持ち上げられてほぼ平坦となっているので、ホール
４２を形成するエッチング過程においては、層間絶縁膜
４０のエッチング残が発生しなくなり、後述するシリコ
ン窒化膜４０のエッチングの障害が取り除かれることに
なる。
る際には、エッチングにより発生したガスの種類を検出
し、シリコン窒化膜３９の成分が蒸発したことを検出し
た時点で、シリコン窒化膜３９が露出したものとみなし
て層間絶縁膜４０のエッチングを停止する。ところで、
層間絶縁膜４０の下のシリコン窒化膜３９はドープトシ
リコン膜３８によってゲート電極３４ｇとほぼ同じ高さ
まで持ち上げられてほぼ平坦となっているので、ホール
４２を形成するエッチング過程においては、層間絶縁膜
４０のエッチング残が発生しなくなり、後述するシリコ
ン窒化膜４０のエッチングの障害が取り除かれることに
なる。
【００６５】続いて、マスク４１を残したままでエッチ
ャントをCHF3とO2に変更し、これにより、図９(a) に示
したようにホール４２を通してシリコン窒化膜３９を除
去する。そのシリコン窒化膜３９は、ほぼ平坦に形成さ
れているので、ゲート電極３４ｇの側部にサイドウォー
ルとして残ることはない。そのシリコン窒化膜３９のエ
ッチングにおいて、酸化膜成分が蒸発したことを検出し
た時点でキャップ層３５又はサイドウォール３６がホー
ル４２内で露出したものとみなしてエッチングを終了す
る。
ャントをCHF3とO2に変更し、これにより、図９(a) に示
したようにホール４２を通してシリコン窒化膜３９を除
去する。そのシリコン窒化膜３９は、ほぼ平坦に形成さ
れているので、ゲート電極３４ｇの側部にサイドウォー
ルとして残ることはない。そのシリコン窒化膜３９のエ
ッチングにおいて、酸化膜成分が蒸発したことを検出し
た時点でキャップ層３５又はサイドウォール３６がホー
ル４２内で露出したものとみなしてエッチングを終了す
る。
【００６６】マスク４１として使用したレジストは、マ
イクロ波プラズマを用いるアッシングによって除去さ
れ、さらにホール４２から露出したドープトシリコン膜
３８の表面に形成された自然酸化膜をフッ酸によって除
去する。次に、図９(b) に示すように、層間絶縁膜４０
のホール４２の底と内周面、および層間絶縁膜４０の上
に多結晶シリコン膜をＣＶＤにより一様な厚さに成長す
る。これに続いて、多結晶シリコン膜に不純物を拡散し
て導電性を付与する。
イクロ波プラズマを用いるアッシングによって除去さ
れ、さらにホール４２から露出したドープトシリコン膜
３８の表面に形成された自然酸化膜をフッ酸によって除
去する。次に、図９(b) に示すように、層間絶縁膜４０
のホール４２の底と内周面、および層間絶縁膜４０の上
に多結晶シリコン膜をＣＶＤにより一様な厚さに成長す
る。これに続いて、多結晶シリコン膜に不純物を拡散し
て導電性を付与する。
【００６７】その後、多結晶シリコン膜表面にポジ型フ
ォトレジストを塗布形成し、通常のフォトリングラフィ
ー工程を通してレジストパラーンを形成する。できたレ
ジストパターンをマスクとして多結晶シリコン膜をパタ
ーニングし、これを図９(b)に示すキャパシタの蓄積電
極４３とする。さらに、蓄積電極４３上に誘電体膜４４
を形成し、さらにその上に多結晶シリコンよりなる対向
電極４５を形成する。
ォトレジストを塗布形成し、通常のフォトリングラフィ
ー工程を通してレジストパラーンを形成する。できたレ
ジストパターンをマスクとして多結晶シリコン膜をパタ
ーニングし、これを図９(b)に示すキャパシタの蓄積電
極４３とする。さらに、蓄積電極４３上に誘電体膜４４
を形成し、さらにその上に多結晶シリコンよりなる対向
電極４５を形成する。
【００６８】なお、ここでは、蓄積電極４３として不純
物を添加することで導電性を付与した単層の多結晶シリ
コン膜を使用した例を示したが、ホール４２のアスペク
ト比が小さい場合には、スパッタリング法しか現実的な
被着形成方法がないアルミニウム又は微量のシリコンを
含むアルミニウム・シリコンや、微量の他の金属を混合
したアルミニウ合金を用いることも可能である。かかる
場合には、蓄積電極の抵抗を著しく低下することが可能
でなり、装置の高速動作化に寄与できる。
物を添加することで導電性を付与した単層の多結晶シリ
コン膜を使用した例を示したが、ホール４２のアスペク
ト比が小さい場合には、スパッタリング法しか現実的な
被着形成方法がないアルミニウム又は微量のシリコンを
含むアルミニウム・シリコンや、微量の他の金属を混合
したアルミニウ合金を用いることも可能である。かかる
場合には、蓄積電極の抵抗を著しく低下することが可能
でなり、装置の高速動作化に寄与できる。
【００６９】アルミニウム、アルミニウム合金を用いる
場合には、バリアメタルとしてチタン膜やチタン／チタ
ンナイトライド積層膜等のような高融点金属材料をシリ
コン基板３１とアルミ、アルミニウム合金の間に形成す
ると、シリコン基板３１とアルミニウム系材料とが直に
接触することが避けられるので、シリコン中にアルミニ
ウムが入り込んで拡散層を破壊するアロイスパイクの問
題は回避できる。
場合には、バリアメタルとしてチタン膜やチタン／チタ
ンナイトライド積層膜等のような高融点金属材料をシリ
コン基板３１とアルミ、アルミニウム合金の間に形成す
ると、シリコン基板３１とアルミニウム系材料とが直に
接触することが避けられるので、シリコン中にアルミニ
ウムが入り込んで拡散層を破壊するアロイスパイクの問
題は回避できる。
【００７０】高融点金属材料としては、その他に、タン
グステン、タングステンナイトライド、チタンタングス
テン、タンタル、タンタルナイトライドなどがある。な
お、高融点金属材料をＢＰＳＧ膜４０上に形成すること
により、アルミニウム原子が電子で押し流されてしまう
エレトロ・マイグレーションの問題が回避される。ホー
ル４２のアスペクト比が高くても、導電性多結晶シリコ
ン膜３９を一旦化学気相成長（ＣＶＤ）法で形成し、Ｂ
ＰＳＧ膜４０の上面まで引き出す部分まで除去してしま
い、層間絶縁膜４０上で導電性多結晶シリコン膜に接触
するようにアルミニウム系材料を層間絶縁膜４０上に形
成してもよい。これによれば、蓄積電極４２をホール４
２内に沿って綺麗に形成するとともに、配線全体を低抵
抗化することできる。なお、かかる場合には、前記高融
点金属材料を用いても同様の効果が期待できる。
グステン、タングステンナイトライド、チタンタングス
テン、タンタル、タンタルナイトライドなどがある。な
お、高融点金属材料をＢＰＳＧ膜４０上に形成すること
により、アルミニウム原子が電子で押し流されてしまう
エレトロ・マイグレーションの問題が回避される。ホー
ル４２のアスペクト比が高くても、導電性多結晶シリコ
ン膜３９を一旦化学気相成長（ＣＶＤ）法で形成し、Ｂ
ＰＳＧ膜４０の上面まで引き出す部分まで除去してしま
い、層間絶縁膜４０上で導電性多結晶シリコン膜に接触
するようにアルミニウム系材料を層間絶縁膜４０上に形
成してもよい。これによれば、蓄積電極４２をホール４
２内に沿って綺麗に形成するとともに、配線全体を低抵
抗化することできる。なお、かかる場合には、前記高融
点金属材料を用いても同様の効果が期待できる。
【００７１】ところで、最近では、キャパシタ膜（蓄積
電極と対向電極）と同一工程で、ビット線コンタクトの
形成が行われているが、かかる場合には、以下のような
工程であればよい。フッ酸（ＨＦ）１％水溶液中で、ホ
ール４２の底部のシリコン酸化膜をウエットエッチング
した後に、露出したシリコン基板３１の表面およびホー
ル４２の側壁に薄く多結晶シリコン膜を化学気相成長法
（ＣＶＤ法）にて形成し、この多結晶シリコン膜に導電
性を付与すべく不純物を拡散させる。この際に、同時に
キャパシタ形成部分には、蓄積電極４３が形成される。
続いて、この多結晶シリコン膜表面にシリコン窒化膜を
化学気相成長法（ＣＶＤ法）にて被着形成するが、これ
は同時にキャパシタ形成部分においてキャパシタ誘電体
膜４４を形成するために必然的にできてしまうものに過
ぎない。
電極と対向電極）と同一工程で、ビット線コンタクトの
形成が行われているが、かかる場合には、以下のような
工程であればよい。フッ酸（ＨＦ）１％水溶液中で、ホ
ール４２の底部のシリコン酸化膜をウエットエッチング
した後に、露出したシリコン基板３１の表面およびホー
ル４２の側壁に薄く多結晶シリコン膜を化学気相成長法
（ＣＶＤ法）にて形成し、この多結晶シリコン膜に導電
性を付与すべく不純物を拡散させる。この際に、同時に
キャパシタ形成部分には、蓄積電極４３が形成される。
続いて、この多結晶シリコン膜表面にシリコン窒化膜を
化学気相成長法（ＣＶＤ法）にて被着形成するが、これ
は同時にキャパシタ形成部分においてキャパシタ誘電体
膜４４を形成するために必然的にできてしまうものに過
ぎない。
【００７２】さらに続いて、このシリコン窒化膜４４の
表面に、多結晶シリコン膜を化学気相成長法（ＣＶＤ
法）にて被着形成し、ホール４２を完全に埋め込んでし
まう。この多結晶シリコン膜の成長工程によりホール４
２内ではキャパシタの対向電極４５が形成される。以上
の工程の後に、蓄積電極４３のために形成された多結晶
シリコン膜と上部で電気的にコンタクトする配線層を形
成すれば、多結晶シリコン膜を通してシリコン基板３１
内の能動領域と上部配線層とが電気的に接続されること
となる。
表面に、多結晶シリコン膜を化学気相成長法（ＣＶＤ
法）にて被着形成し、ホール４２を完全に埋め込んでし
まう。この多結晶シリコン膜の成長工程によりホール４
２内ではキャパシタの対向電極４５が形成される。以上
の工程の後に、蓄積電極４３のために形成された多結晶
シリコン膜と上部で電気的にコンタクトする配線層を形
成すれば、多結晶シリコン膜を通してシリコン基板３１
内の能動領域と上部配線層とが電気的に接続されること
となる。
【００７３】その方法として、層間絶縁膜４０表面にレ
ジストパターンを形成してこれをマスクとなして、キャ
パシタを構成する下側の多結晶シリコン膜、誘電体膜、
上側の多結晶シリコン膜９を順次エッチングする。下地
の層間絶縁膜４０を構成するＢＰＳＧの成分が蒸発して
検出された時点で、下側の多結晶シリコン膜は露出した
ものと見なして、エッチングを終わらせる。 （第４の実施の形態）第１の実施の形態では、図１(a),
(b) に示すように、層間絶縁膜１０をエッチングするた
めに、SiO2よりなる第一のエッチングストップ層８と窒
化シリコンよりなる第二のエッチングストップ層９を下
地として層間絶縁膜１０に開口部を形成し、その後に、
第一のエッチングストップ層９のエッチング、第二のエ
ッチングストップ層８のエッチングを行った後に、レジ
ストマスクＲをアッシング処理によって除去する工程を
行っている。
ジストパターンを形成してこれをマスクとなして、キャ
パシタを構成する下側の多結晶シリコン膜、誘電体膜、
上側の多結晶シリコン膜９を順次エッチングする。下地
の層間絶縁膜４０を構成するＢＰＳＧの成分が蒸発して
検出された時点で、下側の多結晶シリコン膜は露出した
ものと見なして、エッチングを終わらせる。 （第４の実施の形態）第１の実施の形態では、図１(a),
(b) に示すように、層間絶縁膜１０をエッチングするた
めに、SiO2よりなる第一のエッチングストップ層８と窒
化シリコンよりなる第二のエッチングストップ層９を下
地として層間絶縁膜１０に開口部を形成し、その後に、
第一のエッチングストップ層９のエッチング、第二のエ
ッチングストップ層８のエッチングを行った後に、レジ
ストマスクＲをアッシング処理によって除去する工程を
行っている。
【００７４】この場合、エッチングやアッシングは別々
の装置で行っているので、シリコン基板１を大気に出す
ことにより、アッシング残渣が水分を吸収して変質し、
その除去が困難となる。その変質層は例えば希フッ酸に
よって除去できるが、同時に開口部１１の径も広がって
しまう。そこで、図１１に示すような装置を用いて層間
絶縁膜１０のエッチングからレジストマスクＲの除去ま
でを大気に曝さずに、減圧下で連続的に行うと、変質層
の発生や開口部１１の広がりが防止される。
の装置で行っているので、シリコン基板１を大気に出す
ことにより、アッシング残渣が水分を吸収して変質し、
その除去が困難となる。その変質層は例えば希フッ酸に
よって除去できるが、同時に開口部１１の径も広がって
しまう。そこで、図１１に示すような装置を用いて層間
絶縁膜１０のエッチングからレジストマスクＲの除去ま
でを大気に曝さずに、減圧下で連続的に行うと、変質層
の発生や開口部１１の広がりが防止される。
【００７５】図１１において、ＰＳＧエッチング用の平
行平板型プラズマエッチング装置の第１のエッチングチ
ャンバ５１と、窒化シリコンエッチング兼酸化シリコン
エッチング用の平行平板型反応性イオンエッチング装置
の第２のエッチングチャンバ５２と、ダウンフロー型の
アッシングチャンバ５３とを真空搬送室５４で連結した
クラスタツールを示している。また、真空搬送室５４内
にはウェハ搬送用アーム５５が取り付けられ、さらに真
空搬送室５４には、ロードロック５６とアンロードロッ
ク５７が接続されている。
行平板型プラズマエッチング装置の第１のエッチングチ
ャンバ５１と、窒化シリコンエッチング兼酸化シリコン
エッチング用の平行平板型反応性イオンエッチング装置
の第２のエッチングチャンバ５２と、ダウンフロー型の
アッシングチャンバ５３とを真空搬送室５４で連結した
クラスタツールを示している。また、真空搬送室５４内
にはウェハ搬送用アーム５５が取り付けられ、さらに真
空搬送室５４には、ロードロック５６とアンロードロッ
ク５７が接続されている。
【００７６】なお、第１及び第２のエッチングチャンバ
５１、５２ではIn-Situ の酸素プラズマを用いることが
できる構造となっている。次に、そのクラスタツールを
用いて図１(a),(b) の工程を説明する。まず、図１１の
ロードロック５６を通して真空搬送室５３内のウェハ搬
送用アーム５５の上にシリコン基板１を載置する。
５１、５２ではIn-Situ の酸素プラズマを用いることが
できる構造となっている。次に、そのクラスタツールを
用いて図１(a),(b) の工程を説明する。まず、図１１の
ロードロック５６を通して真空搬送室５３内のウェハ搬
送用アーム５５の上にシリコン基板１を載置する。
【００７７】その後に、ウェハ搬送用アーム５５を操作
してシリコン基板１を第１のエッチングチャンバ５１内
に搬送する。その第１のエッチングチャンバ５１内には
２つの電極が対向して配置され、シリコン基板１を載置
する下側電極には２７MHz の高周波電源が接続され、上
側電極には８００kHz の高周波電源が接続されている。
そしてC4F8とCOとArとO2をエッチャントに用い、レジス
トマスクＲに覆われない領域のＰＳＧ膜１０をエッチン
グして図１(a) に示すような開口部１１を形成する。
してシリコン基板１を第１のエッチングチャンバ５１内
に搬送する。その第１のエッチングチャンバ５１内には
２つの電極が対向して配置され、シリコン基板１を載置
する下側電極には２７MHz の高周波電源が接続され、上
側電極には８００kHz の高周波電源が接続されている。
そしてC4F8とCOとArとO2をエッチャントに用い、レジス
トマスクＲに覆われない領域のＰＳＧ膜１０をエッチン
グして図１(a) に示すような開口部１１を形成する。
【００７８】さらに、ウェハ搬送用アーム５５によって
シリコン基板１を第１のエッチングチャンバ５１から真
空搬送室５４に一旦搬出した後に、シリコン基板１をア
ッシングチャンバ５３内に搬入する。そして、O2ガスを
プラズマ化してレジストマスクＲを除去すると同時に、
第二のエッチングストップ層９の上に残った反応生成物
を除去する。
シリコン基板１を第１のエッチングチャンバ５１から真
空搬送室５４に一旦搬出した後に、シリコン基板１をア
ッシングチャンバ５３内に搬入する。そして、O2ガスを
プラズマ化してレジストマスクＲを除去すると同時に、
第二のエッチングストップ層９の上に残った反応生成物
を除去する。
【００７９】次に、ウェハ搬送用アーム５５によってシ
リコン基板１をアッシンツチャンバ５３から真空搬送室
５４に一旦搬出した後に、シリコン基板１を第２のエッ
チングチャンバ５２内に搬入する。そして、SF6 とHBr
をエッチャントに用いて図１(a) に示す窒化シリコンよ
りなる第二のエッチングストップ層９を開口部１１を通
してエッチングし、続いて、CHF3とO2をエッチャントに
してSiO2よりなる第一のエッチングストップ層８を開口
部１１を通してエッチングすると図１(b) に示すような
状態となる。
リコン基板１をアッシンツチャンバ５３から真空搬送室
５４に一旦搬出した後に、シリコン基板１を第２のエッ
チングチャンバ５２内に搬入する。そして、SF6 とHBr
をエッチャントに用いて図１(a) に示す窒化シリコンよ
りなる第二のエッチングストップ層９を開口部１１を通
してエッチングし、続いて、CHF3とO2をエッチャントに
してSiO2よりなる第一のエッチングストップ層８を開口
部１１を通してエッチングすると図１(b) に示すような
状態となる。
【００８０】この後に、ウェハ搬送用アーム５５によっ
てシリコン基板１を第２のエッチングチャンバ５２から
真空搬送室５４に取り出し、ついでアンロードロック５
７を通して外部に搬出する。なお、第二のエッチングス
トップ層９の上に存在する反応生成物は、ＰＳＧ膜１０
をエッチングした後に第１のエッチングチャンバ５１内
で除去してもよい。この場合、第１のエッチングチャン
バ５１内でＰＳＧ用のエッチャントの供給を停止した後
に、CHF3のようなフッ酸化合物ガスとO2との混合ガス又
はO2ガスをプラズマ化して生成物を除去するようにして
もよい。
てシリコン基板１を第２のエッチングチャンバ５２から
真空搬送室５４に取り出し、ついでアンロードロック５
７を通して外部に搬出する。なお、第二のエッチングス
トップ層９の上に存在する反応生成物は、ＰＳＧ膜１０
をエッチングした後に第１のエッチングチャンバ５１内
で除去してもよい。この場合、第１のエッチングチャン
バ５１内でＰＳＧ用のエッチャントの供給を停止した後
に、CHF3のようなフッ酸化合物ガスとO2との混合ガス又
はO2ガスをプラズマ化して生成物を除去するようにして
もよい。
【００８１】
【発明の効果】以上述べたように本発明によれば、ＭＯ
Ｓトランジスタを第一の絶縁層で覆った後に、第一の絶
縁層の一部をエッチングしてＭＯＳトランジスタの一方
の不純物拡散層とその周辺の上に開口部を形成し、開口
部内にシリンダ型の蓄積電極を形成した後に、第一の絶
縁層の少なくとも上部を除去し、その後に、蓄積電極を
覆う誘電体層と対向電極を形成するようにしたので、シ
リンダ型の蓄積電極の内面と外面の両面をキャパシタと
して用いることができ、従来のシリンダ型の蓄積電極に
比べて蓄積電荷容量が同じにして高さを半分にすること
ができる。これにより、ＤＲＡＭセル領域の高さを抑え
てＤＲＡＭセル領域と周辺回路領域の段差を小さくする
ことができ、層間絶縁層形成後のフォトリソグラフィー
の製造マージンが減少し、層間絶縁層に形成されるコン
タクトホール内に形成される配線と半導体基板とのコン
タクトが容易になる。
Ｓトランジスタを第一の絶縁層で覆った後に、第一の絶
縁層の一部をエッチングしてＭＯＳトランジスタの一方
の不純物拡散層とその周辺の上に開口部を形成し、開口
部内にシリンダ型の蓄積電極を形成した後に、第一の絶
縁層の少なくとも上部を除去し、その後に、蓄積電極を
覆う誘電体層と対向電極を形成するようにしたので、シ
リンダ型の蓄積電極の内面と外面の両面をキャパシタと
して用いることができ、従来のシリンダ型の蓄積電極に
比べて蓄積電荷容量が同じにして高さを半分にすること
ができる。これにより、ＤＲＡＭセル領域の高さを抑え
てＤＲＡＭセル領域と周辺回路領域の段差を小さくする
ことができ、層間絶縁層形成後のフォトリソグラフィー
の製造マージンが減少し、層間絶縁層に形成されるコン
タクトホール内に形成される配線と半導体基板とのコン
タクトが容易になる。
【００８２】また、ゲート電極を覆う絶縁層によってキ
ャパシタの蓄積電極の形成位置を規制して自己整合的に
形成し、さらに、ビット線コンタクトホールの形成位置
を蓄積電極の外側の対向電極によって規制して自己整合
的に形成しているので、蓄積電極のみならずビット線コ
ンタクトホールの位置合わせマージンも大きくなり、こ
の結果、蓄積電極の平面的な面積を大きくすることがで
きるようになり、蓄積電極の高さをさらに低く抑えるこ
とができる。
ャパシタの蓄積電極の形成位置を規制して自己整合的に
形成し、さらに、ビット線コンタクトホールの形成位置
を蓄積電極の外側の対向電極によって規制して自己整合
的に形成しているので、蓄積電極のみならずビット線コ
ンタクトホールの位置合わせマージンも大きくなり、こ
の結果、蓄積電極の平面的な面積を大きくすることがで
きるようになり、蓄積電極の高さをさらに低く抑えるこ
とができる。
【００８３】ビット線コンタクトホールの位置合わせマ
ージンが大きくなると、蓄積電極の集積度を高くするこ
とができるので、より微細な半導体記憶装置に対応する
ことができる。一方、別の発明によれば、複数の電極の
間にある不純物拡散層の上にドープトシリコンのような
導電膜を形成し、その上にエッチングストップ層となる
絶縁膜を形成し、その絶縁膜の上に層間絶縁膜を形成
し、その後に不純物拡散層の上に開口部を形成するよう
にしているので、電極の相互間に凹部が存在しなくな
り、層間絶縁膜に開口部を形成する工程において層間絶
縁膜の下の絶縁膜の上に層間絶縁膜のエッチング残が生
じることを防止できる。
ージンが大きくなると、蓄積電極の集積度を高くするこ
とができるので、より微細な半導体記憶装置に対応する
ことができる。一方、別の発明によれば、複数の電極の
間にある不純物拡散層の上にドープトシリコンのような
導電膜を形成し、その上にエッチングストップ層となる
絶縁膜を形成し、その絶縁膜の上に層間絶縁膜を形成
し、その後に不純物拡散層の上に開口部を形成するよう
にしているので、電極の相互間に凹部が存在しなくな
り、層間絶縁膜に開口部を形成する工程において層間絶
縁膜の下の絶縁膜の上に層間絶縁膜のエッチング残が生
じることを防止できる。
【００８４】しかも、エッチングストッパ用絶縁膜を開
口部を通してエッチングする際に、エッチングストッパ
用絶縁膜はゲート電極の側部にサイドウォールとして残
ることはなくなり、正常な開口部を形成することができ
る。これにより、開口部内に形成されるキャパシタの蓄
積電極と半導体基板内の不純物拡散層は、導電膜を介し
て良好に接続されることになる。
口部を通してエッチングする際に、エッチングストッパ
用絶縁膜はゲート電極の側部にサイドウォールとして残
ることはなくなり、正常な開口部を形成することができ
る。これにより、開口部内に形成されるキャパシタの蓄
積電極と半導体基板内の不純物拡散層は、導電膜を介し
て良好に接続されることになる。
【００８５】さらに別な発明によれば、層間絶縁膜の下
に窒化シリコンよりなる第二のエッチングストップ層と
酸化シリコンよりなる第一のエッチングストップ層が存
在した状態で、層間絶縁膜に開口部を形成する際には、
層間絶縁膜のエッチングと第一及び第二のエッチングス
トップ層のエッチングを大気に曝さずに行うようにした
ので、層間絶縁膜をエッチングした後に第二のエッチン
グストップ層の上に残る反応生成物が大気からの水分を
吸収することがなくなり、開口部を広げるような処理を
行わずに反応生成物の除去が容易になる。
に窒化シリコンよりなる第二のエッチングストップ層と
酸化シリコンよりなる第一のエッチングストップ層が存
在した状態で、層間絶縁膜に開口部を形成する際には、
層間絶縁膜のエッチングと第一及び第二のエッチングス
トップ層のエッチングを大気に曝さずに行うようにした
ので、層間絶縁膜をエッチングした後に第二のエッチン
グストップ層の上に残る反応生成物が大気からの水分を
吸収することがなくなり、開口部を広げるような処理を
行わずに反応生成物の除去が容易になる。
【図１】図１は、本発明の第１の実施の形態の半導体装
置の製造工程を示す断面図（その１）である。
置の製造工程を示す断面図（その１）である。
【図２】図２は、本発明の第１の実施の形態の半導体装
置の製造工程を示す断面図（その２）である。
置の製造工程を示す断面図（その２）である。
【図３】図３は、本発明の第１の実施の形態の半導体装
置の製造工程を示す断面図（その３）である。
置の製造工程を示す断面図（その３）である。
【図４】図４は、本発明の第１の実施の形態の半導体装
置の製造工程において、ビット線用コンタクトホールの
位置ずれが生じる場合を想定した工程を示す断面図であ
る。
置の製造工程において、ビット線用コンタクトホールの
位置ずれが生じる場合を想定した工程を示す断面図であ
る。
【図５】図５は、本発明の第２の実施の形態に係る半導
体装置の製造工程を示す断面図（その１）である。
体装置の製造工程を示す断面図（その１）である。
【図６】図６は、本発明の第２の実施の形態に係る半導
体装置の製造工程を示す断面図（その２）である。
体装置の製造工程を示す断面図（その２）である。
【図７】図７は、本発明の第３の実施の形態に係る半導
体装置の製造工程を示す断面図（その１）である。
体装置の製造工程を示す断面図（その１）である。
【図８】図８は、本発明の第３の実施の形態に係る半導
体装置の製造工程を示す断面図（その２）である。
体装置の製造工程を示す断面図（その２）である。
【図９】図９は、本発明の第３の実施の形態に係る半導
体装置の製造工程を示す断面図（その３）である。
体装置の製造工程を示す断面図（その３）である。
【図１０】図１０は、本発明の第３の実施の形態に係る
半導体装置の製造工程の一部の状態を示す平面図であ
る。
半導体装置の製造工程の一部の状態を示す平面図であ
る。
【図１１】図１１は、本発明の実施の形態に用いるクラ
スタツールの一例を示す装置の構成図を示している。
スタツールの一例を示す装置の構成図を示している。
【図１２】図１２は、従来の半導体装置の製造工程を示
す断面図（その１）である。
す断面図（その１）である。
【図１３】図１３は、従来の半導体装置の製造工程を示
す断面図（その２）である。
す断面図（その２）である。
１、３１…シリコン基板（半導体層）、２、３２…素子
分離酸化層、３、３３…ゲート絶縁層、４ｇ、３４ｇ…
ゲート電極、５、３５…キャップ層、６、３６…サイド
ウォール、７ａ〜７ｃ、３７ａ〜３７ｃ…不純物拡散
層、８…第一のエッチングストップ層、９…第二のエッ
チングストップ層、１０…ＰＳＧ層（第一の絶縁層）、
１１…開口部、１２…第二の多結晶シリコン膜（蓄積電
極）、１３…誘電体層、１４…第三の多結晶シリコン
層、１６…層間絶縁膜（第二の絶縁層）、１７…ビット
線用のコンタクトホール、１８…絶縁膜、１９…第一の
絶縁性側壁、２０…第二の絶縁性側壁、２１…層間絶縁
膜、２２…ビット線用のコンタクトホール、第一の絶縁
性側壁２３、第二の絶縁性側壁２４、ＷＬ…ワード線、
ＢＬ…ビット線、３８…ドープトシリコン（導電膜）、
３９…シリコン窒化膜（エッチングストップ層）、４０
…層間絶縁膜、４１…マスク、４１ａ…窓、４２…開口
部、４３…蓄積電極、４４…誘電体膜、４５…対向電
極、５１…第１のエッチングチャンバ、５２…第２のエ
ッチングチャンバ、５３…アッシングチャンバ、５４…
真空搬送室、５５…ウェハ搬送用アーム。
分離酸化層、３、３３…ゲート絶縁層、４ｇ、３４ｇ…
ゲート電極、５、３５…キャップ層、６、３６…サイド
ウォール、７ａ〜７ｃ、３７ａ〜３７ｃ…不純物拡散
層、８…第一のエッチングストップ層、９…第二のエッ
チングストップ層、１０…ＰＳＧ層（第一の絶縁層）、
１１…開口部、１２…第二の多結晶シリコン膜（蓄積電
極）、１３…誘電体層、１４…第三の多結晶シリコン
層、１６…層間絶縁膜（第二の絶縁層）、１７…ビット
線用のコンタクトホール、１８…絶縁膜、１９…第一の
絶縁性側壁、２０…第二の絶縁性側壁、２１…層間絶縁
膜、２２…ビット線用のコンタクトホール、第一の絶縁
性側壁２３、第二の絶縁性側壁２４、ＷＬ…ワード線、
ＢＬ…ビット線、３８…ドープトシリコン（導電膜）、
３９…シリコン窒化膜（エッチングストップ層）、４０
…層間絶縁膜、４１…マスク、４１ａ…窓、４２…開口
部、４３…蓄積電極、４４…誘電体膜、４５…対向電
極、５１…第１のエッチングチャンバ、５２…第２のエ
ッチングチャンバ、５３…アッシングチャンバ、５４…
真空搬送室、５５…ウェハ搬送用アーム。
Claims (15)
- 【請求項１】半導体層の上にゲート絶縁層を形成し、該
ゲート絶縁層の上に、絶縁性キャップ層に覆われたゲー
ト電極を形成し、該ゲート電極の両側に第一及び第二の
不純物拡散層を形成する工程と、該ゲート電極の両側面
に絶縁性サイドウォールを形成することによってトラン
ジスタを複数個形成する工程と、 前記絶縁性キャップ層と前記絶縁性サイドウォールと前
記第一及び第二の不純物拡散層の上に絶縁性エッチング
ストップ層を形成する工程と、 前記エッチングストップ層の上に第一の絶縁層を形成す
る工程と、 前記第一の絶縁層の一部をエッチングして、前記第一の
不純物拡散層の上方とその周辺に開口部を形成する工程
と、 前記開口部の下の前記エッチングストップ層を除去して
前記開口部を下に延長する工程と、 前記開口部の内壁から前記第一の不純物拡散層の表面ま
でに沿ってシリンダ型の導電層よりなるキャパシタの蓄
積電極を形成する工程と、 前記第一の絶縁層及び前記エッチングストップ層のうち
少なくとも前記第一の絶縁層の上面から途中までをエッ
チングして除去する工程と、 前記蓄積電極の露出面と前記トランジスタを誘電体層に
よって覆う工程と、 前記誘電体層の上に対向電極層を形成する工程と、 前記対向電極層の上に第二の絶縁層を形成する工程と、 前記第二の不純物拡散層及びその周辺の上方にある第二
の絶縁層を選択的にエッチングしてビット線用コンタク
トホールを形成する工程と、 前記ビット線用コンタクトホールの下方にある前記対向
電極層の上面から前記第二の不純物拡散層の表面までを
エッチングして前記ビット線用コンタクトホールを前記
第二の不純物拡散層まで深くする工程と、 前記ビット線コンタクトホールの内周面から露出した前
記対向電極層を第三の絶縁層によって覆う工程と、 前記コンタクトホールを通して前記第二の不純物拡散層
にビット線を接続する工程とを有することを特徴とする
半導体装置の製造方法。 - 【請求項２】前記ビット線コンタクトホールは、２つの
前記ＭＯＳトランジスタに接続される２つの前記蓄積電
極の間に形成され、その側部を前記蓄積電極を前記誘電
体層を介して覆う前記対向電極層によって規制されるこ
とを特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】前記第三の絶縁膜は、前記ビット線用コン
タクトホールの内部と前記第二の絶縁層の上に形成さ
れ、前記第三の絶縁層を前記ビット線用コンタクトホー
ルの高さ方向にエッチングすることによって前記ビット
線用コンタクトホールの内周面にのみ残したものである
ことを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項４】前記第三の絶縁層は、窒化シリコン層又は
酸化シリコン層であることを特徴とする請求項３記載の
半導体装置の製造方法。 - 【請求項５】前記第二の絶縁層の前記ビット線コンタク
トホールは、前記蓄積電極の側方の前記対向電極層を露
出して形成される場合に、 前記対向電極層のエッチングの前に、前記ビット線コン
タクトホール内周に第四の絶縁層を形成した後、該第四
の絶縁層を前記ビット線コンタクトホールの高さ方向に
エッチングすることによって前記ビット線コンタクトホ
ールの内周面上のみに残し、前記ビット線コンタクトホ
ールから露出した前記対向電極層を該第五の絶縁層によ
って覆う工程を有することを特徴とする請求項１記載の
半導体装置の製造方法。 - 【請求項６】絶縁層第四の絶縁層又は前記第五の絶縁層
は、窒化シリコン層又は酸化シリコン層であることを特
徴とする請求項５記載の半導体装置の製造方法。 - 【請求項７】半導体層上にゲート絶縁層を介して形成さ
れ且つゲート被覆層に覆われたゲート電極と、該ゲート
電極の両側方の該半導体層に形成された第一及び第二の
不純物拡散層とを有するトランジスタと、 前記第一の不純物拡散層に電気的に接続して前記半導体
層の上方に形成されたキャパシタのシリンダ状の蓄積電
極と、 前記蓄積電極上の内周面及び外周面と前記トランジスタ
を覆う前記キャパシタの誘電体膜と、 前記誘電体膜の表面を覆う前記キャパシタの対向電極
と、 前記対向電極を覆う層間絶縁層とを有することを特徴と
する半導体装置。 - 【請求項８】前記層間絶縁層と前記対向電極には、前記
第二の不純物拡散層に達するコンタクトホールが形成さ
れ、 前記コンタクトホール内には、前記層間絶縁層の上の配
線と前記第二の不純物拡散層を電気的に接続する導電層
が形成されていることを特徴とする請求項７記載の半導
体装置。 - 【請求項９】半導体基板上に第一の絶縁膜を成長する工
程と、 前記第一の絶縁膜上に間隔を置いて複数の電極を形成す
る工程と、 複数の前記電極の上面と側面を第二の絶縁膜によって覆
う工程と、 複数の前記電極の両側方の前記半導体基板に不純物を導
入して不純物拡散層を形成する工程と、 複数の前記電極の間に存在する前記不純物拡散層の上に
選択的に導電膜をエピタキシャル成長する工程と、 前記導電膜と前記第二の絶縁膜の上に、第三の絶縁膜を
形成する工程と、 前記第三の絶縁膜の上に層間絶縁膜を形成する工程と、 前記層間絶縁膜の上であって前記導電膜の上方位置に窓
を有するマスクを形成する工程と、 前記第三の絶縁膜をエッチングストップ層として機能さ
せ、前記窓を通し前記層間絶縁膜をエッチングして前記
層間絶縁膜に開口部を形成する工程と、 前記開口部の下の前記第三の絶縁膜をエッチングして除
去し、前記導電膜を前記開口部から露出させる工程とを
有することを特徴とする半導体装置の製造方法。 - 【請求項１０】前記開口部の中にキャパシタ用の蓄積電
極を形成して該蓄積電極を前記導電膜に接続する工程
と、 前記蓄積電極上に前記キャパシタ用の誘電体膜を成長す
る工程と、 前記誘電体膜上に対向電極を形成する工程とをさらに有
することを特徴とする請求項９記載の半導体装置の製造
方法。 - 【請求項１１】前記導電膜はドープトシリコンであるこ
とを特徴とする請求項９記載の半導体装置の製造方法。 - 【請求項１２】前記第二の絶縁膜はシリコン酸化膜であ
り、前記第三の絶縁膜はシリコン窒化膜であり、前記層
間絶縁膜はＢＰＳＧ、ＰＳＧ又はＢＳＧであることを特
徴とする請求項９記載の半導体装置の製造方法。 - 【請求項１３】半導体基板の上に酸化シリコンよりなる
第一のエッチングストップ層と、窒化シリコンよりなる
第二のエチングストップ層と、層間絶縁膜を形成する工
程と、 前記層間絶縁膜の上にレジストよりなるマスクを形成す
る工程と、 前記半導体基板を減圧雰囲気中に入れ、該減圧雰囲気を
大気に戻すことなく該減圧雰囲気中において、前記マス
クに覆われない領域の前記層間絶縁膜をエッチングして
開口部を形成し、前記マスクを除去し、前記第二のエッ
チングストップ層と前記第一のエッチングストップ層を
エッチングする工程と、 前記半導体基板を大気に戻す工程とを有することを特徴
とする半導体装置の製造方法。 - 【請求項１４】前記層間絶縁膜に前記開口部を形成した
後に、前記マスクを酸素プラズマ雰囲気で除去すると同
時に前記第二のエッチングストップ層の表面を清浄化す
る工程を有することを特徴とする請求項１３記載の半導
体装置の製造方法。 - 【請求項１５】前記層間絶縁膜に前記開口部を形成した
後に、少なくとも酸素プラズマを含む領域で前記第二の
エッチングストップ層の表面を清浄化する工程を有する
ことを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10073672A JPH1117149A (ja) | 1997-04-30 | 1998-03-23 | 半導体装置及びその製造方法 |
| KR1019980015655A KR19980081869A (ko) | 1997-04-30 | 1998-04-30 | 반도체 장치 및 그 제조 방법 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9-113233 | 1997-04-30 | ||
| JP11323397 | 1997-04-30 | ||
| JP10073672A JPH1117149A (ja) | 1997-04-30 | 1998-03-23 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1117149A true JPH1117149A (ja) | 1999-01-22 |
Family
ID=26414816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10073672A Withdrawn JPH1117149A (ja) | 1997-04-30 | 1998-03-23 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH1117149A (ja) |
| KR (1) | KR19980081869A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000340655A (ja) * | 1999-03-25 | 2000-12-08 | Infineon Technol North America Corp | 半導体構造体および半導体製造方法 |
| KR100391988B1 (ko) * | 2001-02-09 | 2003-07-22 | 삼성전자주식회사 | 디램 셀 및 그 제조방법 |
| CN112908967A (zh) * | 2019-11-19 | 2021-06-04 | 长鑫存储技术有限公司 | 半导体存储器、电容器阵列结构及其制造方法 |
-
1998
- 1998-03-23 JP JP10073672A patent/JPH1117149A/ja not_active Withdrawn
- 1998-04-30 KR KR1019980015655A patent/KR19980081869A/ko not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000340655A (ja) * | 1999-03-25 | 2000-12-08 | Infineon Technol North America Corp | 半導体構造体および半導体製造方法 |
| KR100391988B1 (ko) * | 2001-02-09 | 2003-07-22 | 삼성전자주식회사 | 디램 셀 및 그 제조방법 |
| CN112908967A (zh) * | 2019-11-19 | 2021-06-04 | 长鑫存储技术有限公司 | 半导体存储器、电容器阵列结构及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980081869A (ko) | 1998-11-25 |
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