JPH1117149A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH1117149A JPH1117149A JP10073672A JP7367298A JPH1117149A JP H1117149 A JPH1117149 A JP H1117149A JP 10073672 A JP10073672 A JP 10073672A JP 7367298 A JP7367298 A JP 7367298A JP H1117149 A JPH1117149 A JP H1117149A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- film
- forming
- etching
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 65
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 38
- 238000005530 etching Methods 0.000 claims abstract description 139
- 239000012535 impurity Substances 0.000 claims abstract description 104
- 238000009792 diffusion process Methods 0.000 claims abstract description 89
- 238000003860 storage Methods 0.000 claims abstract description 78
- 239000003990 capacitor Substances 0.000 claims abstract description 50
- 239000010410 layer Substances 0.000 claims description 339
- 239000011229 interlayer Substances 0.000 claims description 80
- 239000000758 substrate Substances 0.000 claims description 51
- 229910052710 silicon Inorganic materials 0.000 claims description 42
- 239000010703 silicon Substances 0.000 claims description 42
- 238000000034 method Methods 0.000 claims description 41
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 40
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 40
- 230000002093 peripheral effect Effects 0.000 claims description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 14
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 14
- 229910052760 oxygen Inorganic materials 0.000 claims description 7
- 230000001105 regulatory effect Effects 0.000 claims description 7
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 5
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 5
- 239000001301 oxygen Substances 0.000 claims description 5
- 239000011247 coating layer Substances 0.000 claims description 2
- 238000004140 cleaning Methods 0.000 claims 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 58
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 41
- 239000005360 phosphosilicate glass Substances 0.000 description 29
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 20
- 238000005229 chemical vapour deposition Methods 0.000 description 20
- 230000015572 biosynthetic process Effects 0.000 description 19
- 230000008569 process Effects 0.000 description 18
- 229910004298 SiO 2 Inorganic materials 0.000 description 15
- 238000000206 photolithography Methods 0.000 description 12
- 238000001020 plasma etching Methods 0.000 description 11
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 10
- 230000006870 function Effects 0.000 description 9
- 239000007789 gas Substances 0.000 description 9
- 229910052782 aluminium Inorganic materials 0.000 description 8
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 8
- 238000002955 isolation Methods 0.000 description 8
- 238000004380 ashing Methods 0.000 description 7
- 239000007795 chemical reaction product Substances 0.000 description 6
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 230000008018 melting Effects 0.000 description 5
- 238000002844 melting Methods 0.000 description 5
- 239000007769 metal material Substances 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 229910000838 Al alloy Inorganic materials 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 239000007864 aqueous solution Substances 0.000 description 2
- 229910002091 carbon monoxide Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- -1 tungsten nitride Chemical class 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- KMWBBMXGHHLDKL-UHFFFAOYSA-N [AlH3].[Si] Chemical compound [AlH3].[Si] KMWBBMXGHHLDKL-UHFFFAOYSA-N 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- AZDRQVAHHNSJOQ-UHFFFAOYSA-N alumane Chemical group [AlH3] AZDRQVAHHNSJOQ-UHFFFAOYSA-N 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
- MAKDTFFYCIMFQP-UHFFFAOYSA-N titanium tungsten Chemical compound [Ti].[W] MAKDTFFYCIMFQP-UHFFFAOYSA-N 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/485—Bit line contacts
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/312—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with a bit line higher than the capacitor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】スタック型キャパシタを有する半導体装置の製
造方法に関し、キャパシタの蓄積容量を低減せずに半導
体チップ内での段差を小さくすること。 【解決手段】MOSトランジスタを第一の絶縁層10で
覆った後に、第一の絶縁層10の一部をエッチングして
MOSトランジスタの一方の不純物拡散層7bとその周
辺の上に開口部11を形成し、開口部11内にシリンダ
型の蓄積電極12を形成した後に、第一の絶縁層10の
少なくとも上部を除去し、その後に、シリンダ型の蓄積
電極12の内外表面を覆う誘電体層13と対向電極14
を形成し、さらに、対向電極14を覆う第二の絶縁層1
6を形成し、第二の絶縁層16の一部をエッチングして
形成されるビット線コンタクトホール17の形成位置を
蓄積電極12の側方の対向電極14によって規制して自
己整合的に決定している。
造方法に関し、キャパシタの蓄積容量を低減せずに半導
体チップ内での段差を小さくすること。 【解決手段】MOSトランジスタを第一の絶縁層10で
覆った後に、第一の絶縁層10の一部をエッチングして
MOSトランジスタの一方の不純物拡散層7bとその周
辺の上に開口部11を形成し、開口部11内にシリンダ
型の蓄積電極12を形成した後に、第一の絶縁層10の
少なくとも上部を除去し、その後に、シリンダ型の蓄積
電極12の内外表面を覆う誘電体層13と対向電極14
を形成し、さらに、対向電極14を覆う第二の絶縁層1
6を形成し、第二の絶縁層16の一部をエッチングして
形成されるビット線コンタクトホール17の形成位置を
蓄積電極12の側方の対向電極14によって規制して自
己整合的に決定している。
Description
【0001】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、より詳しくは、スタック型キャパシ
タを有する半導体装置及びその製造方法に関する。
の製造方法に関し、より詳しくは、スタック型キャパシ
タを有する半導体装置及びその製造方法に関する。
【0002】
【従来の技術】DRAM(dynamic random access memo
ry) セルなどに適用されるキャパシタの蓄積電極はプレ
ーナ型、スタック型、トレンチ型の3つに大別される。
それらのうち2次元形状をもつプレーナ型の電荷蓄積電
極は、その表面積が小さくて十分な電荷が蓄積されない
ため淘汰されていて、現在では3次元構造のスタック又
はトレンチ型が主流である。
ry) セルなどに適用されるキャパシタの蓄積電極はプレ
ーナ型、スタック型、トレンチ型の3つに大別される。
それらのうち2次元形状をもつプレーナ型の電荷蓄積電
極は、その表面積が小さくて十分な電荷が蓄積されない
ため淘汰されていて、現在では3次元構造のスタック又
はトレンチ型が主流である。
【0003】トレンチ型の蓄積電極ではシリコン基板の
加工を必要となるが、基板を加工することは基板にダメ
ージを与えたり、基板を汚染する原因となり、これらを
克服することは難しく、しかも、その工数が長いという
問題がある。これに対して、スタック型の蓄積電極で
は、シリコン基板の加工は不要なのでトレンチ型の欠点
は解消される。
加工を必要となるが、基板を加工することは基板にダメ
ージを与えたり、基板を汚染する原因となり、これらを
克服することは難しく、しかも、その工数が長いという
問題がある。これに対して、スタック型の蓄積電極で
は、シリコン基板の加工は不要なのでトレンチ型の欠点
は解消される。
【0004】そのスタック型の蓄積電極として例えばシ
リンダ形状のものがあり、この蓄積電極は、一般に図1
2(a),(b) 及び図13(a),(b) に示すような工程に沿っ
て形成される。次に、その工程を簡単に説明する。ま
ず、図12(a) に示す状態になるまでの工程について説
明する。シリコン基板101 には、素子分離用のフィール
ド酸化膜102 に囲まれたMOSトランジスタ103 が形成
されている。MOSトランジスタ103 は、シリコン基板
101 上にゲート絶縁膜104 を介して形成されたゲート電
極105 と、ゲート電極105 の両側のシリコン基板101 に
形成された不純物拡散層106 とを有している。ゲート電
極105 の上面及び側面はゲート被覆絶縁膜107 によって
覆われ、また、不純物拡散層106 は、ゲート被覆絶縁膜
107 及びフィールド酸化膜102 の間で露出した状態にな
っている。
リンダ形状のものがあり、この蓄積電極は、一般に図1
2(a),(b) 及び図13(a),(b) に示すような工程に沿っ
て形成される。次に、その工程を簡単に説明する。ま
ず、図12(a) に示す状態になるまでの工程について説
明する。シリコン基板101 には、素子分離用のフィール
ド酸化膜102 に囲まれたMOSトランジスタ103 が形成
されている。MOSトランジスタ103 は、シリコン基板
101 上にゲート絶縁膜104 を介して形成されたゲート電
極105 と、ゲート電極105 の両側のシリコン基板101 に
形成された不純物拡散層106 とを有している。ゲート電
極105 の上面及び側面はゲート被覆絶縁膜107 によって
覆われ、また、不純物拡散層106 は、ゲート被覆絶縁膜
107 及びフィールド酸化膜102 の間で露出した状態にな
っている。
【0005】なお、ゲート電極105 は、フィールド酸化
膜102 の上に延在してDRAMのワード線となる。この
ような状態で、シリコン酸化膜108 とシリコン窒化膜10
9 をCVD法により成長し、これらの膜によってMOS
トランジスタ103 、フィールド酸化膜102を覆い、さら
に、全体にPSG膜110 を成長した後に、PSG膜110
を加熱して平坦化する。
膜102 の上に延在してDRAMのワード線となる。この
ような状態で、シリコン酸化膜108 とシリコン窒化膜10
9 をCVD法により成長し、これらの膜によってMOS
トランジスタ103 、フィールド酸化膜102を覆い、さら
に、全体にPSG膜110 を成長した後に、PSG膜110
を加熱して平坦化する。
【0006】その後に、フォトリソグラフィーによって
PSG膜110 に開口部111 を形成する。その開口部111
は、MOSトランジスタ103 の一方の不純物拡散層106
を含むキャパシタ形成領域の位置に形成される。この場
合、シリコン窒化膜109 はエッチングストッパとして機
能する。次に、図12(b) に示すように、開口部111 を
通してシリコン窒化膜109 をリン酸によって除去し、さ
らに開口部111 を通してシリコン酸化膜108 を希釈フッ
酸によって除去すると、その開口部111 から不純物拡散
層106 が露出する。
PSG膜110 に開口部111 を形成する。その開口部111
は、MOSトランジスタ103 の一方の不純物拡散層106
を含むキャパシタ形成領域の位置に形成される。この場
合、シリコン窒化膜109 はエッチングストッパとして機
能する。次に、図12(b) に示すように、開口部111 を
通してシリコン窒化膜109 をリン酸によって除去し、さ
らに開口部111 を通してシリコン酸化膜108 を希釈フッ
酸によって除去すると、その開口部111 から不純物拡散
層106 が露出する。
【0007】次に、図13(a) に示すように、CVD法
によって、開口部111 の下の不純物拡散層106 とゲート
被覆絶縁膜107 と開口部111 内壁に沿って不純物を含む
多結晶シリコン膜112 を成長する。これに続いて、PS
G膜110 の上に成長した多結晶シリコン膜112 を研磨に
よって除去する。その後に、図13(b) に示すように、
開口部111 内の多結晶シリコン膜112 を内側から覆うよ
うに窒化シリコンなどの誘電体層113 を成長し、さら
に、開口部111 内を埋め込むように誘電体層113 の上に
導電膜114 を形成する。
によって、開口部111 の下の不純物拡散層106 とゲート
被覆絶縁膜107 と開口部111 内壁に沿って不純物を含む
多結晶シリコン膜112 を成長する。これに続いて、PS
G膜110 の上に成長した多結晶シリコン膜112 を研磨に
よって除去する。その後に、図13(b) に示すように、
開口部111 内の多結晶シリコン膜112 を内側から覆うよ
うに窒化シリコンなどの誘電体層113 を成長し、さら
に、開口部111 内を埋め込むように誘電体層113 の上に
導電膜114 を形成する。
【0008】さらに、誘電体層112 及び導電膜113 をフ
ォトリソグラフィーによってパターニングして開口部11
1 内及びその周辺に残す。これにより、多結晶シリコン
膜112 はキャパシタの蓄積電極となり、誘電体層113 は
キャパシタの誘電体となり、導電膜114 はキャパシタの
対向電極となる。キャパシタが完成する。これに続い
て、図13(b) の破線で示すように、PSG膜にビット
線用のコンタクトホール114 を形成する。
ォトリソグラフィーによってパターニングして開口部11
1 内及びその周辺に残す。これにより、多結晶シリコン
膜112 はキャパシタの蓄積電極となり、誘電体層113 は
キャパシタの誘電体となり、導電膜114 はキャパシタの
対向電極となる。キャパシタが完成する。これに続い
て、図13(b) の破線で示すように、PSG膜にビット
線用のコンタクトホール114 を形成する。
【0009】ところで、DRAMでは、集積度が高くな
るにつれて平面的な寸法は縮小するが、DRAM動作に
必要な蓄積電荷の量は面積縮小分ほど減少しないため、
所定の大きさの蓄積電荷量を確保するためには空間的に
余裕のある高さ方向にキャパシタの寸法を伸ばすことに
なる。
るにつれて平面的な寸法は縮小するが、DRAM動作に
必要な蓄積電荷の量は面積縮小分ほど減少しないため、
所定の大きさの蓄積電荷量を確保するためには空間的に
余裕のある高さ方向にキャパシタの寸法を伸ばすことに
なる。
【0010】
【発明が解決しようとする課題】しかしながら、そのよ
うなキャパシタを有するDRAMでは、メモリの背は高
くなる一方で周辺回路は依然として背が低い状態となる
ので、チップ内で大きな段差を生じる。そのような段差
は、フォトリソグラフィー工程の露光の際に焦点深度余
裕を減少させる原因となるので、製造マージンが小さく
なる。また、仮に段差を軽減できたとしても、周辺回路
においてはPSG膜110 の高さ分だけ、メタル配線とシ
リコン基板のコンタクトホールのアスペクト比が高くな
って、不純物拡散層と配線(不図示)を電気的に良好に
コンタクトさせるのが困難になる。
うなキャパシタを有するDRAMでは、メモリの背は高
くなる一方で周辺回路は依然として背が低い状態となる
ので、チップ内で大きな段差を生じる。そのような段差
は、フォトリソグラフィー工程の露光の際に焦点深度余
裕を減少させる原因となるので、製造マージンが小さく
なる。また、仮に段差を軽減できたとしても、周辺回路
においてはPSG膜110 の高さ分だけ、メタル配線とシ
リコン基板のコンタクトホールのアスペクト比が高くな
って、不純物拡散層と配線(不図示)を電気的に良好に
コンタクトさせるのが困難になる。
【0011】また、図12(b) に示すようにPSG膜11
0 に開口部111 を形成する際に、シリコン窒化膜109 は
エッチングストップ層としての機能を有するが、シリコ
ン窒化膜109 のエッチングに使用されるリン酸液又はフ
ッ素系のガスによれば、シリコン窒化膜を109 を等方的
にエッチングする傾向にある。したがって、微細なMO
Sトランジスタの上のPSG膜110 に開口部111 及びコ
ンタクトホール114 を形成すると、ゲート電極105 上の
シリコン窒化膜109 がサイドエッチングにより除去され
てビット線用のコンタクトホール114 とキャパシタ収納
用の開口部111 とが繋がって、キャパシタの蓄積電極11
2 とコンタクトホール114 内のビット線(不図示)が短
絡するおそれがある。
0 に開口部111 を形成する際に、シリコン窒化膜109 は
エッチングストップ層としての機能を有するが、シリコ
ン窒化膜109 のエッチングに使用されるリン酸液又はフ
ッ素系のガスによれば、シリコン窒化膜を109 を等方的
にエッチングする傾向にある。したがって、微細なMO
Sトランジスタの上のPSG膜110 に開口部111 及びコ
ンタクトホール114 を形成すると、ゲート電極105 上の
シリコン窒化膜109 がサイドエッチングにより除去され
てビット線用のコンタクトホール114 とキャパシタ収納
用の開口部111 とが繋がって、キャパシタの蓄積電極11
2 とコンタクトホール114 内のビット線(不図示)が短
絡するおそれがある。
【0012】また、図12、図13に記載された工程に
おいて、エチングストッパとなるシリコン窒化膜109 は
ゲート電極105 とゲート被覆絶縁膜109 の外面に沿った
形状に形成されるために、シリコン窒化膜109 をエッチ
ングする際にリアクティブ・イオン・エッチング(RI
E)法を用いると、シリコン窒化膜109 がゲート被覆絶
縁膜107 の側壁に若干残って開口部を狭くしたり、或い
は、2つのゲート電極の間の凹部に残って開口部111 を
正常に形成できなくなってしまう。
おいて、エチングストッパとなるシリコン窒化膜109 は
ゲート電極105 とゲート被覆絶縁膜109 の外面に沿った
形状に形成されるために、シリコン窒化膜109 をエッチ
ングする際にリアクティブ・イオン・エッチング(RI
E)法を用いると、シリコン窒化膜109 がゲート被覆絶
縁膜107 の側壁に若干残って開口部を狭くしたり、或い
は、2つのゲート電極の間の凹部に残って開口部111 を
正常に形成できなくなってしまう。
【0013】なお、開口部111 を形成した後に、その直
径が広がることを防止することは素子の微細化のために
好ましい。本発明の目的とするところは、キャパシタの
蓄積容量を低減せずに半導体チップ内での段差を小さく
することができ、しかも、開口部の形成を正常に行うこ
とができる半導体装置及びその製造方法を提供すること
にある。
径が広がることを防止することは素子の微細化のために
好ましい。本発明の目的とするところは、キャパシタの
蓄積容量を低減せずに半導体チップ内での段差を小さく
することができ、しかも、開口部の形成を正常に行うこ
とができる半導体装置及びその製造方法を提供すること
にある。
【0014】
(1)上記した課題は、図1〜図3に例示するように、
半導体層1の上にゲート絶縁層3を形成し、該ゲート絶
縁層3の上に、絶縁性キャップ層5に覆われたゲート電
極4gを形成し、該ゲート電極4gの両側に第一及び第
二の不純物拡散層7a,7bを形成する工程と、該ゲー
ト電極4gの両側面に絶縁性サイドウォール6を形成す
ることによってトランジスタを複数個形成する工程と、
前記絶縁性キャップ層5と前記絶縁性サイドウォール6
と前記第一及び第二の不純物拡散層7a,7bの上に絶
縁性エッチングストップ層8、9を形成する工程と、前
記エッチングストップ層8、9の上に第一の絶縁層10
を形成する工程と、前記第一の絶縁層10の一部をエッ
チングして、前記第二の不純物拡散層7bの上方とその
周辺に開口部11を形成する工程と、前記開口部11の
下の前記エッチングストップ層8,9を除去して前記第
一の不純物拡散層7bの上の開口部11を下に延長する
工程と、前記開口部11の内壁から前記第一の不純物拡
散層7bの上までに沿ってシリンダ型の導電層よりなる
キャパシタの蓄積電極12を形成する工程と、前記第一
の絶縁層10及び前記エッチングストップ層8,9のう
ち少なくとも前記第一の絶縁層10の上面から途中まで
をエッチングして除去する工程と、前記蓄積電極12の
露出面と前記トランジスタを誘電体層13によって覆う
工程と、前記誘電体層13の上に対向電極層14を形成
する工程と、前記対向電極層14の上に第二の絶縁層1
6を形成する工程と、前記第二の不純物拡散層7aとそ
の周辺の上方にある第二の絶縁層16を選択的にエッチ
ングしてビット線用コンタクトホール17を形成する工
程と、前記ビット線用コンタクトホール17の下方にあ
る前記対向電極層14の上面から前記第二の不純物拡散
層7aの表面までをエッチングして前記ビット線用コン
タクトホール17を前記第二の不純物拡散層7aまで伸
ばす工程と、前記ビット線コンタクトホール17の内周
面から露出した前記対向電極層14を第三の絶縁層18
によって覆う工程と、前記ビット線用コンタクトホール
17を通して前記第二の不純物拡散層7aにビット線B
Lを接続する工程とを有することを特徴とする半導体装
置の製造方法によって解決する。
半導体層1の上にゲート絶縁層3を形成し、該ゲート絶
縁層3の上に、絶縁性キャップ層5に覆われたゲート電
極4gを形成し、該ゲート電極4gの両側に第一及び第
二の不純物拡散層7a,7bを形成する工程と、該ゲー
ト電極4gの両側面に絶縁性サイドウォール6を形成す
ることによってトランジスタを複数個形成する工程と、
前記絶縁性キャップ層5と前記絶縁性サイドウォール6
と前記第一及び第二の不純物拡散層7a,7bの上に絶
縁性エッチングストップ層8、9を形成する工程と、前
記エッチングストップ層8、9の上に第一の絶縁層10
を形成する工程と、前記第一の絶縁層10の一部をエッ
チングして、前記第二の不純物拡散層7bの上方とその
周辺に開口部11を形成する工程と、前記開口部11の
下の前記エッチングストップ層8,9を除去して前記第
一の不純物拡散層7bの上の開口部11を下に延長する
工程と、前記開口部11の内壁から前記第一の不純物拡
散層7bの上までに沿ってシリンダ型の導電層よりなる
キャパシタの蓄積電極12を形成する工程と、前記第一
の絶縁層10及び前記エッチングストップ層8,9のう
ち少なくとも前記第一の絶縁層10の上面から途中まで
をエッチングして除去する工程と、前記蓄積電極12の
露出面と前記トランジスタを誘電体層13によって覆う
工程と、前記誘電体層13の上に対向電極層14を形成
する工程と、前記対向電極層14の上に第二の絶縁層1
6を形成する工程と、前記第二の不純物拡散層7aとそ
の周辺の上方にある第二の絶縁層16を選択的にエッチ
ングしてビット線用コンタクトホール17を形成する工
程と、前記ビット線用コンタクトホール17の下方にあ
る前記対向電極層14の上面から前記第二の不純物拡散
層7aの表面までをエッチングして前記ビット線用コン
タクトホール17を前記第二の不純物拡散層7aまで伸
ばす工程と、前記ビット線コンタクトホール17の内周
面から露出した前記対向電極層14を第三の絶縁層18
によって覆う工程と、前記ビット線用コンタクトホール
17を通して前記第二の不純物拡散層7aにビット線B
Lを接続する工程とを有することを特徴とする半導体装
置の製造方法によって解決する。
【0015】上記半導体装置の製造方法において、前記
ビット線コンタクトホール18は、2つの前記MOSト
ランジスタに接続される2つの前記蓄積電極12の間に
形成され、その側部を前記蓄積電極を誘電体層13を介
して覆う前記対向電極層14によって規制されることを
特徴とする。上記半導体装置の製造方法において、前記
第三の絶縁膜18は、前記ビット線用コンタクトホール
17の内部と前記第二の絶縁層16の上に形成され、前
記第三の絶縁層18を前記ビット線用コンタクトホール
17の高さ方向にエッチングすることによって前記ビッ
ト線用コンタクトホール17の内周面にのみ残したもの
であることを特徴とする。この場合、前記第三の絶縁層
18は、窒化シリコン層又は酸化シリコン層であること
を特徴とする。
ビット線コンタクトホール18は、2つの前記MOSト
ランジスタに接続される2つの前記蓄積電極12の間に
形成され、その側部を前記蓄積電極を誘電体層13を介
して覆う前記対向電極層14によって規制されることを
特徴とする。上記半導体装置の製造方法において、前記
第三の絶縁膜18は、前記ビット線用コンタクトホール
17の内部と前記第二の絶縁層16の上に形成され、前
記第三の絶縁層18を前記ビット線用コンタクトホール
17の高さ方向にエッチングすることによって前記ビッ
ト線用コンタクトホール17の内周面にのみ残したもの
であることを特徴とする。この場合、前記第三の絶縁層
18は、窒化シリコン層又は酸化シリコン層であること
を特徴とする。
【0016】上記半導体装置の製造方法において、前記
第二の絶縁層16の前記ビット線コンタクトホール17
は、前記蓄積電極12の側方の前記対向電極層14を露
出して形成される場合に、前記対向電極層14のエッチ
ングの前に、前記ビット線コンタクトホール17内周に
第四の絶縁層19を形成したのち、該絶縁膜をビット線
コンタクトホール17の高さ方向にエッチングすること
によって前記ビット線コンタクトホール17の内周面上
のみに残し、前記ビット線コンタクトホール17から露
出した前記対向電極層14を該第五の絶縁層20によっ
て覆う工程を有することを特徴とする。この場合、前記
第四、五の絶縁層19、20は、窒化シリコン層又は酸
化シリコン層であることを特徴とする。
第二の絶縁層16の前記ビット線コンタクトホール17
は、前記蓄積電極12の側方の前記対向電極層14を露
出して形成される場合に、前記対向電極層14のエッチ
ングの前に、前記ビット線コンタクトホール17内周に
第四の絶縁層19を形成したのち、該絶縁膜をビット線
コンタクトホール17の高さ方向にエッチングすること
によって前記ビット線コンタクトホール17の内周面上
のみに残し、前記ビット線コンタクトホール17から露
出した前記対向電極層14を該第五の絶縁層20によっ
て覆う工程を有することを特徴とする。この場合、前記
第四、五の絶縁層19、20は、窒化シリコン層又は酸
化シリコン層であることを特徴とする。
【0017】上記した課題は、図3(c) に例示するよう
に、半導体層1上にゲート絶縁層3を介して形成され且
つゲート被覆層5,6に覆われたゲート電極4gと、該
ゲート電極4gの両側方の該半導体層1に形成された第
一及び第二の不純物拡散層7,7bとを有するトランジ
スタと、前記第一の不純物拡散層7bに電気的に接続し
て前記半導体層1の上方に形成されたキャパシタのシリ
ンダ状の蓄積電極12と、前記蓄積電極12上の内周面
及び外周面と前記トランジスタを覆う前記キャパシタの
誘電体膜13と、前記誘電体膜13の表面を覆う前記キ
ャパシタの対向電極14と、前記対向電極14を覆う層
間絶縁層16とを有することを特徴とする半導体装置に
よって解決する。
に、半導体層1上にゲート絶縁層3を介して形成され且
つゲート被覆層5,6に覆われたゲート電極4gと、該
ゲート電極4gの両側方の該半導体層1に形成された第
一及び第二の不純物拡散層7,7bとを有するトランジ
スタと、前記第一の不純物拡散層7bに電気的に接続し
て前記半導体層1の上方に形成されたキャパシタのシリ
ンダ状の蓄積電極12と、前記蓄積電極12上の内周面
及び外周面と前記トランジスタを覆う前記キャパシタの
誘電体膜13と、前記誘電体膜13の表面を覆う前記キ
ャパシタの対向電極14と、前記対向電極14を覆う層
間絶縁層16とを有することを特徴とする半導体装置に
よって解決する。
【0018】その半導体装置において、前記層間絶縁層
16と前記対向電極14には、前記第二の不純物拡散層
7aに達するコンタクトホール17が形成され、前記コ
ンタクトホール17内には、前記層間絶縁層16の上の
配線と前記第二の不純物拡散層7bを電気的に接続する
導電層BLが形成されていることを特徴とする。 (2)上記課題は、図7〜図9に例示するように、半導
体基板31上に第一の絶縁膜33を成長する工程と、前
記第一の絶縁膜33上に間隔を置いて複数の電極34
g,WLを並列に形成する工程と、複数の前記電極34
g,WLの上面と側面を第二の絶縁膜35,36によっ
て覆う工程と、複数の前記電極34g,WLの両側方の
前記半導体基板31に不純物を導入して不純物拡散層3
7a〜37cを形成する工程と、複数の前記電極34
g,WLの間に存在する前記不純物拡散層37a〜37
cの上に選択的に導電膜38をエピタキシャル成長する
工程と、前記導電膜38と前記第二の絶縁膜35,36
の上に、第三の絶縁膜39を形成する工程と、前記第三
の絶縁膜39の上に層間絶縁膜40を形成する工程と、
前記層間絶縁膜40の上であって前記導電膜38の上方
位置に窓41aを有するマスク41を形成する工程と、
前記第三の絶縁膜38をエッチングストップ層として機
能させ、前記窓41aを通し前記層間絶縁膜40をエッ
チングして前記層間絶縁膜40に開口部42を形成する
工程と、前記開口部42の下の前記第三の絶縁膜39を
エッチングして除去し、前記導電膜を前記開口部42か
ら露出される工程とを有することを特徴とする半導体装
置の製造方法により解決する。
16と前記対向電極14には、前記第二の不純物拡散層
7aに達するコンタクトホール17が形成され、前記コ
ンタクトホール17内には、前記層間絶縁層16の上の
配線と前記第二の不純物拡散層7bを電気的に接続する
導電層BLが形成されていることを特徴とする。 (2)上記課題は、図7〜図9に例示するように、半導
体基板31上に第一の絶縁膜33を成長する工程と、前
記第一の絶縁膜33上に間隔を置いて複数の電極34
g,WLを並列に形成する工程と、複数の前記電極34
g,WLの上面と側面を第二の絶縁膜35,36によっ
て覆う工程と、複数の前記電極34g,WLの両側方の
前記半導体基板31に不純物を導入して不純物拡散層3
7a〜37cを形成する工程と、複数の前記電極34
g,WLの間に存在する前記不純物拡散層37a〜37
cの上に選択的に導電膜38をエピタキシャル成長する
工程と、前記導電膜38と前記第二の絶縁膜35,36
の上に、第三の絶縁膜39を形成する工程と、前記第三
の絶縁膜39の上に層間絶縁膜40を形成する工程と、
前記層間絶縁膜40の上であって前記導電膜38の上方
位置に窓41aを有するマスク41を形成する工程と、
前記第三の絶縁膜38をエッチングストップ層として機
能させ、前記窓41aを通し前記層間絶縁膜40をエッ
チングして前記層間絶縁膜40に開口部42を形成する
工程と、前記開口部42の下の前記第三の絶縁膜39を
エッチングして除去し、前記導電膜を前記開口部42か
ら露出される工程とを有することを特徴とする半導体装
置の製造方法により解決する。
【0019】そのような半導体装置の製造方法におい
て、前記開口部42の中にキャパシタ用の蓄積電極43
を形成して該蓄積電極43を前記導電膜38に接続する
工程と、前記蓄積電極43の上に前記キャパシタ用の誘
電体膜44を成長する工程と、前記誘電体膜44の上に
対向電極45を形成する工程とをさらに有することを特
徴とする。
て、前記開口部42の中にキャパシタ用の蓄積電極43
を形成して該蓄積電極43を前記導電膜38に接続する
工程と、前記蓄積電極43の上に前記キャパシタ用の誘
電体膜44を成長する工程と、前記誘電体膜44の上に
対向電極45を形成する工程とをさらに有することを特
徴とする。
【0020】その半導体装置の製造方法において、前記
導電膜は、ドープトシリコンであることを特徴とする。
その半導体装置の製造方法において、前記第二の絶縁膜
35,36はシリコン酸化膜であり、前記第三の絶縁膜
39はシリコン窒化膜であり、前記層間絶縁膜40はB
PSG、PSG又はBSGであることを特徴とする。 (3)上記した課題は、半導体基板の上に酸化シリコン
よりなる第一のエッチングストップ層と、窒化シリコン
よりなる第二のエチングストップ層と、層間絶縁膜を形
成する工程と、前記層間絶縁膜の上にレジストよりなる
マスクを形成する工程と、前記半導体基板を減圧雰囲気
中に入れ、該減圧雰囲気を大気に戻すことなく該減圧雰
囲気中において、前記マスクに覆われない領域の前記層
間絶縁膜をエッチングして開口部を形成し、前記マスク
を除去し、前記第二のエッチングストップ層と前記第一
のエッチングストップ層をエッチングする工程と、前記
半導体基板を大気に戻す工程とを有することを特徴とす
る半導体装置の製造方法により解決する。
導電膜は、ドープトシリコンであることを特徴とする。
その半導体装置の製造方法において、前記第二の絶縁膜
35,36はシリコン酸化膜であり、前記第三の絶縁膜
39はシリコン窒化膜であり、前記層間絶縁膜40はB
PSG、PSG又はBSGであることを特徴とする。 (3)上記した課題は、半導体基板の上に酸化シリコン
よりなる第一のエッチングストップ層と、窒化シリコン
よりなる第二のエチングストップ層と、層間絶縁膜を形
成する工程と、前記層間絶縁膜の上にレジストよりなる
マスクを形成する工程と、前記半導体基板を減圧雰囲気
中に入れ、該減圧雰囲気を大気に戻すことなく該減圧雰
囲気中において、前記マスクに覆われない領域の前記層
間絶縁膜をエッチングして開口部を形成し、前記マスク
を除去し、前記第二のエッチングストップ層と前記第一
のエッチングストップ層をエッチングする工程と、前記
半導体基板を大気に戻す工程とを有することを特徴とす
る半導体装置の製造方法により解決する。
【0021】この場合、前記層間絶縁膜に前記開口部を
形成した後に、前記マスクを酸素プラズマ雰囲気で除去
すると同時に前記第二のエッチングストップ層の表面を
清浄化してもよい。また、前記層間絶縁膜に前記開口部
を形成した後に、少なくとも酸素プラズマを含む領域で
前記第二のエッチングストップ層の表面を清浄化しても
よい。
形成した後に、前記マスクを酸素プラズマ雰囲気で除去
すると同時に前記第二のエッチングストップ層の表面を
清浄化してもよい。また、前記層間絶縁膜に前記開口部
を形成した後に、少なくとも酸素プラズマを含む領域で
前記第二のエッチングストップ層の表面を清浄化しても
よい。
【0022】次に、本発明の作用について説明する。本
発明によれば、MOSトランジスタを第一の絶縁層で覆
った後に、第一の絶縁層の一部をエッチングしてMOS
トランジスタの一方の不純物拡散層とその周辺の上に開
口部を形成し、開口部内にシリンダ型の蓄積電極を形成
した後に、第一の絶縁層の少なくとも上部を除去し、そ
の後に、シリンダ型の蓄積電極の内外表面を覆う誘電体
層と対向電極を形成するようにしている。
発明によれば、MOSトランジスタを第一の絶縁層で覆
った後に、第一の絶縁層の一部をエッチングしてMOS
トランジスタの一方の不純物拡散層とその周辺の上に開
口部を形成し、開口部内にシリンダ型の蓄積電極を形成
した後に、第一の絶縁層の少なくとも上部を除去し、そ
の後に、シリンダ型の蓄積電極の内外表面を覆う誘電体
層と対向電極を形成するようにしている。
【0023】従って、シリンダ型の蓄積電極の内面と外
面の両面をキャパシタとして用いることができ、従来の
シリンダ型の蓄積電極に比べて蓄積電荷容量が同じにし
て高さを半分にすることができる。これにより、DRA
Mセル領域の高さを抑えてDRAMセル領域と周辺回路
領域の段差を小さくすることができ、層間絶縁層形成後
のフォトリソグラフィーの製造マージンが減少し、層間
絶縁層に形成されるコンタクトホール内に形成される配
線と半導体基板とのコンタクトが容易になる。
面の両面をキャパシタとして用いることができ、従来の
シリンダ型の蓄積電極に比べて蓄積電荷容量が同じにし
て高さを半分にすることができる。これにより、DRA
Mセル領域の高さを抑えてDRAMセル領域と周辺回路
領域の段差を小さくすることができ、層間絶縁層形成後
のフォトリソグラフィーの製造マージンが減少し、層間
絶縁層に形成されるコンタクトホール内に形成される配
線と半導体基板とのコンタクトが容易になる。
【0024】また、本発明では、ゲート電極を覆う絶縁
層によってキャパシタの蓄積電極の形成位置を規制して
自己整合的に形成し、さらに、ビット線コンタクトホー
ルの形成位置を蓄積電極の側方の対向電極によって規制
して自己整合的に形成しているので、ビット線コンタク
トホールの位置は、蓄積電極の外側の対向電極によって
規制され、自己整合的に形成されることになる。このた
め、ビット線コンタクトホールの位置合わせマージンが
大きくなるので、蓄積電極の平面的な面積を大きくする
ことができるようになり、蓄積電極の高さをさらに低く
抑えることができることになる。
層によってキャパシタの蓄積電極の形成位置を規制して
自己整合的に形成し、さらに、ビット線コンタクトホー
ルの形成位置を蓄積電極の側方の対向電極によって規制
して自己整合的に形成しているので、ビット線コンタク
トホールの位置は、蓄積電極の外側の対向電極によって
規制され、自己整合的に形成されることになる。このた
め、ビット線コンタクトホールの位置合わせマージンが
大きくなるので、蓄積電極の平面的な面積を大きくする
ことができるようになり、蓄積電極の高さをさらに低く
抑えることができることになる。
【0025】また、ビット線コンタクトホールの位置合
わせマージンが大きくなると、蓄積電極の集積度を高く
することができるので、より微細な半導体記憶装置に対
応することができる。一方、別の発明によれば、複数の
電極(ゲート電極)の間にある不純物拡散層の上にドー
プトシリコンのような導電膜を形成し、その上にエッチ
ングストップ層となる絶縁膜を形成し、その絶縁膜の上
に層間絶縁膜を形成し、その後に不純物拡散層の上に開
口部を形成するようにしている。
わせマージンが大きくなると、蓄積電極の集積度を高く
することができるので、より微細な半導体記憶装置に対
応することができる。一方、別の発明によれば、複数の
電極(ゲート電極)の間にある不純物拡散層の上にドー
プトシリコンのような導電膜を形成し、その上にエッチ
ングストップ層となる絶縁膜を形成し、その絶縁膜の上
に層間絶縁膜を形成し、その後に不純物拡散層の上に開
口部を形成するようにしている。
【0026】そのような方法によれば、ゲート電極の相
互間に凹部が存在しないので、開口部を形成する工程に
おいて、層間絶縁膜の下のエッチングストップ用絶縁膜
の上に層間絶縁膜のエッチング残が生じることはなくな
る。しかも、エッチングストップ用の絶縁膜をホールを
通してエッチングする際に、その絶縁膜はゲート電極の
側部にサイドウォールとして残ることはなくなり、正常
な開口部を形成することができる。これにより、開口部
内に形成されるキャパシタの蓄積電極と半導体基板内の
不純物拡散層は導電膜を介して良好に接続されることに
なる。
互間に凹部が存在しないので、開口部を形成する工程に
おいて、層間絶縁膜の下のエッチングストップ用絶縁膜
の上に層間絶縁膜のエッチング残が生じることはなくな
る。しかも、エッチングストップ用の絶縁膜をホールを
通してエッチングする際に、その絶縁膜はゲート電極の
側部にサイドウォールとして残ることはなくなり、正常
な開口部を形成することができる。これにより、開口部
内に形成されるキャパシタの蓄積電極と半導体基板内の
不純物拡散層は導電膜を介して良好に接続されることに
なる。
【0027】さらに別な発明によれば、層間絶縁膜の下
に窒化シリコンよりなる第二のエッチングストップ層と
酸化シリコンよりなる第一のエッチングストップ層が存
在した状態で、層間絶縁膜に開口部を形成する際には、
層間絶縁膜のエッチングと第一及び第二のエッチングス
トップ層のエッチングを大気に曝さずに行うようにして
いる。これによれば、層間絶縁膜をエッチングした後に
第二のエッチングストップ層の上に残る反応生成物が大
気からの水分を吸収することがなくなり、開口部を広げ
るような処理を行わずに反応生成物の除去が容易にな
る。
に窒化シリコンよりなる第二のエッチングストップ層と
酸化シリコンよりなる第一のエッチングストップ層が存
在した状態で、層間絶縁膜に開口部を形成する際には、
層間絶縁膜のエッチングと第一及び第二のエッチングス
トップ層のエッチングを大気に曝さずに行うようにして
いる。これによれば、層間絶縁膜をエッチングした後に
第二のエッチングストップ層の上に残る反応生成物が大
気からの水分を吸収することがなくなり、開口部を広げ
るような処理を行わずに反応生成物の除去が容易にな
る。
【0028】
【発明の実施の形態】そこで、以下に本発明の実施形態
を図面に基づいて説明する。 (第1の実施の形態)図1〜図3は、本発明の第1の実
施の形態に係るDRAMセルの製造工程を示す断面図で
ある。以下に、図面に沿って説明する。
を図面に基づいて説明する。 (第1の実施の形態)図1〜図3は、本発明の第1の実
施の形態に係るDRAMセルの製造工程を示す断面図で
ある。以下に、図面に沿って説明する。
【0029】まず、図1(a) に示すような状態になるま
での工程を説明する。一導電型(n型又はp型)のシリ
コン基板(半導体基板)1の上に、LOCOS法によっ
て素子形成領域を囲む素子分離酸化層2を形成する。続
いて、膜厚10nmのSiO2よりなるゲート酸化層3、膜厚
200nmの第一の多結晶シリコン層4、膜厚110nmの
SiO2よりなるキャップ層5を順にシリコン基板1の上に
成長する。
での工程を説明する。一導電型(n型又はp型)のシリ
コン基板(半導体基板)1の上に、LOCOS法によっ
て素子形成領域を囲む素子分離酸化層2を形成する。続
いて、膜厚10nmのSiO2よりなるゲート酸化層3、膜厚
200nmの第一の多結晶シリコン層4、膜厚110nmの
SiO2よりなるキャップ層5を順にシリコン基板1の上に
成長する。
【0030】それらのキャップ層5、第一の多結晶シリ
コン層4、ゲート酸化層3は、レジストマスクRを使用
するフォトリソグラフィーによって、複数本のストライ
プにパターニングされる。第一の多結晶シリコン層4の
ストライプは、DRAMのワード線WLとして使用され
る。なお、第一の多結晶シリコン層4には、成膜時又は
パターニング後に不純物が導入される。
コン層4、ゲート酸化層3は、レジストマスクRを使用
するフォトリソグラフィーによって、複数本のストライ
プにパターニングされる。第一の多結晶シリコン層4の
ストライプは、DRAMのワード線WLとして使用され
る。なお、第一の多結晶シリコン層4には、成膜時又は
パターニング後に不純物が導入される。
【0031】それらのワード線WLは、ゲート絶縁層3
又は素子分離酸化層2の上を通り、そのうち素子形成領
域を通る部分はMOSトランジスタのゲート電極4gと
して機能する。また、素子形成領域では、2つのゲート
電極4gが間隔をおいて配置されている。次に、ワード
線WL及び素子分離酸化層2をマスクに使用してシリコ
ン基板1の表層に反対導電型(p型又はn型)の不純物
を導入して浅い低濃度の不純物拡散層を形成する。
又は素子分離酸化層2の上を通り、そのうち素子形成領
域を通る部分はMOSトランジスタのゲート電極4gと
して機能する。また、素子形成領域では、2つのゲート
電極4gが間隔をおいて配置されている。次に、ワード
線WL及び素子分離酸化層2をマスクに使用してシリコ
ン基板1の表層に反対導電型(p型又はn型)の不純物
を導入して浅い低濃度の不純物拡散層を形成する。
【0032】続いて、全体にSiO2又はSi3N4 よりなる第
一の絶縁層を100nmの厚さに成長した後に、RIEに
よって第一の絶縁層を垂直方向にエッチングして、ワー
ド線WLの側面にサイドウォール6として残す。その後
に、サイドウォール6、キャップ層5などをマスクに使
用して、素子形成領域内のゲート電極4gの両側に不純
物を導入し、活性化して深い高濃度の不純物拡散層を形
成する。このような深い不純物拡散層と上記した浅い不
純物拡散層によってMOSトランジスタのソース、ドレ
インとなるLDD構造の不純物拡散層7a,7b,7c
が構成される。
一の絶縁層を100nmの厚さに成長した後に、RIEに
よって第一の絶縁層を垂直方向にエッチングして、ワー
ド線WLの側面にサイドウォール6として残す。その後
に、サイドウォール6、キャップ層5などをマスクに使
用して、素子形成領域内のゲート電極4gの両側に不純
物を導入し、活性化して深い高濃度の不純物拡散層を形
成する。このような深い不純物拡散層と上記した浅い不
純物拡散層によってMOSトランジスタのソース、ドレ
インとなるLDD構造の不純物拡散層7a,7b,7c
が構成される。
【0033】図1(a) では、素子形成領域に2つのゲー
ト電極4gが配置されその両側に不純物拡散層7a,7
b,7cが形成され、これらによって2つのMOSトラ
ンジスタが構成されている。2つのゲート電極4gの間
の不純物拡散層7aは2つのMOSトランジスタのソー
ス又はドレインで共用されており、後の工程ではその不
純物拡散層7aにビット線BLが接続されることにな
る。なお、以下に、2つのゲート電極4gの間の不純物
拡散層を第一の不純物拡散層7a、残りの一方の不純物
拡散層を第二の不純物拡散層7b、他方の不純物拡散層
を第三の不純物拡散層7cとする。
ト電極4gが配置されその両側に不純物拡散層7a,7
b,7cが形成され、これらによって2つのMOSトラ
ンジスタが構成されている。2つのゲート電極4gの間
の不純物拡散層7aは2つのMOSトランジスタのソー
ス又はドレインで共用されており、後の工程ではその不
純物拡散層7aにビット線BLが接続されることにな
る。なお、以下に、2つのゲート電極4gの間の不純物
拡散層を第一の不純物拡散層7a、残りの一方の不純物
拡散層を第二の不純物拡散層7b、他方の不純物拡散層
を第三の不純物拡散層7cとする。
【0034】次に、LDD構造の不純物拡散層7a〜7
c、サイドウォール6、キャップ層5などを覆うSiO2よ
りなる第一のエッチングストップ層8と窒化シリコンよ
りなる第二のエッチングストップ層9をCVDによりそ
れぞれ20nm、70nmの厚さに順に形成する。さらに、
第二のエッチングストップ層9の上に、PSG層10を
1000nmの厚さに成長した後に、PSG層10を加熱
熔融して平坦化する。その後に、フォトリソグラフィー
によりPSG層10を部分的にエッチングして、キャパ
シタを接続しようとする第二及び第三の不純物拡散層7
a,7bの上方にそれぞれ開口部11を形成する。PS
G層10のエッチングは、反応性イオンエッチング(R
IE)によって行い、エッチングガスとしてC4F8, Ar,
COを用いる。
c、サイドウォール6、キャップ層5などを覆うSiO2よ
りなる第一のエッチングストップ層8と窒化シリコンよ
りなる第二のエッチングストップ層9をCVDによりそ
れぞれ20nm、70nmの厚さに順に形成する。さらに、
第二のエッチングストップ層9の上に、PSG層10を
1000nmの厚さに成長した後に、PSG層10を加熱
熔融して平坦化する。その後に、フォトリソグラフィー
によりPSG層10を部分的にエッチングして、キャパ
シタを接続しようとする第二及び第三の不純物拡散層7
a,7bの上方にそれぞれ開口部11を形成する。PS
G層10のエッチングは、反応性イオンエッチング(R
IE)によって行い、エッチングガスとしてC4F8, Ar,
COを用いる。
【0035】次に、図1(b) に示すように、開口部11
の下の第二のエッチングストップ層9を熱リン酸によっ
て除去する。この場合、SiO2よりなる第一のエッチング
ストップ層8は熱リン酸またはSF6 とHBr の混合ガスか
らなるRIE によってほとんどエッチングされずに残存す
る。この後に、開口部11を通してフッ酸を供給して、
第二及び第三の不純物拡散層7b、7cの表面の第一の
エッチングストップ層8を除去する。
の下の第二のエッチングストップ層9を熱リン酸によっ
て除去する。この場合、SiO2よりなる第一のエッチング
ストップ層8は熱リン酸またはSF6 とHBr の混合ガスか
らなるRIE によってほとんどエッチングされずに残存す
る。この後に、開口部11を通してフッ酸を供給して、
第二及び第三の不純物拡散層7b、7cの表面の第一の
エッチングストップ層8を除去する。
【0036】さらに、レジストマスクRを除去した後
に、図1(c) に示すように、CVD法によって、開口部
11の下の第二及び第三の不純物拡散層7b、7cの表
面とキャップ層5の表面と開口部11の内面に沿って不
純物を含む第二の多結晶シリコン層12を成長する。こ
れに続いて、PSG層12の上に成長した第二の多結晶
シリコン膜12を研磨によって除去する。これにより、
第二の多結晶シリコン層12は、開口部11の中でシリ
ンダ型に残ることになり、これをキャパシタの蓄積電極
(12)として使用する。
に、図1(c) に示すように、CVD法によって、開口部
11の下の第二及び第三の不純物拡散層7b、7cの表
面とキャップ層5の表面と開口部11の内面に沿って不
純物を含む第二の多結晶シリコン層12を成長する。こ
れに続いて、PSG層12の上に成長した第二の多結晶
シリコン膜12を研磨によって除去する。これにより、
第二の多結晶シリコン層12は、開口部11の中でシリ
ンダ型に残ることになり、これをキャパシタの蓄積電極
(12)として使用する。
【0037】さらに、フッ酸によってPSG層10を選
択的に除去すると、図2(a) に示すように、シリコン基
板1の上にはシリンダ型の蓄積電極12の全体が突出し
た状態となる。続いて、熱リン酸を用いて第二のエッチ
ングストップ層9を選択的に除去する。次に、図2(b)
に示すように、CVD法により全体に窒化シリコンより
なる誘電体層13を5nmの厚さに成長し、これによりシ
リンダ型の蓄積電極12の内面及び外周面を誘電体層1
3で覆うようにする。続いて、不純物を含む第三の多結
晶シリコン層14を誘電体層13表面上に100nmの厚
さに成長する。この第三の多結晶シリコン層14は、蓄
積電極12の上に誘電体膜13を介して成長されている
ので、キャパシタの対向電極(セルプレート)(14)
として機能する。
択的に除去すると、図2(a) に示すように、シリコン基
板1の上にはシリンダ型の蓄積電極12の全体が突出し
た状態となる。続いて、熱リン酸を用いて第二のエッチ
ングストップ層9を選択的に除去する。次に、図2(b)
に示すように、CVD法により全体に窒化シリコンより
なる誘電体層13を5nmの厚さに成長し、これによりシ
リンダ型の蓄積電極12の内面及び外周面を誘電体層1
3で覆うようにする。続いて、不純物を含む第三の多結
晶シリコン層14を誘電体層13表面上に100nmの厚
さに成長する。この第三の多結晶シリコン層14は、蓄
積電極12の上に誘電体膜13を介して成長されている
ので、キャパシタの対向電極(セルプレート)(14)
として機能する。
【0038】さらに、第三の多結晶シリコン層14の上
に、PSGよりなる層間絶縁膜16を形成した後に、層
間絶縁膜16を加熱熔融して、その上面を平坦化する。
次に、図2(c) に示すように、RIEを用いたフォトリ
ソグラフィーによって層間絶縁膜16の一部を垂直方向
にエッチングして、第一の不純物拡散層7aの上方にビ
ット線用のコンタクトホール17を形成する。PSGよ
りなる層間絶縁膜16は、エッチングガスの選択によっ
て、第三の多結晶シリコン層14に対するエッチングレ
ートを大きくできるので、第三の多結晶シリコン層14
はエッチングストップ層として機能させることができ
る。
に、PSGよりなる層間絶縁膜16を形成した後に、層
間絶縁膜16を加熱熔融して、その上面を平坦化する。
次に、図2(c) に示すように、RIEを用いたフォトリ
ソグラフィーによって層間絶縁膜16の一部を垂直方向
にエッチングして、第一の不純物拡散層7aの上方にビ
ット線用のコンタクトホール17を形成する。PSGよ
りなる層間絶縁膜16は、エッチングガスの選択によっ
て、第三の多結晶シリコン層14に対するエッチングレ
ートを大きくできるので、第三の多結晶シリコン層14
はエッチングストップ層として機能させることができ
る。
【0039】続いて、図3(a) に示すように、コンタク
トホール17の下方の第三の多結晶シリコン層14をR
IEなどによってエッチングし、さらに、第一の不純物
拡散層7a上の第一のエッチングストップ層8を希釈フ
ッ酸によって除去して、コンタクトホール17を下方に
伸ばし、これにより、第一の不純物拡散層7aを露出さ
せる。
トホール17の下方の第三の多結晶シリコン層14をR
IEなどによってエッチングし、さらに、第一の不純物
拡散層7a上の第一のエッチングストップ層8を希釈フ
ッ酸によって除去して、コンタクトホール17を下方に
伸ばし、これにより、第一の不純物拡散層7aを露出さ
せる。
【0040】その後に、CVD法によって層間絶縁膜1
6上とコンタクトホール17内にSiO2又はSi3N4 よりな
る絶縁膜を成長し、これをRIEによって垂直方向にエ
ッチングし、これにより図3(b) に示すように、コンタ
クトホール17の内側壁にのみ絶縁膜18を残す。この
結果、コンタクトホール17内の側面に露出していた第
三の多結晶シリコン層14は、絶縁膜18によって覆わ
れることになる。
6上とコンタクトホール17内にSiO2又はSi3N4 よりな
る絶縁膜を成長し、これをRIEによって垂直方向にエ
ッチングし、これにより図3(b) に示すように、コンタ
クトホール17の内側壁にのみ絶縁膜18を残す。この
結果、コンタクトホール17内の側面に露出していた第
三の多結晶シリコン層14は、絶縁膜18によって覆わ
れることになる。
【0041】この後に、図3(c) に示すように、コンタ
クトホール17内と層間絶縁膜16の上にタングステ
ン、アルミニウムなどの導電層をスパッタ、CVDなど
によって成長し、続いて導電層をパターニングしてビッ
ト線BLを形成する。以上示したようなDRAMセルの
形成方法によれば、シリンダ型の蓄積電極12の内面及
び外面に沿って対向電極14が形成されるので、図13
(b) に示すような従来構造のキャパシタに比べてキャパ
シタの蓄積電極12と対向電極14の間の対向面積を増
やすことができるので、キャパシタの高さを従来よりも
低くすることが可能になり、その分だけDRAMセル領
域と周辺回路領域との段差を小さくすることができる。
この結果、DRAMセル形成後のフォトリソグラフィー
工程の露光の際に、フォーカス深度余裕を大きくして製
造マージンを大きくすることができる。しかも、キャパ
シタを低くすることによって、キャパシタを覆う層間絶
縁膜16も低くすることができるので、その層間絶縁膜
16に形成されるコンタクトホールのアスペクト比を低
くして、不純物拡散層と配線(ビット線も含む)を電気
的に良好にコンタクトさせるのが容易になる。
クトホール17内と層間絶縁膜16の上にタングステ
ン、アルミニウムなどの導電層をスパッタ、CVDなど
によって成長し、続いて導電層をパターニングしてビッ
ト線BLを形成する。以上示したようなDRAMセルの
形成方法によれば、シリンダ型の蓄積電極12の内面及
び外面に沿って対向電極14が形成されるので、図13
(b) に示すような従来構造のキャパシタに比べてキャパ
シタの蓄積電極12と対向電極14の間の対向面積を増
やすことができるので、キャパシタの高さを従来よりも
低くすることが可能になり、その分だけDRAMセル領
域と周辺回路領域との段差を小さくすることができる。
この結果、DRAMセル形成後のフォトリソグラフィー
工程の露光の際に、フォーカス深度余裕を大きくして製
造マージンを大きくすることができる。しかも、キャパ
シタを低くすることによって、キャパシタを覆う層間絶
縁膜16も低くすることができるので、その層間絶縁膜
16に形成されるコンタクトホールのアスペクト比を低
くして、不純物拡散層と配線(ビット線も含む)を電気
的に良好にコンタクトさせるのが容易になる。
【0042】また、上述した工程によれば、ビット線用
のコンタクトホール17を形成する場合に、対向電極1
4を構成する第三の多結晶シリコン層14が層間絶縁膜
16のエッチングストップ層として機能する。この場
合、多結晶シリコンとPSG、又は多結晶シリコンとSi
O2のエッチング選択比を大きくできる。このため、第三
の多結晶シリコン層14をエッチングする際に、ゲート
電極4gを覆うSiO2キャップ層5の膜厚が減ってゲート
電極4gが露出することは防止される。
のコンタクトホール17を形成する場合に、対向電極1
4を構成する第三の多結晶シリコン層14が層間絶縁膜
16のエッチングストップ層として機能する。この場
合、多結晶シリコンとPSG、又は多結晶シリコンとSi
O2のエッチング選択比を大きくできる。このため、第三
の多結晶シリコン層14をエッチングする際に、ゲート
電極4gを覆うSiO2キャップ層5の膜厚が減ってゲート
電極4gが露出することは防止される。
【0043】ところで、ビット線用のコンタクトホール
17を層間絶縁膜16に形成する際に、対向電極14と
なる第三の多結晶シリコン層14がエッチングストップ
として機能し、しかもゲート電極4gを覆うSiO2キャッ
プ層5に対する第三の多結晶シリコン層14のエッチン
グ選択比を大きくすることができることから、コンタク
トホール17の位置合わせ余裕が大きくなる。
17を層間絶縁膜16に形成する際に、対向電極14と
なる第三の多結晶シリコン層14がエッチングストップ
として機能し、しかもゲート電極4gを覆うSiO2キャッ
プ層5に対する第三の多結晶シリコン層14のエッチン
グ選択比を大きくすることができることから、コンタク
トホール17の位置合わせ余裕が大きくなる。
【0044】即ち、コンタクトホール17が対向電極1
4を露出するような位置に形成されても、コンタクトホ
ール17は第三の多結晶シリコン層14によってエッチ
ングが止まるので、それよりも深くなることはなく、ゲ
ート電極4g上のキャップ層5が薄くなることはない。
この場合、蓄積電極12の側方で対向電極となる第三の
多結晶シリコン層14が露出するので、コンタクトホー
ル17から第一の不純物拡散層7aを露出するために次
のような工程を採用する。
4を露出するような位置に形成されても、コンタクトホ
ール17は第三の多結晶シリコン層14によってエッチ
ングが止まるので、それよりも深くなることはなく、ゲ
ート電極4g上のキャップ層5が薄くなることはない。
この場合、蓄積電極12の側方で対向電極となる第三の
多結晶シリコン層14が露出するので、コンタクトホー
ル17から第一の不純物拡散層7aを露出するために次
のような工程を採用する。
【0045】例えば、図4(a) に示すように、層間絶縁
膜16に対向電極14の一部を露出するようなコンタク
トホール17を形成した後に、コンタクトホール17の
内面と層間絶縁膜16の上にSiO2又はSi3N4 よりなる絶
縁膜を形成し、続いて、その絶縁膜をRIEによって垂
直方向にエッチングして第一の絶縁性側壁19を形成す
る。これにより、絶縁性側壁19はコンタクトホール1
7から露出した対向電極14を覆う。
膜16に対向電極14の一部を露出するようなコンタク
トホール17を形成した後に、コンタクトホール17の
内面と層間絶縁膜16の上にSiO2又はSi3N4 よりなる絶
縁膜を形成し、続いて、その絶縁膜をRIEによって垂
直方向にエッチングして第一の絶縁性側壁19を形成す
る。これにより、絶縁性側壁19はコンタクトホール1
7から露出した対向電極14を覆う。
【0046】続いて、図4(b) に示すように、コンタク
トホール17の下の第三の多結晶シリコン層14をRI
Eによってエッチングし、第一の不純物拡散層7a上の
第一のエッチングストップ層8をフッ酸によって除去し
た後に、図3(b) に示したと同様な工程を経て、コンタ
クトホール17の第一の絶縁性側壁19に第二の絶縁性
側壁20を形成してSiO2又はSi3N4 よりなる第二の絶縁
性側壁20によってコンタクトホール17内の第三の多
結晶シリコン層14を覆う。
トホール17の下の第三の多結晶シリコン層14をRI
Eによってエッチングし、第一の不純物拡散層7a上の
第一のエッチングストップ層8をフッ酸によって除去し
た後に、図3(b) に示したと同様な工程を経て、コンタ
クトホール17の第一の絶縁性側壁19に第二の絶縁性
側壁20を形成してSiO2又はSi3N4 よりなる第二の絶縁
性側壁20によってコンタクトホール17内の第三の多
結晶シリコン層14を覆う。
【0047】この後に、ウ4(c) に示すように、第一の
不純物拡散層7aの表面を洗浄した後に、図3(c) に示
したと同様な工程を経て、コンタクトホール17内にビ
ット線BLを形成する。 (第2の実施の形態)第1の実施の形態では、図2(a)
に示すように、シリンダ型の蓄積電極12を形成した後
に、PSG膜10を全て除去し、その後に、対向電極1
4を成長している。しかし、このような構造では、対向
電極14とゲート電極4gが接近し過ぎるので、対向電
極14とゲート電極4gとの間の寄生容量が大きくな
る。
不純物拡散層7aの表面を洗浄した後に、図3(c) に示
したと同様な工程を経て、コンタクトホール17内にビ
ット線BLを形成する。 (第2の実施の形態)第1の実施の形態では、図2(a)
に示すように、シリンダ型の蓄積電極12を形成した後
に、PSG膜10を全て除去し、その後に、対向電極1
4を成長している。しかし、このような構造では、対向
電極14とゲート電極4gが接近し過ぎるので、対向電
極14とゲート電極4gとの間の寄生容量が大きくな
る。
【0048】そこで、そのような寄生容量を低減するた
めに、次のような工程を採用してもよい。その一例を図
5及び図6に基づいて説明する。まず、図1(c) に示す
ような状態からPSG膜10をエッチングする場合に、
PSG膜10を完全に除去せずに、図5(a) に示すよう
にPSG膜10の上面が蓄積電極12の下端よりも上に
位置するように残す。
めに、次のような工程を採用してもよい。その一例を図
5及び図6に基づいて説明する。まず、図1(c) に示す
ような状態からPSG膜10をエッチングする場合に、
PSG膜10を完全に除去せずに、図5(a) に示すよう
にPSG膜10の上面が蓄積電極12の下端よりも上に
位置するように残す。
【0049】続いて、図5(b) に示すように、PSG膜
10の上面とシリンダ型の蓄積電極12の内面と外面に
沿って誘電体層13をCVDにより成長し、続いて誘電
体層13の表面に沿って不純物含有の第三の多結晶シリ
コン層(対向電極)14をCVDにより成長する。その
後に、PSGよりなる層間絶縁膜21を成長して対向電
極14を覆った後で、その層間絶縁膜21を加熱してそ
の上面を平坦にする。
10の上面とシリンダ型の蓄積電極12の内面と外面に
沿って誘電体層13をCVDにより成長し、続いて誘電
体層13の表面に沿って不純物含有の第三の多結晶シリ
コン層(対向電極)14をCVDにより成長する。その
後に、PSGよりなる層間絶縁膜21を成長して対向電
極14を覆った後で、その層間絶縁膜21を加熱してそ
の上面を平坦にする。
【0050】続いて、フォトリソグラフィーによって層
間絶縁膜21の一部をエッチングして、図5(c) に示す
ように、第一の不純物拡散層7aの上にビット線用のコ
ンタクトホール22を形成する。そして、そのコンタク
トホール22内の対向電極14を覆うために図4(a) に
示したような方法で、第一の絶縁性側壁23を形成す
る。さらに、図6(a) に示すように、コンタクトホール
11の下方の第三の多結晶シリコン層14、誘電体層1
3、PSG層10、第一及び第二のエッチングストプ層
8,9を順次エッチングし、これによりコンタクトホー
ル22を下方に伸ばすとともに、第一の不純物拡散層7
aを露出する。
間絶縁膜21の一部をエッチングして、図5(c) に示す
ように、第一の不純物拡散層7aの上にビット線用のコ
ンタクトホール22を形成する。そして、そのコンタク
トホール22内の対向電極14を覆うために図4(a) に
示したような方法で、第一の絶縁性側壁23を形成す
る。さらに、図6(a) に示すように、コンタクトホール
11の下方の第三の多結晶シリコン層14、誘電体層1
3、PSG層10、第一及び第二のエッチングストプ層
8,9を順次エッチングし、これによりコンタクトホー
ル22を下方に伸ばすとともに、第一の不純物拡散層7
aを露出する。
【0051】この後に、図4(b) と同様な条件でコンタ
クトホール22内に第二の絶縁性側壁24を形成し、そ
の後に、図6(b) に示すように、コンタクトホール22
内に一部が充填するビット線BLを形成する。以上のよ
うな工程で形成されたDRAMセルにおいては、蓄積電
極12に遮られない領域で対向電極14をゲート電極4
gから遠ざけているので、対向電極14とゲート電極4
gによって形成される寄生容量を大幅に低減できる。
クトホール22内に第二の絶縁性側壁24を形成し、そ
の後に、図6(b) に示すように、コンタクトホール22
内に一部が充填するビット線BLを形成する。以上のよ
うな工程で形成されたDRAMセルにおいては、蓄積電
極12に遮られない領域で対向電極14をゲート電極4
gから遠ざけているので、対向電極14とゲート電極4
gによって形成される寄生容量を大幅に低減できる。
【0052】ところで、以上に示した実施形態は、いず
れもスタック型キャパシタのうちシリンダ型と呼ばれる
構造に適用した場合について示した。しかし、本発明は
単純なスタック型でもフィン型でも適用は可能であり、
これらの場合には蓄積電極の形状が上記した実施形態に
比べて異なるのみである。なお、セルプレートの不要部
分をエッチングする場合には、多層レジスト法を採用し
てもよい。 (第3の実施の形態)例えば図1(a) に示したゲート電
極4gとワードラインWLのギャップが狭くなるほど、
層間絶縁膜10のエッチング残がそのギャップ間に発生
し易くなる。これは、ゲート電極4gとワードラインW
Lとの間に形成された第二のエッチングストップ層9に
極めて狭い凹部が存在するからである。
れもスタック型キャパシタのうちシリンダ型と呼ばれる
構造に適用した場合について示した。しかし、本発明は
単純なスタック型でもフィン型でも適用は可能であり、
これらの場合には蓄積電極の形状が上記した実施形態に
比べて異なるのみである。なお、セルプレートの不要部
分をエッチングする場合には、多層レジスト法を採用し
てもよい。 (第3の実施の形態)例えば図1(a) に示したゲート電
極4gとワードラインWLのギャップが狭くなるほど、
層間絶縁膜10のエッチング残がそのギャップ間に発生
し易くなる。これは、ゲート電極4gとワードラインW
Lとの間に形成された第二のエッチングストップ層9に
極めて狭い凹部が存在するからである。
【0053】そのような層間絶縁膜のエッチング残をな
くすために、以下のような製造方法を採用する。なお、
以下に示すキャパシタは、円筒状の蓄積電極の内側にの
み誘電体膜と対向電極を形成した構造についての製造工
程であるが、第1及び第2の実施の形態で説明した構造
に適用してもよい。まず、図7(a) に示す状態までの工
程を説明する。
くすために、以下のような製造方法を採用する。なお、
以下に示すキャパシタは、円筒状の蓄積電極の内側にの
み誘電体膜と対向電極を形成した構造についての製造工
程であるが、第1及び第2の実施の形態で説明した構造
に適用してもよい。まず、図7(a) に示す状態までの工
程を説明する。
【0054】一導電型(n型又はp型)のシリコン基板
(半導体基板)31の上に、LOCOS法によって素子
形成領域30を囲む素子分離酸化層32を形成する。続
いて、シリコン基板31の表面を800℃〜900℃で
熱酸化し、例えば膜厚7nm〜10nmのSiO2よりなるゲー
ト酸化層33を成長する。そのゲート酸化層33の成長
はCVD法によってもよい。
(半導体基板)31の上に、LOCOS法によって素子
形成領域30を囲む素子分離酸化層32を形成する。続
いて、シリコン基板31の表面を800℃〜900℃で
熱酸化し、例えば膜厚7nm〜10nmのSiO2よりなるゲー
ト酸化層33を成長する。そのゲート酸化層33の成長
はCVD法によってもよい。
【0055】次に、CVD法によって膜厚50nmの第一
の多結晶シリコン層34と膜厚80nmのSiO2よりなるキ
ャップ層35を順にシリコン基板31の上に順に成長す
る。この場合、第一の多結晶シリコン膜34の代わりに
多結晶シリコンとタングステンシリサイドよりなるポリ
サイドを採用してもよいし、非晶質シリコンを用いても
よい。非晶質シリコンを採用する場合には、非晶質シリ
コンは後述する不純物拡散工程で多結晶化される。ま
た、キャップ層35を構成するSiO2は800℃前後の高
温で成長され、一般に高温酸化膜(HTO)とよばれ
る。
の多結晶シリコン層34と膜厚80nmのSiO2よりなるキ
ャップ層35を順にシリコン基板31の上に順に成長す
る。この場合、第一の多結晶シリコン膜34の代わりに
多結晶シリコンとタングステンシリサイドよりなるポリ
サイドを採用してもよいし、非晶質シリコンを用いても
よい。非晶質シリコンを採用する場合には、非晶質シリ
コンは後述する不純物拡散工程で多結晶化される。ま
た、キャップ層35を構成するSiO2は800℃前後の高
温で成長され、一般に高温酸化膜(HTO)とよばれ
る。
【0056】キャップ層35及び第一の多結晶シリコン
層34は、レジストマスク(不図示)を使用するフォト
リソグラフィーによって、複数本のストライプにパター
ニングされる。第一の多結晶シリコン層4のストライプ
は断面図が凸状になり、DRAMのワード線WLとして
使用される。なお、第一の多結晶シリコン層34には成
膜時又はパターニング後に不純物が導入される。
層34は、レジストマスク(不図示)を使用するフォト
リソグラフィーによって、複数本のストライプにパター
ニングされる。第一の多結晶シリコン層4のストライプ
は断面図が凸状になり、DRAMのワード線WLとして
使用される。なお、第一の多結晶シリコン層34には成
膜時又はパターニング後に不純物が導入される。
【0057】それらのワード線WLは、ゲート絶縁層3
3又は素子分離酸化層32の上を通り、そのうち素子形
成領域30を通る部分はMOSトランジスタのゲート電
極34gとして機能する。また、素子形成領域30で
は、2つのゲート電極34gが間隔をおいて配置されて
いる。キャップ層35をパターニングするためのエッチ
ングは、エッチング雰囲気中にCF4 とArをそれぞれ20
0sccmの流量で供給してRIEによって行われる。第一
の多結晶シリコン層34をパターニングするためのエッ
チングは、エッチング雰囲気中にCl2 とO2をそれぞれ7
5sccmと14sccmの流量で供給してRIEにより行われ
る。
3又は素子分離酸化層32の上を通り、そのうち素子形
成領域30を通る部分はMOSトランジスタのゲート電
極34gとして機能する。また、素子形成領域30で
は、2つのゲート電極34gが間隔をおいて配置されて
いる。キャップ層35をパターニングするためのエッチ
ングは、エッチング雰囲気中にCF4 とArをそれぞれ20
0sccmの流量で供給してRIEによって行われる。第一
の多結晶シリコン層34をパターニングするためのエッ
チングは、エッチング雰囲気中にCl2 とO2をそれぞれ7
5sccmと14sccmの流量で供給してRIEにより行われ
る。
【0058】その後に、ワード線WL及び素子分離酸化
層32をマスクに使用してシリコン基板31の表層に反
対導電型(p型又はn型)の不純物を導入して浅い低濃
度の不純物拡散層37aを形成する。次に、図7(b) に
示す状態になるまでの工程を説明する。全体に高温酸化
膜を50nmの厚さに成長した後に、RIEによってその
高温酸化膜を垂直方向にエッチングして、高温酸化膜を
ゲート電極34g及びワード線WLの側面にサイドウォ
ール36として残す。この場合、エッチャントとしてCF
4 とCHF3とArをそれぞれ100sccm、70sccm、150
sccmの流量でエッチング雰囲気に導入する。
層32をマスクに使用してシリコン基板31の表層に反
対導電型(p型又はn型)の不純物を導入して浅い低濃
度の不純物拡散層37aを形成する。次に、図7(b) に
示す状態になるまでの工程を説明する。全体に高温酸化
膜を50nmの厚さに成長した後に、RIEによってその
高温酸化膜を垂直方向にエッチングして、高温酸化膜を
ゲート電極34g及びワード線WLの側面にサイドウォ
ール36として残す。この場合、エッチャントとしてCF
4 とCHF3とArをそれぞれ100sccm、70sccm、150
sccmの流量でエッチング雰囲気に導入する。
【0059】なお、サイドウォール36とキャップ層3
5は、ともに高温酸化膜から形成されているので、サイ
ドウォール36を形成する際にキャップ層35も除去さ
れるおそれがある。そこで、キャップ層35の薄層化を
防止するために、それぞれの高温酸化膜の成長条件を変
えたり、或いはエッチング条件を変えるようにして1回
目の高温酸化膜のエッチングレートを2回目の高温酸化
膜のそれよりも大きくなるようにするのが好ましい。
5は、ともに高温酸化膜から形成されているので、サイ
ドウォール36を形成する際にキャップ層35も除去さ
れるおそれがある。そこで、キャップ層35の薄層化を
防止するために、それぞれの高温酸化膜の成長条件を変
えたり、或いはエッチング条件を変えるようにして1回
目の高温酸化膜のエッチングレートを2回目の高温酸化
膜のそれよりも大きくなるようにするのが好ましい。
【0060】その後に、サイドウォール36、キャップ
層35などをマスクに使用して、素子形成領域30内の
ゲート電極34gの両側に不純物を導入し、活性化して
深い高濃度の不純物拡散層を形成する。このような深い
不純物拡散層と上記した浅い不純物拡散層によってMO
Sトランジスタのソース、ドレインとなるLDD構造の
不純物拡散層37a,37b,37cが構成される。
層35などをマスクに使用して、素子形成領域30内の
ゲート電極34gの両側に不純物を導入し、活性化して
深い高濃度の不純物拡散層を形成する。このような深い
不純物拡散層と上記した浅い不純物拡散層によってMO
Sトランジスタのソース、ドレインとなるLDD構造の
不純物拡散層37a,37b,37cが構成される。
【0061】次に、不純物拡散層37a,37b,37
c上のゲート酸化膜33をフッ酸1%水溶液により除去
して基板面を露出させる。ついで、図7(c) に示すよう
に、不純物拡散層37a,37b,37cの上にドープ
トシリコン層38を選択的にエピタキシャル成長法によ
り形成する。そのドープトシリコン層38は、不純物拡
散層37a〜37cと同じ導電型の不純物、例えばp型
の場合にはホウ素、n型の場合には砒素、燐などがドー
プされたシリコン層であり、その上面がキャップ層35
と同じかそれよりも上に位置するような厚さに形成され
る。この工程での素子形成領域30などの配置は図10
のようになり、図7(c) の断面図は図10のI−I線断
面に対応する。
c上のゲート酸化膜33をフッ酸1%水溶液により除去
して基板面を露出させる。ついで、図7(c) に示すよう
に、不純物拡散層37a,37b,37cの上にドープ
トシリコン層38を選択的にエピタキシャル成長法によ
り形成する。そのドープトシリコン層38は、不純物拡
散層37a〜37cと同じ導電型の不純物、例えばp型
の場合にはホウ素、n型の場合には砒素、燐などがドー
プされたシリコン層であり、その上面がキャップ層35
と同じかそれよりも上に位置するような厚さに形成され
る。この工程での素子形成領域30などの配置は図10
のようになり、図7(c) の断面図は図10のI−I線断
面に対応する。
【0062】続いて、図7(d) に示すように、キャップ
層35及びドープトシリコン層38の上にシリコン窒化
膜39をCVD法により成長する。このシリコン窒化膜
39は、その上面が平坦になるような厚さ、例えば80
nmの厚さに成長する。その後に、図8(a) に示すよう
に、CVDによって融点が比較的低い材料、例えばBP
SG(boro-phospho silicate glass) からなる層間絶縁
膜40をシリコン窒化膜39上に厚さ1.75μmに成
長した後に、層間絶縁膜40を加熱してリフローしてそ
の上面をよりなだらかにする。この場合、理想的には、
層間絶縁膜40の上面が略平坦になるまで加熱するのが
好ましいが、熱履歴が長いと、不純物拡散層37a〜3
7cが必要以上に拡散してしまい、不純物拡散層37a
〜37cの所望のプロファイルが得られなくなるので、
層間絶縁膜40の平坦化と不純物拡散層37a〜37c
の兼ね合いによって加熱時間を決定する。
層35及びドープトシリコン層38の上にシリコン窒化
膜39をCVD法により成長する。このシリコン窒化膜
39は、その上面が平坦になるような厚さ、例えば80
nmの厚さに成長する。その後に、図8(a) に示すよう
に、CVDによって融点が比較的低い材料、例えばBP
SG(boro-phospho silicate glass) からなる層間絶縁
膜40をシリコン窒化膜39上に厚さ1.75μmに成
長した後に、層間絶縁膜40を加熱してリフローしてそ
の上面をよりなだらかにする。この場合、理想的には、
層間絶縁膜40の上面が略平坦になるまで加熱するのが
好ましいが、熱履歴が長いと、不純物拡散層37a〜3
7cが必要以上に拡散してしまい、不純物拡散層37a
〜37cの所望のプロファイルが得られなくなるので、
層間絶縁膜40の平坦化と不純物拡散層37a〜37c
の兼ね合いによって加熱時間を決定する。
【0063】なお、層間絶縁膜40の材料として熱スト
レスが大きくてもよい工程であればPSG膜又はBSG
膜であってもよい。次に、層間絶縁膜40の上にポジ型
レジストを塗布し、これを露光、現像してドープトシリ
コン層38の上方に窓41aを有するマスク41を形成
する。そして、エッチャントとしてC4F8とCOとO2とArを
それぞれ10、75、5、200のガス流量の割合でエ
ッチング雰囲気中に導入して窓41aを通して層間絶縁
膜40をエッチングして図8(b) に示すようなホール
(開口部)42を形成する。
レスが大きくてもよい工程であればPSG膜又はBSG
膜であってもよい。次に、層間絶縁膜40の上にポジ型
レジストを塗布し、これを露光、現像してドープトシリ
コン層38の上方に窓41aを有するマスク41を形成
する。そして、エッチャントとしてC4F8とCOとO2とArを
それぞれ10、75、5、200のガス流量の割合でエ
ッチング雰囲気中に導入して窓41aを通して層間絶縁
膜40をエッチングして図8(b) に示すようなホール
(開口部)42を形成する。
【0064】この層間絶縁膜40の一部をエッチングす
る際には、エッチングにより発生したガスの種類を検出
し、シリコン窒化膜39の成分が蒸発したことを検出し
た時点で、シリコン窒化膜39が露出したものとみなし
て層間絶縁膜40のエッチングを停止する。ところで、
層間絶縁膜40の下のシリコン窒化膜39はドープトシ
リコン膜38によってゲート電極34gとほぼ同じ高さ
まで持ち上げられてほぼ平坦となっているので、ホール
42を形成するエッチング過程においては、層間絶縁膜
40のエッチング残が発生しなくなり、後述するシリコ
ン窒化膜40のエッチングの障害が取り除かれることに
なる。
る際には、エッチングにより発生したガスの種類を検出
し、シリコン窒化膜39の成分が蒸発したことを検出し
た時点で、シリコン窒化膜39が露出したものとみなし
て層間絶縁膜40のエッチングを停止する。ところで、
層間絶縁膜40の下のシリコン窒化膜39はドープトシ
リコン膜38によってゲート電極34gとほぼ同じ高さ
まで持ち上げられてほぼ平坦となっているので、ホール
42を形成するエッチング過程においては、層間絶縁膜
40のエッチング残が発生しなくなり、後述するシリコ
ン窒化膜40のエッチングの障害が取り除かれることに
なる。
【0065】続いて、マスク41を残したままでエッチ
ャントをCHF3とO2に変更し、これにより、図9(a) に示
したようにホール42を通してシリコン窒化膜39を除
去する。そのシリコン窒化膜39は、ほぼ平坦に形成さ
れているので、ゲート電極34gの側部にサイドウォー
ルとして残ることはない。そのシリコン窒化膜39のエ
ッチングにおいて、酸化膜成分が蒸発したことを検出し
た時点でキャップ層35又はサイドウォール36がホー
ル42内で露出したものとみなしてエッチングを終了す
る。
ャントをCHF3とO2に変更し、これにより、図9(a) に示
したようにホール42を通してシリコン窒化膜39を除
去する。そのシリコン窒化膜39は、ほぼ平坦に形成さ
れているので、ゲート電極34gの側部にサイドウォー
ルとして残ることはない。そのシリコン窒化膜39のエ
ッチングにおいて、酸化膜成分が蒸発したことを検出し
た時点でキャップ層35又はサイドウォール36がホー
ル42内で露出したものとみなしてエッチングを終了す
る。
【0066】マスク41として使用したレジストは、マ
イクロ波プラズマを用いるアッシングによって除去さ
れ、さらにホール42から露出したドープトシリコン膜
38の表面に形成された自然酸化膜をフッ酸によって除
去する。次に、図9(b) に示すように、層間絶縁膜40
のホール42の底と内周面、および層間絶縁膜40の上
に多結晶シリコン膜をCVDにより一様な厚さに成長す
る。これに続いて、多結晶シリコン膜に不純物を拡散し
て導電性を付与する。
イクロ波プラズマを用いるアッシングによって除去さ
れ、さらにホール42から露出したドープトシリコン膜
38の表面に形成された自然酸化膜をフッ酸によって除
去する。次に、図9(b) に示すように、層間絶縁膜40
のホール42の底と内周面、および層間絶縁膜40の上
に多結晶シリコン膜をCVDにより一様な厚さに成長す
る。これに続いて、多結晶シリコン膜に不純物を拡散し
て導電性を付与する。
【0067】その後、多結晶シリコン膜表面にポジ型フ
ォトレジストを塗布形成し、通常のフォトリングラフィ
ー工程を通してレジストパラーンを形成する。できたレ
ジストパターンをマスクとして多結晶シリコン膜をパタ
ーニングし、これを図9(b)に示すキャパシタの蓄積電
極43とする。さらに、蓄積電極43上に誘電体膜44
を形成し、さらにその上に多結晶シリコンよりなる対向
電極45を形成する。
ォトレジストを塗布形成し、通常のフォトリングラフィ
ー工程を通してレジストパラーンを形成する。できたレ
ジストパターンをマスクとして多結晶シリコン膜をパタ
ーニングし、これを図9(b)に示すキャパシタの蓄積電
極43とする。さらに、蓄積電極43上に誘電体膜44
を形成し、さらにその上に多結晶シリコンよりなる対向
電極45を形成する。
【0068】なお、ここでは、蓄積電極43として不純
物を添加することで導電性を付与した単層の多結晶シリ
コン膜を使用した例を示したが、ホール42のアスペク
ト比が小さい場合には、スパッタリング法しか現実的な
被着形成方法がないアルミニウム又は微量のシリコンを
含むアルミニウム・シリコンや、微量の他の金属を混合
したアルミニウ合金を用いることも可能である。かかる
場合には、蓄積電極の抵抗を著しく低下することが可能
でなり、装置の高速動作化に寄与できる。
物を添加することで導電性を付与した単層の多結晶シリ
コン膜を使用した例を示したが、ホール42のアスペク
ト比が小さい場合には、スパッタリング法しか現実的な
被着形成方法がないアルミニウム又は微量のシリコンを
含むアルミニウム・シリコンや、微量の他の金属を混合
したアルミニウ合金を用いることも可能である。かかる
場合には、蓄積電極の抵抗を著しく低下することが可能
でなり、装置の高速動作化に寄与できる。
【0069】アルミニウム、アルミニウム合金を用いる
場合には、バリアメタルとしてチタン膜やチタン/チタ
ンナイトライド積層膜等のような高融点金属材料をシリ
コン基板31とアルミ、アルミニウム合金の間に形成す
ると、シリコン基板31とアルミニウム系材料とが直に
接触することが避けられるので、シリコン中にアルミニ
ウムが入り込んで拡散層を破壊するアロイスパイクの問
題は回避できる。
場合には、バリアメタルとしてチタン膜やチタン/チタ
ンナイトライド積層膜等のような高融点金属材料をシリ
コン基板31とアルミ、アルミニウム合金の間に形成す
ると、シリコン基板31とアルミニウム系材料とが直に
接触することが避けられるので、シリコン中にアルミニ
ウムが入り込んで拡散層を破壊するアロイスパイクの問
題は回避できる。
【0070】高融点金属材料としては、その他に、タン
グステン、タングステンナイトライド、チタンタングス
テン、タンタル、タンタルナイトライドなどがある。な
お、高融点金属材料をBPSG膜40上に形成すること
により、アルミニウム原子が電子で押し流されてしまう
エレトロ・マイグレーションの問題が回避される。ホー
ル42のアスペクト比が高くても、導電性多結晶シリコ
ン膜39を一旦化学気相成長(CVD)法で形成し、B
PSG膜40の上面まで引き出す部分まで除去してしま
い、層間絶縁膜40上で導電性多結晶シリコン膜に接触
するようにアルミニウム系材料を層間絶縁膜40上に形
成してもよい。これによれば、蓄積電極42をホール4
2内に沿って綺麗に形成するとともに、配線全体を低抵
抗化することできる。なお、かかる場合には、前記高融
点金属材料を用いても同様の効果が期待できる。
グステン、タングステンナイトライド、チタンタングス
テン、タンタル、タンタルナイトライドなどがある。な
お、高融点金属材料をBPSG膜40上に形成すること
により、アルミニウム原子が電子で押し流されてしまう
エレトロ・マイグレーションの問題が回避される。ホー
ル42のアスペクト比が高くても、導電性多結晶シリコ
ン膜39を一旦化学気相成長(CVD)法で形成し、B
PSG膜40の上面まで引き出す部分まで除去してしま
い、層間絶縁膜40上で導電性多結晶シリコン膜に接触
するようにアルミニウム系材料を層間絶縁膜40上に形
成してもよい。これによれば、蓄積電極42をホール4
2内に沿って綺麗に形成するとともに、配線全体を低抵
抗化することできる。なお、かかる場合には、前記高融
点金属材料を用いても同様の効果が期待できる。
【0071】ところで、最近では、キャパシタ膜(蓄積
電極と対向電極)と同一工程で、ビット線コンタクトの
形成が行われているが、かかる場合には、以下のような
工程であればよい。フッ酸(HF)1%水溶液中で、ホ
ール42の底部のシリコン酸化膜をウエットエッチング
した後に、露出したシリコン基板31の表面およびホー
ル42の側壁に薄く多結晶シリコン膜を化学気相成長法
(CVD法)にて形成し、この多結晶シリコン膜に導電
性を付与すべく不純物を拡散させる。この際に、同時に
キャパシタ形成部分には、蓄積電極43が形成される。
続いて、この多結晶シリコン膜表面にシリコン窒化膜を
化学気相成長法(CVD法)にて被着形成するが、これ
は同時にキャパシタ形成部分においてキャパシタ誘電体
膜44を形成するために必然的にできてしまうものに過
ぎない。
電極と対向電極)と同一工程で、ビット線コンタクトの
形成が行われているが、かかる場合には、以下のような
工程であればよい。フッ酸(HF)1%水溶液中で、ホ
ール42の底部のシリコン酸化膜をウエットエッチング
した後に、露出したシリコン基板31の表面およびホー
ル42の側壁に薄く多結晶シリコン膜を化学気相成長法
(CVD法)にて形成し、この多結晶シリコン膜に導電
性を付与すべく不純物を拡散させる。この際に、同時に
キャパシタ形成部分には、蓄積電極43が形成される。
続いて、この多結晶シリコン膜表面にシリコン窒化膜を
化学気相成長法(CVD法)にて被着形成するが、これ
は同時にキャパシタ形成部分においてキャパシタ誘電体
膜44を形成するために必然的にできてしまうものに過
ぎない。
【0072】さらに続いて、このシリコン窒化膜44の
表面に、多結晶シリコン膜を化学気相成長法(CVD
法)にて被着形成し、ホール42を完全に埋め込んでし
まう。この多結晶シリコン膜の成長工程によりホール4
2内ではキャパシタの対向電極45が形成される。以上
の工程の後に、蓄積電極43のために形成された多結晶
シリコン膜と上部で電気的にコンタクトする配線層を形
成すれば、多結晶シリコン膜を通してシリコン基板31
内の能動領域と上部配線層とが電気的に接続されること
となる。
表面に、多結晶シリコン膜を化学気相成長法(CVD
法)にて被着形成し、ホール42を完全に埋め込んでし
まう。この多結晶シリコン膜の成長工程によりホール4
2内ではキャパシタの対向電極45が形成される。以上
の工程の後に、蓄積電極43のために形成された多結晶
シリコン膜と上部で電気的にコンタクトする配線層を形
成すれば、多結晶シリコン膜を通してシリコン基板31
内の能動領域と上部配線層とが電気的に接続されること
となる。
【0073】その方法として、層間絶縁膜40表面にレ
ジストパターンを形成してこれをマスクとなして、キャ
パシタを構成する下側の多結晶シリコン膜、誘電体膜、
上側の多結晶シリコン膜9を順次エッチングする。下地
の層間絶縁膜40を構成するBPSGの成分が蒸発して
検出された時点で、下側の多結晶シリコン膜は露出した
ものと見なして、エッチングを終わらせる。 (第4の実施の形態)第1の実施の形態では、図1(a),
(b) に示すように、層間絶縁膜10をエッチングするた
めに、SiO2よりなる第一のエッチングストップ層8と窒
化シリコンよりなる第二のエッチングストップ層9を下
地として層間絶縁膜10に開口部を形成し、その後に、
第一のエッチングストップ層9のエッチング、第二のエ
ッチングストップ層8のエッチングを行った後に、レジ
ストマスクRをアッシング処理によって除去する工程を
行っている。
ジストパターンを形成してこれをマスクとなして、キャ
パシタを構成する下側の多結晶シリコン膜、誘電体膜、
上側の多結晶シリコン膜9を順次エッチングする。下地
の層間絶縁膜40を構成するBPSGの成分が蒸発して
検出された時点で、下側の多結晶シリコン膜は露出した
ものと見なして、エッチングを終わらせる。 (第4の実施の形態)第1の実施の形態では、図1(a),
(b) に示すように、層間絶縁膜10をエッチングするた
めに、SiO2よりなる第一のエッチングストップ層8と窒
化シリコンよりなる第二のエッチングストップ層9を下
地として層間絶縁膜10に開口部を形成し、その後に、
第一のエッチングストップ層9のエッチング、第二のエ
ッチングストップ層8のエッチングを行った後に、レジ
ストマスクRをアッシング処理によって除去する工程を
行っている。
【0074】この場合、エッチングやアッシングは別々
の装置で行っているので、シリコン基板1を大気に出す
ことにより、アッシング残渣が水分を吸収して変質し、
その除去が困難となる。その変質層は例えば希フッ酸に
よって除去できるが、同時に開口部11の径も広がって
しまう。そこで、図11に示すような装置を用いて層間
絶縁膜10のエッチングからレジストマスクRの除去ま
でを大気に曝さずに、減圧下で連続的に行うと、変質層
の発生や開口部11の広がりが防止される。
の装置で行っているので、シリコン基板1を大気に出す
ことにより、アッシング残渣が水分を吸収して変質し、
その除去が困難となる。その変質層は例えば希フッ酸に
よって除去できるが、同時に開口部11の径も広がって
しまう。そこで、図11に示すような装置を用いて層間
絶縁膜10のエッチングからレジストマスクRの除去ま
でを大気に曝さずに、減圧下で連続的に行うと、変質層
の発生や開口部11の広がりが防止される。
【0075】図11において、PSGエッチング用の平
行平板型プラズマエッチング装置の第1のエッチングチ
ャンバ51と、窒化シリコンエッチング兼酸化シリコン
エッチング用の平行平板型反応性イオンエッチング装置
の第2のエッチングチャンバ52と、ダウンフロー型の
アッシングチャンバ53とを真空搬送室54で連結した
クラスタツールを示している。また、真空搬送室54内
にはウェハ搬送用アーム55が取り付けられ、さらに真
空搬送室54には、ロードロック56とアンロードロッ
ク57が接続されている。
行平板型プラズマエッチング装置の第1のエッチングチ
ャンバ51と、窒化シリコンエッチング兼酸化シリコン
エッチング用の平行平板型反応性イオンエッチング装置
の第2のエッチングチャンバ52と、ダウンフロー型の
アッシングチャンバ53とを真空搬送室54で連結した
クラスタツールを示している。また、真空搬送室54内
にはウェハ搬送用アーム55が取り付けられ、さらに真
空搬送室54には、ロードロック56とアンロードロッ
ク57が接続されている。
【0076】なお、第1及び第2のエッチングチャンバ
51、52ではIn-Situ の酸素プラズマを用いることが
できる構造となっている。次に、そのクラスタツールを
用いて図1(a),(b) の工程を説明する。まず、図11の
ロードロック56を通して真空搬送室53内のウェハ搬
送用アーム55の上にシリコン基板1を載置する。
51、52ではIn-Situ の酸素プラズマを用いることが
できる構造となっている。次に、そのクラスタツールを
用いて図1(a),(b) の工程を説明する。まず、図11の
ロードロック56を通して真空搬送室53内のウェハ搬
送用アーム55の上にシリコン基板1を載置する。
【0077】その後に、ウェハ搬送用アーム55を操作
してシリコン基板1を第1のエッチングチャンバ51内
に搬送する。その第1のエッチングチャンバ51内には
2つの電極が対向して配置され、シリコン基板1を載置
する下側電極には27MHz の高周波電源が接続され、上
側電極には800kHz の高周波電源が接続されている。
そしてC4F8とCOとArとO2をエッチャントに用い、レジス
トマスクRに覆われない領域のPSG膜10をエッチン
グして図1(a) に示すような開口部11を形成する。
してシリコン基板1を第1のエッチングチャンバ51内
に搬送する。その第1のエッチングチャンバ51内には
2つの電極が対向して配置され、シリコン基板1を載置
する下側電極には27MHz の高周波電源が接続され、上
側電極には800kHz の高周波電源が接続されている。
そしてC4F8とCOとArとO2をエッチャントに用い、レジス
トマスクRに覆われない領域のPSG膜10をエッチン
グして図1(a) に示すような開口部11を形成する。
【0078】さらに、ウェハ搬送用アーム55によって
シリコン基板1を第1のエッチングチャンバ51から真
空搬送室54に一旦搬出した後に、シリコン基板1をア
ッシングチャンバ53内に搬入する。そして、O2ガスを
プラズマ化してレジストマスクRを除去すると同時に、
第二のエッチングストップ層9の上に残った反応生成物
を除去する。
シリコン基板1を第1のエッチングチャンバ51から真
空搬送室54に一旦搬出した後に、シリコン基板1をア
ッシングチャンバ53内に搬入する。そして、O2ガスを
プラズマ化してレジストマスクRを除去すると同時に、
第二のエッチングストップ層9の上に残った反応生成物
を除去する。
【0079】次に、ウェハ搬送用アーム55によってシ
リコン基板1をアッシンツチャンバ53から真空搬送室
54に一旦搬出した後に、シリコン基板1を第2のエッ
チングチャンバ52内に搬入する。そして、SF6 とHBr
をエッチャントに用いて図1(a) に示す窒化シリコンよ
りなる第二のエッチングストップ層9を開口部11を通
してエッチングし、続いて、CHF3とO2をエッチャントに
してSiO2よりなる第一のエッチングストップ層8を開口
部11を通してエッチングすると図1(b) に示すような
状態となる。
リコン基板1をアッシンツチャンバ53から真空搬送室
54に一旦搬出した後に、シリコン基板1を第2のエッ
チングチャンバ52内に搬入する。そして、SF6 とHBr
をエッチャントに用いて図1(a) に示す窒化シリコンよ
りなる第二のエッチングストップ層9を開口部11を通
してエッチングし、続いて、CHF3とO2をエッチャントに
してSiO2よりなる第一のエッチングストップ層8を開口
部11を通してエッチングすると図1(b) に示すような
状態となる。
【0080】この後に、ウェハ搬送用アーム55によっ
てシリコン基板1を第2のエッチングチャンバ52から
真空搬送室54に取り出し、ついでアンロードロック5
7を通して外部に搬出する。なお、第二のエッチングス
トップ層9の上に存在する反応生成物は、PSG膜10
をエッチングした後に第1のエッチングチャンバ51内
で除去してもよい。この場合、第1のエッチングチャン
バ51内でPSG用のエッチャントの供給を停止した後
に、CHF3のようなフッ酸化合物ガスとO2との混合ガス又
はO2ガスをプラズマ化して生成物を除去するようにして
もよい。
てシリコン基板1を第2のエッチングチャンバ52から
真空搬送室54に取り出し、ついでアンロードロック5
7を通して外部に搬出する。なお、第二のエッチングス
トップ層9の上に存在する反応生成物は、PSG膜10
をエッチングした後に第1のエッチングチャンバ51内
で除去してもよい。この場合、第1のエッチングチャン
バ51内でPSG用のエッチャントの供給を停止した後
に、CHF3のようなフッ酸化合物ガスとO2との混合ガス又
はO2ガスをプラズマ化して生成物を除去するようにして
もよい。
【0081】
【発明の効果】以上述べたように本発明によれば、MO
Sトランジスタを第一の絶縁層で覆った後に、第一の絶
縁層の一部をエッチングしてMOSトランジスタの一方
の不純物拡散層とその周辺の上に開口部を形成し、開口
部内にシリンダ型の蓄積電極を形成した後に、第一の絶
縁層の少なくとも上部を除去し、その後に、蓄積電極を
覆う誘電体層と対向電極を形成するようにしたので、シ
リンダ型の蓄積電極の内面と外面の両面をキャパシタと
して用いることができ、従来のシリンダ型の蓄積電極に
比べて蓄積電荷容量が同じにして高さを半分にすること
ができる。これにより、DRAMセル領域の高さを抑え
てDRAMセル領域と周辺回路領域の段差を小さくする
ことができ、層間絶縁層形成後のフォトリソグラフィー
の製造マージンが減少し、層間絶縁層に形成されるコン
タクトホール内に形成される配線と半導体基板とのコン
タクトが容易になる。
Sトランジスタを第一の絶縁層で覆った後に、第一の絶
縁層の一部をエッチングしてMOSトランジスタの一方
の不純物拡散層とその周辺の上に開口部を形成し、開口
部内にシリンダ型の蓄積電極を形成した後に、第一の絶
縁層の少なくとも上部を除去し、その後に、蓄積電極を
覆う誘電体層と対向電極を形成するようにしたので、シ
リンダ型の蓄積電極の内面と外面の両面をキャパシタと
して用いることができ、従来のシリンダ型の蓄積電極に
比べて蓄積電荷容量が同じにして高さを半分にすること
ができる。これにより、DRAMセル領域の高さを抑え
てDRAMセル領域と周辺回路領域の段差を小さくする
ことができ、層間絶縁層形成後のフォトリソグラフィー
の製造マージンが減少し、層間絶縁層に形成されるコン
タクトホール内に形成される配線と半導体基板とのコン
タクトが容易になる。
【0082】また、ゲート電極を覆う絶縁層によってキ
ャパシタの蓄積電極の形成位置を規制して自己整合的に
形成し、さらに、ビット線コンタクトホールの形成位置
を蓄積電極の外側の対向電極によって規制して自己整合
的に形成しているので、蓄積電極のみならずビット線コ
ンタクトホールの位置合わせマージンも大きくなり、こ
の結果、蓄積電極の平面的な面積を大きくすることがで
きるようになり、蓄積電極の高さをさらに低く抑えるこ
とができる。
ャパシタの蓄積電極の形成位置を規制して自己整合的に
形成し、さらに、ビット線コンタクトホールの形成位置
を蓄積電極の外側の対向電極によって規制して自己整合
的に形成しているので、蓄積電極のみならずビット線コ
ンタクトホールの位置合わせマージンも大きくなり、こ
の結果、蓄積電極の平面的な面積を大きくすることがで
きるようになり、蓄積電極の高さをさらに低く抑えるこ
とができる。
【0083】ビット線コンタクトホールの位置合わせマ
ージンが大きくなると、蓄積電極の集積度を高くするこ
とができるので、より微細な半導体記憶装置に対応する
ことができる。一方、別の発明によれば、複数の電極の
間にある不純物拡散層の上にドープトシリコンのような
導電膜を形成し、その上にエッチングストップ層となる
絶縁膜を形成し、その絶縁膜の上に層間絶縁膜を形成
し、その後に不純物拡散層の上に開口部を形成するよう
にしているので、電極の相互間に凹部が存在しなくな
り、層間絶縁膜に開口部を形成する工程において層間絶
縁膜の下の絶縁膜の上に層間絶縁膜のエッチング残が生
じることを防止できる。
ージンが大きくなると、蓄積電極の集積度を高くするこ
とができるので、より微細な半導体記憶装置に対応する
ことができる。一方、別の発明によれば、複数の電極の
間にある不純物拡散層の上にドープトシリコンのような
導電膜を形成し、その上にエッチングストップ層となる
絶縁膜を形成し、その絶縁膜の上に層間絶縁膜を形成
し、その後に不純物拡散層の上に開口部を形成するよう
にしているので、電極の相互間に凹部が存在しなくな
り、層間絶縁膜に開口部を形成する工程において層間絶
縁膜の下の絶縁膜の上に層間絶縁膜のエッチング残が生
じることを防止できる。
【0084】しかも、エッチングストッパ用絶縁膜を開
口部を通してエッチングする際に、エッチングストッパ
用絶縁膜はゲート電極の側部にサイドウォールとして残
ることはなくなり、正常な開口部を形成することができ
る。これにより、開口部内に形成されるキャパシタの蓄
積電極と半導体基板内の不純物拡散層は、導電膜を介し
て良好に接続されることになる。
口部を通してエッチングする際に、エッチングストッパ
用絶縁膜はゲート電極の側部にサイドウォールとして残
ることはなくなり、正常な開口部を形成することができ
る。これにより、開口部内に形成されるキャパシタの蓄
積電極と半導体基板内の不純物拡散層は、導電膜を介し
て良好に接続されることになる。
【0085】さらに別な発明によれば、層間絶縁膜の下
に窒化シリコンよりなる第二のエッチングストップ層と
酸化シリコンよりなる第一のエッチングストップ層が存
在した状態で、層間絶縁膜に開口部を形成する際には、
層間絶縁膜のエッチングと第一及び第二のエッチングス
トップ層のエッチングを大気に曝さずに行うようにした
ので、層間絶縁膜をエッチングした後に第二のエッチン
グストップ層の上に残る反応生成物が大気からの水分を
吸収することがなくなり、開口部を広げるような処理を
行わずに反応生成物の除去が容易になる。
に窒化シリコンよりなる第二のエッチングストップ層と
酸化シリコンよりなる第一のエッチングストップ層が存
在した状態で、層間絶縁膜に開口部を形成する際には、
層間絶縁膜のエッチングと第一及び第二のエッチングス
トップ層のエッチングを大気に曝さずに行うようにした
ので、層間絶縁膜をエッチングした後に第二のエッチン
グストップ層の上に残る反応生成物が大気からの水分を
吸収することがなくなり、開口部を広げるような処理を
行わずに反応生成物の除去が容易になる。
【図1】図1は、本発明の第1の実施の形態の半導体装
置の製造工程を示す断面図(その1)である。
置の製造工程を示す断面図(その1)である。
【図2】図2は、本発明の第1の実施の形態の半導体装
置の製造工程を示す断面図(その2)である。
置の製造工程を示す断面図(その2)である。
【図3】図3は、本発明の第1の実施の形態の半導体装
置の製造工程を示す断面図(その3)である。
置の製造工程を示す断面図(その3)である。
【図4】図4は、本発明の第1の実施の形態の半導体装
置の製造工程において、ビット線用コンタクトホールの
位置ずれが生じる場合を想定した工程を示す断面図であ
る。
置の製造工程において、ビット線用コンタクトホールの
位置ずれが生じる場合を想定した工程を示す断面図であ
る。
【図5】図5は、本発明の第2の実施の形態に係る半導
体装置の製造工程を示す断面図(その1)である。
体装置の製造工程を示す断面図(その1)である。
【図6】図6は、本発明の第2の実施の形態に係る半導
体装置の製造工程を示す断面図(その2)である。
体装置の製造工程を示す断面図(その2)である。
【図7】図7は、本発明の第3の実施の形態に係る半導
体装置の製造工程を示す断面図(その1)である。
体装置の製造工程を示す断面図(その1)である。
【図8】図8は、本発明の第3の実施の形態に係る半導
体装置の製造工程を示す断面図(その2)である。
体装置の製造工程を示す断面図(その2)である。
【図9】図9は、本発明の第3の実施の形態に係る半導
体装置の製造工程を示す断面図(その3)である。
体装置の製造工程を示す断面図(その3)である。
【図10】図10は、本発明の第3の実施の形態に係る
半導体装置の製造工程の一部の状態を示す平面図であ
る。
半導体装置の製造工程の一部の状態を示す平面図であ
る。
【図11】図11は、本発明の実施の形態に用いるクラ
スタツールの一例を示す装置の構成図を示している。
スタツールの一例を示す装置の構成図を示している。
【図12】図12は、従来の半導体装置の製造工程を示
す断面図(その1)である。
す断面図(その1)である。
【図13】図13は、従来の半導体装置の製造工程を示
す断面図(その2)である。
す断面図(その2)である。
1、31…シリコン基板(半導体層)、2、32…素子
分離酸化層、3、33…ゲート絶縁層、4g、34g…
ゲート電極、5、35…キャップ層、6、36…サイド
ウォール、7a〜7c、37a〜37c…不純物拡散
層、8…第一のエッチングストップ層、9…第二のエッ
チングストップ層、10…PSG層(第一の絶縁層)、
11…開口部、12…第二の多結晶シリコン膜(蓄積電
極)、13…誘電体層、14…第三の多結晶シリコン
層、16…層間絶縁膜(第二の絶縁層)、17…ビット
線用のコンタクトホール、18…絶縁膜、19…第一の
絶縁性側壁、20…第二の絶縁性側壁、21…層間絶縁
膜、22…ビット線用のコンタクトホール、第一の絶縁
性側壁23、第二の絶縁性側壁24、WL…ワード線、
BL…ビット線、38…ドープトシリコン(導電膜)、
39…シリコン窒化膜(エッチングストップ層)、40
…層間絶縁膜、41…マスク、41a…窓、42…開口
部、43…蓄積電極、44…誘電体膜、45…対向電
極、51…第1のエッチングチャンバ、52…第2のエ
ッチングチャンバ、53…アッシングチャンバ、54…
真空搬送室、55…ウェハ搬送用アーム。
分離酸化層、3、33…ゲート絶縁層、4g、34g…
ゲート電極、5、35…キャップ層、6、36…サイド
ウォール、7a〜7c、37a〜37c…不純物拡散
層、8…第一のエッチングストップ層、9…第二のエッ
チングストップ層、10…PSG層(第一の絶縁層)、
11…開口部、12…第二の多結晶シリコン膜(蓄積電
極)、13…誘電体層、14…第三の多結晶シリコン
層、16…層間絶縁膜(第二の絶縁層)、17…ビット
線用のコンタクトホール、18…絶縁膜、19…第一の
絶縁性側壁、20…第二の絶縁性側壁、21…層間絶縁
膜、22…ビット線用のコンタクトホール、第一の絶縁
性側壁23、第二の絶縁性側壁24、WL…ワード線、
BL…ビット線、38…ドープトシリコン(導電膜)、
39…シリコン窒化膜(エッチングストップ層)、40
…層間絶縁膜、41…マスク、41a…窓、42…開口
部、43…蓄積電極、44…誘電体膜、45…対向電
極、51…第1のエッチングチャンバ、52…第2のエ
ッチングチャンバ、53…アッシングチャンバ、54…
真空搬送室、55…ウェハ搬送用アーム。
Claims (15)
- 【請求項1】半導体層の上にゲート絶縁層を形成し、該
ゲート絶縁層の上に、絶縁性キャップ層に覆われたゲー
ト電極を形成し、該ゲート電極の両側に第一及び第二の
不純物拡散層を形成する工程と、該ゲート電極の両側面
に絶縁性サイドウォールを形成することによってトラン
ジスタを複数個形成する工程と、 前記絶縁性キャップ層と前記絶縁性サイドウォールと前
記第一及び第二の不純物拡散層の上に絶縁性エッチング
ストップ層を形成する工程と、 前記エッチングストップ層の上に第一の絶縁層を形成す
る工程と、 前記第一の絶縁層の一部をエッチングして、前記第一の
不純物拡散層の上方とその周辺に開口部を形成する工程
と、 前記開口部の下の前記エッチングストップ層を除去して
前記開口部を下に延長する工程と、 前記開口部の内壁から前記第一の不純物拡散層の表面ま
でに沿ってシリンダ型の導電層よりなるキャパシタの蓄
積電極を形成する工程と、 前記第一の絶縁層及び前記エッチングストップ層のうち
少なくとも前記第一の絶縁層の上面から途中までをエッ
チングして除去する工程と、 前記蓄積電極の露出面と前記トランジスタを誘電体層に
よって覆う工程と、 前記誘電体層の上に対向電極層を形成する工程と、 前記対向電極層の上に第二の絶縁層を形成する工程と、 前記第二の不純物拡散層及びその周辺の上方にある第二
の絶縁層を選択的にエッチングしてビット線用コンタク
トホールを形成する工程と、 前記ビット線用コンタクトホールの下方にある前記対向
電極層の上面から前記第二の不純物拡散層の表面までを
エッチングして前記ビット線用コンタクトホールを前記
第二の不純物拡散層まで深くする工程と、 前記ビット線コンタクトホールの内周面から露出した前
記対向電極層を第三の絶縁層によって覆う工程と、 前記コンタクトホールを通して前記第二の不純物拡散層
にビット線を接続する工程とを有することを特徴とする
半導体装置の製造方法。 - 【請求項2】前記ビット線コンタクトホールは、2つの
前記MOSトランジスタに接続される2つの前記蓄積電
極の間に形成され、その側部を前記蓄積電極を前記誘電
体層を介して覆う前記対向電極層によって規制されるこ
とを特徴とする請求項1記載の半導体装置の製造方法。 - 【請求項3】前記第三の絶縁膜は、前記ビット線用コン
タクトホールの内部と前記第二の絶縁層の上に形成さ
れ、前記第三の絶縁層を前記ビット線用コンタクトホー
ルの高さ方向にエッチングすることによって前記ビット
線用コンタクトホールの内周面にのみ残したものである
ことを特徴とする請求項1記載の半導体装置の製造方
法。 - 【請求項4】前記第三の絶縁層は、窒化シリコン層又は
酸化シリコン層であることを特徴とする請求項3記載の
半導体装置の製造方法。 - 【請求項5】前記第二の絶縁層の前記ビット線コンタク
トホールは、前記蓄積電極の側方の前記対向電極層を露
出して形成される場合に、 前記対向電極層のエッチングの前に、前記ビット線コン
タクトホール内周に第四の絶縁層を形成した後、該第四
の絶縁層を前記ビット線コンタクトホールの高さ方向に
エッチングすることによって前記ビット線コンタクトホ
ールの内周面上のみに残し、前記ビット線コンタクトホ
ールから露出した前記対向電極層を該第五の絶縁層によ
って覆う工程を有することを特徴とする請求項1記載の
半導体装置の製造方法。 - 【請求項6】絶縁層第四の絶縁層又は前記第五の絶縁層
は、窒化シリコン層又は酸化シリコン層であることを特
徴とする請求項5記載の半導体装置の製造方法。 - 【請求項7】半導体層上にゲート絶縁層を介して形成さ
れ且つゲート被覆層に覆われたゲート電極と、該ゲート
電極の両側方の該半導体層に形成された第一及び第二の
不純物拡散層とを有するトランジスタと、 前記第一の不純物拡散層に電気的に接続して前記半導体
層の上方に形成されたキャパシタのシリンダ状の蓄積電
極と、 前記蓄積電極上の内周面及び外周面と前記トランジスタ
を覆う前記キャパシタの誘電体膜と、 前記誘電体膜の表面を覆う前記キャパシタの対向電極
と、 前記対向電極を覆う層間絶縁層とを有することを特徴と
する半導体装置。 - 【請求項8】前記層間絶縁層と前記対向電極には、前記
第二の不純物拡散層に達するコンタクトホールが形成さ
れ、 前記コンタクトホール内には、前記層間絶縁層の上の配
線と前記第二の不純物拡散層を電気的に接続する導電層
が形成されていることを特徴とする請求項7記載の半導
体装置。 - 【請求項9】半導体基板上に第一の絶縁膜を成長する工
程と、 前記第一の絶縁膜上に間隔を置いて複数の電極を形成す
る工程と、 複数の前記電極の上面と側面を第二の絶縁膜によって覆
う工程と、 複数の前記電極の両側方の前記半導体基板に不純物を導
入して不純物拡散層を形成する工程と、 複数の前記電極の間に存在する前記不純物拡散層の上に
選択的に導電膜をエピタキシャル成長する工程と、 前記導電膜と前記第二の絶縁膜の上に、第三の絶縁膜を
形成する工程と、 前記第三の絶縁膜の上に層間絶縁膜を形成する工程と、 前記層間絶縁膜の上であって前記導電膜の上方位置に窓
を有するマスクを形成する工程と、 前記第三の絶縁膜をエッチングストップ層として機能さ
せ、前記窓を通し前記層間絶縁膜をエッチングして前記
層間絶縁膜に開口部を形成する工程と、 前記開口部の下の前記第三の絶縁膜をエッチングして除
去し、前記導電膜を前記開口部から露出させる工程とを
有することを特徴とする半導体装置の製造方法。 - 【請求項10】前記開口部の中にキャパシタ用の蓄積電
極を形成して該蓄積電極を前記導電膜に接続する工程
と、 前記蓄積電極上に前記キャパシタ用の誘電体膜を成長す
る工程と、 前記誘電体膜上に対向電極を形成する工程とをさらに有
することを特徴とする請求項9記載の半導体装置の製造
方法。 - 【請求項11】前記導電膜はドープトシリコンであるこ
とを特徴とする請求項9記載の半導体装置の製造方法。 - 【請求項12】前記第二の絶縁膜はシリコン酸化膜であ
り、前記第三の絶縁膜はシリコン窒化膜であり、前記層
間絶縁膜はBPSG、PSG又はBSGであることを特
徴とする請求項9記載の半導体装置の製造方法。 - 【請求項13】半導体基板の上に酸化シリコンよりなる
第一のエッチングストップ層と、窒化シリコンよりなる
第二のエチングストップ層と、層間絶縁膜を形成する工
程と、 前記層間絶縁膜の上にレジストよりなるマスクを形成す
る工程と、 前記半導体基板を減圧雰囲気中に入れ、該減圧雰囲気を
大気に戻すことなく該減圧雰囲気中において、前記マス
クに覆われない領域の前記層間絶縁膜をエッチングして
開口部を形成し、前記マスクを除去し、前記第二のエッ
チングストップ層と前記第一のエッチングストップ層を
エッチングする工程と、 前記半導体基板を大気に戻す工程とを有することを特徴
とする半導体装置の製造方法。 - 【請求項14】前記層間絶縁膜に前記開口部を形成した
後に、前記マスクを酸素プラズマ雰囲気で除去すると同
時に前記第二のエッチングストップ層の表面を清浄化す
る工程を有することを特徴とする請求項13記載の半導
体装置の製造方法。 - 【請求項15】前記層間絶縁膜に前記開口部を形成した
後に、少なくとも酸素プラズマを含む領域で前記第二の
エッチングストップ層の表面を清浄化する工程を有する
ことを特徴とする半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10073672A JPH1117149A (ja) | 1997-04-30 | 1998-03-23 | 半導体装置及びその製造方法 |
KR1019980015655A KR19980081869A (ko) | 1997-04-30 | 1998-04-30 | 반도체 장치 및 그 제조 방법 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9-113233 | 1997-04-30 | ||
JP11323397 | 1997-04-30 | ||
JP10073672A JPH1117149A (ja) | 1997-04-30 | 1998-03-23 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1117149A true JPH1117149A (ja) | 1999-01-22 |
Family
ID=26414816
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10073672A Withdrawn JPH1117149A (ja) | 1997-04-30 | 1998-03-23 | 半導体装置及びその製造方法 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JPH1117149A (ja) |
KR (1) | KR19980081869A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000340655A (ja) * | 1999-03-25 | 2000-12-08 | Infineon Technol North America Corp | 半導体構造体および半導体製造方法 |
KR100391988B1 (ko) * | 2001-02-09 | 2003-07-22 | 삼성전자주식회사 | 디램 셀 및 그 제조방법 |
CN112908967A (zh) * | 2019-11-19 | 2021-06-04 | 长鑫存储技术有限公司 | 半导体存储器、电容器阵列结构及其制造方法 |
-
1998
- 1998-03-23 JP JP10073672A patent/JPH1117149A/ja not_active Withdrawn
- 1998-04-30 KR KR1019980015655A patent/KR19980081869A/ko not_active Application Discontinuation
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000340655A (ja) * | 1999-03-25 | 2000-12-08 | Infineon Technol North America Corp | 半導体構造体および半導体製造方法 |
KR100391988B1 (ko) * | 2001-02-09 | 2003-07-22 | 삼성전자주식회사 | 디램 셀 및 그 제조방법 |
CN112908967A (zh) * | 2019-11-19 | 2021-06-04 | 长鑫存储技术有限公司 | 半导体存储器、电容器阵列结构及其制造方法 |
Also Published As
Publication number | Publication date |
---|---|
KR19980081869A (ko) | 1998-11-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6365452B1 (en) | DRAM cell having a vertical transistor and a capacitor formed on the sidewalls of a trench isolation | |
US7094660B2 (en) | Method of manufacturing trench capacitor utilizing stabilizing member to support adjacent storage electrodes | |
US6479341B1 (en) | Capacitor over metal DRAM structure | |
JP3805603B2 (ja) | 半導体装置及びその製造方法 | |
US5436188A (en) | Dram cell process having elk horn shaped capacitor | |
US6764893B2 (en) | Method for reducing a parasitic capacitance of a semiconductive memory cell using metal mask for sidewall formation | |
US20240114677A1 (en) | Semiconductor device and method of manufacturing the same | |
US20060202340A1 (en) | Semiconductor device and method of manufacturing the same | |
US20050263814A1 (en) | Bottom electrode of capacitor of semiconductor device and method of forming the same | |
US6100137A (en) | Etch stop layer used for the fabrication of an overlying crown shaped storage node structure | |
US6037211A (en) | Method of fabricating contact holes in high density integrated circuits using polysilicon landing plug and self-aligned etching processes | |
US8846485B2 (en) | Method for fabricating bottom electrode of capacitors of DRAM | |
US20100127398A1 (en) | Wiring structure of a semiconductor device | |
JP2000068481A (ja) | Dram装置の製造方法 | |
TW202205636A (zh) | 半導體裝置及其製造方法 | |
US5631185A (en) | Method for manufacturing capacitor of semiconductor memory device | |
US20220384449A1 (en) | Semiconductor memory device and method of fabricating the same | |
JP2000058652A (ja) | 半導体装置のコンタクトホ―ル製造方法 | |
US5668039A (en) | Method for forming crown-shape capacitor node with tapered etching | |
KR101168606B1 (ko) | 반도체 장치의 배선 구조물 및 이의 형성 방법 | |
KR20210032906A (ko) | 반도체 소자 | |
JPH1126719A (ja) | 半導体集積回路装置の製造方法 | |
JPH1117144A (ja) | 半導体集積回路装置およびその製造方法 | |
JPH1117149A (ja) | 半導体装置及びその製造方法 | |
KR100576083B1 (ko) | 반도체 장치 및 그 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050607 |