CN115701210A - 半导体结构及其制造方法 - Google Patents

半导体结构及其制造方法 Download PDF

Info

Publication number
CN115701210A
CN115701210A CN202110807121.7A CN202110807121A CN115701210A CN 115701210 A CN115701210 A CN 115701210A CN 202110807121 A CN202110807121 A CN 202110807121A CN 115701210 A CN115701210 A CN 115701210A
Authority
CN
China
Prior art keywords
electrode layer
layer
lower electrode
dielectric layer
capacitor dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110807121.7A
Other languages
English (en)
Inventor
肖德元
张丽霞
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN202110807121.7A priority Critical patent/CN115701210A/zh
Priority to PCT/CN2021/120429 priority patent/WO2023284123A1/zh
Priority to JP2022548072A priority patent/JP7457140B2/ja
Priority to EP21912333.8A priority patent/EP4148792A4/en
Priority to KR1020227031204A priority patent/KR20220130242A/ko
Priority to US17/669,544 priority patent/US20230019891A1/en
Publication of CN115701210A publication Critical patent/CN115701210A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B80/00—Assemblies of multiple devices comprising at least one memory device covered by this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line

Abstract

本发明实施例提供一种半导体结构及其制造方法，半导体结构包括：基底和位于基底上的存储单元，存储单元包括第一介质层和位于第一介质层内的金属位线；半导体通道位于金属位线部分表面；字线环绕半导体通道的部分区域设置；第二介质层位于金属位线与字线之间和位于字线远离基底的一侧；在半导体通道远离金属位线的顶面堆叠设置的第一下电极层和第二下电极层，第一下电极层与半导体通道顶面相接触；上电极层位于第二下电极层顶面，且包绕第一下电极层和第二下电极层；电容介质层位于上电极层与第一下电极层之间，且还位于上电极层与第二下电极层之间。本发明实施例有利于在提高半导体结构集成密度的同时，提高电容容量和提高电容尺寸精度。

Description

半导体结构及其制造方法
技术领域
本发明实施例涉及半导体技术领域，特别涉及一种半导体结构及其制造方法。
背景技术
随着对半导体器件具有高性能和低成本的需求的增加，对半导体器件的高集成密度和高存储容量的需求也增加。
然而，随着半导体器件集成密度的增加，在提高半导体器件中电容的电容容量的同时，电容的深宽比也越来越高。由于工艺设备以及半导体器件尺寸的限制，形成深宽比高的电容的尺寸精度不高，影响电容的电学性能。
因此，在提高半导体结构的集成密度的同时，需要设计一种既能提高电容容量，也能提高电容的尺寸精度的半导体器件。
发明内容
本发明实施例提供一种半导体结构及其制造方法，有利于在提高半导体结构的集成密度的同时，提高电容容量和提高电容的尺寸精度。
为解决上述问题，本发明实施例提供一种半导体结构，包括：基底以及位于所述基底上的存储单元，所述存储单元包括：第一介质层以及位于所述第一介质层内的金属位线，且所述第一介质层露出所述金属位线表面；半导体通道，所述半导体通道位于所述金属位线的部分表面，所述半导体通道朝向所述金属位线的底面与所述金属位线电连接；字线，所述字线环绕所述半导体通道的部分区域设置；第二介质层，所述第二介质层位于所述金属位线与所述字线之间，且还位于所述字线远离所述基底的一侧；在所述半导体通道远离所述金属位线的顶面堆叠设置的第一下电极层以及第二下电极层，所述第一下电极层与所述半导体通道的顶面相接触；上电极层，所述上电极层位于所述第二下电极层的顶面，且包绕所述第一下电极层以及所述第二下电极层；电容介质层，所述电容介质层位于所述上电极层与所述第一下电极层之间，且还位于所述上电极层与所述第二下电极层之间。
相应地，本发明实施例还提供一种半导体结构的制造方法，包括：提供基底；在所述基底上形成存储单元，形成所述存储单元的工艺步骤包括：提供第一介质层以及位于所述第一介质层内的金属位线，且所述第一介质层露出所述金属位线表面；形成半导体通道，所述半导体通道位于所述金属位线的部分表面上，所述半导体通道朝向所述金属位线的底面与所述金属位线电连接；形成字线，所述字线环绕所述半导体通道的部分区域设置；形成第二介质层，所述第二介质层位于所述金属位线与所述字线之间，且还位于所述字线远离所述基底的一侧；形成第一下电极层，所述第一下电极层与所述半导体通道的顶面相接触；形成第二下电极层，所述第二下电极层位于所述第一下电极层顶面；形成上电极层，所述上电极层位于所述第二下电极层的顶面，且包绕所述第一下电极层以及所述第二下电极层形成；形成电容介质层，所述电容介质层所述电容介质层位于所述上电极层与所述第一下电极层之间，且还位于所述上电极层与所述第二下电极层之间。
本发明实施例提供的技术方案具有以下优点：
上述技术方案中，半导体结构中的电容的下电极层由堆叠设置的第一下电极层和第二下电极层组成，有利于提高电容下电极层的整体高度，以提高电容的深宽比，从而提高电容中上电极层和下电极层的正对面积，以提高电容的电容容量。进一步地，半导体通道的沟道区垂直设置在金属位线表面，即沟道区的延伸方向垂直于金属位线表面，在无需对半导体通道的尺寸进行缩小的前提下，有利于节省半导体通道在平行于金属位线表面方向(通常为水平方向)上的布局空间，从而提高半导体结构在水平方向上的集成密度。
另外，第二下电极层底面在基底上的正投影位于第一下电极层顶面在基底上的正投影内，使得第二下电极层与第一下电极层对准，即保证第二下电极层底面与第一下电极层顶面完全接触，避免第二下电极层底面与第一下电极层顶面之间的错位，从而在提高电容容量的同时，提高电容的尺寸精度，以提高电容的形成质量，保证电容具有良好的电学性能。
另外，电容介质层覆盖第二下电极层顶面和侧面，且还覆盖第一下电极层侧面以及第二下电极层露出的第一下电极层顶面，避免上电极层通过第二下电极层露出的第一下电极层顶面与第一下电极层接触，以进一步保证电容具有良好的电学性能。
另外，半导体通道用于构成无结晶体管的沟道，无结晶体管无PN结，制备工艺简单，性能优越，增强了器件的可靠性特别是抗热载流子注入效应及噪声容限，有利于进一步改善半导体结构的电学性能。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，除非有特别申明，附图中的图不构成比例限制。
图1为本发明一实施例提供的半导体结构对应的剖面结构示意图；
图2至图6为本发明一实施例提供的半导体结构中第一下电极层、第二下电极层和电容介质层共同构成的结构的五种剖面结构示意图；
图7至图22为本发明另一实施例提供的半导体结构的制造方法中各步骤对应的剖面结构示意图。
具体实施方式
由背景技术可知，现有技术中在提高半导体器件的集成密度的同时，半导体结构中的电容的电容容量和尺寸精度均有待提高。
为解决上述问题，本发明实施例提供一种半导体结构及其制造方法。在半导体结构中，半导体通道的沟道区垂直设置在金属位线表面，使得半导体结构包括垂直的全环绕栅极(GAA，Gate-All-Around)晶体管，有利于节省半导体通道在平行于金属位线表面方向(通常为水平方向)上的布局空间，从而提高半导体结构在水平方向上的集成密度。此外，通过改变电容中下电极层的构造，具体地，由第一下电极层和第二下电极层堆叠构成下电极层，有利于提高电容下电极层的整体高度，以提高电容的深宽比，从而提高电容中上电极层和下电极层的正对面积，以提高电容的电容容量。而且，第二下电极层底面在基底上的正投影位于第一下电极层顶面在基底上的正投影内，使得第二下电极层与第一下电极层对准，即保证第二下电极层底面与第一下电极层顶面完全接触，避免第二下电极层底面与第一下电极层顶面之间的错位，从而在提高电容容量的同时，提高电容的尺寸精度，以提高电容的形成质量，保证电容具有良好的电学性能。进一步地，电容介质层还覆盖第二下电极层露出的第一下电极层顶面，避免上电极层通过第二下电极层露出的第一下电极层顶面与第一下电极层接触，以进一步保证电容具有良好的电学性能。
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。
本发明一实施例提供一种半导体结构，以下将结合附图对本发明一实施例提供的半导体结构进行详细说明。图1为本发明一实施例提供的半导体结构对应的剖面结构示意图，图2至图6为本发明一实施例提供的半导体结构中第一下电极层、第二下电极层和电容介质层共同构成的结构的五种剖面结构示意图。
参考图1至图6，半导体结构包括：基底110以及位于基底110上的存储单元100，存储单元100包括：第一介质层103以及位于第一介质层103内的金属位线101，且第一介质层103露出金属位线101表面；半导体通道102，半导体通道102位于金属位线101的部分表面，半导体通道102朝向金属位线101的底面与金属位线101电连接；字线104，字线104环绕半导体通道102的部分区域设置；第二介质层105，第二介质层105位于金属位线101与字线104之间，且还位于字线104远离基底110的一侧；在半导体通道102远离金属位线101的顶面堆叠设置的第一下电极层116以及第二下电极层126，第一下电极层116与半导体通道102的顶面相接触；上电极层146，上电极层146位于第二下电极层126的顶面，且包绕第一下电极层116以及第二下电极层126；电容介质层136，电容介质层136位于上电极层146与第一下电极层116之间，且还位于上电极层146与第二下电极层126之间。
具体地，第二下电极层126底面在基底110上的正投影位于第一下电极层116顶面在基底110上的正投影内；电容介质层136覆盖第二下电极层126顶面和侧面，且还覆盖第一下电极层116侧面以及第二下电极层126露出的第一下电极层116顶面。
在沿基底110指向金属位线101的方向上，半导体通道102包括依次排列的第一掺杂区I、沟道区II以及第二掺杂区III，第一掺杂区I与金属位线101电连接；字线104环绕沟道区II设置；第一下电极层116与第二掺杂区III远离沟道区II的一侧相接触。
由于半导体结构包括垂直的全环绕栅极(GAA，Gate-All-Around)晶体管，且金属位线101位于基底110与全环绕栅极晶体管之间，因而能够构成3D(3Dimensions)堆叠的存储器件，有利于提高半导体结构的集成密度。此外，半导体结构中的电容由第一下电极层116、第二下电极层126、电容介质层136和上电极层146共同构成，其中，电容的下电极层由第一下电极层116和第二下电极层126堆叠构成，一方面，在垂直于基底110表面的方向上，在制备高度较高的下电极层时，可以分步形成高度较低的第一下电极层116和第二下电极层126，由于第一下电极层116和第二下电极层126的高度较低，有利于避免第一下电极层116和第二下电极层126的倾斜或者坍塌，提高下电极层整体的稳定性，且能够形成深宽比大且电容容量大的电容；另一方面，第二下电极层126底面在基底110上的正投影位于第一下电极层116顶面在基底上的正投影内，使得第二下电极层126与第一下电极层116对准，即避免第二下电极层126底面与第一下电极层116顶面之间的错位，从而在提高电容容量的同时，提高电容的尺寸精度，以提高电容的形成质量，保证电容具有良好的电学性能。
以下将结合图1对半导体结构进行更为详细的说明。
本实施例中，基底110可以为逻辑电路结构层，具有若干逻辑电路。
第一介质层103可以包括：层间介质层120，层间介质层120位于基底110表面，且金属位线101位于层间介质层120远离基底110的部分表面；隔离层130，隔离层130位于金属位线101露出的层间介质层120表面，且覆盖金属位线101侧壁。
具体地，逻辑电路结构层可以为叠层结构。层间介质层120远离逻辑电路结构层的部分表面可以具有多个间隔排布的金属位线101，每一金属位线101可与至少一个第一掺杂区I相接触电连接，图1中以每一金属位线101与2个第一掺杂区I相接触作为示例，可根据实际电学需求，合理设置与每一金属位线101相接触电连接的第一掺杂区I的数量。金属位线101顶面可以与隔离层130顶面齐平，有利于给位于金属位线101顶面和隔离层130顶面的其他结构提供良好的支撑作用。
层间介质层120用于实现逻辑电路结构层和金属位线101之间的绝缘，且层间介质层120有利于防止相邻金属位线101之间的漏电。其中，层间介质层120的材料包括氧化硅、氮化硅、碳氮化硅或者碳氮氧化硅中的至少一种。
隔离层130位于相邻金属位线101之间，用于实现相邻金属位线101之间的绝缘。其中，隔离层130的材料包括氧化硅、氮化硅、碳氮化硅或者碳氮氧化硅中的至少一种。
本实施例中，层间介质层120与隔离层130为一体结构，从而改善层间介质层120与隔离层130之间的界面态缺陷，改善半导体结构的性能，且层间介质层120的材料与隔离层130的材料相同，如此，有利于减少半导体结构的制作工艺步骤，降低半导体结构的制造成本和复杂度。在其他实施例中，层间介质层与隔离层可以为分层结构，层间介质层的材料与隔离层的材料可以不同。
金属位线101的材料为金属，这样设置的好处包括：一方面，金属材料的金属位线101的电阻率一般较小，有利于降低金属位线101的电阻，提高金属位线101中的电学信号的传输速率，降低金属位线101的寄生电容，且降低热损耗以降低功耗；另一方面，半导体结构还可以包括电路结构，且电路结构中具有用于实现电连接的金属导电层，如本领域技术人员常称的M0层、M1层、M2层等，可以利用金属导电层的工艺步骤，在形成金属导电层的同时制作金属位线101，如此，可节省半导体结构制作工艺步骤，降低半导体结构的成本。
金属位线101的材料可以为单金属、金属化合物或者合金。其中，单金属可以为铜、铝、钨、金或者银等；金属化合物可以为氮化钽或者氮化钛；合金可以为铜、铝、钨、金或者银中至少2者构成的合金材料。此外，金属位线101的材料还可以为镍、钴或者铂中的至少一种。
在一些实施例中，金属位线101的材料为铜。
半导体结构可以包括多个间隔排布的金属位线101，且每一金属位线101沿第一方向延伸；每一金属位线101可与至少2个半导体通道102电连接。
半导体通道102的材料至少包括IGZO(铟镓锌氧化物，Indium Gallium ZincOxide)、IWO(掺钨氧化铟，Indium Tungsten Oxide)或者ITO(氧化铟锡，Indium TinOxide)中的一种，半导体通道102由上述材料组成时，有利于提高半导体通道102的载流子迁移率，从而有利于半导体通道102更高效地传递电信号。
在一个例子中，半导体通道102的材料为IGZO，IGZO的载流子迁移率是多晶硅的载流子迁移率的20～50倍，有利于提高半导体通道102中沟道区II的载流子迁移率，从而有利于降低半导体结构工作时的漏电流，以降低半导体结构的功耗和提高半导体结构的工作效率。此外，由IGZO半导体通道102构成的全环绕栅极晶体管配置的存储器单元的保留时间可超过400s，有利于降低存储器的刷新率和功耗。
本实施例中，半导体通道102为圆柱状结构，则半导体通道102的侧面为平滑过渡表面，有利于避免半导体通道102发生尖端放电或者漏电的现象，进一步改善半导体结构的电学性能。需要说明的是，在其他实施例中，半导体通道也可以为椭圆柱状结构、方柱状结构或者其他不规则结构。可以理解的是，半导体通道结构为方柱状结构时，方柱状结构的侧壁相邻面构成的拐角可以为圆滑化的拐角，同样能够避免尖端放电问题，方柱状结构可以为正方体柱状结构或者长方体柱状结构。
第一掺杂区I构成晶体管器件的源极或者漏极中的一者，第二掺杂区III构成晶体管器件的源极或者漏极中的另一者。第一掺杂区I、沟道区II和第二掺杂区III中的半导体元素相同，即第一掺杂区I、沟道区II以及第二掺杂区III为一体结构，有利于改善第一掺杂区I和沟道区II之间的界面态缺陷，和改善沟道区II和第二掺杂区III之间的界面态缺陷，以改善半导体结构的性能。可以理解的是，在其他实施例中，半导体通道也可以为三层结构，且每一层结构相应作为第一掺杂区、沟道区以及第三掺杂区。
其中，第一掺杂区I可以包括：第一金属半导体层112，第一金属半导体层112与金属位线101相接触，且第一金属半导体层112的电阻率小于第一金属半导体层112以外的第一掺杂区I的电阻率。如此，有利于降低第一掺杂区I的电阻率，且第一金属半导体层112与第一金属半导体层112以外的第一掺杂区I构成欧姆接触，避免金属位线101与半导体材料直接接触而形成的肖特基势垒接触，欧姆接触有利于降低第一掺杂区I与金属位线101之间的接触电阻，从而降低半导体结构工作时的能耗，且改善RC延迟效应，以提高半导体结构的电学性能。可以理解的是，在其他实施例中，第一掺杂区的半导体材料也可以直接与金属位线相接触，即第一掺杂区不包括第一金属半导体层。
具体地，第一金属半导体层112中的金属元素包括钴、镍或者铂中的至少一种。以半导体通道102的材料为IGZO为例，相应的，第一金属半导体层112的材料可以为含镍的IGZO、含钴的IGZO、含钴镍的IGZO或者含铂的IGZO等。此外，第一金属半导体层112内还可以掺杂有氮元素。
第一金属半导体层112中的半导体元素与第一金属半导体层112之外的第一掺杂区I中的半导体元素相同，即第一掺杂区I整体为一体结构，则第一金属半导体层112为第一掺杂区I的一部分，有利于改善第一金属半导体层112与除第一金属半导体层112之外的第一掺杂区I之间的界面态缺陷，改善半导体结构的性能。需要说明的是，在其他实施例中，第一金属半导体层中的半导体元素也可以与第一金属半导体层之外的第一掺杂区中的半导体元素不同，例如第一金属半导体层中的半导体元素可以为硅或者锗，相应的，第一掺杂区为包括第一金属半导体层的双层结构。
在一些实施例中，半导体通道102与金属位线101相接触，即第一掺杂区I位于金属位线101表面。进一步地，半导体结构还可以包括：金属层108，金属层108位于半导体通道102未覆盖的金属位线101表面，且金属层108由第一金属半导体层112内的金属元素构成。可以理解的是，金属层108为形成第一金属半导体层112工艺步骤中同时形成的，金属层108的材料可以为钴、镍或者铂中的至少一种。
另外，在另一些实施例中，金属位线101的材料为镍、钴或者铂中的至少一种，则相应的，在半导体结构的制造工艺步骤中，与第一掺杂区I相接触的金属位线101中的部分区域与第一掺杂区I发生反应，以形成第一金属半导体层112，如此，金属位线101与第一金属半导体层112为一体结构，有利于进一步降低金属位线101与第一金属半导体层112之间的接触电阻。即，金属位线101可以为形成第一金属半导体层112提供金属元素。
第二掺杂区III可以包括：第二金属半导体层122，第二金属半导体层122与下电极层116相接触，且第二金属半导体层122的材料的电阻率小于第二金属半导体层122之外的第二掺杂区III的电阻率。如此，有利于降低第二掺杂区III的电阻率；且第二金属半导体层122与电容结构之间形成欧姆接触，有利于降低第二掺杂区III与电容结构之间的接触电阻，从而降低半导体结构工作时的能耗，以提高半导体结构的电学性能。
第二金属半导体层122中的金属元素包括钴、镍或者铂中的至少一种。本实施例中，第一金属半导体层112中的金属元素与第二金属半导体层122中的金属元素可以相同。在其他实施例中，第一金属半导体层中的金属元素与第二金属半导体层中的金属元素也可以不同。
此外，第二金属半导体层122中的半导体元素与第二金属半导体层122之外的第二掺杂区III中的半导体元素相同，即第二掺杂区III整体为一体结构，则第二金属半导体层122为第二掺杂区III的一部分，有利于改善第二金属半导体层122与除第二金属半导体层122之外的第二掺杂区III之间的界面态缺陷，改善半导体结构的性能。需要说明的是，在其他实施例中，第二金属半导体层中的半导体元素也可以与第二金属半导体层之外的第二掺杂区中的半导体元素不同，例如第二金属半导体层中的半导体元素可以为硅或者锗，相应的，第二掺杂区为包括第二金属半导体层的双层结构。
以半导体元素为硅为例，第二金属半导体层122包括硅化钴、硅化镍或者硅化铂中的至少一种。此外，第二金属半导体层122中还可以掺杂有氮元素。
在沿金属位线101的延伸方向上，半导体通道102的宽度处于纳米尺度范围内，则半导体通道102用于构成无结晶体管(Junctionless Transistor)的沟道时，有利于形成纳米级的无结晶体管沟道，即第一掺杂区I、沟道区II和第二掺杂区III中的掺杂离子的类型相同，例如掺杂离子均为N型离子或者均为P型离子，进一步地，第一掺杂区I、沟道区II和第二掺杂区III中的掺杂离子可以相同。其中，此处的“无结”指的是无PN结，即半导体通道102构成的晶体管中没有PN结，这样的好处包括：一方面，无需对第一掺杂区I和第二掺杂区III进行额外的掺杂，从而避免了对第一掺杂区I和第二掺杂区III的掺杂工艺难以控制的问题，尤其是随着晶体管尺寸进一步缩小，若额外对第一掺杂区I和第二掺杂区III进行掺杂，掺杂浓度更加难以控制；另一方面，由于器件为无结晶体管，有利于避免采用超陡峭源漏浓度梯度掺杂工艺，在纳米尺度范围内制作超陡峭PN结的现象，因而可以避免掺杂突变所产生的阈值电压漂移和漏电流增加等问题，还有利于抑制短沟道效应，在几纳米的尺度范围内仍然可以工作，因而有助于进一步提高半导体结构的集成密度和电学性能。可以理解的是，此处额外的掺杂指的是，为了让第一掺杂区I和第二掺杂区III的掺杂离子类型与沟道区的掺杂离子类型不同而进行的掺杂。
进一步地，第一掺杂区I的掺杂离子的浓度和第二掺杂区III的掺杂离子的浓度可以均大于沟道区II的掺杂离子的掺杂浓度。掺杂离子为N型离子或者P型离子，具体地，N型离子为砷离子、磷离子或者锑离子中的至少一种；P型离子为硼离子、铟离子或者镓离子中的至少一种。
字线104包括栅介质层114，栅介质层114可以环绕半导体通道102的整个侧壁表面，如此，有利于避免半导体通道102漏电，提高GAA晶体管的电学性能。
在其他实施例中，栅介质层可仅覆盖沟道区的半导体通道的侧壁表面，或者，栅介质层覆盖沟道区和第一掺杂区的半导体通道的侧壁表面，或者，栅介质层覆盖沟道区和第二掺杂区的半导体通道的侧壁表面，其中，栅介质层环绕第二掺杂区设置，即位于第二掺杂区的半导体通道的侧壁表面时，栅介质层能够对第二掺杂区表面起到保护作用，避免在制造工艺过程中对第二掺杂区表面造成的工艺损伤，从而有利于进一步改善半导体结构的电学性能。
字线104还包括栅导电层124，栅导电层124环绕半导体通道102的部分区域设置，且栅介质层14位于半导体通道102与栅导电层124之间。
具体地，栅导电层124环绕沟道区II设置，且位于沟道区II对应的栅介质层114的侧壁表面。
其中，栅介质层114的材料包括氧化硅、氮化硅或者氮氧化硅中的至少一种，栅导电层124的材料包括多晶硅、氮化钛、氮化钽、铜、钨或者铝中的至少一种。
本实施例中，半导体结构可以包括多个间隔排布的字线104，且每一字线104沿第二方向延伸，第二方向与第一方向不同，例如第一方向可以与第二方向相垂直。此外，对于每一字线104而言，每一字线104可环绕至少一个半导体通道102的沟道区II设置，图1中以每一字线104环绕2个半导体通道102作为示例，可根据实际电学需求，合理设置每一字线104环绕的半导体通道102的数量。
第二介质层105用于隔离金属层108和字线104，以隔离金属位线101与字线104，且还用于隔离相邻的字线104和相邻金属层108。也就是说，第二介质层105位于金属层108与字线104之间，且还位于相邻字线104的间隔中和相邻金属层108的间隔中。
第二介质层105可以包括：第三介质层115，第三介质层115位于金属层108与字线104之间以及相邻的金属层108的间隔中，以使得金属层108与字线104之间绝缘，防止金属层108与字线104之间的电干扰，以进一步防止金属位线101与字线104之间的电干扰；第四介质层125，第四介质层125位于相邻的字线104之间且与第三介质层115相接触，用于实现相邻字线104之间的绝缘，防止相邻字线104之间的电干扰；第四介质层125还位于字线104远离基底110的表面，用于支撑位于第四介质层125远离基底110的表面上的其他导电结构，并实现字线104与其他导电结构之间的绝缘。
第四介质层125顶面可以与第二掺杂区III顶面齐平，有利于给位于第四介质层125顶面和第二掺杂区III顶面的其他结构提供良好的支撑作用。
本实施例中，第三介质层115的材料和第四介质层125的材料相同，均可以为氧化硅、氮化硅、碳氮氧化硅或者氮氧化硅中的至少一种。在其他实施例中，第三介质层的材料和第四介质层的材料也可以不同。
可以理解的是，在其他实施例中，第二介质层也可以为其它堆叠膜层结构，堆叠膜层结构的具体结构与制造工艺步骤有关，保证第二介质层能够起到隔离目的即可。
电容包括：第一下电极层116、第二下电极层126、电容介质层136和上电极层146，以下将结合图1至图6对电容做具体的介绍。
本实施例中，第一下电极层116和第二下电极层126构成电容的下电极层，每一字线104沿第二方向延伸，图1中以每一字线104环绕2个半导体通道102，且第一下电极层116和第二下电极层126也沿第二方向延伸作为示例。具体地，每一下电极层与一字线104对应，即每一下电极层和与该下电极层对应的字线104环绕的每一第二掺杂区III远离沟道区II的一侧相接触，图1中以每一下电极层与2个半导体通道102的第二掺杂区III的顶面相接触位示例。
在一些例子中，在垂直于基底110表面方向上，第一下电极层116的厚度可以大于第二下电极层126的厚度；在另一些例子中，在垂直于基底110表面方向上，第一下电极层116的厚度还可以小于或等于第二下电极层126的厚度。此外，第一下电极层116的材料可以与第二下电极层126的材料相同。且由于第一下电极层116与第二下电极层126分步制作，则第一下电极层116与第二下电极层126的材料也可以不同。
此外，上电极层146也沿第二方向延伸，上电极层146与下电极层一一对应，且上电极层146在基底110上的正投影覆盖下电极层在基底110上的正投影，下电极层在基底110上的正投影覆盖字线104在基底110上的正投影。
在其他实施例中，每一下电极层也可以只与一个第二掺杂区远离沟道区的一侧相接触，上电极层可以与下电极层一一对应或者一个上电极层与多个下电极层对应；或者一个下电极层可以与多个第二掺杂区远离沟道区的一侧相接触，上电极层可以只与一个半导体通道对应，即一个下电极层对应多个上电极层，使得相邻的电容中的上电极层可以连接不同的电位或者下电极层可以连接不同的电位，有利于实现对相邻电容的多元化控制。
其中，下电极层由堆叠设置的第一下电极层116和第二下电极层126组成，有利于提高下电极层的整体高度，以提高电容的电容容量的同时，以分步形成高度较低的第一下电极层116和第二下电极层126的方式，避免第一下电极层116和第二下电极层126的倾斜或者坍塌，提高下电极层整体的稳定性。第二下电极层126底面在基底110上的正投影位于第一下电极层116顶面在基底110上的正投影内，保证第二下电极层126底面与第一下电极层116顶面完全接触，避免第二下电极层126底面与第一下电极层116顶面之间的错位，提高电容的尺寸精度。
在一些例子中，在沿金属位线101的延伸方向上，第一下电极层116的底面宽度小于半导体通道102的最大宽度。在其他实施例中，第一下电极层的底面宽度可以大于或者等于半导体通道的最大宽度。
参考图1至图4，第一下电极层116包括：第一下导电柱113，第一下导电柱113与第二掺杂区III相接触；第一下导电块123，第一下导电块123一端与第一下导电柱113相接触，另一端与第二下电极层126相接触。第二下电极层126包括：第二下导电柱133，第二下导电柱133与第一下导电块123相接触；第二下导电块143，第二下导电块143一端与第二下导电柱133相接触，另一端与电容介质层136相接触。在一些例子中，第一下导电柱113覆盖第二掺杂区III的整个顶面，且沿远离基底110的方向上，第一下导电柱113在平行于基底110表面的方向上的截面面积逐渐增大，而且第一下导电柱113顶面在基底110上的正投影与第一下导电块123底面在基底110上的正投影重合，在保证第二掺杂区III与第一下电极层116之间最大的接触面积的同时，有利于增大第一下电极层116的体积，以降低第一下电极层116自身的电阻，从而有利于降低第二掺杂区III与第一下电极层116之间的接触电阻。
沿远离基底110的方向上，第二下导电柱133在平行于基底110表面的方向上的截面面积逐渐增大，而且第二下导电柱133底面在基底110上的正投影位于第一下导电块123底面在基底110上的正投影内，有利于在避免第二下电极层126底面与第一下电极层116顶面之间的错位的同时，增大第二下电极层126的体积，以降低第二下电极层126自身的电阻，从而有利于降低第二下电极层126与第一下电极层116之间的接触电阻。此外，第二下导电柱133顶面在基底110上的正投影与第二下导电块143底面在基底110上的正投影重合。
在其他实施例中，第一下导电柱顶面在基底上的正投影可以覆盖第一下导电块底面在基底上的正投影，第二下导电柱顶面在基底上的正投影可以覆盖第二下导电块底面在基底上的正投影。
本实施例中，第一下导电柱113和第一下导电块123为一体结构，第二下导电柱133和第二下导电块143为一体结构，从而改善第一下导电柱113和第一下导电块123之间的界面态缺陷，以及第二下导电柱133和第二下导电块143之间的界面态缺陷，以改善半导体结构的性能，且第一下导电柱113、第一下导电块123、第二下导电柱133和第二下导电块143的材料可以相同，如此，有利于减少半导体结构的制作工艺步骤，降低半导体结构的制造成本和复杂度。其中，第一下导电柱113、第一下导电块123、第二下导电柱133和第二下导电块143的材料均可以为镍化铂、钛、钽、钴、多晶硅、铜、钨、氮化钽、氮化钛或者钌中的至少一种。
在其他实施例中，第一下导电柱和第一下导电块可以不为一体结构，第二下导电柱和第二下导电块可以不为一体结构，即第一下导电柱、第一下导电块、第二下导电柱和第二下导电块的材料也可以不同。
在其他实施例中，参考图5，第一下电极层116的剖面形状和第二下电极层126的剖面形状均可以为矩形；参考图6，第一下电极层116的剖面形状和第二下电极层126的剖面形状均可以为倒梯形。
参考图2至图6，电容介质层136包括：第一电容介质层156，第一电容介质层156覆盖第一下电极层116的侧面；第二电容介质层166，第二电容介质层166覆盖第二下电极层126露出的第一下电极层116顶面；第三电容介质层176，第三电容介质层176覆盖第二下电极层126的顶面以及侧面。
第一电容介质层156、第二电容介质层166和第三电容介质层176共同覆盖第一下电极层116和第二下电极层126的表面，以隔离上电极层146与第一下电极层116和第二下电极层126。此外，第二电容介质层166覆盖第二下电极层126露出的第一下电极层116顶面，以避免上电极层146通过第二下电极层126露出的第一下电极层116顶面与第一下电极层116接触，以进一步保证电容具有良好的电学性能。
进一步地，电容介质层136还可以包括：第四电容介质层186，第四电容介质层186与第一电容介质层156底面相连，且向远离第一下电极层116垂直于基底110表面的轴线方向延伸；上电极层146(参考图1)还位于第四电容介质层186表面。在一些例子中，在沿金属位线101的延伸方向上，当第一下电极层116的底面宽度小于半导体通道102的最大宽度时，第一下电极层116会露出第二掺杂区III的部分顶面，第四电容介质层186与第一电容介质层156底面相连，且向远离第一下电极层116垂直于基底110表面的轴线方向延伸，如此有利于通过第四介质层186实现上电极层146和第二掺杂区III之间的隔离，以保证半导体结构良好的电学性能。
本实施例中，第四电容介质层186与第一电容介质层156为一体成型结构，有利于改善第四电容介质层186与第一电容介质层156之间的界面态缺陷，提高第四电容介质层186与第一电容介质层156整体的隔离效果，且第四电容介质层186与第一电容介质层156的材料相同，如此，有利于减少半导体结构的制作工艺步骤，降低半导体结构的制造成本和复杂度。在其他实施例中，第四电容介质层与第一电容介质层可以为分层结构，第四电容介质层的材料与第一电容介质层的材料可以不同。
在一些实施例中，参考图2，第二下电极层126露出的第一下电极层116顶面具有第一电容介质层156，第二电容介质层166位于第一电容介质层156顶面，以覆盖第二下电极层126露出的第一下电极层116顶面。此外，第二电容介质层166还向远离第二下电极层126垂直于基底110表面的轴线方向延伸，以进一步提高上电极层146与第一下电极层116顶面之间的隔离效果。
在另一些实施例中，参考图3，第二电容介质层166与第二下电极层126露出的第一下电极层116顶面相接触，且向远离第二下电极层126垂直于基底110表面的轴线方向延伸，以实现上电极层146与第一下电极层116顶面之间的隔离。
第二电容介质层166与第三电容介质层176可以为一体成型结构，有利于改善第二电容介质层166与第三电容介质层176之间的界面态缺陷，提高第二电容介质层166与第三电容介质层176整体的隔离效果，且第二电容介质层166与第三电容介质层176的材料相同，如此，有利于减少半导体结构的制作工艺步骤，降低半导体结构的制造成本和复杂度。在其他实施例中，第二电容介质层与第三电容介质层可以为分层结构，第二电容介质层的材料与第三电容介质层的材料可以不同。
在又一些例子中，参考图4至图6，第二下电极层126露出的第一下电极层116顶面具有第一电容介质层156，且第一电容介质层156与第二电容介质层166为一体成型结构，有利于改善第一电容介质层156与第二电容介质层166之间的界面态缺陷，提高第一电容介质层156与第二电容介质层166整体的隔离效果，且第一电容介质层156与第二电容介质层166的材料相同，如此，有利于减少半导体结构的制作工艺步骤，降低半导体结构的制造成本和复杂度。在其他实施例中，第一电容介质层与第二电容介质层可以为分层结构，第一电容介质层的材料与第二电容介质层的材料可以不同。
需要说明的是，图2至图6中，虚线框a中除第一下电极层116之外的结构为第四电容介质层186，虚线框b中除第二下电极层126之外的结构为第二电容介质层166。
本实施例中，电容介质层136的材料的相对介电常数大于第二介质层105的材料的相对介电常数，有利于进一步提高第一下电极层116和第二下电极层126与上电极层146之间的隔离效果，提高半导体结构中电容的电学性能。
其中，第一电容介质层156、第二电容介质层166、第三电容介质层176和第四电容介质层186的材料均包括氧化硅、氧化钽、氧化铪、氧化锆、氧化铌、氧化钛、氧化钡、氧化锶、氧化钇、氧化镧、氧化镨或者钛酸锶钡等高介电常数材料。
需要说明的是，图2至图6中以相邻电容之间的第二电容介质层166之间相互间隔，为示例，实际上相邻电容的第二电容介质层166之间可以相互接触连接；以相邻电容之间的第四电容介质层186之间相互间隔，为示例，实际上相邻电容的第四电容介质层186之间可以相互接触连接。
继续参考图1，上电极层146包括：第一上电极层196，第一上电极层196环绕第一下电极层116，且位于第一电容介质层156的侧面；第二上电极层106，第二上电极层106环绕第二下电极层116，位于第三电容介质层176表面，且第二上电极层106底面与第一上电极层196顶面相接触。
第一上电极层196的材料和第二上电极层106的材料均可以为镍化铂、钛、钽、钴、多晶硅、铜、钨、氮化钽、氮化钛或者钌中的至少一种。在其他实施例中，第一上电极层的材料和第二上电极层的材料也可以不同。
本实施例中，下电极层116整体的材料和上电极层136整体的材料可以相同。在其他实施例中，下电极层的材料和上电极层的材料也可以不同。
在一些实施例中，半导体结构可以包括2个在基底110上堆叠设置的存储单元100。图1中以在基底110上堆叠设置的2个存储单元100作为示例，可根据实际电学需求，合理设置在基底110上堆叠设置的存储单元100的数量。由于多个存储单元100可以在同一基底110上叠加设置，使得增加半导体结构的厚度方向的尺寸即可增加半导体结构的阵列密度，提升半导体结构的存储性能，减小半导体结构的平面尺寸，以实现3D堆叠的目的。可以理解的是，阵列密度指的是存储单元100位于半导体结构内的密度。
进一步地，半导体结构还包括：绝缘层107，绝缘层107位于第二介质层105表面，且第一下电极层116、第二下电极层126、电容介质层136和上电极层146组成的电容位于绝缘层107内，绝缘层107用于支撑电容，避免电容坍塌，还用于隔离相邻电容106的上电极层146。
本实施例中，绝缘层107为堆叠膜层结构，且包括第一绝缘层117和第二绝缘层127。第一绝缘层117位于相邻第一上电极层196之间，用于实现相邻第一上电极层196之间的电绝缘；第二绝缘层127位于相邻第二上电极层106之间，且覆盖第一绝缘层117上表面，用于实现相邻第二上电极层106之间的电绝缘。
其中，第一绝缘层117的材料和第二绝缘层127的材料相同，均可以为氮化硅、氮氧化硅、碳氮氧化硅或者氧化硅中的至少一种。在其他实施例中，第一绝缘层的材料和第二绝缘的材料也可以不同。
综上所述，半导体通道102的沟道区II垂直设置在金属位线101上，使得半导体结构中具有GAA晶体管，因而能够构成3D堆叠的存储器件，有利于提高半导体结构的集成密度。与此同时，半导体结构中电容的下电极层由堆叠设置的第一下电极层116和第二下电极层126组成，有利于提高电容下电极层的整体高度，以提高电容的电容容量。而且，第二下电极层126底面在基底110上的正投影位于第一下电极层116顶面在基底110上的正投影内，使得第二下电极层126与第一下电极层116对准，避免第二下电极层126底面与第一下电极层116顶面之间的错位，从而在提高电容容量的同时，提高电容的尺寸精度，以提高电容的形成质量，保证电容具有良好的电学性能。
此外，本实施例提供的半导体结构可应用于4F2的存储器，F是特征尺寸，存储器可以为RRAM(Static Random Access Memory)、MRAM(Magnetoresistive Random AccessMemory)或PCRAM(Phase Change Random Access Memory)、DRAM(Dynamic Random AccessMemory)存储器或者SRAM(SRAM，Static Random Access Memory)存储器，还可以应用于内存计算(IMC，In Memory Computing)，即允许用户在存储器中存储数据并以更快的速度处理信息。在一个具体实施例中，存储器可以为DRAM存储器，上述实施例中提及的金属位线101为DRAM存储器的位线，字线104为DRAM存储器的字线，且电容结构为DRAM存储器的存储电容。
相应地，本发明另一实施例提供一种半导体结构的制造方法，可用于形成上述半导体结构。
图7至图22为本发明另一实施例提供的半导体结构的制造方法中各步骤对应的结构示意图，以下将结合附图对本实施例提供的半导体结构的制造方法进行详细说明，与上述实施例相同或相应的部分，以下将不做详细赘述。
参考图7至图22，提供基底110，在基底110上形成存储单元100。具体地，形成存储单元100包括如下步骤：
参考图7，基底110可以为逻辑电路结构层，提供第一介质层120以及位于第一介质层120内的金属位线101，且第一介质层120露出金属位线101表面。
具体地，形成整面覆盖逻辑电路结构层的表面层间介质层120，用于保护逻辑电路结构层，防止逻辑电路结构层与后续在层间介质层120上形成的金属位线101之间的电干扰。
在层间介质层120表面形成若干相互分立的金属位线101，且金属位线101露出层间介质层120部分表面；形成隔离层130，隔离层130位于金属位线101露出的层间介质层120表面，且覆盖金属位线101侧壁。
有关金属位线101的材料可参考前述实施例的相应说明，在此不再赘述。
可以理解的是，在其他实施例中，逻辑电路结构层表面也可以具有初始介质层；图形化初始介质层，以在初始介质层内形成若干相互分立的沟槽，且位于沟槽下方的初始介质层作为层间介质层，位于相邻沟槽之间的初始介质层作为隔离层，如此，隔离层与初始介质层为一体结构；然后，形成填充满沟槽的金属位线。
参考图8，在金属位线101表面形成第一金属层118。
第一金属层118用于与后续形成的半导体通道靠近金属位线101的区域发生反应，为后续形成第一金属半导体层提供金属元素，以降低半导体通道的电阻率。其中，第一金属层118的材料包括钴、镍或者铂中的至少一种。
本实施例中，第一金属层118覆盖金属位线101整个表面，可避免刻蚀第一金属层118的工艺对金属位线101带来刻蚀损伤。在其他实施例中，第一金属层也可以仅位于金属位线的部分表面，且第一金属层的位置与后续形成的半导体通道位置相对应。
在其他实施例中，也可以不在金属位线表面形成第一金属层，后续直接在金属位线的部分表面形成半导体通道即可。此外，在一些实施例中，金属位线的材料为镍、钴或者铂中的至少一者，即金属位线可以为后续形成第一金属半导体层提供金属元素，则也无需在金属位线表面形成第一金属层。
参考图9和图10，形成半导体通道102，半导体通道102位于金属位线101的部分表面上，半导体通道102朝向金属位线101的底面与金属位线101电连接。本实施例中，半导体通道102与第一金属层118相接触；在其他实施例中，半导体通道可以与金属位线直接相接触。
具体地，形成半导体通道102的工艺步骤包括如下步骤：
参考图9，形成初始通道层132，初始通道层132位于金属位线101上以及基底110上。
在一些实施例中，相邻金属位线101之间具有隔离层130，则初始通道层132覆盖隔离层130表面。
本实施例中，金属位线101表面形成有第一金属层118，初始通道层132覆盖第一金属层118表面。在其他实施例中，初始通道层可以直接覆盖金属位线表面。
具体地，形成初始通道层132的方法包括化学气相沉积、物理气相沉积、原子层沉积或者金属有机化合物化学气相沉淀。其中，初始通道层132的材料为IGZO、IWO或者ITO。
继续参考图9，在初始通道层132表面形成图形化的掩膜层109。
掩膜层109用于定义后续形成的半导体通道102的位置和尺寸。掩膜层109的材料可以为氮化硅、碳氮化硅或者碳氮氧化硅。在其他实施例中，掩膜层的材料也可以为光刻胶。
参考图10，以掩膜层109为掩膜对初始通道层132(参考图8)进行图形化处理，形成半导体通道102。
在沿基底110指向金属位线101的方向上，半导体通道102包括依次排列的第一掺杂区I、沟道区II和第二掺杂区III。
其中，半导体通道102中的第一掺杂区I、沟道区II和第二掺杂区III中掺杂同种类型的掺杂离子，则半导体通道102可以用于构成无结晶体管的沟道，避免了掺杂突变所产生的阈值电压漂移和漏电流增加等问题，还有利于抑制短沟道效应。
可以理解的是，可以在进行图形化处理之前，预先对初始通道层132进行掺杂处理，掺杂处理可以掺杂N型离子或者P型离子；也可以在对初始通道层132进行图形化处理之后进行掺杂处理，以形成具有合适离子分布的半导体通道102。
本实施例中，可以通过热氧化、蚀刻和/或氢退火处理对半导体通道102进行圆角处理(corner-rounding)，以形成圆柱状结构的半导体通道102，在半导体结构工作时，有利于避免半导体通道102发生尖端放电或者漏电的现象。
参考图11，在半导体通道102的整个侧壁形成栅介质层114。栅介质层114露出半导体通道102正下方的以外的第一金属层118表面。栅介质层114用于在后续的退火处理过程中保护半导体通道102，防止后续半导体通道102的材料与金属材料发生反应。
本实施例中，栅介质层114还位于第二掺杂区III远离基底110的端面，后续形成第四介质层的步骤中，一并去除位于第二掺杂区III远离基底110的端面的栅介质层114，便于后续在第二掺杂区III远离基底110的端面上形成金属层。在其他实施例中，可以通过刻蚀工艺去除覆盖第二掺杂区的端面的栅介质层。
在其他实施例中，可仅在沟道区的半导体通道的侧壁表面形成栅介质层，或者，在沟道区和第一掺杂区的半导体通道的侧壁表面形成栅介质层，或者，在沟道区和第二掺杂区的半导体通道的侧壁表面形成栅介质层。
继续参考图11，形成第三介质层115，第三介质层115位于第一金属层118远离基底110的表面，以及位于相邻第一金属层118的间隔中。
具体地，第三介质层115位于隔离层130表面以及与第一掺杂区I(参考图9)对应的栅介质层114的侧壁表面，用于隔离第一金属层118与后续形成的字线。第三介质层115为整面膜层结构，用于防止为第一金属层118和金属位线101与后续形成的字线之间的电干扰。
形成第三介质层115的步骤包括：在金属位线101远离基底110的表面上形成初始第一介质层；对初始第一介质层进行平坦化处理和回刻蚀至预设厚度，形成第三介质层115。
参考图12，在沟道区II(参考图10)对应的栅介质层114的侧壁表面形成初始栅导电层134，且初始栅导电层134环绕沟道区II，初始栅导电层134为整面膜层结构。
具体地，形成初始栅导电层134的方法包括化学气相沉积、物理气相沉积、原子层沉积或者金属有机化合物化学气相沉淀。此外，通过对初始栅导电层134进行平坦化处理和蚀刻，使得初始栅导电层134位于沟道区II对应的栅介质层114的侧壁表面。
参考图13，图形化初始栅导电层134(参考图12)，形成相互间隔的栅导电层124，使得位于同一金属位线101上的不同半导体通道102的栅导电层124可以连接不同的电位，从而有利于实现对半导体通道的多元化控制。其中，图形化处理的方法包括光刻。
对于每一栅介质层114而言，每一栅介质层114可环绕至少一个半导体通道102的沟道区II设置，图13中以每一栅介质层114环绕2个半导体通道102作为示例，可根据实际电学需求，合理设置每一栅介质层114环绕的半导体通道102的数量。
栅介质层114和栅导电层124共同组成字线104，因而字线104也是环绕2个半导体通道102设置。
参考图14，形成第四介质层125，第四介质层125位于相邻栅导电层124的间隔中，用于防止相邻栅导电层124之间的电干扰，且第四介质层125还位于栅导电层124远离基底110的表面，用于支撑后续在第四介质层125远离基底110的表面上形成的其他导电结构，并实现栅导电层124与其他导电结构之间的绝缘。
此外，在形成第四介质层125之后，对第四介质层125进行平坦化处理，并将位于掩膜层109远离基底110端面上的栅介质层114去除，使得第四介质层125露出位于第二掺杂区III远离基底110的端面上的掩膜层109。
本实施例中，第三介质层115和第四介质层125共同组成第二介质层105，第二介质层105位于金属位线101与字线104之间，且还位于字线104远离基底110的一侧。且第三介质层115和第四介质层125的材料相同，如此，有利于减少半导体结构的制作工艺所需要的材料种类，降低半导体结构的制造成本和复杂度。此外，第二介质层105还露出掩膜层109顶面。
参考图14至图15，去除掩膜层109，以暴露出第二掺杂区III(参考图10)顶面，在暴露出的第二掺杂区III顶面形成第二金属层。
第二金属层用于与第二掺杂区III发生反应，为后续形成第二金属半导体层122提供金属元素，以降低半导体通道102的电阻率。其中，第二金属层的材料包括钴、镍或者铂中的至少一种。
制造方法还可以包括：进行第一退火处理，第一金属层118与第一掺杂区I发生反应，以将朝向金属位线101的部分厚度的第一掺杂区I转化为第一金属半导体层112，第一金属半导体层112的材料的电阻率小于第一金属半导体层112以外的第一掺杂区I的材料的电阻率。
其中，与第一掺杂区I发生反应的第一金属层118成为第一掺杂区I的一部分，未与第一掺杂区I发生反应的第一金属层118作为金属层108。可以理解的是，金属位线101与第一金属半导体层112之间还可以残留有部分厚度的第一金属层118，该残留的第一金属层118作为金属层108，即金属层108既可以位于第一金属半导体层112以外的金属位线101表面，还可以位于第一金属半导体层112与金属位线101之间。
本实施例中，在进行第一退火处理的同时，进行第二退火处理，第二金属层与第二掺杂区III发生反应，以将露出的部分厚度的第二掺杂区III转化为第二金属半导体层122，且第二金属半导体层122的材料的电阻率小于第二金属半导体层122以外的第二掺杂区III的电阻率。
具体地，采用快速热退火进行退火处理，快速热退火的工艺参数包括：在N2氛围下对半导体结构进行退火处理，退火温度为600℃～850℃，退火时长为10秒～60秒。由于退火温度适中，有利于使得第一金属层118与第一掺杂区I充分反应，使得第二金属层与第二掺杂区III充分反应，以形成电阻率相对较小的第一金属半导体层112和第二金属半导体层122。此外，由于退火温度适中，有利于避免第一金属层118和第二金属层中的金属元素扩散至沟道区II内。此外，在N2氛围下进行退火处理，有利于避免第一金属层118、第二金属层和半导体通道102被氧化。
本实施例中，第一退火处理和第二退火处理是同时进行的，有利于简化半导体结构的制造工艺工序。在其他实施例中，在第一金属层上形成半导体通道后，即可进行第一退火处理；在第二掺杂区上形成第二金属层后，再进行第二退火处理。
另外，在其他实施例中，在形成半导体通道之前，也可以在第一金属层表面形成第一半导体层，第一半导体层的材料为硅或者锗，且在第一退火处理过程中第一半导体层与第一金属层发生反应以形成第一金属半导体层；在形成第二金属层之前，在第二掺杂区顶面形成第二半导体层，第二半导体层的材料为硅或者锗，且在第二退火处理过程中第二半导体层与第二金属层发生反应以形成第二金属半导体层。
参考图16至图22，形成第一下电极层116，第一下电极层116与半导体通道102的顶面相接触；形成第二下电极层126，第二下电极层126位于第一下电极层116顶面；形成上电极层146，上电极层146位于第二下电极层126顶面，且包绕第一下电极层116以及第二下电极层126；形成电容介质层136，电容介质层136位于上电极层146与第一下电极层116之间，且还位于上电极层146与第二下电极层126之间；。
具体地，第二下电极层126底面在基底110上的正投影位于第一下电极层126顶面在基底110上的正投影内；电容介质层136覆盖第二下电极层126顶面和侧面，且还覆盖第一下电极层116侧面以及第二下电极层126露出的第一下电极层116顶面。
具体地，形成第一下电极层116、第二下电极层126、电容介质层136以及上电极层146包括如下步骤：
参考图16，形成第一下电极层116，第一下电极层116顶面包括中心区c以及环绕中心区c的外围区d。
具体地，在第二掺杂区III远离沟道区II的一侧形成牺牲层137，且牺牲层137内具有贯穿牺牲层137且露出第二掺杂区III的第一通孔e；形成填充满第一通孔e的第一下电极层116。
第一通孔e包括相连通的第一沟槽和第二沟槽，第一沟槽露出第二掺杂区III表面。
具体地，形成第一沟槽和第二沟槽的步骤可以包括：在第二介质层105表面形成初始牺牲层；在初始牺牲层表面形成图形化的掩膜层；以图形化的掩膜层为掩膜，刻蚀部分厚度的初始牺牲层，以形成第二沟槽；在第二沟槽对应的区域，刻蚀第二沟槽暴露出的部分初始牺牲层，至露出第二掺杂区III表面，形成在平行于110基底表面的方向上的截面面积逐渐增大第一沟槽。
在其他实施例中，第一通孔e的截面形状也可以为矩形或者倒梯形。
本实施例中，每一字线104沿第二方向延伸，每一字线104环绕2个半导体通道102，且第一沟槽和第二沟槽也沿第二方向延伸。具体地，第一沟槽和第二沟槽组成的第一通孔e与一字线104对应，即每一第一通孔e露出与该第一通孔e对应的字线104环绕的每一第二掺杂区III远离沟道区II的一侧，图16中以每一第一通孔e露出2个半导体通道102的第二掺杂区III的顶面为示例。
在其他实施例中，每一第一通孔也可以只露出一个第二掺杂区远离沟道区的一侧。
参考图17，形成第一电容介质膜119，第一电容介质膜119覆盖第一下电极层116顶面以及侧面。
在一些实施例中，形成第一电容介质膜119的工艺步骤包括：去除牺牲层137，形成整面连续的第一初始电容介质膜，第一初始电容介质膜还覆盖第一下电极层116顶面以及侧面，即第一初始电容介质膜还覆盖第一下电极层116露出的第四介质层125、栅介质层114和第二掺杂区III(参考图10)的顶面。
图形化第一初始电容介质膜，形成第一电容介质膜119以及第四电容介质层186，第四电容介质层186与第一电容介质膜119底面相连，且向远离第一下电极层116垂直于基底110表面的轴线方向延伸。
由于后续会形成第二下电极层126，因此在垂直于基底110表面的方向上，第一下电极层116自身的深宽比可以较小，以提高第一下电极层116自身结构的稳定性，在后续形成其他膜层以及刻蚀其他膜层时，第一下电极层116不易倾斜或者倒塌，以提高半导体结构整体的稳定性。
在另一些实施例中，参考图18，在形成第一下电极层116之前，还包括：在第二介质层105上形成第四电容介质层186，且第四电容介质层186具有贯穿第四电容介质层186的开口，且开口露出至少部分第二掺杂区III(参考图10)的顶面；在形成第一下电极层116的工艺步骤中，第一下电极层116填充满开口；形成覆盖第一下电极层116顶面以及侧面的第一电容介质膜119。
在其他实施例中，可以形成具有贯穿牺牲层且至少露出第二掺杂区整个顶面的第三通孔；在第三通孔的侧壁和底部形成初始第一电容介质层；去除位于第三通孔底部的初始第一电容介质层，剩余第一电容介质层作为第一电容介质层，第一电容介质层围成第四通孔；形成填充满第四通孔的第一下电极层，即第一下电极层顶面不具有第二电容介质层，剩余牺牲层作为第一绝缘层。
参考图17和图18，形成覆盖第一电容介质膜119的第一绝缘层117，且第一绝缘层117露出第一电容介质膜119顶面。
本实施例中，相邻电容之间的第四电容介质层186之间相互间隔，即相邻第四电容介质层186之间具有第一绝缘层117。在其他实施例中，形成整面连续的第一初始电容介质膜之后，可以不对第一初始电容介质膜进行图形化，即第一初始电容介质膜包括第一电容介质层和第四电容介质层，且相邻电容的第四电容介质层相互接触连接。
参考图19，形成第一上电极层196，第一上电极层196包绕第一下电极层116，且第一电容介质膜119位于第一上电极层196与第一下电极层116之间。
具体地，图形化第一绝缘层117，以形成环绕第一下电极层116的第二通孔f，且第二通孔f露出第一电容介质膜119侧面；形成填充满第二通孔f的第一上电极层196。
结合参考图19和图20，去除位于中心区c(参考图16)的第一电容介质膜119，露出中心区c的第一下电极层116顶面。
参考图20至图22，形成第二下电极层126，第二下电极层126与中心区c(参考图16)的第一下电极层116顶面相接触；形成第三电容介质层176，第三电容介质层176覆盖第二下电极层126的顶面以及侧面。
在一些实施例中，参考图21，位于第一下电极层116侧面的第一电容介质膜119作为第一电容介质层156，位于第一下电极层116顶面的剩余第一电容介质膜119作为第二电容介质层166，即第一电容介质层156和第二电容介质层166为一体成型结构。
具体地，参考图20，在第一绝缘层117顶面、第一上电极层196顶面、第二电容介质层166顶面以及第一下电极116顶面共同构成的表面形成支撑层147；形成具有贯穿支撑层147且露出第一下电极116中心区c(参考图16)的第五通孔g，由于第五通孔g在基底110上的正投影位于第一下电极层116顶面在基底110上的正投影内，则后续在第五通孔g中形成的第二下电极层126底面在基底110上的正投影位于第一下电极层116顶面在基底110上的正投影内，有利于提高第二下电极层126和第一下电极层116之间的对准精度，避免第二下电极层126与第一下电极层116顶面之间的错位，从而提高最终形成的电容的尺寸精度，以提高电容的形成质量，保证电容具有良好的电学性能。
其中，形成第五通孔g的方法步骤与形成第一通孔e的方法步骤相同，在此不做赘述。
参考图21，在第二下电极层126暴露出的表面形成第三电容介质层176。
具体地，去除支撑层147(参考图20)，形成整面连续的第三初始电容介质膜，即第三初始电容介质膜不仅覆盖第二下电极层126暴露出的表面，还覆盖第一绝缘层117顶面、第一上电极层196顶面、第二电容介质层166顶面共同构成的表面；图形化第三初始电容介质膜，仅保留位于第二下电极层126侧壁和顶面的第三初始电容介质膜作为第三电容介质层176。
在另一些实施例中，参考图22，位于第一下电极层116侧面和顶面的剩余第一电容介质膜119均作为第一电容介质层156。
具体地，形成第二下电极层126和第三初始电容介质膜的方法步骤与上述实施例相同，在此不做赘述。
图形化第三初始电容介质膜时，不仅保留位于第二下电极层126侧壁和顶面的第三初始电容介质膜作为第三电容介质层176，还保留位于第一电容介质层156顶面和第一上电极层196部分顶面的第三初始电容介质膜作为第二电容介质层166，即第二电容介质层166和第三电容介质层176为一体成型结构，且第二电容介质层166向远离第二下电极层126垂直于基底110表面的轴线方向延伸。如此，有利于加强后续形成的第二上电极层106与第一下电极层116之间的绝缘效果。
在其他实施例中，当第一下电极层顶面不具有第二电容介质层时，在形成第二下电极层之前，至少可以在第一下电极层顶面的外围区形成第二电容介质层膜作为第二电容介质层，然后再形成第二下电极层，或者，形成第三电容介质层176时，不对第三初始电容介质膜进行图形化，或者，形成第三电容介质层176时，至少保留位于第二下电极层126侧壁和顶面和第一下电极层顶面的外围区的第三初始电容介质膜。
需要说明的是，图22中以相邻电容之间的第二电容介质层166之间相互间隔，即相邻第二电容介质层166之间具有第二绝缘层127为示例，实际上相邻电容的二电容介质层166之间可以相互接触连接。
进一步地，参考图21和图22，形成覆盖第三电容介质层176的第二绝缘层127；图形化第二绝缘层127，以形成环绕第二下电极层126的第六通孔，且第六通孔露出第三电容介质层176侧面和顶面，并露出第一上电极层196顶面；形成填充满第六通孔的第二上电极层106。
第一绝缘层117和第二绝缘层127共同构成绝缘层107。第一绝缘层117位于相邻第一上电极层196之间，用于实现相邻第一上电极层196之间的电绝缘；第二绝缘层127位于相邻第二上电极层106之间，且覆盖第一绝缘层117上表面，用于实现相邻第二上电极层106之间的电绝缘。
其中，第一上电极层196和第二上电极层106共同构成上电极层146；第一电容介质层156、第二电容介质层166、第三电容介质层176和第四电容介质层186共同构成电容介质层136；第一下电极层116、第二下电极层126、电容介质层136和上电极层146共同构成半导体结构中的电容。
进一步地，参考图1，在形成一个存储单元100之后，可以在存储单元100远离基底100的一侧形成下一个存储单元100。
综上所述，通过分步形成电容的下电极层，即分步形成第一下电极层116和第二下电极层126，有利于在提高下电极层自身结构的稳定性的同时，提高电容的深宽比，以提高电容的电容容量。此外，通过使得第二下电极层126底面在基底110上的正投影位于第一下电极层116顶面在基底110上的正投影内，避免第二下电极层底面与第一下电极层顶面之间的错位，从而在提高电容容量的同时，提高电容的尺寸精度，以保证电容具有良好的电学性能。
本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各自更动与修改，因此本发明的保护范围应当以权利要求限定的范围为准。

Claims (19)

1.一种半导体结构，其特征在于，包括：
基底以及位于所述基底上的存储单元，所述存储单元包括：
第一介质层以及位于所述第一介质层内的金属位线，且所述第一介质层露出所述金属位线表面；
半导体通道，所述半导体通道位于所述金属位线的部分表面，所述半导体通道朝向所述金属位线的底面与所述金属位线电连接；
字线，所述字线环绕所述半导体通道的部分区域设置；
第二介质层，所述第二介质层位于所述金属位线与所述字线之间，且还位于所述字线远离所述基底的一侧；
在所述半导体通道远离所述金属位线的顶面堆叠设置的第一下电极层以及第二下电极层，所述第一下电极层与所述半导体通道的顶面相接触；
上电极层，所述上电极层位于所述第二下电极层的顶面，且包绕所述第一下电极层以及所述第二下电极层；电容介质层，所述电容介质层位于所述上电极层与所述第一下电极层之间，且还位于所述上电极层与所述第二下电极层之间。
2.如权利要求1所述的半导体结构，其特征在于，所述第二下电极层底面在所述基底上的正投影位于所述第一下电极层顶面在所述基底上的正投影内。
3.如权利要求1所述的半导体结构，其特征在于，所述电容介质层覆盖所述第二下电极层顶面和侧面，且还覆盖所述第一下电极层侧面以及所述第二下电极层露出的所述第一下电极层顶面。
4.如权利要求1所述的半导体结构，其特征在于，所述电容介质层包括：
第一电容介质层，所述第一电容介质层覆盖所述第一下电极层的侧面；
第二电容介质层，所述第二电容介质层覆盖所述第二下电极层露出的所述第一下电极层顶面；
第三电容介质层，所述第三电容介质层覆盖所述第二下电极层的顶面以及侧面。
5.如权利要求4所述的半导体结构，其特征在于，所述第一电容介质层与所述第二电容介质层为一体成型结构。
6.如权利要求4所述的半导体结构，其特征在于，所述电容介质层还包括：第四电容介质层，所述第四电容介质层与所述第一电容介质层底面相连，且向远离所述第一下电极层垂直于所述基底表面的轴线方向延伸；所述上电极层还位于所述第四电容介质层表面。
7.如权利要求6所述的半导体结构，其特征在于，所述第四电容介质层与所述第一电容介质层为一体成型结构。
8.如权利要求4所述的半导体结构，其特征在于，所述第二电容介质层还位于所述第一电容介质层顶面，且向远离所述第二下电极层垂直于所述基底表面的轴线方向延伸。
9.如权利要求4所述的半导体结构，其特征在于，所述上电极层包括：
第一上电极层，所述第一上电极层环绕所述第一下电极层，且位于所述第一电容介质层的侧面；
第二上电极层，所述第二上电极层环绕所述第二下电极层，位于所述第三电容介质层表面，且所述第二上电极层底面与所述第一上电极层顶面相接触。
10.如权利要求1所述的半导体结构，其特征在于，所述电容介质层的材料的相对介电常数大于所述第二介质层的材料的相对介电常数。
11.如权利要求1所述的半导体结构，其特征在于，所述半导体结构包括至少2个在所述基底上堆叠设置的所述存储单元。
12.如权利要求1所述的半导体结构，其特征在于，所述半导体通道的材料至少包括IGZO、IWO或者ITO中的一种或多种；所述半导体通道构成无结晶体管的沟道。
13.如权利要求1所述的半导体结构，其特征在于，在沿所述基底指向所述金属位线的方向上，所述半导体通道包括依次排列的第一掺杂区、沟道区以及第二掺杂区；所述第一掺杂区与所述金属位线电连接；所述字线环绕所述沟道区设置；所述第一下电极层与所述第二掺杂区远离所述沟道区的一侧相接触。
14.如权利要求1所述的半导体结构，其特征在于，所述字线包括：
栅介质层，所述栅介质层环绕所述半导体通道的整个侧壁表面；
栅导电层，所述栅导电层环绕所述半导体通道的部分区域设置，且所述栅介质层位于所述半导体通道与所述栅导电层之间。
15.一种半导体结构的制造方法，其特征在于，包括：
提供基底；
在所述基底上形成存储单元，形成所述存储单元的工艺步骤包括：
提供第一介质层以及位于所述第一介质层内的金属位线，且所述第一介质层露出所述金属位线表面；
形成半导体通道，所述半导体通道位于所述金属位线的部分表面上，所述半导体通道朝向所述金属位线的底面与所述金属位线电连接；
形成字线，所述字线环绕所述半导体通道的部分区域设置；
形成第二介质层，所述第二介质层位于所述金属位线与所述字线之间，且还位于所述字线远离所述基底的一侧；
形成第一下电极层，所述第一下电极层与所述半导体通道的顶面相接触；
形成第二下电极层，所述第二下电极层位于所述第一下电极层顶面；
形成上电极层，所述上电极层位于所述第二下电极层的顶面，且包绕所述第一下电极层以及所述第二下电极层；
形成电容介质层，所述电容介质层位于所述上电极层与所述第一下电极层之间，且还位于所述上电极层与所述第二下电极层之间。
16.如权利要求15所述的制造方法，其特征在于，形成所述第一下电极层、所述第二下电极层、所述电容介质层以及所述上电极层的工艺步骤包括：
形成所述第一下电极层，所述第一下电极层顶面包括中心区以及环绕中心区的外围区；
形成第一电容介质膜，所述第一电容介质膜覆盖所述第一下电极层顶面以及侧面；
形成第一上电极层，所述第一上电极层包绕所述第一下电极层，且所述第一电容介质膜位于所述第一上电极层与所述第一下电极层之间；
去除位于所述中心区的所述第一电容介质膜，露出所述中心区的所述第一下电极层顶面，位于所述第一下电极层侧面的所述第一电容介质膜作为第一电容介质层，位于所述第一下电极层顶面的剩余所述第一电容介质膜作为第二电容介质层；
形成第二下电极层，所述第二下电极层与所述中心区的所述第一下电极层顶面相接触；
形成第三电容介质层，所述第三电容介质层覆盖所述第二下电极层的顶面以及侧面。
17.如权利要求16所述的制造方法，其特征在于，形成所述第一电容介质膜的工艺步骤包括：形成整面连续的第一初始电容介质膜，所述第一初始电容介质膜还覆盖所述第一下电极层顶面以及侧面；
图形化所述第一初始电容介质膜，形成所述第一电容介质膜以及第四电容介质层，所述第四电容介质层与所述第一电容介质膜底面相连，且向远离所述第一下电极层垂直于所述基底表面的轴线方向延伸。
18.如权利要求16所述的制造方法，其特征在于，在沿所述基底指向所述金属位线的方向上，所述半导体通道包括依次排列的第一掺杂区、沟道区以及第二掺杂区；形成所述第一下电极层、所述第一电容介质膜以及所述第一上电极层的工艺步骤包括：
在所述第二掺杂区远离所述沟道区的一侧形成牺牲层，且所述牺牲层内具有贯穿所述牺牲层且露出所述第二掺杂区的第一通孔；
形成填充满所述第一通孔的所述第一下电极层；
去除所述牺牲层，且形成所述第一电容介质膜；
形成覆盖所述第一电容介质膜的第一绝缘层，且所述第一绝缘层露出所述第一电容介质膜顶面；
图形化所述第一绝缘层，以形成环绕所述第一下电极层的第二通孔，且所述第二通孔露出所述第一电容介质膜侧面；
形成填充满所述第二通孔的所述第一上电极层。
19.如权利要求16所述的制造方法，其特征在于，在形成所述第一下电极层之前，还包括：
在所述第二介质层上形成第四电容介质层，且所述第四电容介质层具有贯穿所述第四电容介质层的开口；在形成所述第一下电极层的工艺步骤中，所述第一下电极层填充满所述开口。
CN202110807121.7A 2021-07-16 2021-07-16 半导体结构及其制造方法 Pending CN115701210A (zh)

Priority Applications (6)

Application Number Priority Date Filing Date Title
CN202110807121.7A CN115701210A (zh) 2021-07-16 2021-07-16 半导体结构及其制造方法
PCT/CN2021/120429 WO2023284123A1 (zh) 2021-07-16 2021-09-24 半导体结构及其制造方法
JP2022548072A JP7457140B2 (ja) 2021-07-16 2021-09-24 半導体構造及びその製造方法
EP21912333.8A EP4148792A4 (en) 2021-07-16 2021-09-24 SEMICONDUCTOR STRUCTURE AND METHOD OF MANUFACTURE THEREOF
KR1020227031204A KR20220130242A (ko) 2021-07-16 2021-09-24 반도체 구조 및 그 제조 방법
US17/669,544 US20230019891A1 (en) 2021-07-16 2022-02-11 Semiconductor structure and method for manufacturing same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110807121.7A CN115701210A (zh) 2021-07-16 2021-07-16 半导体结构及其制造方法

Publications (1)

Publication Number Publication Date
CN115701210A true CN115701210A (zh) 2023-02-07

Family

ID=83507502

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110807121.7A Pending CN115701210A (zh) 2021-07-16 2021-07-16 半导体结构及其制造方法

Country Status (2)

Country Link
CN (1) CN115701210A (zh)
WO (1) WO2023284123A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116133431B (zh) * 2023-02-14 2023-08-08 北京超弦存储器研究院 半导体结构及其制备方法、电子设备
CN115867026B (zh) * 2023-02-23 2023-07-18 北京超弦存储器研究院 半导体结构、存储器及其制造方法、电子设备
CN116885004A (zh) * 2023-07-06 2023-10-13 长鑫存储技术有限公司 一种半导体结构及其制备方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3745392B2 (ja) * 1994-05-26 2006-02-15 株式会社ルネサステクノロジ 半導体装置
US7262089B2 (en) * 2004-03-11 2007-08-28 Micron Technology, Inc. Methods of forming semiconductor structures
CN100561740C (zh) * 2006-06-12 2009-11-18 中芯国际集成电路制造(上海)有限公司 半导体存储器件及其制造方法
US20080061340A1 (en) * 2006-09-07 2008-03-13 Qimonda Ag Memory cell array and method of forming the memory cell array
US11462541B2 (en) * 2018-12-17 2022-10-04 Intel Corporation Memory cells based on vertical thin-film transistors
CN111968980B (zh) * 2020-08-26 2021-11-23 无锡拍字节科技有限公司 一种存储器件的制造方法及其电容器

Also Published As

Publication number Publication date
WO2023284123A1 (zh) 2023-01-19

Similar Documents

Publication Publication Date Title
CN112864158B (zh) 动态随机存取存储器及其形成方法
WO2023284123A1 (zh) 半导体结构及其制造方法
CN112071841A (zh) 半导体结构及其形成方法
CN112909001B (zh) 动态随机存取存储器及其形成方法
US10607996B1 (en) Construction of integrated circuitry, DRAM circuitry, a method of forming a conductive line construction, a method of forming memory circuitry, and a method of forming DRAM circuitry
US20210225849A1 (en) Semiconductor structure and method for fabricating the same
CN113707660B (zh) 动态随机存取存储器及其形成方法
CN114342065A (zh) 电容器阵列、存储器单元阵列、形成电容器阵列的方法以及形成存储器单元阵列的方法
WO2024046019A1 (zh) 半导体结构的制作方法及其结构
CN114121961B (zh) 动态随机存取存储器及其形成方法
US10770465B1 (en) Method used in forming integrated circuitry
JP2003124344A (ja) 記憶素子及びその製造方法
CN115064496A (zh) 半导体结构及其制作方法
CN114725106A (zh) 半导体结构及半导体结构的制备方法、存储器
CN115064494A (zh) 半导体结构及制备方法
CN115295496A (zh) 半导体器件及其制备方法、存储器以及存储系统
CN114927523A (zh) 半导体结构及半导体结构的制备方法
JP7457140B2 (ja) 半導体構造及びその製造方法
RU2808029C1 (ru) Полупроводниковая структура и способ ее изготовления
CN115411033A (zh) 半导体结构及其制造方法
TWI803367B (zh) 半導體結構及其製造方法
CN115224032A (zh) 半导体结构及其制造方法
CN115224033A (zh) 半导体结构及其制造方法
EP4319528A1 (en) Semiconductor structure as well as manufacturing method therefor, storage chip, and electronic device
CN115224031A (zh) 半导体结构及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination