CN116885004A - 一种半导体结构及其制备方法 - Google Patents

一种半导体结构及其制备方法 Download PDF

Info

Publication number
CN116885004A
CN116885004A CN202310828744.1A CN202310828744A CN116885004A CN 116885004 A CN116885004 A CN 116885004A CN 202310828744 A CN202310828744 A CN 202310828744A CN 116885004 A CN116885004 A CN 116885004A
Authority
CN
China
Prior art keywords
layer
columnar structure
channel
semiconductor
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202310828744.1A
Other languages
English (en)
Other versions
CN116885004B (zh
Inventor
谈亚丽
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN202310828744.1A priority Critical patent/CN116885004B/zh
Publication of CN116885004A publication Critical patent/CN116885004A/zh
Application granted granted Critical
Publication of CN116885004B publication Critical patent/CN116885004B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本公开实施例提供了一种半导体结构及其制备方法，其中，所述半导体结构包括：衬底；位于衬底上的至少一个柱状结构，柱状结构包含至少一个突出部。沟道层，沟道层至少覆盖柱状结构设置有突出部的部分的表面及柱状结构的顶表面，突出部至少包含第一边界，第一边界的尺寸大于第一边界在第一方向或第二方向上的正投影的尺寸中的任一者，其中，第一方向为平行于衬底平面的方向，第二方向为垂直于衬底平面的方向。介质层，介质层覆盖沟道层的部分表面，栅极层，栅极层覆盖介质层的表面。

Description

一种半导体结构及其制备方法
技术领域
本公开涉及半导体制造领域，尤其涉及一种半导体结构及其制备方法。
背景技术
晶体管结构是半导体器件中非常重要的组成部分，其通常包括沟道区、栅极介质层、栅极结构及位于栅极结构两侧的源/漏区等多个组成部分。在实际操作中，可通过在衬底上形成包含多个材料层的堆叠材料层，此后，可通过对这些堆叠材料层执行刻蚀工艺的方式来获得栅极结构及栅极介质层。然后，可继续执行获得源/漏区等结构的工艺步骤。
然而，在晶体管结构的制备和使用过程中，仍存在许多问题亟待改善。
发明内容
本公开实施例提供了一种半导体结构，所述半导体结构包括：
衬底；
位于所述衬底上的至少一个柱状结构，所述柱状结构包含至少一个突出部；
沟道层，所述沟道层至少覆盖所述柱状结构设置有所述突出部的部分的表面及所述柱状结构的顶表面，所述突出部至少包含第一边界，所述第一边界的尺寸大于所述第一边界在第一方向或第二方向上的正投影的尺寸中的任一者；其中，所述第一方向为平行于衬底平面的方向，所述第二方向为垂直于衬底平面的方向；
介质层，所述介质层覆盖所述沟道层的部分表面；
栅极层，所述栅极层覆盖所述介质层的表面。
在一些实施例中，所述突出部还包括第二边界，所述第二边界的尺寸大于或等于所述第二边界在所述第一方向及所述第二方向上的正投影的尺寸中的任一者。
在一些实施例中，所述突出部位于所述柱状结构的一个侧壁上，所述沟道层覆盖所述柱状结构设置有所述突出部的侧壁、所述柱状结构的顶表面及位于所述柱状结构一侧的部分所述衬底的表面；或者，所述突出部位于所述柱状结构的两个侧壁上，所述沟道层覆盖所述柱状结构设置有所述突出部的两个侧壁及顶表面，并覆盖位于所述柱状结构两侧的部分所述衬底的表面。
在一些实施例中，所述柱状结构的中间区域上设置有凹槽结构，被所述凹槽结构暴露出的部分所述柱状结构构成所述突出部；其中，所述沟道层覆盖柱状结构被所述凹槽结构暴露出来的部分的表面及所述柱状结构的顶表面。
在一些实施例中，所述柱状结构的中间区域上设置有凹槽结构，所述突出部位于所述柱状结构的至少一个侧壁和中间区域上，所述沟道层覆盖所述柱状结构被所述凹槽结构暴露出来的部分的表面、所述柱状结构设置有突出部的侧壁及顶表面，并覆盖位于所述柱状结构至少一侧的部分所述衬底的表面；其中，所述侧壁为围绕所述柱状结构外围的侧壁部分。
在一些实施例中，所述第一边界的形状包括：直线、曲线、弧线中的至少一种或其组合。
在一些实施例中，位于所述柱状结构的两个侧壁和/或中间区域上设置的所述突出部相对于所述柱状结构的中轴线为对称设置或不对称设置；且所述突出部在所述柱状结构的不同位置处的数量和形状彼此相同或者不同。
在一些实施例中，所述半导体结构还包括：导电结构，所述导电结构分别与所述沟道层的两端及所述栅极层连接。
在一些实施例中，所述沟道层的材料包括氧化物半导体材料。
本公开实施例还提供了一种半导体结构的制备方法，所述制备方法包括：
提供衬底，并在所述衬底上形成至少一个柱状结构；
对所述柱状结构执行刻蚀工艺，以在所述柱状结构的侧壁和/或中间区域上形成多个突出部，所述突出部至少包含第一边界，所述第一边界的尺寸大于所述第一边界在第一方向或第二方向上的正投影的尺寸中的任一者；其中，所述第一方向为平行于衬底平面的方向，所述第二方向为垂直于衬底平面的方向；
依次形成沟道材料层、介质材料层及栅极材料层，所述沟道材料层至少覆盖所述柱状结构的表面，所述介质材料层覆盖所述沟道材料层的表面，所述栅极材料层覆盖所述介质材料层的表面；
执行刻蚀工艺，至少去除部分所述介质材料层及部分所述栅极材料层，保留下来的所述沟道材料层、介质材料层及栅极材料层分别形成沟道层、介质层及栅极层；其中，所述沟道层至少覆盖所述柱状结构设置有所述突出部的部分的表面及所述柱状结构的顶表面，所述介质层覆盖所述沟道层的部分表面，所述栅极层覆盖所述介质层的表面。
在一些实施例中，执行刻蚀工艺，包括：
去除覆盖所述沟道材料层两端部的所述介质材料层及所述栅极材料层以在同一工艺步骤中分别形成沟道层、介质层及栅极层；其中，所述介质层及所述栅极层暴露出所述沟道层的两端；
在执行刻蚀工艺之后，制备方法还包括：
在同一步骤中形成导电结构，所述导电结构分别与所述沟道层的两端及所述栅极层连接。
本公开实施例所提供的半导体结构及其制备方法，其中，所述半导体结构包括：衬底；位于所述衬底上的至少一个柱状结构，所述柱状结构包含至少一个突出部；沟道层，所述沟道层至少覆盖所述柱状结构设置有所述突出部的部分的表面及所述柱状结构的顶表面，所述突出部至少包含第一边界，所述第一边界的尺寸大于所述第一边界在第一方向或第二方向上的正投影的尺寸中的任一者；其中，所述第一方向为平行于衬底平面的方向，所述第二方向为垂直于衬底平面的方向；介质层，所述介质层覆盖所述沟道层的部分表面；栅极层，所述栅极层覆盖所述介质层的表面。可以理解的，在传统半导体结构中，当柱状结构不包含突出部时，设置在柱状结构上的沟道层的长度会等于柱状结构被沟道层覆盖的边缘部分在第一方向或第二方向上的正投影的尺寸之和。而在本公开实施例中，通过在柱状结构上设置突出部，且突出部所包含的第一边界的尺寸大于其在第一方向或第二方向上的正投影尺寸中任一者的方式，使得沟道层覆盖在突出部表面的部分的长度会得到有效增长，从而可以增加以该柱状结构为基础所获得的晶体管结构的沟道长度，防止短沟道效应的产生，有利于提高晶体管结构及包含该晶体管结构的半导体结构的电性能。同时，在本公开实施例中，当半导体结构需要较大的集成度时，即使半导体柱本身的尺寸得到了压缩，但可通过在柱状结构上增加突出部数量的方式来获得具有较大集成度且具有较大沟道尺寸的半导体结构，以有效防止短沟道效应的发生，因此本公开实施例提供的半导体结构可在获得较大集成度的同时还具有较好的电性能。
本公开的一个或多个实施例的细节在下面的附图和描述中提出。本公开的其它特征和优点将从说明书、附图变得明显。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开实施例提供的一种半导体结构的结构示意图；
图2为本公开实施例提供的另一种半导体结构的结构示意图；
图3为本公开实施例提供的又一种半导体结构的结构示意图；
图4为本公开多个实施例提供的突出部结构的截面示意图；
图5为本公开实施例提供的半导体结构的制备方法的流程框图；
图6至图12为本公开一个实施例提供的半导体结构的制备方法的工艺流程图；
图13至图16为本公开另一实施例提供的半导体结构的制备方法的工艺流程图；
图17和图18为本公开又一实施例提供的半导体结构的制备方法的工艺流程图。
具体实施方式
下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
晶体管结构是半导体器件中非常重要的组成部分，其通常包括多个组成部分，例如：沟道区、栅极介质层、栅极结构及位于栅极结构两侧的源/漏区等。然而，随时之半导体器件不断朝着小型化、高集成度的方向发展，使得晶体管结构的尺寸也在不断的微缩，这便造成晶体管结构内部的沟道区长度被迫缩短的情况，容易导致短沟道效应的产生。
基于此，提出了本公开实施例的以下技术方案：
本公开实施例提供了一种半导体结构，半导体结构包括：
衬底；
位于所述衬底上的至少一个柱状结构，所述柱状结构包含至少一个突出部；
沟道层，所述沟道层至少覆盖所述柱状结构设置有所述突出部的部分的表面及所述柱状结构的顶表面，所述突出部至少包含第一边界，所述第一边界的尺寸大于所述第一边界在第一方向或第二方向上的正投影的尺寸中的任一者；其中，所述第一方向为平行于衬底平面的方向，所述第二方向为垂直于衬底平面的方向；
介质层，所述介质层覆盖所述沟道层的部分表面；
栅极层，所述栅极层覆盖所述介质层的表面。
可以理解的，在传统半导体结构中，当柱状结构不包含突出部时，设置在柱状结构上的沟道层的长度会等于柱状结构被沟道层覆盖的边缘部分在第一方向或第二方向上的正投影的尺寸之和。而在本公开实施例中，通过在柱状结构上设置突出部，且突出部所包含的第一边界的尺寸大于其在第一方向或第二方向上的正投影尺寸中任一者的方式，使得沟道层覆盖在突出部表面的部分的长度会得到有效增长，从而可以增加以该柱状结构为基础所获得的晶体管结构的沟道长度，防止短沟道效应的产生，有利于提高晶体管结构及包含该晶体管结构的半导体结构的电性能。同时，在本公开实施例中，当半导体结构需要较大的集成度时，即使半导体柱本身的尺寸得到了压缩，但可通过在柱状结构上增加突出部数量的方式来获得具有较大集成度且具有较大沟道尺寸的半导体结构，以有效防止短沟道效应的发生，因此本公开实施例提供的半导体结构可在获得较大集成度的同时还具有较好的电性能。
为使本公开的上述目的、特征和优点能够更加明显易懂，下面结合附图对本公开的具体实施方式做详细的说明。在详述本公开实施例时，为便于说明，示意图会不依一般比例作局部放大，而且示意图只是示例，其在此不应限制本公开的保护范围。
图1为本公开实施例提供的一种半导体结构的结构示意图；图2为本公开实施例提供的另一种半导体结构的结构示意图；图3为本公开实施例提供的又一种半导体结构的结构示意图；图4为本公开多个实施例提供的突出部结构的截面示意图；
下面，将结合附图对本公开实施例提供的半导体结构再做进一步详细的说明。
如图1至图3所示，半导体结构包括：
衬底10；
位于衬底10上的至少一个柱状结构P，柱状结构P包含至少一个突出部A；
沟道层11，沟道层11至少覆盖柱状结构P设置有突出部A的部分的表面及柱状结构P的顶表面，突出部A至少包含第一边界S1，第一边界S1的尺寸大于第一边界S1在第一方向或第二方向上的正投影的尺寸中的任一者；其中，第一方向为平行于衬底10平面的方向，第二方向为垂直于衬底10平面的方向；
介质层12，介质层12覆盖沟道层11的部分表面；
栅极层13，栅极层13覆盖介质层12的表面。
这里，沟道层11、介质层12及栅极层13可以共同构成晶体管结构。
在一些实施例中，衬底10可以为半导体衬底；半导体衬底的材料具体包括单质半导体材料(例如为硅(Si)衬底、锗(Ge)衬底等)、或III-V化合物半导体材料(例如为氮化镓(GaN)衬底、砷化镓(GaAs)衬底、磷化铟(InP)衬底等)、或II-VI化合物半导体材料、或有机半导体材料或者在本领域已知的其他半导体材料。在一具体实施例中，衬底10为硅衬底。
继续参考图1至图3，可以看出，在一些实施例中，沟道层11可以包含相连的多个子部，具体的，沟道层11可以包括位于中间部分的第二子部112及位于第二子部112两侧的第一子部111及第三子部113。其中，位于中间部分且覆盖突出部A的第二子部112可作为晶体管结构的沟道区使用，而位于两侧的第一子部111和第三子部113可作为晶体管结构的源/漏区使用。
在一些实施例中，沟道层11的材料可以为氧化物半导体材料，包括但不限于氧化铟、氧化锡、In-Zn类氧化物、Sn-Zn类氧化物、Al-Zn类氧化物、In-Ga类氧化物、In-Ga-Zn类氧化物、In-Al-Zn类氧化物、In-Sn-Zn类氧化物、Sn-Ga-Zn类氧化物、Al-Ga-Zn类氧化物、Sn-Al-Zn类氧化物中的至少一种。
在一些具体的实施例中，沟道层11的材料可以包括铟镓锌氧化物材料，例如C轴对齐的结晶铟镓锌氧化物(CAAC-IGZO)。沟道层11的厚度范围可以为1nm～20nm之间，比如：5nm、10nm、15nm、18nm等。
在一些实施例中，铟(In)、镓(Ga)、锌(Zn)各元素之间的比例可以为1:1:1或2:2:1等。但不限于此，铟(In)、镓(Ga)、锌(Zn)各元素之间的比例还可以为其他适合的比值。
可选的，氧化物半导体材料可以为未经掺杂的氧化物半导体材料，也可以为经掺杂的氧化物半导体材料。具体的，对氧化物半导体材料进行掺杂采用的掺杂剂为硼、氮、磷和砷中的一种以上，或者氦、氖、氩、氪、氙中的一种以上，又或者掺杂剂为氢；但不限于此，掺杂剂也可以根据需求将上述材料进行组合使用。
氧化物半导体材料的形成可以采用溅射法、涂布法、印刷法、蒸镀法、PCVD法、PLD法、ALD法或MBE法等。
可以理解的，当氧化物半导体材料为铟镓锌氧化物(IGZO)时，半导体器件具有存取速度快、截止电流低、功耗低的优点。
在一些实施例中，介质层12的材料可以包括但不限于氧化物、氮化物、氮氧化物或者高K介质材料等，比如，氧化硅(SiO2)、氧化铪(HfO2)、氮化硅(Si3N4)、氧氮化硅(SiOxNy)、氧化钽(Ta2O5)、氧化钛(TiO2)、氧化锆(ZrO2)、氧化铝(Al2O3)、氧化镧(La2O3)、氧化铈(CeO2)中的一种、其组合或其它适合的介电材料。在一些具体的实施例中，介质层12的材料可以包括氧化铪。
在一些实施例中，栅极层13的材料可以包括但不限于多晶硅、金属硅化物、导电金属、导电金属氮化物等中的一种或其组合。具体的，金属硅化物可以但不限于硅化钴(CoSix)等；导电金属可以包括但不限于钨(W)等；导电金属氮化物可以包括但不限于氮化钛(TiN)等。
可有理解的，当柱状结构不包含突出部时，设置在柱状结构上的沟道层的长度会等于柱状结构被沟道层覆盖的边缘部分在第一方向或第二方向上的正投影的尺寸之和。而在本公开实施例中，通过在柱状结构P上设置突出部A的方式，可有效提高沟道层11(尤其是第二子部112)的长度。
本公开实施例所提供的突出部A在柱状结构P上的位置可以包含多种情况，下面将结合附图进行进一步详细的说明。
在一些实施例中，如图3所示，突出部A位于柱状结构P的一个侧壁上，沟道层11覆盖柱状结构P设置有突出部A的侧壁、柱状结构P的顶表面及位于柱状结构P一侧的部分衬底10的表面。
在该实施例中，突出部A位于柱状结构P的一个侧壁上，且突出部A的第一边界S1与第二方向之间的夹角并非为90°的情况，使得第一边界S1的尺寸可以大于第一边界S1在第二方向的正投影的尺寸，从而使得沟道层11覆盖在第一边界S1上的材料长度得到了增加，有利于增加晶体管结构的沟道长度，从而防止短沟道效应的发生，有效的提高了晶体管结构及包含该晶体管结构的半导体结构的电性能。
同时，在本公开实施例中，当半导体结构需要较大的集成度时，即使柱状结构在第二方向上的尺寸得到了压缩，但可通过在柱状结构上增加突出部数量的方式来获得具有较大集成度且具有较大沟道尺寸的半导体结构，以有效防止短沟道效应的发生，因此本公开实施例提供的半导体结构可在获得较大集成度的同时还具有较好的电性能。
在另一些实施例中，如图1所示，突出部A位于柱状结构P的两个侧壁上，沟道层11覆盖柱状结构P设置有突出部A的两个侧壁及顶表面，并覆盖位于柱状结构P两侧的部分衬底10的表面。
在该实施例中，突出部A位于柱状结构P的两个侧壁上，增加了柱状结构用于设置突出部A的位置，且位于两个侧壁上的突出部A的第一边界S1与第二方向之间的夹角均为非90°的情况，使得两个第一边界S1的尺寸可以大于第一边界S1在第二方向的正投影的尺寸，与上一实施例相比，使得沟道层11覆盖在第一边界S1上的材料长度得到了进一步的增加，有利于进一步增加晶体管结构的沟道长度，从而可进一步防止短沟道效应的发生，进一步有效的提高了晶体管结构及包含该晶体管结构的半导体结构的电性能。
同时，在本公开实施例中，当半导体结构需要较大的集成度时，即使柱状结构在第二方向上的尺寸得到了压缩，但可通过在柱状结构上增加突出部数量的方式来获得具有较大集成度且具有较大沟道尺寸的半导体结构，以有效防止短沟道效应的发生，因此本公开实施例提供的半导体结构可在获得较大集成度的同时还具有较好的电性能。
在又一些实施例中，如图2所示，柱状结构P的中间区域21上设置有凹槽结构T，被凹槽结构T暴露出的部分柱状结构P构成突出部A；其中，沟道层11覆盖柱状结构P被凹槽结构T暴露出来的部分的表面及柱状结构P的顶表面。
这里，位于柱状结构P的中间区域21两侧的边缘区域22的表面可以分别用于容纳沟道层11的第一子部111和第三子部113，即图2的半导体结构中的晶体管结构的两个源/漏区可以设置在柱状结构P的边缘区域22上。
在实际操作中，可通过在柱状结构P的中间区域21上执行刻蚀工艺的方式来形成凹槽结构T，此时，被凹槽结构T暴露出来的部分柱状结构P可以被定义为突出部A。这里，由于凹槽结构T的形状可以通过改变刻蚀工艺的各项参数的方式获得，使得在该实施例中，突出部A除可以位于凹槽结构T的一个或两个侧壁上，还可以位于凹槽结构T的底部。
因此，该实施例与上述任一实施例相比，更进一步的增加了柱状结构用于设置突出部A的位置，且位于各位置处的突出部A的第一边界S1与第二方向之间的夹角可以均为非90°的情况，使得任一第一边界S1的尺寸可以大于第一边界S1在第二方向的正投影的尺寸，与上述任一实施例相比，使得沟道层11覆盖在第一边界S1上的材料长度得到了更进一步的增加，有利于更进一步增加晶体管结构的沟道长度，从而可更进一步防止短沟道效应的发生，更进一步有效的提高了晶体管结构及包含该晶体管结构的半导体结构的电性能。
同时，在本公开实施例中，当半导体结构需要较大的集成度时，即使柱状结构在第二方向上的尺寸得到了压缩，但可通过在柱状结构上增加突出部数量的方式来获得具有较大集成度且具有较大沟道尺寸的半导体结构，以有效防止短沟道效应的发生，因此本公开实施例提供的半导体结构可在获得较大集成度的同时还具有较好的电性能。
在再一些可能的实施例中(图未示出)，柱状结构P的中间区域21上设置有凹槽结构T，突出部A位于柱状结构P的至少一个侧壁和中间区域21上，沟道层11覆盖柱状结构P被凹槽结构T暴露出来的部分的表面、柱状结构P设置有突出部A的侧壁及顶表面，并覆盖位于柱状结构P至少一侧的部分衬底10的表面；其中，所述侧壁为围绕所述柱状结构外围的侧壁部分。
可以理解的，当突出部A位于柱状结构P的一个侧壁和中间区域21上时，所获得的结构可以参考图2和图3(沿柱状结构P未设置突出部A的侧壁)进行拼接组合后得到的半导体结构，其中沟道层11的两个端部可以分别位于图2中原本用于设置第一子部111的位置及图3中原本用于设置第三子部113的位置，两者之间的位置则用于容纳第二子部112。此时，介质层12及栅极层13覆盖第二子部112。
该实施例综合了图2和图3所提供的半导体结构的优点，其除了在中间区域21上可以设置突出部A外，还可进一步的在半导体柱P的一个侧壁上可以设置突出部A，与上述任意一个实施例相比，再一次增加了半导体柱P上用于设置突出部A的的位置，有利于实现沟道长度的继续增加。此外，该实施例还可通过突出部A数量的增加进一步适用于对集成度要求较高，且对半导体结构中包含的晶体管结构的沟道长度数值也要求较高的情况，有获得具有较高集成度并具有良好电性能的半导体结构。
可以理解的，当突出部A位于柱状结构P的两个侧壁和中间区域21上时，所获得的结构可以参考图2和两个图3(沿图2的两个侧壁与图3中柱状结构P未设置突出部A的侧壁)进行拼接组合后得到的半导体结构，其中沟道层11的两个端部可以分别位于图3中原本用于设置第三子部113的位置，两者之间的位置则用于容纳第二子部112。此时，介质层12及栅极层13覆盖第二子部112。
该实施例在上一实施例的基础上，进一步的综合了图2和图3所提供的半导体结构的优点，其除了在中间区域21上可以设置突出部A外，还可进一步的在半导体柱P的两个侧壁上设置突出部A，与上述任意一个实施例相比，继续增加了半导体柱P上用于设置突出部A的位置，有利于实现沟道长度的又一次增加。此外，该实施例还可通过突出部A数量的增加更进一步的适用于对集成度要求较高，且对半导体结构中包含的晶体管结构的沟道长度数值也要求较高的情况，进一步有助于获得具有较高集成度并具有良好电性能的半导体结构。
需要说明的是，虽然在图1至图3中示出了突出部A仅包含一个可以增加沟道长度的边界，但不限于此，在一些实施例中，突出部A可以包含多个可以增加沟槽长度的边界。图4的(1)图、(2)图、(3)图、(4)图、(5)图示出了突出部A可能包含的多种结构，在上述任一实施例中，如图4所示，突出部A还包括第二边界S2，第二边界S2的尺寸大于或等于第二边界S2在第一方向及第二方向上的正投影的尺寸中的任一者。
在上述任一实施例中，第一边界S1的形状可以包括：直线、曲线、弧线中的至少一种或其组合。第二边界S2的形状也可以包括：直线、曲线、弧线中的至少一种或其组合。
需要说明的是，虽然在图1至4中示出了突出部A仅包含一个或两个可以增加沟道长度的边界，但不限于此，在一些实施例中，突出部A可以包含更多个可以增加沟槽长度的边界，例如3个、4个、5个、6个、7个、8个、9个、十几个、几十个或几百个等，且突出部A的形状可以为任意可以增加沟道长度的形状。具体的，关于突出部A的具体形状及可增加沟道长度的边界的数量可根据实际情况进行灵活确定，在此不做具体限定。
另外，需要说明的是，虽然图4中示出了突出部A可能包含的多种结构的形貌，但实际上突出部还可以为其他能够增大沟道长度的任意形貌，具体可根据实际情况进行确定在此不做具体限定。
可以理解的，当半导体结构所包含的突出部A的在多个位置处均有设置，且突出部A的数量为多个时，位于各位置处的突出部A的数量和布局情况可以包含多种情况，例如：在一些实施例中，位于柱状结构P的两个侧壁和/或中间区域21上设置的突出部A相对于柱状结构P的中轴线为对称设置或不对称设置；且突出部A在柱状结构P的不同位置处的数量和形状彼此相同或者不同。
可以理解的，当位于柱状结构P上的突出部A呈对称设置，且位于对称位置处的突出部A具有彼此相同的数量时，所获得的晶体管结构可以具有较高的稳定性，从而有助于包含该晶体管结构的半导体结构也具有较好的稳定性。
当位于柱状结构P上的突出部A呈非对称设置，且位于非对称位置处的突出部A具有彼此相同或不同的数量时，有利于实现半导体结构在制备过程中根据工艺过程的可操作性及难度等情况进行针对性调整的操作，具有较高的灵活性，有助于降低生产难度并提高产品的良率。
在一些实施例中，半导体结构还包括：导电结构14，导电结构14分别与沟道层11的两端及栅极层13连接。
可选的，在一些实施例中，导电结构14的材料可以与栅极层13的材料相同或者不同，在此不做具体限定。
本公开实施例还提供了一种半导体结构的制备方法，如图5所示，制备方法包括了如下步骤：
步骤S101：提供衬底，并在衬底上形成至少一个柱状结构；
步骤S102：对柱状结构执行刻蚀工艺，以在柱状结构的侧壁和/或中间区域上形成多个突出部，突出部至少包含第一边界，第一边界的尺寸大于第一边界在第一方向或第二方向上的正投影的尺寸中的任一者；其中，第一方向为平行于衬底平面的方向，第二方向为垂直于衬底平面的方向；
步骤S103：依次形成沟道材料层、介质材料层及栅极材料层，沟道材料层至少覆盖柱状结构的表面，介质材料层覆盖沟道材料层的表面，栅极材料层覆盖介质材料层的表面；
步骤S104：执行刻蚀工艺，至少去除部分介质材料层及部分栅极材料层，保留下来的沟道材料层、介质材料层及栅极材料层分别形成沟道层、介质层及栅极层；其中，沟道层至少覆盖柱状结构设置有突出部的部分的表面及柱状结构的顶表面，介质层覆盖沟道层的部分表面，栅极层覆盖介质层的表面。
应该理解的是，虽然图5中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图5中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。
图6至图12为本公开一个实施例提供的半导体结构的制备方法的工艺流程图；图13至图16为本公开另一实施例提供的半导体结构的制备方法的工艺流程图；图17和图18为本公开又一实施例提供的半导体结构的制备方法的工艺流程图。
下面将结合附图对本公开实施例提供的半导体结构的制备方法再做进一步详细的说明。
首先，执行步骤S101，如图6和图7所示，提供衬底10，并在衬底10上形成多个柱状结构P。
在一些实施例中，可通过对衬底10执行刻蚀工艺的方式来获得柱状结构P。
在一些实施例中，衬底10可以为半导体衬底；半导体衬底的材料具体包括单质半导体材料(例如为硅(Si)衬底、锗(Ge)衬底等)、或III-V化合物半导体材料(例如为氮化镓(GaN)衬底、砷化镓(GaAs)衬底、磷化铟(InP)衬底等)、或II-VI化合物半导体材料、或有机半导体材料或者在本领域已知的其他半导体材料。在一具体实施例中，衬底10为硅衬底。
接下来，执行步骤S102，如图8、图13及图17所示，对柱状结构P执行刻蚀工艺，以在柱状结构P的侧壁和/或中间区域上形成多个突出部A，突出部A至少包含第一边界S1，第一边界S1的尺寸大于第一边界S1在第一方向或第二方向上的正投影的尺寸中的任一者；其中，第一方向为平行于衬底10平面的方向，第二方向为垂直于衬底10平面的方向。
可以理解的，对柱状结构P执行刻蚀工艺获得突出部A的操作中，可包含多种情况，且最终获得的突出部A可以位于柱状结构P的不同位置处，下面将结合附图对本公开实施例提供的位于不同位置处的突出部A的制备方法做进一步详细的说明。
在一些实施例中，如图17所示，对柱状结构P执行刻蚀工艺，包括：
对柱状结构P执行刻蚀工艺，以在柱状结构P的一个侧壁上形成突出部A，突出部A包含第一边界S1，且第一边界S1的尺寸大于第一边界S1在第二方向上的正投影的尺寸。
在该实施例中，突出部A位于柱状结构P的一个侧壁上，且突出部A的第一边界S1与第二方向之间的夹角并非为90°的情况，使得第一边界S1的尺寸可以大于第一边界S1在第二方向的正投影的尺寸，从而使得后续步骤(步骤S104)中将要形成的沟道层11覆盖在第一边界S1上的材料长度得到了增加，有利于增加以柱状结构为基础所获得的晶体管结构的沟道长度，可防止短沟道效应的发生，有效的提高了晶体管结构及包含该晶体管结构的半导体结构的电性能。
同时，在本公开实施例中，当半导体结构需要较大的集成度时，即使柱状结构在第二方向上的尺寸得到了压缩，但可通过在柱状结构上增加突出部数量的方式来获得具有较大集成度且具有较大沟道尺寸的半导体结构，以有效防止短沟道效应的发生，因此本公开实施例提供的半导体结构可在获得较大集成度的同时还具有较好的电性能。
在另一些实施例中，如图8所示，对柱状结构P执行刻蚀工艺，包括：
对柱状结构P执行刻蚀工艺，以在柱状结构P的两个侧壁上形成突出部A，突出部A包含第一边界S1，且第一边界S1的尺寸大于第一边界S1在第二方向上的正投影的尺寸。
在该实施例中，突出部A位于柱状结构P的两个侧壁上，增加了柱状结构用于设置突出部A的位置，且位于两个侧壁上的突出部A的第一边界S1与第二方向之间的夹角均为非90°的情况，使得两个第一边界S1的尺寸可以大于第一边界S1在第二方向的正投影的尺寸，与上一实施例相比，使得后续步骤(步骤S104)中将要形成的沟道层11覆盖在第一边界S1上的材料长度得到了进一步的增加，有利于进一步增加以柱状结构P为基础所获得的晶体管结构的沟道长度，从而可进一步防止短沟道效应的发生，进一步有效的提高了晶体管结构及包含该晶体管结构的半导体结构的电性能。
同时，在本公开实施例中，当半导体结构需要较大的集成度时，即使柱状结构在第二方向上的尺寸得到了压缩，但可通过在柱状结构上增加突出部数量的方式来获得具有较大集成度且具有较大沟道尺寸的半导体结构，以有效防止短沟道效应的发生，因此本公开实施例提供的半导体结构可在获得较大集成度的同时还具有较好的电性能。
在又一些实施例中，如图13所示，对柱状结构P执行刻蚀工艺，包括：
对柱状结构P的中间区域21执行刻蚀工艺，以在柱状结构P的中间区域21上形成凹槽结构T，被凹槽结构T暴露出来的部分柱状结构构成突出部A，突出部A包含第一边界S1，且第一边界S1的尺寸大于第一边界S1在第二方向上的正投影的尺寸。
因此，该实施例与上述任一实施例相比，更进一步的增加了柱状结构用于设置突出部A的位置，且位于各位置处的突出部A的第一边界S1与第二方向之间的夹角可以均为非90°的情况，使得任一第一边界S1的尺寸可以大于第一边界S1在第二方向的正投影的尺寸，与上述任一实施例相比，使得沟道层11覆盖在第一边界S1上的材料长度得到了更进一步的增加，有利于更进一步增加晶体管结构的沟道长度，从而可更进一步防止短沟道效应的发生，更进一步有效的提高了晶体管结构及包含该晶体管结构的半导体结构的电性能。
同时，在本公开实施例中，当半导体结构需要较大的集成度时，即使柱状结构在第二方向上的尺寸得到了压缩，但可通过在柱状结构上增加突出部数量的方式来获得具有较大集成度且具有较大沟道尺寸的半导体结构，以有效防止短沟道效应的发生，因此本公开实施例提供的半导体结构可在获得较大集成度的同时还具有较好的电性能。
在再一些可能的实施例中(图未示出)，对柱状结构P执行刻蚀工艺，包括：
对柱状结构P的中间区域21及至少一个侧壁执行刻蚀工艺，以获得突出部A，突出部A位于柱状结构P的至少一个侧壁和中间区域21上，沟道层11覆盖柱状结构P被凹槽结构T暴露出来的部分的表面、柱状结构P设置有突出部A的侧壁及顶表面，并覆盖位于柱状结构P至少一侧的部分衬底10的表面。
在该实施例中，突出部A可以位于中间区域21及柱状结构P的一个或两个侧壁上，与上述任一实施例相比，进一步增加了用于设置突出部A的位置。有利于实现沟道长度的继续增加。此外，该实施例还可通过突出部A数量的增加进一步适用于对集成度要求较高，且对半导体结构中包含的晶体管结构的沟道长度数值也要求较高的情况，有获得具有较高集成度并具有良好电性能的半导体结构。其中，除在中间区域21设置突出部A外，在两个侧壁均设置有突出部A的实施例比仅在一个侧壁设置有突出部A的实施例可以获得更大的沟道长度。
需要说明的是，虽然在图8、图13及图17中示出了突出部A仅包含一个可以增加沟道长度的边界，但不限于此，在一些实施例中，突出部A可以包含多个可以增加沟槽长度的边界。图4的(1)图、(2)图、(3)图、(4)图、(5)图示出了突出部A可能包含的多种结构，在上述任一实施例中，如图4所示，突出部A还包括第二边界S2，第二边界S2的尺寸大于或等于第二边界S2在第一方向及第二方向上的正投影的尺寸中的任一者。
在上述任一实施例中，第一边界S1的形状可以包括：直线、曲线、弧线中的至少一种或其组合。第二边界S2的形状也可以包括：直线、曲线、弧线中的至少一种或其组合。
需要说明的是，虽然在图8、图13及图17及图4中示出了突出部A仅包含一个或两个可以增加沟道长度的边界，但不限于此，在一些实施例中，突出部A可以包含更多个可以增加沟槽长度的边界，例如3个、4个、5个、6个、7个、8个、9个、十几个、几十个或几百个等，且突出部A的形状可以为任意可以增加沟道长度的形状。具体的，关于突出部A的具体形状及可增加沟道长度的边界的数量可根据实际情况进行灵活确定，在此不做具体限定。
另外，需要说明的是，虽然图4中示出了突出部A可能包含的多种结构的形貌，但实际上突出部还可以为其他能够增大沟道长度的任意形貌，具体可根据实际情况进行确定在此不做具体限定。
可以理解的，当半导体结构所包含的突出部A的在多个位置处均有设置，且突出部A的数量为多个时，位于各位置处的突出部A的数量和布局情况可以包含多种情况，例如：在一些实施例中，位于柱状结构P的两个侧壁和/或中间区域21上设置的突出部A相对于柱状结构P的中轴线为对称设置或不对称设置；且突出部A在柱状结构P的不同位置处的数量和形状彼此相同或者不同。
可以理解的，当位于柱状结构P上的突出部A呈对称设置，且位于对称位置处的突出部A具有彼此相同的数量时，所获得的晶体管结构可以具有较高的稳定性，从而有助于包含该晶体管结构的半导体结构也具有较好的稳定性。
当位于柱状结构P上的突出部A呈非对称设置，且位于非对称位置处的突出部A具有彼此相同或不同的数量时，有利于实现半导体结构在制备过程中根据工艺过程的可操作性及难度等情况进行针对性调整的操作，具有较高的灵活性，有助于降低生产难度并提高产品的良率。
然后，执行步骤S103，如图9至图11、图14及图17所示，依次形成沟道材料层11a、介质材料层12a及栅极材料层13a，沟道材料层11a至少覆盖柱状结构P的表面，介质材料层12a覆盖沟道材料层11a的表面，栅极材料层13a覆盖介质材料层12a的表面。
在一些实施例中，沟道材料层11a的材料可以为氧化物半导体材料，包括但不限于氧化铟、氧化锡、In-Zn类氧化物、Sn-Zn类氧化物、Al-Zn类氧化物、In-Ga类氧化物、In-Ga-Zn类氧化物、In-Al-Zn类氧化物、In-Sn-Zn类氧化物、Sn-Ga-Zn类氧化物、Al-Ga-Zn类氧化物、Sn-Al-Zn类氧化物中的至少一种。
在一些具体的实施例中，沟道材料层11a的材料可以包括铟镓锌氧化物材料，例如C轴对齐的结晶铟镓锌氧化物(CAAC-IGZO)。沟道材料层11a的厚度范围可以为1nm～20nm之间，比如：5nm、10nm、15nm、18nm等。
在一些实施例中，铟(In)、镓(Ga)、锌(Zn)各元素之间的比例可以为1:1:1或2:2:1等。但不限于此，铟(In)、镓(Ga)、锌(Zn)各元素之间的比例还可以为其他适合的比值。
可选的，氧化物半导体材料可以为未经掺杂的氧化物半导体材料，也可以为经掺杂的氧化物半导体材料。具体的，对氧化物半导体材料进行掺杂采用的掺杂剂为硼、氮、磷和砷中的一种以上，或者氦、氖、氩、氪、氙中的一种以上，又或者掺杂剂为氢；但不限于此，掺杂剂也可以根据需求将上述材料进行组合使用。
氧化物半导体材料的形成可以采用溅射法、涂布法、印刷法、蒸镀法、PCVD法、PLD法、ALD法或MBE法等。
可以理解的，当氧化物半导体材料为铟镓锌氧化物(IGZO)时，半导体器件具有存取速度快、截止电流低、功耗低的优点。
在一些实施例中，介质材料层12a的材料可以包括但不限于氧化物、氮化物、氮氧化物或者高K介质材料等，比如，氧化硅(SiO2)、氧化铪(HfO2)、氮化硅(Si3N4)、氧氮化硅(SiOxNy)、氧化钽(Ta2O5)、氧化钛(TiO2)、氧化锆(ZrO2)、氧化铝(Al2O3)、氧化镧(La2O3)、氧化铈(CeO2)中的一种、其组合或其它适合的介电材料。在一些具体的实施例中，介质层12的材料可以包括氧化铪。
在一些实施例中，栅极材料层13a的材料可以包括但不限于多晶硅、金属硅化物、导电金属、导电金属氮化物等中的一种或其组合。具体的，金属硅化物可以但不限于硅化钴(CoSix)等；导电金属可以包括但不限于钨(W)等；导电金属氮化物可以包括但不限于氮化钛(TiN)等。
最后，执行步骤S104，如图12、图15及图18所示，执行刻蚀工艺，至少去除部分介质材料层12a及部分栅极材料层13a，保留下来的沟道材料层11a、介质材料层12a及栅极材料层13a分别形成沟道层11、介质层12及栅极层13；其中，沟道层11至少覆盖柱状结构P设置有突出部A的部分的表面及柱状结构P的顶表面，介质层12覆盖沟道层11的部分表面，栅极层13覆盖介质层12的表面。
在一些实施例中，执行刻蚀工艺，包括：
去除覆盖沟道材料层11a两端部的介质材料层12a及栅极材料层13a以在同一工艺步骤中分别形成沟道层11、介质层12及栅极层13；其中，介质层12及栅极层13暴露出沟道层11的两端(具体请参考图12、图15及图18所示)；
在执行刻蚀工艺之后，制备方法还包括：
在同一步骤中形成导电结构14，导电结构14分别与沟道层11的两端及栅极层13连接(具体请参考图12、图16及图18所示)。
在本公开实施例中，在同一步骤中分别形成沟道层11、介质层12及栅极层13的操作有利于简化半导体结构工艺流程，提高半导体结构的生产效率。同样的，在同一步骤中分别获得位于多个位置处的导电结构的操作也有利于简化半导体结构的工艺流程，提高半导体结构的生产效率。
需要说明的是，本公开实施例提供的半导体器件的制备方法可应用于任何需要较大沟道长度或较高集成度的半导体结构(包括但不限于动态随机存储器DRAM结构)中，在此不做过多限定。本公开提供的半导体结构的制备方法的实施例与半导体结构的实施例属于同一构思；各实施例所记载的技术方案中各技术特征之间，在不冲突的情况下，可以任意组合。
以上所述，仅为本公开的较佳实施例而已，并非用于限定本公开的保护范围，凡在本公开的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本公开的保护范围之内。

Claims (11)

1.一种半导体结构，其特征在于，所述半导体结构包括：
衬底；
位于所述衬底上的至少一个柱状结构，所述柱状结构包含至少一个突出部；
沟道层，所述沟道层至少覆盖所述柱状结构设置有所述突出部的部分的表面及所述柱状结构的顶表面，所述突出部至少包含第一边界，所述第一边界的尺寸大于所述第一边界在第一方向或第二方向上的正投影的尺寸中的任一者；其中，所述第一方向为平行于衬底平面的方向，所述第二方向为垂直于衬底平面的方向；
介质层，所述介质层覆盖所述沟道层的部分表面；
栅极层，所述栅极层覆盖所述介质层的表面。
2.根据权利要求1所述的半导体结构，其特征在于，所述突出部还包括第二边界，所述第二边界的尺寸大于或等于所述第二边界在所述第一方向及所述第二方向上的正投影的尺寸中的任一者。
3.根据权利要求1所述的半导体结构，其特征在于，所述突出部位于所述柱状结构的一个侧壁上，所述沟道层覆盖所述柱状结构设置有所述突出部的侧壁、所述柱状结构的顶表面及位于所述柱状结构一侧的部分所述衬底的表面；或者，所述突出部位于所述柱状结构的两个侧壁上，所述沟道层覆盖所述柱状结构设置有所述突出部的两个侧壁及顶表面，并覆盖位于所述柱状结构两侧的部分所述衬底的表面。
4.根据权利要求1所述的半导体结构，其特征在于，所述柱状结构的中间区域上设置有凹槽结构，被所述凹槽结构暴露出的部分所述柱状结构构成所述突出部；其中，所述沟道层覆盖柱状结构被所述凹槽结构暴露出来的部分的表面及所述柱状结构的顶表面。
5.根据权利要求1所述的半导体结构，其特征在于，所述柱状结构的中间区域上设置有凹槽结构，所述突出部位于所述柱状结构的至少一个侧壁和中间区域上，所述沟道层覆盖所述柱状结构被所述凹槽结构暴露出来的部分的表面、所述柱状结构设置有突出部的侧壁及顶表面，并覆盖位于所述柱状结构至少一侧的部分所述衬底的表面；其中，所述侧壁为围绕所述柱状结构外围的侧壁部分。
6.根据权利要求2-5中任一项所述的半导体结构，其特征在于，所述第一边界的形状包括：直线、曲线、弧线中的至少一种或其组合。
7.根据权利要求3-5中任一项所述的半导体结构，其特征在于，位于所述柱状结构的两个侧壁和/或中间区域上设置的所述突出部相对于所述柱状结构的中轴线为对称设置或不对称设置；且所述突出部在所述柱状结构的不同位置处的数量和形状彼此相同或者不同。
8.根据权利要求6所述的半导体结构，其特征在于，所述半导体结构还包括：导电结构，所述导电结构分别与所述沟道层的两端及所述栅极层连接。
9.根据权利要求1所述的半导体结构，其特征在于，所述沟道层的材料包括氧化物半导体材料。
10.一种半导体结构的制备方法，其特征在于，所述制备方法包括：
提供衬底，并在所述衬底上形成至少一个柱状结构；
对所述柱状结构执行刻蚀工艺，以在所述柱状结构的侧壁和/或中间区域上形成多个突出部，所述突出部至少包含第一边界，所述第一边界的尺寸大于所述第一边界在第一方向或第二方向上的正投影的尺寸中的任一者；其中，所述第一方向为平行于衬底平面的方向，所述第二方向为垂直于衬底平面的方向；
依次形成沟道材料层、介质材料层及栅极材料层，所述沟道材料层至少覆盖所述柱状结构的表面，所述介质材料层覆盖所述沟道材料层的表面，所述栅极材料层覆盖所述介质材料层的表面；
执行刻蚀工艺，至少去除部分所述介质材料层及部分所述栅极材料层，保留下来的所述沟道材料层、介质材料层及栅极材料层分别形成沟道层、介质层及栅极层；其中，所述沟道层至少覆盖所述柱状结构设置有所述突出部的部分的表面及所述柱状结构的顶表面，所述介质层覆盖所述沟道层的部分表面，所述栅极层覆盖所述介质层的表面。
11.根据权利要求10所述的半导体结构的制备方法，其特征在于，执行刻蚀工艺，包括：
去除覆盖所述沟道材料层两端部的所述介质材料层及所述栅极材料层以在同一工艺步骤中分别形成沟道层、介质层及栅极层；其中，所述介质层及所述栅极层暴露出所述沟道层的两端；
在执行刻蚀工艺之后，制备方法还包括：
在同一步骤中形成导电结构，所述导电结构分别与所述沟道层的两端及所述栅极层连接。
CN202310828744.1A 2023-07-06 2023-07-06 一种半导体结构及其制备方法 Active CN116885004B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202310828744.1A CN116885004B (zh) 2023-07-06 2023-07-06 一种半导体结构及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202310828744.1A CN116885004B (zh) 2023-07-06 2023-07-06 一种半导体结构及其制备方法

Publications (2)

Publication Number Publication Date
CN116885004A true CN116885004A (zh) 2023-10-13
CN116885004B CN116885004B (zh) 2024-05-14

Family

ID=88269181

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310828744.1A Active CN116885004B (zh) 2023-07-06 2023-07-06 一种半导体结构及其制备方法

Country Status (1)

Country Link
CN (1) CN116885004B (zh)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107958873A (zh) * 2016-10-18 2018-04-24 中芯国际集成电路制造(上海)有限公司 鳍式场效应管及其形成方法
US20180182898A1 (en) * 2015-06-08 2018-06-28 Synopsys, Inc. Substrates and Transistors with 2D Material Channels on 3D Geometries
CN112970122A (zh) * 2018-10-09 2021-06-15 美光科技公司 形成装置的方法及相关装置与电子系统
WO2023284123A1 (zh) * 2021-07-16 2023-01-19 长鑫存储技术有限公司 半导体结构及其制造方法
US20230064415A1 (en) * 2020-01-21 2023-03-02 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor device with c-shaped channel portion, method of manufacturing the same, and electronic apparatus including the same
CN116259665A (zh) * 2023-04-18 2023-06-13 福州大学 一种基于氧化物半导体沟道的鞍鳍形晶体管及其制备方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180182898A1 (en) * 2015-06-08 2018-06-28 Synopsys, Inc. Substrates and Transistors with 2D Material Channels on 3D Geometries
CN107958873A (zh) * 2016-10-18 2018-04-24 中芯国际集成电路制造(上海)有限公司 鳍式场效应管及其形成方法
CN112970122A (zh) * 2018-10-09 2021-06-15 美光科技公司 形成装置的方法及相关装置与电子系统
US20230064415A1 (en) * 2020-01-21 2023-03-02 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor device with c-shaped channel portion, method of manufacturing the same, and electronic apparatus including the same
WO2023284123A1 (zh) * 2021-07-16 2023-01-19 长鑫存储技术有限公司 半导体结构及其制造方法
CN116259665A (zh) * 2023-04-18 2023-06-13 福州大学 一种基于氧化物半导体沟道的鞍鳍形晶体管及其制备方法

Also Published As

Publication number Publication date
CN116885004B (zh) 2024-05-14

Similar Documents

Publication Publication Date Title
US11043423B2 (en) Threshold voltage adjustment for a gate-all-around semiconductor structure
US20190006485A1 (en) Method for fabricating semiconductor device
CN110364415B (zh) 制造包括不同的阻挡层结构的半导体装置的方法
US11069818B2 (en) Semiconductor device
US10686072B2 (en) Semiconductor device and manufacturing methods thereof
US10978450B2 (en) FinFET isolation structure and method for fabricating the same
US20190371912A1 (en) Gate cut in rmg
KR20160112905A (ko) 반도체 디바이스 및 그 제조 방법
US11637204B2 (en) FinFET isolation structure
US10777468B1 (en) Stacked vertical field-effect transistors with sacrificial layer patterning
US20220037318A1 (en) Vertical structure for semiconductor device
CN113053888A (zh) 集成电路
KR20190072068A (ko) 반도체 장치 및 그의 제조 방법
KR20200136230A (ko) 집적회로 장치 및 그 제조 방법
US11037833B2 (en) Fabrication method of semiconductor device with spacer trimming process
US20230363144A1 (en) Capacitor structure and method for manufacturing same, semiconductor structure and method for manufacturing same
CN116885004B (zh) 一种半导体结构及其制备方法
US20170162668A1 (en) Semiconductor device and method of manufacturing the same
US11257925B2 (en) Semiconductor devices having a fin-shaped active region and methods of manufacturing the same
CN111725314B (zh) 多方向沟道晶体管和包括多方向沟道晶体管的半导体器件
CN116885005B (zh) 一种半导体结构、半导体器件及半导体结构的制备方法
CN116598342A (zh) 一种半导体结构及其制备方法
US20230093897A1 (en) Integrated circuit semiconductor element having heterogeneous gate structures and method of fabricating integrated circuit semiconductor element
US20240136425A1 (en) Semiconductor device and method for manufacturing the same
US20220285531A1 (en) Isolated fin structures in semiconductor devices

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant